JP7010409B2 - 半導体モジュール並列回路および半導体モジュール接続基板 - Google Patents

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Description

本発明は、半導体モジュール並列回路および半導体モジュール接続基板に関する。
並列接続された半導体スイッチング素子を駆動するものとして、例えば特許文献１がある。特許文献１には、２つのＩＧＢＴへのゲート配線を撚り線ケーブルとし、この撚り線ケーブルを接続線にそれぞれ隣接して敷設することにより撚り線ケーブルに発生する起電力とその極性をほぼ等しくしてそれぞれの素子のゲート－エミッタ電圧をほぼ等しくさせることで、それぞれの素子に流れる電流をバランスさせるものが記載されている。
特開平９－２６１９４８号公報
しかしながら、近年、スイッチングの高速化に伴い、インダクタンスの影響を受けやすくなっている。特許文献１では、インダクタンスによる影響は考慮されていない。各半導体素子間でインダクタンスに差が生じると、それぞれの半導体素子に流れる電流量にアンバランスが生じる。半導体素子間に流れる電流にアンバランスが生じると、一方の半導体素子に電流が多く流れ、半導体素子の寿命が短くなるという問題があった。
第一の発明の半導体モジュール並列回路は、第一の電力用半導体モジュールと、第二の電力用半導体モジュールと、複数の電力用半導体モジュールを接続する多層基板と、を備え、各電力用半導体モジュールは、電力用半導体スイッチング素子と、電力用半導体スイッチング素子のゲート電位に接続される第１の信号端子と、電力用半導体スイッチング素子のソース電位に接続される第２の信号端子と、を有し、多層基板は、外部接続端子と、第一の電力用半導体モジュールの第１の信号端子を接続する第一の電力用半導体モジュール用第１の信号端子接続パターンと、第一の電力用半導体モジュールの第２の信号端子を接続する第一の電力用半導体モジュール用第２の信号端子接続パターンと、第二の電力用半導体モジュールの第１の信号端子を接続する第二の電力用半導体モジュール用第１の信号端子接続パターンと、第二の電力用半導体モジュールの第２の信号端子を接続する第二の電力用半導体モジュール用第２の信号端子接続パターンと、を有し、外部接続端子から第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び第一の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第一の電力用半導体モジュールのゲート配線のインダクタンス、並びに外部接続端子から第二の電力用半導体モジュール用第１の信号端子接続パターンまで及び第二の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第二の電力用半導体モジュールのゲート配線のインダクタンスが等しく、外部接続端子から第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び外部接続端子から第二の電力用半導体モジュール用第１の信号端子接続パターンまでの配線は、多層基板の第１の層および第３の層に形成され、第一の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子まで及び第二の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの配線は、多層基板の第２の層に形成される。
第二の発明の半導体モジュール並列回路は、第一の電力用半導体モジュールと、第二の電力用半導体モジュールと、複数の電力用半導体モジュールを接続する多層基板と、を備え、各電力用半導体モジュールは、電力用半導体スイッチング素子と、電力用半導体スイッチング素子のゲート電位に接続される第１の信号端子と、電力用半導体スイッチング素子のソース電位に接続される第２の信号端子と、を有し、多層基板は、外部接続端子と、第一の電力用半導体モジュールの第１の信号端子を接続する第一の電力用半導体モジュール用第１の信号端子接続パターンと、第一の電力用半導体モジュールの第２の信号端子を接続する第一の電力用半導体モジュール用第２の信号端子接続パターンと、第二の電力用半導体モジュールの第１の信号端子を接続する第二の電力用半導体モジュール用第１の信号端子接続パターンと、第二の電力用半導体モジュールの第２の信号端子を接続する第二の電力用半導体モジュール用第２の信号端子接続パターンと、を有し、外部接続端子から第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び第一の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第一の電力用半導体モジュールのゲート配線の長さ、並びに外部接続端子から第二の電力用半導体モジュール用第１の信号端子接続パターンまで及び第二の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第二の電力用半導体モジュールのゲート配線の長さが等しく、外部接続端子から第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び外部接続端子から第二の電力用半導体モジュール用第１の信号端子接続パターンまでの配線は、多層基板の第１の層および第３の層に形成され、第一の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子まで及び第二の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの配線は、多層基板の第２の層に形成される。
第三の発明の半導体モジュール接続基板は、外部接続端子と、第一の電力用半導体モジュールの第１の信号端子を接続する第一の電力用半導体モジュール用第１の信号端子接続パターンと、第一の電力用半導体モジュールの第２の信号端子を接続する第一の電力用半導体モジュール用第２の信号端子接続パターンと、第二の電力用半導体モジュールの第１の信号端子を接続する第二の電力用半導体モジュール用第１の信号端子接続パターンと、第二の電力用半導体モジュールの第２の信号端子を接続する第二の電力用半導体モジュール用第２の信号端子接続パターンと、を有し、外部接続端子から第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び第一の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第一の電力用半導体モジュールのゲート配線のインダクタンス、並びに外部接続端子から第二の電力用半導体モジュール用第１の信号端子接続パターンまで及び第二の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第二の電力用半導体モジュールのゲート配線のインダクタンスが等しく、外部接続端子から第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び外部接続端子から第二の電力用半導体モジュール用第１の信号端子接続パターンまでの配線は、多層基板の第１の層および第３の層に形成され、第一の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子まで及び第二の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの配線は、多層基板の第２の層に形成される。
第一の発明にかかる半導体モジュール並列回路は、第一の電力用半導体モジュールと、第二の電力用半導体モジュールと、複数の電力用半導体モジュールを接続する多層基板と、を備え、各電力用半導体モジュールは、電力用半導体スイッチング素子と、電力用半導体スイッチング素子のゲート電位に接続される第１の信号端子と、電力用半導体スイッチング素子のソース電位に接続される第２の信号端子と、を有し、多層基板は、外部接続端子と、第一の電力用半導体モジュールの第１の信号端子を接続する第一の電力用半導体モジュール用第１の信号端子接続パターンと、第一の電力用半導体モジュールの第２の信号端子を接続する第一の電力用半導体モジュール用第２の信号端子接続パターンと、第二の電力用半導体モジュールの第１の信号端子を接続する第二の電力用半導体モジュール用第１の信号端子接続パターンと、第二の電力用半導体モジュールの第２の信号端子を接続する第二の電力用半導体モジュール用第２の信号端子接続パターンと、を有し、外部接続端子から第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び第一の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第一の電力用半導体モジュールのゲート配線のインダクタンス、並びに外部接続端子から第二の電力用半導体モジュール用第１の信号端子接続パターンまで及び第二の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第二の電力用半導体モジュールのゲート配線のインダクタンスが等しく、外部接続端子から第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び外部接続端子から第二の電力用半導体モジュール用第１の信号端子接続パターンまでの配線は、多層基板の第１の層および第３の層に形成され、第一の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子まで及び第二の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの配線は、多層基板の第２の層に形成されることにより、半導体モジュール間の電流のアンバランスを抑制し、半導体素子の寿命が短くなるのを抑制することができる。
第二の発明にかかる半導体モジュール並列回路は、第一の電力用半導体モジュールと、第二の電力用半導体モジュールと、複数の電力用半導体モジュールを接続する多層基板と、を備え、各電力用半導体モジュールは、電力用半導体スイッチング素子と、電力用半導体スイッチング素子のゲート電位に接続される第１の信号端子と、電力用半導体スイッチング素子のソース電位に接続される第２の信号端子と、を有し、多層基板は、外部接続端子と、第一の電力用半導体モジュールの第１の信号端子を接続する第一の電力用半導体モジュール用第１の信号端子接続パターンと、第一の電力用半導体モジュールの第２の信号端子を接続する第一の電力用半導体モジュール用第２の信号端子接続パターンと、第二の電力用半導体モジュールの第１の信号端子を接続する第二の電力用半導体モジュール用第１の信号端子接続パターンと、第二の電力用半導体モジュールの第２の信号端子を接続する第二の電力用半導体モジュール用第２の信号端子接続パターンと、を有し、外部接続端子から第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び第一の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第一の電力用半導体モジュールのゲート配線の長さ、並びに外部接続端子から第二の電力用半導体モジュール用第１の信号端子接続パターンまで及び第二の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第二の電力用半導体モジュールのゲート配線の長さが等しく、外部接続端子から第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び外部接続端子から第二の電力用半導体モジュール用第１の信号端子接続パターンまでの配線は、多層基板の第１の層および第３の層に形成され、第一の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子まで及び第二の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの配線は、多層基板の第２の層に形成されることにより、半導体モジュール間の電流のアンバランスを抑制し、半導体素子の寿命が短くなるのを抑制することができる。
第三の発明にかかる半導体モジュール接続基板は、外部接続端子と、第一の電力用半導体モジュールの第１の信号端子を接続する第一の電力用半導体モジュール用第１の信号端子接続パターンと、第一の電力用半導体モジュールの第２の信号端子を接続する第一の電力用半導体モジュール用第２の信号端子接続パターンと、第二の電力用半導体モジュールの第１の信号端子を接続する第二の電力用半導体モジュール用第１の信号端子接続パターンと、第二の電力用半導体モジュールの第２の信号端子を接続する第二の電力用半導体モジュール用第２の信号端子接続パターンと、を有し、外部接続端子から第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び第一の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第一の電力用半導体モジュールのゲート配線のインダクタンス、並びに外部接続端子から第二の電力用半導体モジュール用第１の信号端子接続パターンまで及び第二の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第二の電力用半導体モジュールのゲート配線のインダクタンスが等しく、外部接続端子から第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び外部接続端子から第二の電力用半導体モジュール用第１の信号端子接続パターンまでの配線は、多層基板の第１の層および第３の層に形成され、第一の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子まで及び第二の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの配線は、多層基板の第２の層に形成されることにより、半導体モジュール間の電流のアンバランスを抑制し、半導体素子の寿命が短くなるのを抑制することができる。
実施の形態１にかかる半導体モジュール並列回路を示す図である。 実施の形態１にかかる半導体モジュール並列回路の模式図である。 実施の形態１にかかる半導体モジュールを収容したパッケージの平面図である。 実施の形態１にかかる半導体モジュールの模式図である。 実施の形態１にかかる多層基板を示す図である。 実施の形態１にかかる多層基板の配線パターンを示す図である。 実施の形態１にかかる多層基板の配線パターンを示す図である。 実施の形態２における半導体モジュール並列回路を示す図である。 実施の形態２にかかる多層基板を示す図である。 実施の形態２にかかる半導体モジュール並列回路の模式図である。 実施の形態２にかかる半導体モジュール並列回路のゲート駆動電流を示す図である。 実施の形態３における半導体モジュール並列回路を示す図である。 実施の形態３にかかる多層基板を示す図である。 実施の形態３にかかる半導体モジュール並列回路の模式図である。 実施の形態４における半導体モジュール並列回路を示す図である。 実施の形態４にかかる多層基板を示す図である。 実施の形態４にかかる半導体モジュール並列回路の模式図である。 実施の形態５における半導体モジュール並列回路を示す図である。 実施の形態５にかかる多層基板を示す図である。 実施の形態５にかかる半導体モジュール並列回路の模式図である。 実施の形態５にかかる半導体モジュール並列回路のゲート駆動電流を示す図である。
実施の形態１
図１は、実施の形態１にかかる半導体モジュール並列回路１を示す図である。半導体モジュール並列回路１は、半導体モジュール１０－１、半導体モジュール１０－２および多層基板１００から構成されている。多層基板１００は、半導体モジュール１０－１および半導体モジュール１０－２の直上に配置され、締結部材５０により物理的に固定される。また、半導体モジュール１０－１および半導体モジュール１０－２は、多層基板１００によって、電気的に並列に接続されている。以降の説明では、半導体モジュール１０－１および１０－２を区別しない場合、半導体モジュール１０と表現する。半導体モジュール１０の具体例として、電力用半導体モジュールがあげられる。
半導体モジュール１０－１および半導体モジュール１０－２を３相２レベルインバータ回路に用いた場合、例えば、３相２レベルインバータ回路のＵ相のレグを構成することができる。
図２は、実施の形態１にかかる半導体モジュール並列回路の模式図ある。半導体モジュール１０－１および半導体モジュール１０－２を、それぞれ破線で囲っている。
半導体モジュール１０－１は、直列接続された半導体素子３０－１および半導体素子４０－１を有し、半導体素子３０－１のソース端子および半導体素子４０－１のドレイン端子は接続されている。
半導体モジュール１０－２は、直列接続された半導体素子３０－２および半導体素子４０－２を有し、半導体素子３０－２のソース端子および半導体素子４０－２のドレイン端子は接続されている。
半導体モジュール１０－１の半導体素子３０－１のゲート端子１１－１、半導体モジュール１０－２の半導体素子３０－２のゲート端子１１－２および多層基板の外部接続端子６１の第１の接続端子７１－１は電気的に接続されている。また、半導体モジュール１０－１の半導体素子３０－１のセンスソース端子１３－１、半導体モジュール１０－２の半導体素子３０－２のセンスソース端子１３－２および多層基板の外部接続端子６１の第２の接続端子７２－１は電気的に接続されている。半導体モジュール１０－１の半導体素子３０－１のゲート端子１１－１を第１の信号端子１１－１、半導体モジュール１０－２の半導体素子３０－２のゲート端子１１－２を第１の信号端子１１－２と称することもある。また、半導体モジュール１０－１の半導体素子３０－１のセンスソース端子１３－１を第２の信号端子１３－１、半導体モジュール１０－２の半導体素子３０－２のセンスソース端子１３－２を第２の信号端子１３－２と称することもある。半導体モジュール１０－１の半導体素子３０－１の第１の信号端子１１－１、半導体モジュール１０－２の半導体素子３０－２の第１の信号端子１１－２はゲート電位である。また、半導体モジュール１０－１の半導体素子３０－１の第２の信号端子１３－１、半導体モジュール１０－２の半導体素子３０－２の第２の信号端子１３－２はソース電位である。
半導体モジュール１０－１の半導体素子４０－１のゲート端子１２－１、半導体モジュール１０－２の半導体素子４０－２のゲート端子１２－２および多層基板の外部接続端子６２の第１の接続端子７１－２は電気的に接続されている。また、半導体モジュール１０－１の半導体素子４０－１のセンスソース端子１４－１、半導体モジュール１０－２の半導体素子４０－２のセンスソース端子１４－２および多層基板の外部接続端子６２の第２の接続端子７２－２は電気的に接続されている。半導体モジュール１０－１の半導体素子４０－１のゲート端子１２－１を第３の信号端子１２－１、半導体モジュール１０－２の半導体素子４０－２のゲート端子１２－２を第３の信号端子１２－２と称することもある。また、半導体モジュール１０－１の半導体素子４０－１のセンスソース端子１４－１を第４の信号端子１４－１、半導体モジュール１０－２の半導体素子４０－２のセンスソース端子１４－２を第４の信号端子１４－２と称することもある。半導体モジュール１０－１の半導体素子４０－１の第３の信号端子１２－１、半導体モジュール１０－２の半導体素子４０－２の第３の信号端子１２－２はゲート電位である。また、半導体モジュール１０－１の半導体素子４０－１の第４の信号端子１４－１、半導体モジュール１０－２の半導体素子４０－２の第４の信号端子１４－２はソース電位である。
半導体モジュール１０－１の半導体素子３０－１のドレイン端子および半導体モジュール１０－２の半導体素子３０－２のドレイン端子は接続され、図示しない高電位側の直流母線に接続される。
半導体モジュール１０－１の半導体素子４０－１のソース端子および半導体モジュール１０－２の半導体素子４０－２のソース端子は接続され、図示しない低電位側の直流母線に接続される。
図３は、実施の形態１にかかる半導体モジュール１０を収容したパッケージ２０の平面図である。図３には図示していないが、パッケージ２０の内部に、直列接続された半導体素子３０－１および半導体素子４０－１を具備している。図３に示すように、パッケージ２０における一方の表面側には、主端子１０Ｐ、主端子１０Ｎおよび主端子１０ＡＣが設けられている。主端子１０Ｐは、パッケージ２０の長手方向に対して一方の端部に設けられており、長手方向に直交する方向に２つ設けられている。主端子１０Ｎは、主端子１０Ｐよりパッケージ２０の中央部寄りにパッケージ２０の長手方向と直交する方向に２つ設けられている。主端子１０Ｐおよび主端子１０Ｎはそれぞれ２つに限定するものではない。主端子１０Ｐおよび主端子１０Ｎはそれぞれ１つであってもよいし、３つ以上であってもよい。主端子１０ＡＣはパッケージ２０の長手方向に対して他方の端部に設けられており、長手方向に直交する方向に３つ設けられている。主端子１０ＡＣは３つに限定するものではない。主端子１０ＡＣは、１つまたは２つであってもよいし、４つ以上であってもよい。
主端子１０Ｐは半導体モジュール１０における直流正極端子Ｐを構成し、主端子１０Ｎは半導体モジュール１０における直流負極端子Ｎを構成し、主端子１０ＡＣは半導体モジュール１０における交流端子ＡＣを構成する。
第１の信号端子１１、第２の信号端子１３、第３の信号端子１２および第４の信号端子１４は、主端子１０Ｎと主端子１０ＡＣの間に設けられている。換言すれば、直流端子と交流端子の間に設けられている。主端子１０ＡＣ側からパッケージ２０の長手方向の一方の辺に沿って、第２の信号端子１３、第１の信号端子１１が設けられている。また、主端子１０ＡＣ側からパッケージ２０の長手方向の他方の辺に沿って、第３の信号端子１２および第４の信号端子１４が設けられている。
第１の信号端子１１、第２の信号端子１３、第３の信号端子１２および第４の信号端子１４は、多層基板１００に接続される。
図４は、実施の形態１にかかる半導体モジュール１０の模式図である。半導体モジュール１０は、主端子１０Ｐに接続される半導体素子３０と、主端子１０Ｎに接続される半導体素子４０とを有して構成される。半導体素子３０および半導体素子４０は直列に接続され、その電気的接続点は主端子１０ＡＣに接続される。
半導体素子３０は、主端子１０Ｐに接続されるドレイン端子Ｄ１、主端子１０ＡＣに接続されるソース端子Ｓ１、第１の信号端子１１および第２の信号端子１３を有する。ドレイン端子はドレイン電位であり、ソース端子はソース電位であり、第１の信号端子１１はゲート電位である。
半導体素子４０には、主端子１０ＡＣに接続されるドレイン端子Ｄ２、主端子１０Ｎに接続されるソース端子Ｓ２、第３の信号端子１２および第４の信号端子１４を有する。ドレイン端子はドレイン電位であり、ソース端子はソース電位であり、第３の信号端子１２はゲート電位である。
半導体素子３０および半導体素子４０は、トランジスタ素子およびダイオード素子が並列に接続されている。なお、負荷の特性によっては、例えば抵抗負荷である場合には、それぞれのダイオード素子の接続が省略されることがある。
また、実施の形態１では、トランジスタ素子としてＭＯＳＦＥＴを図示しているが、ＭＯＳＦＥＴに限定するものではなく、電気信号により低抵抗状態、高抵抗状態が切り替えられるデバイスであればよい。例えば、ＩＧＢＴ、バイポーラトランジスタといったトランジスタ素子を用いてもよい。トランジスタ素子がＩＧＢＴの場合、「ドレイン端子」は「コレクタ端子」となり、「ソース端子」は「エミッタ端子」となり、「センスソース端子」は「センスエミッタ端子」となる。また、半導体素子３０および半導体素子４０を構成するトランジスタ素子およびダイオード素子の素材としては、Ｓｉ（シリコン）、ＳｉＣ（炭化珪素）、ＧａＮ（窒化ガリウム）などを用いることができる。
図５は、実施の形態１にかかる半導体モジュール並列回路１に用いる多層基板１００の平面図である。図５において、多層基板１００は複数層で形成されている。図５で図示している層は、第１層であり、目視できる層で表面と称す。目視できる層で表面と反対側の層を裏面と称す。また、第１層および第２層は、目視できない層であってもよい。
多層基板１００の表面には、外部接続端子６１および外部接続端子６２が実装されている。外部接続端子６１および外部接続端子６２は、図示しない外部の制御回路と接続される。また、図５では外部接続端子６１および６２は表面に実装されているが、裏面に実装されていてもよい。また、外部接続端子６１と６２は一体となっていてもよい。
また、パターンとして、第１信号端子接続パターン１１１－１および１１１－２、第２信号端子接続パターン１１３－１および１１３－２、第３信号端子接続パターン１１２－１および１１２－２、第４信号端子接続パターン１１４－１および１１４－２が形成されている。第３信号端子接続パターン１１２－１および１１２－２、第４信号端子接続パターン１１４－１および１１４－２の図示は省略する。
第１信号端子接続パターン１１１－１および１１１－２、第２信号端子接続パターン１１３－１および１１３－２、第３信号端子接続パターン１１２－１および１１２－２、第４信号端子接続パターン１１４－１および１１４－２はそれぞれスルーホールにより裏面パターンと電気的に接続されている。
第１信号端子接続パターン１１１－１、第２信号端子接続パターン１１３－１、第３信号端子接続パターン１１２－１および第４信号端子接続パターン１１４－１は、半導体モジュール１０－１の第１の信号端子１１－１、第２の信号端子１３－１、第３の信号端子１２－１および第４の信号端子１４－１とそれぞれ接続するためのパターンである。
第１信号端子接続パターン１１１－２、第２信号端子接続パターン１１３－２、第３信号端子接続パターン１１２－２および第４信号端子接続パターン１１４－２は、半導体モジュール１０－２の第１の信号端子１１－２、第２の信号端子１３－２、第３の信号端子１２－２および第４の信号端子１４－２とそれぞれ接続するためのパターンである。
次に、実施の形態１にかかる半導体モジュール並列回路１の多層基板１００による半導体モジュール１０－１および半導体モジュール１０－２の並列接続について説明する。
図６は、多層基板１００における第１信号端子接続パターン１１１－１および１１１－２を接続する例を示す図である。図６において、多層基板１００の外部接続端子６１から各半導体モジュールへ伸びる方向をＸ方向、多層基板の裏面から表面に伸びる方向をＺ方向（図示しない）、Ｘ方向およびＺ方向と直交する方向をＹ方向とする。図６において、第１信号端子接続パターン１１１－１および１１１－２ならびに外部接続端子６１が配線される。外部接続端子６１からＳ点までは、第１信号端子接続パターン１１１－１および１１１－２の共通の配線となる。Ｓ点から配線は分岐されて、第１信号端子接続パターン１１１－１および第１信号端子接続パターン１１１－２に配線される。つまり、Ｓ点は分岐点となる。半導体モジュールが２つの場合は、Ｓ点は第１信号端子接続パターン１１１－１および１１１－２の配線の中点とすればよい。このように配線することにより、外部接続端子６１から第１信号端子接続パターン１１１－１までの配線長と外部接続端子６１から第１信号端子接続パターン１１１－２までの配線長とが等しくできる。図６において、外部接続端子６１から第１信号端子接続パターンは多層基板１００の同一層で形成されているが、同一層でなくてもよい。多層基板１００の異なる層を使用してもよい。例えば、外部接続端子６１からＳ点までの配線と、１１１－１および１１１－２の配線は異なる層であってもよい。
第３信号端子接続パターン１１２－１および１１２－２の説明や図示は、第１信号端子接続パターン１１１－１および１１１－２と同様であるので省略する。
図７は、多層基板１００における第２信号端子接続パターン１１３－１および１１３－２を接続する例を示す図である。図７において、多層基板１００の外部接続端子６１から各半導体モジュールへ伸びる方向をＸ方向、多層基板の裏面から表面に伸びる方向をＺ方向（図示しない）、Ｘ方向およびＺ方向と直交する方向をＹ方向とする。図７において、第２信号端子接続パターン１１３－１および１１３－２ならびに外部接続端子６１が配線される。外部接続端子６１からＴ点までは、第２信号端子接続パターン１１３－１および１１３－２の共通の配線となる。Ｔ点から配線は分岐されて、第２信号端子接続パターン１１３－１および第２信号端子接続パターン１１３－２に配線される。つまり、Ｔ点は分岐点となる。半導体モジュールが２つの場合は、Ｔ点は第２信号端子接続パターン１１３－１および１１３－２の配線の中点とすればよい。このように配線することにより、外部接続端子６１から第２信号端子接続パターン１１３－１までの配線長と外部接続端子６１から第２信号端子接続パターン１１３－２までの配線長とが等しくできる。図７において、外部接続端子６１から第２信号端子接続パターンは多層基板１００の同一層で形成されているが、同一層でなくてもよい。多層基板１００の異なる層を使用してもよい。例えば、外部接続端子６１からＴ点までの配線と、１１３－１および１１３－２の配線は異なる層であってもよい。
第４信号端子接続パターン１１４－１および１１４－２の説明や図示は、第１信号端子接続パターン１１３－１および１１３－２と同様であるので省略する。
外部接続端子６１から半導体モジュール１０－１の第１の信号端子までの配線と半導体モジュール１０－１の第２の信号端子から外部接続端子６１までの配線とを合わせた配線を、ゲート配線と表現する。
半導体モジュール１０－１の半導体素子３０－１のゲート配線は、外部接続端子６１から第１信号端子接続パターン１１１－１までの配線と第２信号端子接続パターン１１３－１から外部接続端子６１までの配線を合わせた配線となる。
同様に、外部接続端子６１から半導体モジュール１０－２の第１の信号端子までの配線と半導体モジュール１０－２の第２の信号端子から外部接続端子６１までの配線とを合わせた配線を、ゲート配線と表現する。半導体モジュール１０－２の半導体素子３０－２のゲート配線は、外部接続端子６１から第１信号端子接続パターン１１１－２までの配線と第２信号端子接続パターン１１３－２から外部接続端子６１までの配線を合わせた配線となる。
外部接続端子、第１信号端子接続パターンおよび第２信号端子接続パターンを上述のように配線することにより、半導体モジュール１０－１の半導体素子３０－１のゲート配線および半導体モジュール１０－２の半導体素子３０－２のゲート配線を同じ配線長とすることができる。半導体モジュール１０－１の半導体素子３０－１のゲート配線および半導体モジュール１０－２の半導体素子３０－２のゲート配線の配線長を等しくできることにより、半導体素子３０－１および半導体素子３０－２間での電流のアンバランスを抑制することができる。
また、半導体モジュール１０－１の半導体素子３０－１のゲート配線および半導体モジュール１０－２の半導体素子３０－２のゲート配線の配線インダクタンスを等しくできる。半導体モジュール１０－１の半導体素子３０－１のゲート配線および半導体モジュール１０－２の半導体素子３０－２のゲート配線の配線インダクタンスを等しくできることにより、半導体素子３０－１および半導体素子３０－２間での電流のアンバランスを抑制することができる。
説明は省略するが、半導体モジュール１０－１の半導体素子４０－１のゲート配線および半導体モジュール１０－２の半導体素子４０－２のゲート配線についても同様に配線することで、半導体モジュール１０－１の半導体素子４０－１のゲート配線および半導体モジュール１０－２の半導体素子４０－２のゲート配線の配線インダクタンスを等しくできることにより、半導体素子４０－１および半導体素子４０－２間での電流のアンバランスを抑制することができる。
配線のインダクタンスは、電圧降下の原因になるが、半導体モジュール間で配線のインダクタンスが等しければ、各配線インダクタンスによる生じる電圧降下量も等しくなり、流れる電流を等しくすることができる。
実施の形態１において、半導体モジュール間で電流のアンバランスが影響しない程度であれば、配線長は等しいとする。また、同様に、半導体モジュール間で電流のアンバランスが影響しない程度であれば、配線のインダクタンスは等しいとする。
多層基板１００において上述のようにゲート配線を形成することにより、半導体モジュール間での電流のアンバランスを抑制することができるゲート配線を少ない層数で実現することができる。
また、多層基板１００において上述のようにゲート配線を形成する際、配線パターンの幅は同程度にすることが好ましい。
また、実施の形態１にかかる多層基板１００において、外部接続端子と第１の信号端子接続パターンと、外部接続端子と第２の信号端子接続パターンは、Ｚ方向に対して距離が短い方が好ましい。つまり、外部接続端子と第１の信号端子接続パターンと、外部接続端子と第２の信号端子接続パターンは、多層基板１００をＺ方向のプラス方向から見た場合に、配線パターンが重なるように配線することが好ましい。そのように配線することで、ノイズの影響を受けにくい構成とすることができる。
上述の説明において、半導体モジュールを２つ並列に配置した例を示したが、半導体モジュールを３つ以上並列に配置する場合であっても同様の構成を適用できる。上述の説明では、分岐点（Ｓ点）から２つの半導体モジュールの第１信号端子接続パターンまでの配線の長さを等しくし、分岐点（Ｔ点）から２つの半導体モジュールの第２信号端子接続パターンまでの配線の長さを等しくした。半導体モジュールを３つの場合であっても同様に、分岐点から３つの半導体モジュールの第１信号端子接続パターンまでの配線の長さを等しくし、分岐点から３つの半導体モジュールの第２信号端子接続パターンまでの配線の長さを等しくすることで、３つの半導体モジュールのゲート配線を同じ配線長とすることができる。３つの半導体モジュールのゲート配線の配線長を等しくすることにより、３つの半導体素子間での電流のアンバランスを抑制することができる。
上述の説明において、外部接続端子から半導体モジュールの第１信号端子接続パターンまでの配線および外部接続端子から半導体モジュールの第２信号端子接続パターンまでの配線は、分岐点を用いる例を示したが、それに限らない。分岐点を用いずに、外部接続端子から半導体モジュールの第１信号端子接続パターンまでの配線および外部接続端子から半導体モジュールの第２信号端子接続パターンまでの配線を構成してもよい。その場合であっても、ゲート配線の配線長を等しくすることにより、３つの半導体素子間での電流のアンバランスを抑制することができる。
実施の形態１にかかる半導体モジュール並列回路は、第一の電力用半導体モジュールと、第二の電力用半導体モジュールと、複数の電力用半導体モジュールを接続する多層基板と、を備え、各電力用半導体モジュールは、電力用半導体スイッチング素子と、電力用半導体スイッチング素子のゲート電位に接続される第１の信号端子と、電力用半導体スイッチング素子のソース電位に接続される第２の信号端子と、を有し、多層基板は、外部接続端子と、第一の電力用半導体モジュールの第１の信号端子を接続する第一の電力用半導体モジュール用第１の信号端子接続パターンと、第一の電力用半導体モジュールの第２の信号端子を接続する第一の電力用半導体モジュール用第２の信号端子接続パターンと、第二の電力用半導体モジュールの第１の信号端子を接続する第二の電力用半導体モジュール用第１の信号端子接続パターンと、第二の電力用半導体モジュールの第２の信号端子を接続する第二の電力用半導体モジュール用第２の信号端子接続パターンと、を有し、外部接続端子から第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び第一の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第一の電力用半導体モジュールのゲート配線のインダクタンス、並びに外部接続端子から第二の電力用半導体モジュール用第１の信号端子接続パターンまで及び第二の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第二の電力用半導体モジュールのゲート配線のインダクタンスが等しいことにより、半導体モジュール間での電流のアンバランスを抑制することができる。
実施の形態１にかかる半導体モジュール並列回路は、第一の電力用半導体モジュールと、第二の電力用半導体モジュールと、複数の電力用半導体モジュールを接続する多層基板と、を備え、各電力用半導体モジュールは、電力用半導体スイッチング素子と、電力用半導体スイッチング素子のゲート電位に接続される第１の信号端子と、電力用半導体スイッチング素子のソース電位に接続される第２の信号端子と、を有し、多層基板は、外部接続端子と、第一の電力用半導体モジュールの第１の信号端子を接続する第一の電力用半導体モジュール用第１の信号端子接続パターンと、第一の電力用半導体モジュールの第２の信号端子を接続する第一の電力用半導体モジュール用第２の信号端子接続パターンと、第二の電力用半導体モジュールの第１の信号端子を接続する第二の電力用半導体モジュール用第１の信号端子接続パターンと、第二の電力用半導体モジュールの第２の信号端子を接続する第二の電力用半導体モジュール用第２の信号端子接続パターンと、を有し、外部接続端子から第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び第一の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第一の電力用半導体モジュールのゲート配線の長さ、並びに外部接続端子から第二の電力用半導体モジュール用第１の信号端子接続パターンまで及び第二の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第二の電力用半導体モジュールのゲート配線の長さが等しいことにより、半導体モジュール間の電流のアンバランスを抑制し、半導体素子の寿命が短くなるのを抑制することができる。
実施の形態１にかかる半導体モジュール並列回路は、外部接続端子から第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び第一の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第一の電力用半導体モジュールのゲート配線長と、外部接続端子から第二の電力用半導体モジュール用第１の信号端子接続パターンまで及び第二の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第二の電力用半導体モジュールのゲート配線長とが等しいことにより、半導体モジュール間での電流のアンバランスを抑制することができる。
実施の形態１にかかる半導体モジュール並列回路は、外部接続端子から第一の電力用半導体モジュール用第１の信号端子接続パターンまでの配線および外部接続端子から第二の電力用半導体モジュール用第１の信号端子接続パターンまでの配線は多層基板の第１の層に形成され、第一の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの配線および第二の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの配線は多層基板の第２の層に形成されることにより、半導体モジュール間での電流のアンバランスを抑制することができる。
実施の形態１にかかる半導体モジュール接続基板は、外部接続端子と、第一の電力用半導体モジュールの第１の信号端子を接続する第一の電力用半導体モジュール用第１の信号端子接続パターンと、第一の電力用半導体モジュールの第２の信号端子を接続する第一の電力用半導体モジュール用第２の信号端子接続パターンと、第二の電力用半導体モジュールの第１の信号端子を接続する第二の電力用半導体モジュール用第１の信号端子接続パターンと、第二の電力用半導体モジュールの第２の信号端子を接続する第二の電力用半導体モジュール用第２の信号端子接続パターンと、を有し、外部接続端子から第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び第一の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第一の電力用半導体モジュールのゲート配線のインダクタンス、並びに外部接続端子から第二の電力用半導体モジュール用第１の信号端子接続パターンまで及び第二の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第二の電力用半導体モジュールのゲート配線のインダクタンスが等しいことにより、半導体モジュール間での電流のアンバランスを抑制することができる。
実施の形態２
実施の形態２における半導体モジュール並列回路２の多層基板２００による半導体モジュール１０－１および半導体モジュール１０－２の並列接続について説明する。
図８は、半導体モジュールを２つ並列に配置した半導体モジュール並列回路２の構成を示す図である。図９は、実施の形態２における半導体モジュール並列回路２の多層基板２００を示す図である。図１０は、図９の多層基板２００をＡ－Ａ’で切断した断面の模式図を示す。図１０において、多層基板２００の外部接続端子６１から各半導体モジュールへ伸びる方向をＸ方向、多層基板の裏面から表面に伸びる方向をＺ方向、Ｘ方向およびＺ方向と直交する方向をＹ方向（図示しない）とする。多層基板２００は第１層２０１、第２層２０２および第３層２０３の３層から形成されている。Ｘ方向について、外部接続端子６１の座標位置を０とする。Ｚ方向については、半導体モジュール１０－１および１０－２と接する多層基板２００の第３層２０３の座標位置を０とする。ここでは、第１の層を表面とし、第３の層を裏面とする。第１の層および第３の層は、目視できない層であってもよい。半導体モジュール１０－１および半導体モジュール１０－２はＸ方向に並列に配置され、外部接続端子６１に近い側から、半導体モジュール１０－１、半導体モジュール１０－２の順に配置される。
図１０において、実線は、外部接続端子６１から第１信号端子接続パターンまでの配線を示し、破線は第２信号端子接続パターンから外部接続端子６１までの配線を示している。第１信号端子接続パターン１１１－１および１１１－２、第２信号端子接続パターン１１３－１および１１３－２は、多層基板２００の第３層２０３に形成されている。各半導体モジュール用の各信号端子と接続するためである。
多層基板２００の第１層２０１に形成される配線をゲート復路配線、第２層２０２に形成される配線をゲート往路配線および第３層２０３に形成される配線を出力配線と表現する。ゲート往路配線は、外部接続端子６１と接続される。ゲート往路配線はゲート復路配線と接続される。ゲート復路配線は、第１信号端子接続パターン１１１－１および１１１－２に接続される。ゲート復路配線から第１信号端子接続パターン１１１－１までの配線は、ゲート往路配線とは接続されない。同様に、ゲート復路配線から第１信号端子接続パターン１１１－２までの配線は、ゲート往路配線とは接続されない。ここで、ゲート復路配線および第１信号端子接続パターン１１１－２が接続するＸ方向の位置は、ゲート往路配線およびゲート復路配線が接続するＸ方向の位置よりも、Ｘ方向に対して外部接続端子６１に近い位置にある。言い換えると、第２層２０２に形成されたゲート往路配線は、第１層２０１に形成されたゲート復路配線と接続され、Ｘ方向に対してマイナス方向に、ゲート復路配線および第１信号端子接続パターン１１１－２が接続するＸ方向の位置がある。
ゲート復路配線および第１信号端子接続パターン１１１－２が接続するＸ方向の位置を分岐点Ｑと表現する。
第２信号端子接続パターン１１３－１および１１３－２は、出力配線と接続される。第２信号端子接続パターン１１３－１が出力配線と接続するＸ方向の位置は、第２信号端子接続パターン１１３－２が出力配線と接続するＸ方向の位置より、Ｘ方向に対して外部接続端子６１に近い位置にある。出力配線は、外部接続端子６１に接続される。
第２信号端子接続パターン１１３－１が出力配線と接続するＸ方向の位置を合流点Ｐと表現する。
外部接続端子６１から第１信号端子接続パターン１１１－１の配線長をＬｅｎ１ｇ、および第２信号端子接続パターン１１３－１から外部接続端子６１までの配線長をＬｅｎ１ｓとした場合、半導体モジュール１０－１のゲート配線の配線長Ｌｅｎ１はＬｅｎ１ｇ＋Ｌｅｎ１ｓとなる。同様に、外部接続端子６１から第１信号端子接続パターン１１１－２の配線長をＬｅｎ２ｇ、および第２信号端子接続パターン１１３－２から外部接続端子６１までの配線長をＬｅｎ２ｓとした場合、半導体モジュール１０－２のゲート配線の配線長Ｌｅｎ２はＬｅｎ２ｇ＋Ｌｅｎ２ｓとなる。実施の形態２において、外部接続端子６１から第一の電力用半導体モジュール用第１信号端子接続パターンまで及び第一の電力用半導体モジュール用第２信号端子接続パターンから外部接続端子までの第一の電力用半導体モジュールのゲート配線長（配線長Ｌｅｎ１）と外部接続端子から第二の電力用半導体モジュール用第１信号端子接続パターンまで及び第二の電力用半導体モジュール用第２信号端子接続パターンから外部接続端子までの第二の電力用半導体モジュールのゲート配線長（配線長Ｌｅｎ２）が等しくなる（Ｌｅｎ１＝Ｌｅｎ２）ようにゲート配線は形成される。つまり、半導体モジュール１０－１のゲート配線および半導体モジュール１０－２のゲート配線で生じる配線インダクタンスは等しくなるように形成される。ここで、例えば、第一の電力用半導体モジュールは半導体モジュール１０－１であり、第二の電力用半導体モジュールは半導体モジュール１０－２である。
図１０において、Ｌｅｎ１ｇは、外部接続端子６１から第１信号端子接続パターン１１１－１までの配線の配線長となる。また、Ｌｅｎ１ｓは、第２信号端子接続パターン１１３－１から合流点Ｐまでの配線と合流点Ｐから外部接続端子６１までの配線を合わせた配線の配線長となる。Ｌｅｎ２ｇは、外部接続端子６１から分岐点Ｑまでの配線と分岐点Ｑから第１信号端子接続パターン１１１－２までの配線を合わせた配線の配線長となる。また、Ｌｅｎ２ｓは、第２信号端子接続パターン１１３－２から外部接続端子６１までの配線の配線長となる。
実施の形態２において、上記のように配線を形成することにより、半導体モジュール１０－１のゲート配線および半導体モジュール１０－２のゲート配線の配線長を等しくできる。つまり、Ｌｅｎ１＝Ｌｅｎ２となるようにゲート配線は形成される。半導体モジュール１０－１のゲート配線および半導体モジュール１０－２のゲート配線で生じる配線インダクタンスを等しくすることができる。
次に、半導体モジュール並列回路２のゲート駆動電流について説明する。外部接続端子６１から入力された電流は、多層基板２００の第２層２０２に形成されたゲート往路配線を流れ、多層基板２００の第１層２０１に形成されたゲート復路配線に流れる。次に、ゲート復路配線の分岐点Ｑで分岐されて第１信号端子接続パターン１１１－１および第１信号端子接続パターン１１１－２に流れる。
分岐したゲート駆動電流は、第１信号端子接続パターン１１１－１を介して半導体モジュール１０－１の第１の信号端子１１－１に流れ、同様に、第１信号端子接続パターン１１１－２を介して半導体モジュール１０－２の第１の信号端子１１－２に流れる。
次に、半導体モジュール１０－１の第２の信号端子１３－１から出力された電流は、第２信号端子接続パターン１１３－１を介して多層基板２００の出力配線に流れ、同様に、半導体モジュール１０－２の第２の信号端子１３－２から出力された電流は、第２信号端子接続パターン１１３－２を介して多層基板２００の出力配線に流れる。ここで、第２信号端子接続パターン１１３－２から出力された電流は、出力配線の合流点Ｐにおいて、第２信号端子接続パターン１１３－１から出力された電流と合流する。合流した電流は外部接続端子６１から出力される。
図１１は、多層基板２００の各層に流れるゲート駆動電流を示した図である。ゲート往路配線に流れる電流をＩｇ１２、分岐点Qから第１信号端子接続パターン１１１－１に流れる電流をＩ１ｇおよび分岐点Qから第１信号端子接続パターン１１１－２に流れる電流をＩ２ｇとすると、（１）式が成り立つ。
Ｉｇ１２＝Ｉ１ｇ＋Ｉ２ｇ ・・・（１）
半導体モジュール１０－１および１０－２の第１の信号端子に入力される電流については、（２）式のように近似することができる。
Ｉ１ｇ＝Ｉ２ｇ＝Ｉｇ ・・・（２）
（１）式および（２）式から、（３）式が導かれる。
Ｉｇ１２＝２Ｉｇ ・・・（３）
（２）式および（３）式より、ゲート復路配線において、分岐点Ｑから分岐して流れる電流Ｉ１ｇおよびＩ２ｇは、ゲート往路配線に流れる電流Ｉｇ１２の１／２である。言い換えると、ゲート往路配線に流れる電流Ｉｇ１２は、分岐点Ｑから分岐して流れる電流Ｉｇ（Ｉ１ｇ、Ｉ２ｇ）の２倍の電流（２Ｉｇ）である。
次に、出力配線に流れる電流をＩｓ１２、第２信号端子接続パターン１１３－２から流れる電流をＩ２ｓおよび第２信号端子接続パターン１１３－１から流れる電流をＩ１ｓとすると、（４）式が成り立つ。
Ｉ１ｓ＋Ｉ２ｓ＝Ｉｓ１２ ・・・（４）
半導体モジュール１０－１および１０－２の第２信号端子から出力される電流については、（５）式のように近似することができる。
Ｉ１ｓ＝Ｉ２ｓ＝Ｉｓ ・・・（５）
（４）式および（５）式から、（６）式が導かれる。
Ｉｓ１２＝２Ｉｓ ・・・（６）
（５）式および（６）式より、出力配線において、合流点Ｐで合流する前に流れる電流Ｉ１ｓおよびＩ２ｓは、出力配線に流れる電流Ｉｓ１２の１／２である。言い換えると、出力配線に流れる電流Ｉｓ１２は、合流点Ｐで合流する前に流れる電流Ｉｓ（Ｉ１ｓ、Ｉ２ｓ）の２倍の電流（２Ｉｓ）である。
分岐点Ｑから半導体モジュール１０－１の第１の信号端子までを流れる電流（Ｉｇ）と半導体モジュール１０－２の第２の信号端子から合流点Ｐまでを流れる電流（Ｉｓ）とを等しくすることができる。つまり、分岐点Ｑから半導体モジュール１０－１の第１の信号端子までの配線における電圧降下量と半導体モジュール１０－２の第２の信号端子から合流点Ｐまでの配線における電圧降下量とを等しくすることができる。
実施の形態２において、多層基板２００に形成されたゲート往路配線に、半導体モジュール１０－１および１０－２の第１の信号端子に流れるゲート電流の総和となる電流を流すことにより、半導体モジュール１０－１および半導体モジュール１０－２のゲート配線の配線インダクタンスを等しくすることができる。
半導体モジュール１０－１および半導体モジュール１０－２のゲート配線の配線インダクタンスを等しくすることができるため、半導体モジュールを並列に駆動する際に、半導体モジュール間で生じる電流のアンバランスを抑制することができる。
また、多層基板２００においてゲート配線を形成する際、配線パターンの幅は同程度にすることが好ましい。
実施の形態２において、多層基板２００の２層に半導体モジュールの第１の信号端子への配線を形成することにより、半導体モジュール間のゲート配線の配線長を等しくすることができる。
実施の形態２において、半導体モジュール間で電流のアンバランスが影響しない程度であれば、配線長は等しいとする。また、同様に、半導体モジュール間で電流のアンバランスが影響しない程度であれば、配線のインダクタンスは等しいとする。
説明は省略するが、半導体モジュール１０－１の半導体素子４０－１のゲート配線および半導体モジュール１０－２の半導体素子４０－２のゲート配線についても同様に配線することで、半導体モジュール１０－１の半導体素子４０－１のゲート配線および半導体モジュール１０－２の半導体素子４０－２のゲート配線の配線インダクタンスを等しくできることにより、半導体素子４０－１および半導体素子４０－２間での電流のアンバランスを抑制することができる。
実施の形態２では、ゲート復路配線を多層基板２００の第１層２０１に形成し、出力配線を多層基板２００の第３層２０３に形成したが、出力配線を多層基板２００の第１層２０１に形成し、ゲート復路配線を多層基板２００の第３層２０３に形成してもよい。
実施の形態２にかかる半導体モジュール並列回路は、外部接続端子から第一の電力用半導体モジュール用第１信号端子接続パターンまでの配線および外部接続端子から第二の電力用半導体モジュール用第１の信号端子接続パターンまでの配線は多層基板の第１の層２０１および第３の層２０２に形成されることにより、半導体モジュール間での電流のアンバランスを抑制することができる。
実施の形態３
実施の形態１および２では半導体モジュールを２つ並列に配置した場合を説明した。実施の形態３では、半導体モジュールを３つ並列に配置した場合を説明する。図１２は、半導体モジュールを３つ並列に配置した半導体モジュール並列回路３の構成を示す図である。半導体モジュール１０－１、１０－２および１０－３が並列に配置されている。半導体モジュール１０－３が追加された点が実施の形態１および２と異なる。半導体モジュール１０－１、１０－２および１０－３は多層基板３００と接続され、並列駆動される。
図１３は、実施の形態３における半導体モジュール並列回路３の多層基板３００を示す図である。図１３において、半導体モジュール１０－３と接続する、第１信号端子接続パターン１１１－３、第２信号端子接続パターン１１３－３、第３信号端子接続パターン１１２－３、第４信号端子接続パターン１１４－３が形成されている点が実施の形態１および２と異なる。
第１信号端子接続パターン１１１－３、第２信号端子接続パターン１１３－３、第３信号端子接続パターン１１２－３および第４信号端子接続パターン１１４－３は、半導体モジュール１０－３の第１の信号端子１１－１、第２の信号端子１３－１、第３の信号端子１２－１および第４の信号端子１４－１とそれぞれ接続するためのパターンである。
図１４は、図１３の多層基板３００をＢ－Ｂ’で切断した断面の模式図を示す。図１４において、多層基板３００の外部接続端子６１から各半導体モジュールへ伸びる方向をＸ方向、多層基板３００の裏面から表面に伸びる方向をＺ方向、Ｘ方向およびＺ方向と直交する方向をＹ方向（図示しない）とする。多層基板３００は第１層３０１、第２層３０２および第３層３０３の３層から形成されている。また第１層３０１および第２層３０２の層間距離と、第２層３０２および第３層３０３の層間距離は等しく形成されている。Ｘ方向について、外部接続端子６１の座標位置を０とする。Ｚ方向については、多層基板３００の第３層３０３の座標位置を０とする。ここでは、第１の層を表面とし、第３の層を裏面とする。第１の層および第３の層は、目視できない層であってもよい。半導体モジュール１０－１、１０－２および１０－３はＸ方向に並列に配置され、外部接続端子６１に近い側から、半導体モジュール１０－１、半導体モジュール１０－２、半導体モジュール１０－３の順に配置される。
図１４において、実線は、外部接続端子６１から第１信号端子接続パターンまでの配線を示し、破線は第２信号端子接続パターンから外部接続端子６１までの配線を示している。第１信号端子接続パターン１１１－１、１１１－２および１１１－３と、第２信号端子接続パターン１１３－１、１１３－２および１１３－３は、多層基板３００の第３層３０３に形成されている。各半導体モジュール用の各信号端子と接続するためである。
多層基板３００の第１層３０１に形成される配線をゲート復路配線、第２層３０２に形成される配線をゲート往路配線および第３層３０３に形成される配線を出力配線と表現する。ゲート往路配線は、外部接続端子６１と接続される。ゲート往路配線はゲート復路配線と接続される。ゲート復路配線は、第１信号端子接続パターン１１１－１、１１１－２および１１１－３に接続される。ゲート復路配線から第１信号端子接続パターン１１１－１までの配線は、ゲート往路配線とは接続されない。同様に、ゲート復路配線から第１信号端子接続パターン１１１－２までの配線および第１信号端子接続パターン１１１－３までの配線は、ゲート往路配線とは接続されない。ここで、ゲート復路配線および第１信号端子接続パターン１１１－３が接続するＸ方向の位置は、ゲート往路配線およびゲート復路配線が接続するＸ方向の位置より、Ｘ方向に対して外部接続端子６１に近い位置にある。言い換えると、第２層３０２に形成されたゲート往路配線は、第１層３０１に形成されたゲート復路配線と接続され、Ｘ方向に対してマイナス方向に、ゲート復路配線および第１信号端子接続パターン１１１－３が接続するＸ方向の位置がある。また、ゲート復路配線および第１信号端子接続パターン１１１－２が接続するＸ方向の位置は、ゲート復路配線および第１信号端子接続パターン１１１－３が接続するＸ方向の位置より、Ｘ方向に対して外部接続端子６１に近い位置にある。
ゲート復路配線および第１信号端子接続パターン１１１－３が接続するＸ方向の位置を分岐点Ｑ１、ゲート復路配線および第１信号端子接続パターン１１１－２が接続するＸ方向の位置を分岐点Ｑ２と表現する。
第２信号端子接続パターン１１３－１、１１３－２および１１３－３は、出力配線と接続される。第２信号端子接続パターン１１３－２が出力配線と接続するＸ方向の位置は、第２信号端子接続パターン１１３－３が出力配線と接続するＸ方向の位置より、Ｘ方向に対して外部接続端子６１に近い位置にある。また、第２信号端子接続パターン１１３－１が出力配線と接続するＸ方向の位置は、第２信号端子接続パターン１１３－２が出力配線と接続するＸ方向の位置より、Ｘ方向に対して外部接続端子６１に近い位置にある。出力配線は、外部接続端子６１に接続される。
第２信号端子接続パターン１１３－２が出力配線と接続するＸ方向の位置を合流点Ｐ１、第２信号端子接続パターン１１３－１が出力配線と接続するＸ方向の位置を合流点Ｐ２と表現する。
外部接続端子６１から第１信号端子接続パターン１１１－１の配線長をＬｅｎ１ｇ、および第２信号端子接続パターン１１３－１から外部接続端子６１までの配線長をＬｅｎ１ｓとした場合、半導体モジュール１０－１のゲート配線の配線長Ｌｅｎ１はＬｅｎ１ｇ＋Ｌｅｎ１ｓとなる。同様に、外部接続端子６１から第１信号端子接続パターン１１１－２の配線長をＬｅｎ２ｇ、および第２信号端子接続パターン１１３－２から外部接続端子６１までの配線長をＬｅｎ２ｓとした場合、半導体モジュール１０－２のゲート配線の配線長Ｌｅｎ２はＬｅｎ２ｇ＋Ｌｅｎ２ｓとなる。同様に、外部接続端子６１から第１信号端子接続パターン１１１－３の配線長をＬｅｎ３ｇ、および第２信号端子接続パターン１１３－３から外部接続端子６１までの配線長をＬｅｎ３ｓとした場合、半導体モジュール１０－３のゲート配線の配線長Ｌｅｎ３はＬｅｎ３ｇ＋Ｌｅｎ３ｓとなる。
実施の形態３において、外部接続端子６１から第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び第一の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子６１までの第一の電力用半導体モジュールのゲート配線長（配線長Ｌｅｎ１）と外部接続端子６１から第二の電力用半導体モジュール用第１の信号端子接続パターンまで及び第二の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子６１までの第二の電力用半導体モジュールのゲート配線長（配線長Ｌｅｎ２）と外部接続端子６１から第三の電力用半導体モジュール用第１の信号端子接続パターンまで及び第三の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子６１までの第三の電力用半導体モジュールのゲート配線長（配線長Ｌｅｎ３）が等しくなる（Ｌｅｎ１＝Ｌｅｎ２＝Ｌｅｎ３）ようにゲート配線は形成される。つまり、半導体モジュール１０－１のゲート配線、半導体モジュール１０－２のゲート配線で生じる配線インダクタンス、および半導体モジュール１０－３のゲート配線で生じる配線インダクタンスは等しくなるように形成される。
多層基板３００においてゲート配線を形成する際、配線パターンの幅は同程度にすることが好ましい。
図１４において、Ｌｅｎ１ｇは、外部接続端子６１から第１信号端子接続パターン１１１－１までの配線の配線長となる。また、Ｌｅｎ１ｓは、第２信号端子接続パターン１１３－１から合流点Ｐ２までの配線と合流点Ｐ２から外部接続端子６１までの配線を合わせた配線の配線長となる。Ｌｅｎ２ｇは、外部接続端子６１から分岐点Ｑ２までの配線と分岐点Ｑ２から第１信号端子接続パターン１１１－２までの配線を合わせた配線の配線長となる。また、Ｌｅｎ２ｓは、第２信号端子接続パターン１１３－２から合流点Ｐ１までの配線と合流点Ｐ１から外部接続端子６１までの配線を合わせた配線の配線長となる。Ｌｅｎ３ｇは、外部接続端子６１から分岐点Ｑ１までの配線と分岐点Ｑ１から第１信号端子接続パターン１１１－３までの配線を合わせた配線の配線長となる。また、Ｌｅｎ３ｓは、第２信号端子接続パターン１１３－３から外部接続端子６１までの配線の配線長となる。
実施の形態３において、上記のように配線を形成することにより、半導体モジュール１０－１のゲート配線、半導体モジュール１０－２のゲート配線および半導体モジュール１０－３のゲート配線の配線長を等しくできる。つまり、Ｌｅｎ１＝Ｌｅｎ２＝Ｌｅｎ３となるようにゲート配線は形成される。半導体モジュール１０－１、１０－２および１０－３のゲート配線の配線長を等しくすることができるため、半導体モジュールを並列に駆動する際に、半導体モジュール間で生じる電流のアンバランスを抑制することができる。
実施の形態３において、半導体モジュール１０－１のゲート配線、半導体モジュール１０－２のゲート配線および半導体モジュール１０－３のゲート配線の配線長を等しくすることで、配線インダクタンスによる電圧降下量を等しくできるため、半導体モジュールを並列に駆動する際に、半導体モジュール間で生じる電流のアンバランスを抑制することができる。
実施の形態３において、多層基板３００の２層に半導体モジュールの第１の信号端子への配線を形成することにより、半導体モジュール間のゲート配線の配線長を等しくすることができる。
実施の形態３において、半導体モジュール間で電流のアンバランスが影響しない程度であれば、配線長は等しいとする。また、同様に、半導体モジュール間で電流のアンバランスが影響しない程度であれば、配線のインダクタンスは等しいとする。
実施の形態３では、ゲート復路配線を多層基板３００の第１層３０１に形成し、出力配線を多層基板３００の第３層３０３に形成したが、出力配線を多層基板３００の第１層３０１に形成し、ゲート復路配線を多層基板３００の第３層３０３に形成してもよい。
実施の形態３にかかる半導体モジュール並列回路は、第一の電力用半導体モジュールと、第二の電力用半導体モジュールと、第三の電力用半導体モジュールと、複数の電力用半導体モジュールを接続する多層基板と、を備え、各電力用半導体モジュールは、電力用半導体スイッチング素子と、電力用半導体スイッチング素子のゲート電位に接続される第１の信号端子と、電力用半導体スイッチング素子のソース電位に接続される第２の信号端子と、を有し、多層基板は、外部接続端子と、第一の電力用半導体モジュールの第１の信号端子を接続する第一の電力用半導体モジュール用第１の信号端子接続パターンと、第一の電力用半導体モジュールの第２の信号端子を接続する第一の電力用半導体モジュール用第２の信号端子接続パターンと、第二の電力用半導体モジュールの第１の信号端子を接続する第二の電力用半導体モジュール用第１の信号端子接続パターンと、第二の電力用半導体モジュールの第２の信号端子を接続する第二の電力用半導体モジュール用第２の信号端子接続パターンと、第三の電力用半導体モジュールの第１の信号端子を接続する前期第三の電力用半導体モジュール用第１の信号端子接続パターンと、第三の電力用半導体モジュールの第２の信号端子を接続する第三の電力用半導体モジュール用第２の信号端子接続パターンと、を有し、外部接続端子から第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び第一の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第一の電力用半導体モジュールのゲート配線のインダクタンス、外部接続端子から第二の電力用半導体モジュール用第１の信号端子接続パターンまで及び第二の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第二の電力用半導体モジュールのゲート配線、並びに外部接続端子から第三の電力用半導体モジュール用第１の信号端子接続パターンまで及び第三の電力用半導体モジュール用第２の信号端子接続パターンから外部接続端子までの第三の電力用半導体モジュールのゲート配線のインダクタンスが等しい
ことにより、半導体モジュール間での電流のアンバランスを抑制することができる。
実施の形態４
実施の形態４では、多層基板の層間距離を等しくした場合について説明する。半導体モジュール２つを並列にした場合を例にとり説明する。図１５は、実施の形態４の半導体モジュール並列回路４を示す図である。図１６は、実施の形態４における半導体モジュール並列回路４の多層基板４００を示す図である。図１７は、図１６の多層基板４００をＣ－Ｃ’で切断した断面の模式図を示す。基本的な構成および各配線の接続は、実施の形態２と同様である。実施の形態２と異なるところについて説明する。図１７の多層基板４００において、第１層４０１および第２層４０２の層間距離と、第２層４０２および第３層４０３の層間距離は等しく形成されている。つまり、ゲート復路配線が形成されている層およびゲート往路配線が形成されている層の層間距離と、ゲート往路配線が形成されている層および出力配線が形成されている層の層間距離とは等しく形成されている。
ゲート復路配線が形成されている層およびゲート往路配線が形成されている層の層間距離と、ゲート往路配線が形成されている層および出力配線が形成されている層の層間距離とは等しく形成することにより、相互インダクタンスによる影響を抑制できる。
第１層４０１の配線インダクタンスによる電圧降下は、（７）式で表すことができる。
ΔＶ１＝Ｌ１×（ｄｉＬ１／ｄｔ）－Ｍ１２×（ｄｉＬ１／ｄｔ）－Ｍ１３×（ｄｉＬ１／ｄｔ） ・・・（７）
同様に、第３層４０３の配線インダクタンスによる電圧降下は、（８）式で表すことができる。
ΔＶ３＝Ｌ３×（ｄｉＬ３／ｄｔ）－Ｍ２３×（ｄｉＬ３／ｄｔ）－Ｍ１３×（ｄｉＬ３／ｄｔ） ・・・（８）
ここで、Ｌ１は第１層４０１の自己インダクタンス、Ｌ３は第３層４０３の自己インダクタンス、Ｍ１３は第１層４０１および第２層４０２の相互インダクタンス、Ｍ２３は第２層４０２および第３層４０３の相互インダクタンス、Ｍ１３は第１層４０１および第３層４０３の相互インダクタンス、ｄｉＬ１／ｄｔは第１層４０１に流れる電流の時間微分およびｄｉＬ３／ｄｔは第３層４０３に流れる電流の時間微分を示す。
実施の形態４では、第１層４０１および第２層４０２の層間距離と、第２層４０２および第３層４０３の層間距離は等しく形成されているため、（９）式が成立する。
Ｍ１２＝Ｍ２３＝Ｍ ・・・（９）
また、第１信号接続パターン１１１－１と第１信号接続パターン１１１－２との距離は第２信号接続パターン１１３－１と第２信号接続パターン１１３－２との距離と等しく形成されるため、第１層４０１の配線長と第３層４０３の配線長は等しくなり、（１０）式が成立する。
Ｌ１＝Ｌ３＝Ｌ ・・・（１０）
また、第１層４０１に流れる電流および第３層４０３に流れる電流は等しくなるため、（１１）式が成立する。
ｄｉＬ１／ｄｔ＝ｄｉＬ３／ｄｔ＝ｄｉ／ｄｔ ・・・（１１）
（７）式から（１１）式により、第１層４０１および第３層４０３の配線インダクタンスによる電圧降下は（１２）式および（１３）式となる。
ΔＶ１＝Ｌ×（ｄｉ／ｄｔ）－Ｍ×（ｄｉ／ｄｔ）－Ｍ１３×（ｄｉ／ｄｔ） ・・・（１２）
ΔＶ３＝Ｌ×（ｄｉ／ｄｔ）－Ｍ×（ｄｉ／ｄｔ）－Ｍ１３×（ｄｉ／ｄｔ） ・・・（１３）
（１２）式および（１３）式から、第１層４０１および第３層４０３の配線インダクタンスによる電圧降下は等しくなることがわかる。
実施の形態４では、第１層４０１および第２層４０２の層間距離と、第２層４０２および第３層４０３の層間距離を等しく形成することにより、相互インダクタンスによる影響を抑制できる。相互インダクタンスによる影響を抑制できるため、半導体モジュール１０－１および１０－２のゲート配線の配線インダクタンスを等しくできる。半導体モジュール１０－１および１０－２のゲート配線の配線インダクタンスを等しくできるため、配線インダクタンスによる電圧降下量を等しくでき、半導体モジュールを並列に駆動する際に、半導体モジュール間で生じる電流のアンバランスを抑制することができる。
実施の形態４では、半導体モジュールを２つ並列に配置した場合について説明したが、半導体モジュールを３つ配置した場合についても同様に、相互インダクタンスによる影響を抑制できる。
実施の形態４において、半導体モジュール間で電流のアンバランスが影響しない程度であれば、配線長は等しいとする。また、同様に、半導体モジュール間で電流のアンバランスが影響しない程度であれば、配線のインダクタンスは等しいとする。
実施の形態５
実施の形態５、配線インダクタンスの影響をさらに抑制する実施の形態である。実施の形態５では、半導体モジュールを３つ並列に配置した場合を説明する。図１８は、実施の形態５にかかる半導体モジュール並列回路５を示す図である。図１９は、実施の形態５における半導体モジュール並列回路５の多層基板５００を示す図である。
図２０は、図１９の多層基板５００をＤ－Ｄ’で切断した断面の模式図を示す。基本的な構成および各配線の接続は、実施の形態３と同様である。実施の形態３と異なるところについて説明する。説明を容易にするために、第１信号端子接続パターン１１１－１のＸ方向の位置に対応する、ゲート復路配線のＸ方向の位置を分岐点Ｑ３と表現する。また、第２信号端子接続パターン１１３－３のＸ方向の位置に対応する、出力配線のＸ方向の位置を合流点Ｐ３と表現する。
実施の形態５の多層基板５００の第１層５０１に形成されているゲート復路配線において、分岐点Ｑ１から分岐点Ｑ２までの配線パターンの幅は、分岐点Ｑ２から分岐点Ｑ３の配線パターン幅より広く形成されている。また、多層基板５００の第３層５０３に形成されている出力配線において、合流点Ｐ１から合流点Ｐ２までの配線パターンの幅は、合流点Ｐ３から合流点Ｐ１までの配線パターン幅より広く形成されている。
半導体モジュール並列回路５のゲート駆動電流について説明する。外部接続端子６１から入力された電流は、多層基板５００の第２層５０２に形成されたゲート往路配線を流れ、多層基板５００の第１層５０１に形成されたゲート復路配線に流れる。次に、ゲート復路配線を分岐して第１信号端子接続パターン１１１－１、１１１－２および１１１－３に流れる。
分岐したゲート駆動電流は、第１信号端子接続パターン１１１－１を介して半導体モジュール１０－１の第１の信号端子に流れる。同様に、第１信号端子接続パターン１１１－２を介して半導体モジュール１０－２の第１の信号端子に流れ、第１信号端子接続パターン１１１－３を介して半導体モジュール１０－３の第１の信号端子に流れる。ここで、第１信号端子接続パターン１１１－３には、ゲート復路配線の分岐点Ｑ１で分岐して流れる。また、第１信号端子接続パターン１１１－２には、ゲート復路配線の分岐点Ｑ２で分岐して流れる。
次に、半導体モジュール１０－１の第２の信号端子から出力された電流は、第２信号端子接続パターン１１３－１を介して多層基板５００の出力配線に流れる。同様に、半導体モジュール１０－２の第２の信号端子から出力された電流は、第２信号端子接続パターン１１３－２を介して多層基板５００の出力配線に流れ、半導体モジュール１０－３の第２の信号端子から出力された電流は、第２信号端子接続パターン１１３－３を介して多層基板５００の出力配線に流れる。ここで、第２信号端子接続パターン１１３－３から出力された電流は、出力配線の合流点Ｐ１において、第２信号端子接続パターン１１３－２から出力された電流と合流する。また、第２信号端子接続パターン１１３－２および第２信号端子接続パターン１１３－３から出力された電流は、出力配線の合流点Ｐ２において、第２信号端子接続パターン１１３－１から出力された電流と合流する。合流点Ｐ２で合流した電流は外部接続端子６１から出力される。
図２１は、多層基板５００の各層に流れるゲート駆動電流を示した図である。ゲート往路配線に流れる電流をＩｇ１２３、分岐点Q２から第１信号端子接続パターン１１１－１に流れる電流をＩ１ｇ、分岐点Q２から第１信号端子接続パターン１１１－２に流れる電流をＩ２ｇおよび分岐点Q２から第１信号端子接続パターン１１１－３に流れる電流をＩ３ｇとすると、（１４）式が成り立つ。
Ｉｇ１２３＝Ｉ１ｇ＋Ｉ２ｇ＋Ｉｇ３ ・・・（１４）
半導体モジュール１０－１、１０－２および１０－３の第１の信号端子に入力される電流については、（１５）式のように近似することができる。
Ｉ１ｇ＝Ｉ２ｇ＝Ｉ３ｇ＝Ｉｇ ・・・（１５）
（１４）式および（１５）式から、（１６）式が導かれる。
Ｉｇ１２３＝３Ｉｇ ・・・（１６）
（１５）式および（１６）式より、ゲート復路配線において、分岐点Ｑ２から第１信号端子接続パターン１１１－１に流れる電流はＩｇである。また、分岐点Ｑ１から分岐点Ｑ２に流れる電流は２Ｉｇである。
次に、出力配線に流れる電流をＩｓ１２３、第２信号端子接続パターン１１３－３から出力される電流をＩ３ｓ、第２信号端子接続パターン１１３－２から出力される電流をＩ２ｓおよび第２信号端子接続パターン１１３－１から出力される電流をＩ１ｓとすると、（１７）式が成り立つ。
Ｉ１ｓ＋Ｉ２ｓ＋Ｉ３ｓ＝Ｉｓ１２３ ・・・（１７）
半導体モジュール１０－１、１０－２および１０－３の第２信号端子から出力される電流については、（１８）式のように近似することができる。
Ｉ１ｓ＝Ｉ２ｓ＝Ｉ３ｓ＝Ｉｓ ・・・（１８）
（１７）式および（１８）式から、（１９）式が導かれる。
Ｉｓ１２３＝３Ｉｓ ・・・（１９）
（１８）式および（１９）式より、出力配線において、第２信号端子接続パターン１１３－３から合流点Ｐ１までに流れる電流はＩｓである。また、合流点Ｐ１から合流点Ｐ２までに流れる電流は２Ｉｓである。
上記の説明より、ゲート復路配線において、分岐点Ｑ２から分岐点Ｑ３に流れる電流はＩｇである。また、分岐点Ｑ１から分岐点Ｑ２に流れる電流は２Ｉｇである。分岐点Ｑ１から分岐点Ｑ２に流れる電流は、分岐点Ｑ２から分岐点Ｑ３に流れる電流の約２倍となる。ゲート復路配線において、分岐点Ｑ１から分岐点Ｑ２までの配線および分岐点Ｑ２から分岐点Ｑ３までの配線の電流の時間微分量に差が生じる。同様に、出力配線において、合流点Ｐ１から合流点Ｐ２に流れる電流はＩｓである。また、合流点Ｐ３から合流点Ｐ１に流れる電流は２Ｉｓである。合流点Ｐ１から合流点Ｐ２に流れる電流は、合流点Ｐ３から合流点Ｐ１に流れる電流の約２倍となる。出力配線において、合流点Ｐ１から合流点Ｐ２までの配線および合流点Ｐ３から合流点Ｐ１までの配線の電流の時間微分量に差が生じる。配線において電流の時間微分量に差が生じる。
実施に形態４で示したように、配線の電圧降下量は、（２０）式のように、配線の自己インダクタンスと電流の時間微分量との積が表される。ここでは、説明を簡単にするために、相互インダクタンスの影響は考えない。
ΔＶ＝Ｌ×（ｄｉ／ｄｔ） ・・・（２０）
ここで、Ｌは配線の自己インダクタンス、ｄｉ／ｄｔは電流の時間微分量を示す。（２０）式からわかるように、電流の時間微分量が異なると電圧降下量も異なる。
実施の形態５では、多層基板５００のゲート復路配線において、分岐点Ｑ１から分岐点Ｑ２までの配線パターンの幅は、分岐点Ｑ２から分岐点Ｑ３の配線パターン幅より広く形成されている。配線のパターン幅を広くすることにより、配線の自己インダクタンスを小さくすることができる。つまり、分岐点Ｑ１から分岐点Ｑ２までの配線は、分岐点Ｑ２から分岐点Ｑ３までの配線より自己インダクタンスを小さくする。
（２０）式からわかるように、配線の自己インダクタンスは（２０）式の右辺第１項、電流の時間微分量は（２０）式の右辺第２項を示す。分岐点Ｑ１から分岐点Ｑ２までの配線は、分岐点Ｑ２から分岐点Ｑ３の配線より（２０）式の右辺第２項が大きくなる。しかし、分岐点Ｑ１から分岐点Ｑ２までの配線のパターン幅を、分岐点Ｑ２から分岐点Ｑ３までの配線のパターン幅より広くすることで、（２０）式の右辺第１項を小さくすることができる。
出力配線においても同様である。合流点Ｐ１から合流点Ｑ２までの配線は、合流点Ｐ３Ｑ２から合流点Ｐ１の配線より（２０）式の右辺第２項が大きくなる。しかし、合流点Ｐ１から合流点Ｐ２までの配線のパターン幅を、合流点Ｐ３から合流点Ｐ１までの配線のパターン幅より広くすることで、（２０）式の右辺第１項を小さくすることができる。
実施の形態５では、配線の自己インダクタンスと電流の時間微分量を考慮することで、配線のインダクタンスによる電圧降下量の差を抑制することができる。
実施の形態５では、半導体モジュール１０－１および１０－２のゲート配線の電圧降下量を等しくできるため、半導体モジュールを並列に駆動する際に、半導体モジュール間で生じる電流のアンバランスを抑制することができる。
実施の形態５において、半導体モジュール間で電流のアンバランスが影響しない程度であれば、配線のインダクタンスは等しいとする。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、実施の形態を適宜、変形、省略したりすることができる。
１，２，３，４，５ 半導体モジュール並列回路
１０－１ 半導体モジュール
１０－２ 半導体モジュール
１０－３ 半導体モジュール
１０Ｐ 第１の主端子
１０Ｎ 第２の主端子
１０ＡＣ 第３の主端子
１１，１１－１，１１－２，１２，１２－１，１２－２ 第１の信号端子
１３，１３－１，１３－２，１４，１４－１，１４－２ 第２の信号端子
２０ パッケージ
３０，３０－１，３０－２ 第１の半導体素子
４０，４０－１，４０－２ 第２の半導体素子
５０ 締結部材
６１，６２ 外部接続端子
７１－１，７１－２ 第１の接続端子
７２－１，７２－２ 第２の接続端子
１００，２００，３００，４００，５００ 多層基板
１１１－１，１１１－２，１１１－３，１１２－１，１１２－２，１１２－３ 第１信号端子接続パターン
１１３－１，１１３－２，１１３－３，１１４－１，１１４－２，１１４－３ 第２信号端子接続パターン
２０１，３０１，４０１，５０１ 第１層
２０２，３０２，４０２，５０２ 第２層
２０３，３０３，４０３，５０３ 第３層
Ｄ１，Ｄ２ ドレイン端子
Ｓ１，Ｓ２ ソース端子

Claims (6)

  1. 第一の電力用半導体モジュールと、
    第二の電力用半導体モジュールと、
    複数の前記電力用半導体モジュールを接続する多層基板と、
    を備え、
    前記各電力用半導体モジュールは、
    電力用半導体スイッチング素子と、
    前記電力用半導体スイッチング素子のゲート電位に接続される第１の信号端子と、
    前記電力用半導体スイッチング素子のソース電位に接続される第２の信号端子と、
    を有し、
    前記多層基板は、
    外部接続端子と、
    前記第一の電力用半導体モジュールの前記第１の信号端子を接続する前記第一の電力用半導体モジュール用第１の信号端子接続パターンと、
    前記第一の電力用半導体モジュールの前記第２の信号端子を接続する前記第一の電力用半導体モジュール用第２の信号端子接続パターンと、
    前記第二の電力用半導体モジュールの前記第１の信号端子を接続する前記第二の電力用半導体モジュール用第１の信号端子接続パターンと、
    前記第二の電力用半導体モジュールの前記第２の信号端子を接続する前記第二の電力用半導体モジュール用第２の信号端子接続パターンと、
    を有し、
    前記外部接続端子から前記第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び前記第一の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子までの第一の電力用半導体モジュールのゲート配線のインダクタンス、並びに前記外部接続端子から前記第二の電力用半導体モジュール用第１の信号端子接続パターンまで及び前記第二の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子までの第二の電力用半導体モジュールのゲート配線のインダクタンスが等しく、
    前記外部接続端子から前記第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び前記外部接続端子から前記第二の電力用半導体モジュール用第１の信号端子接続パターンまでの配線は、前記多層基板の第１の層および第３の層に形成され、前記第一の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子まで及び前記第二の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子までの配線は、前記多層基板の第２の層に形成される、
    半導体モジュール並列回路。
  2. 第一の電力用半導体モジュールと、
    第二の電力用半導体モジュールと、
    複数の前記電力用半導体モジュールを接続する多層基板と、
    を備え、
    前記各電力用半導体モジュールは、
    電力用半導体スイッチング素子と、
    前記電力用半導体スイッチング素子のゲート電位に接続される第１の信号端子と、
    前記電力用半導体スイッチング素子のソース電位に接続される第２の信号端子と、
    を有し、
    前記多層基板は、
    外部接続端子と、
    前記第一の電力用半導体モジュールの前記第１の信号端子を接続する前記第一の電力用半導体モジュール用第１の信号端子接続パターンと、
    前記第一の電力用半導体モジュールの前記第２の信号端子を接続する前記第一の電力用半導体モジュール用第２の信号端子接続パターンと、
    前記第二の電力用半導体モジュールの前記第１の信号端子を接続する前記第二の電力用半導体モジュール用第１の信号端子接続パターンと、
    前記第二の電力用半導体モジュールの前記第２の信号端子を接続する前記第二の電力用半導体モジュール用第２の信号端子接続パターンと、
    を有し、
    前記外部接続端子から前記第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び前記第一の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子までの第一の電力用半導体モジュールのゲート配線の長さ、並びに前記外部接続端子から前記第二の電力用半導体モジュール用第１の信号端子接続パターンまで及び前記第二の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子までの第二の電力用半導体モジュールのゲート配線の長さが等しく、
    前記外部接続端子から前記第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び前記外部接続端子から前記第二の電力用半導体モジュール用第１の信号端子接続パターンまでの配線は、前記多層基板の第１の層および第３の層に形成され、前記第一の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子まで及び前記第二の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子までの配線は、前記多層基板の第２の層に形成される、
    半導体モジュール並列回路。
  3. 第一の電力用半導体モジュールと、
    第二の電力用半導体モジュールと、
    第三の電力用半導体モジュールと、
    複数の前記電力用半導体モジュールを接続する多層基板と、
    を備え、
    前記各電力用半導体モジュールは、
    電力用半導体スイッチング素子と、
    前記電力用半導体スイッチング素子のゲート電位に接続される第１の信号端子と、
    前記電力用半導体スイッチング素子のソース電位に接続される第２の信号端子と、
    を有し、
    前記多層基板は、
    外部接続端子と、
    前記第一の電力用半導体モジュールの前記第１の信号端子を接続する前記第一の電力用半導体モジュール用第１の信号端子接続パターンと、
    前記第一の電力用半導体モジュールの前記第２の信号端子を接続する前記第一の電力用半導体モジュール用第２の信号端子接続パターンと、
    前記第二の電力用半導体モジュールの前記第１の信号端子を接続する前記第二の電力用半導体モジュール用第１の信号端子接続パターンと、
    前記第二の電力用半導体モジュールの前記第２の信号端子を接続する前記第二の電力用半導体モジュール用第２の信号端子接続パターンと、
    前記第三の電力用半導体モジュールの前記第１の信号端子を接続する前期第三の電力用半導体モジュール用第１の信号端子接続パターンと、
    前記第三の電力用半導体モジュールの前記第２の信号端子を接続する前記第三の電力用半導体モジュール用第２の信号端子接続パターンと、
    を有し、
    前記外部接続端子から前記第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び前記第一の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子までの第一の電力用半導体モジュールのゲート配線のインダクタンス、前記外部接続端子から前記第二の電力用半導体モジュール用第１の信号端子接続パターンまで及び前記第二の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子までの第二の電力用半導体モジュールのゲート配線、並びに前記外部接続端子から前記第三の電力用半導体モジュール用第１の信号端子接続パターンまで及び前記第三の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子までの第三の電力用半導体モジュールのゲート配線のインダクタンスが等しく、
    前記外部接続端子から前記第一の電力用半導体モジュール用第１の信号端子接続パターンまで、前記外部接続端子から前記第二の電力用半導体モジュール用第１の信号端子接続パターンまでの配線、及び前記外部接続端子から前記第三の電力用半導体モジュール用第１の信号端子接続パターンまでの配線は、前記多層基板の第１の層および第３の層に形成され、前記第一の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子まで、前記第二の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子まで、及び前記第三の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子までの配線は、前記多層基板の第２の層に形成される、
    半導体モジュール並列回路。
  4. 第一の電力用半導体モジュールと、
    第二の電力用半導体モジュールと、
    第三の電力用半導体モジュールと、
    複数の前記電力用半導体モジュールを接続する多層基板と、
    を備え、
    前記各電力用半導体モジュールは、
    電力用半導体スイッチング素子と、
    前記電力用半導体スイッチング素子のゲート電位に接続される第１の信号端子と、
    前記電力用半導体スイッチング素子のソース電位に接続される第２の信号端子と、
    を有し、
    前記多層基板は、
    外部接続端子と、
    前記第一の電力用半導体モジュールの前記第１の信号端子を接続する前記第一の電力用半導体モジュール用第１の信号端子接続パターンと、
    前記第一の電力用半導体モジュールの前記第２の信号端子を接続する前記第一の電力用半導体モジュール用第２の信号端子接続パターンと、
    前記第二の電力用半導体モジュールの前記第１の信号端子を接続する前記第二の電力用半導体モジュール用第１の信号端子接続パターンと、
    前記第二の電力用半導体モジュールの前記第２の信号端子を接続する前記第二の電力用半導体モジュール用第２の信号端子接続パターンと、
    前記第三の電力用半導体モジュールの前記第１の信号端子を接続する前期第三の電力用半導体モジュール用第１の信号端子接続パターンと、
    前記第三の電力用半導体モジュールの前記第２の信号端子を接続する前記第三の電力用半導体モジュール用第２の信号端子接続パターンと、
    を有し、
    前記外部接続端子から前記第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び前記第一の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子までの第一の電力用半導体モジュールのゲート配線の長さ、前記外部接続端子から前記第二の電力用半導体モジュール用第１の信号端子接続パターンまで及び前記第二の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子までの第二の電力用半導体モジュールのゲート配線、並びに前記外部接続端子から前記第三の電力用半導体モジュール用第１の信号端子接続パターンまで及び前記第三の電力用半導体モジ
    ュール用第２の信号端子接続パターンから前記外部接続端子までの第三の電力用半導体モジュールのゲート配線の長さが等しく、
    前記外部接続端子から前記第一の電力用半導体モジュール用第１の信号端子接続パターンまで、前記外部接続端子から前記第二の電力用半導体モジュール用第１の信号端子接続パターンまでの配線、及び前記外部接続端子から前記第三の電力用半導体モジュール用第１の信号端子接続パターンまでの配線は、前記多層基板の第１の層および第３の層に形成され、前記第一の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子まで、前記第二の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子まで、及び前記第三の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子までの配線は、前記多層基板の第２の層に形成される、
    半導体モジュール並列回路。
  5. 外部接続端子と、
    第一の電力用半導体モジュールの第１の信号端子を接続する前記第一の電力用半導体モジュール用第１の信号端子接続パターンと、
    前記第一の電力用半導体モジュールの第２の信号端子を接続する前記第一の電力用半導体モジュール用第２の信号端子接続パターンと、
    第二の電力用半導体モジュールの第１の信号端子を接続する前記第二の電力用半導体モジュール用第１の信号端子接続パターンと、
    前記第二の電力用半導体モジュールの第２の信号端子を接続する前記第二の電力用半導体モジュール用第２の信号端子接続パターンと、
    を有し、
    前記外部接続端子から前記第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び前記第一の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子までの第一の電力用半導体モジュールのゲート配線のインダクタンス、並びに前記外部接続端子から前記第二の電力用半導体モジュール用第１の信号端子接続パターンまで及び前記第二の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子までの第二の電力用半導体モジュールのゲート配線のインダクタンスが等しく、
    前記外部接続端子から前記第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び前記外部接続端子から前記第二の電力用半導体モジュール用第１の信号端子接続パターンまでの配線は、前記多層基板の第１の層および第３の層に形成され、前記第一の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子まで及び前記第二の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子までの配線は、前記多層基板の第２の層に形成される、
    半導体モジュール接続基板。
  6. 外部接続端子と、
    第一の電力用半導体モジュールの第１の信号端子を接続する前記第一の電力用半導体モジュール用第１の信号端子接続パターンと、
    前記第一の電力用半導体モジュールの第２の信号端子を接続する前記第一の電力用半導体モジュール用第２の信号端子接続パターンと、
    第二の電力用半導体モジュールの第１の信号端子を接続する前記第二の電力用半導体モジュール用第１の信号端子接続パターンと、
    前記第二の電力用半導体モジュールの第２の信号端子を接続する前記第二の電力用半導体モジュール用第２の信号端子接続パターンと、
    を有し、
    前記外部接続端子から前記第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び前記第一の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子までの第一の電力用半導体モジュールのゲート配線の長さ、並びに前記外部接続端子から前記第二の電力用半導体モジュール用第１の信号端子接続パターンまで及び前記第二の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子までの第二の電力用半導体モジュールのゲート配線の長さが等しく、
    前記外部接続端子から前記第一の電力用半導体モジュール用第１の信号端子接続パターンまで及び前記外部接続端子から前記第二の電力用半導体モジュール用第１の信号端子接続パターンまでの配線は、前記多層基板の第１の層および第３の層に形成され、前記第一の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子まで及び前記第二の電力用半導体モジュール用第２の信号端子接続パターンから前記外部接続端子までの配線は、前記多層基板の第２の層に形成される、
    半導体モジュール接続基板。
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