JP4561015B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、インバータ装置などに適用するインテリジェントパワーモジュール(Intelligent Power Module) を対象とした半導体装置に関し、詳しくはその内部配線構造に係わる。
【0002】
【従来の技術】
頭記のインバータ装置(三相用)に適用するインテリジェントパワーモジュールを例に、その従来例の組立構造を図8に、その結線回路を図9に示す。
まず、図8において、1は放熱用の金属ベース(銅ベース)、2は樹脂成形品になる端子一体形の外囲ケース、3は主回路端子(パワー回路に対する入,出力、およびブレーキ回路用の外部導出端子)、4は制御端子(制御回路に対する制御信号入,出力用の外部導出端子(ピン端子))、5はパワー回路、6は制御回路、7は内部配線用のボンディングワイヤである。ここで、パワー回路5は、回路基板5aの上に後記のU,V,W,X,Y,Z相,およびB(ブレーキ回路)に対応する7個のパワー半導体素子(IGBTなどのスイッチング素子)5b,およびフリーホイーリングダイオード5cを実装して回路基板5aに形成した配線パターン,および制御回路6との間をボンディングワイヤ7で接続しており、パワー回路基板5aにはセラミックス板の上面に銅回路パターン,下面に銅層を直接接合したDirect Bonding Copper 基板が採用されている。一方、制御回路6は、プリント基板6aに前記パワー素子5bを駆動するIC6bを含む各種回路部品を実装した構成になる。
【0003】
かかる構成のパワーモジュールは次に記す手順で組み立てる。まず、パワー回路5はその回路基板5aの銅層を下に向けて金属ベース1に半田付し、制御回路6はそのプリント基板6aを接着剤で金属ベース1に接着する。続いてパワー回路5と制御回路6との間にワイヤ7をボンディングして内部配線を施す。次に、金属ベース1の上に端子一体形の外囲ケース2を被せて接着剤で接合した後に、外囲ケース2の内方に突き出した主回路端子3のインナーリード3aとパワー回路基板5aの配線パターンとの間、および制御端子4と制御回路基板6aの導体パターンとの間を半田付けして配線する。この組立状態で、パッケージ内にゲル状充填材(例えばシリコーンゲル)を注入してパワー回路5,制御回路6を封止した上で、最後に外囲ケース2に上蓋(図示せず)を被せて接着固定する。
【0004】
また、図9に示すインバータ回路において、P,Nは電源側の入力端子、U,V,Wは交流側の出力端子、Bはダイナミックブレーキ回路の端子であり、図示のようにP端子はU,V,W相およびブレーキ回路のパワー半導体素子(IGBT)5bのコレクタに,N端子はX,Y,Z相およびブレーキ回路のパワー半導体素子(IGBT)5bのエミッタに接続され、U,V,W端子はそれぞれ上アーム(U,V,W相のIGBT)と下アーム(X,Y,Z相のIGBT)との直列中間点に接続されている。
【0005】
【発明が解決しようとする課題】
ところで、インバータ装置に適用する前記半導体装置(マルチチップ型パワーモジュール)では、パワー半導体素子(IGBT)のスイッチング動作に伴い、電源端子Pからパワー回路5を経てN端子に至る配線経路に寄生する配線インダクタンスによって、この配線経路にはそのスイッチング周波数に比例した高いサージ電圧が発生する。また、このサージ電圧は電気的ノイズの原因となって、回路の誤動作を引き起こすほか、過度に高いサージ電圧が回路素子を破壊するおそれもある。
【0006】
この場合に、特にN端子に通じる主回路Nラインの配線インダクタンスは回路の動作上で大きな影響を与える。すなわち、図9のインバータ回路では下アーム(X,Y,Z相)の制御GNDラインは主回路のNラインに接続されて閉回路を形成していることから、IGBTのスイッチング動作時にNラインで発生するサージ電圧(L×di/dt)によって、制御GNDラインにノイズ電流が流れ、このノイズ電流が制御GND電圧を変動さて制御回路の誤動作を引き起こす要因となる。
【0007】
かかる点、従来のパワーモジュールでは、内部の配線インダクタンスを低く抑える手段として、モジュール内部の配線距離をできるだけ短くする、配線導体を太くする、あるいはP端子とN端子の端子導体を互いに近接して並行に配線し、各端子導体に互いに逆向きの電流を流すなどのインダクタンス低減対策が採られているが、その低減効果にも限界があるほか、半導体装置の小形化に伴いその内部配線経路が複雑となるなどの制約もあることから、簡易な方式でより一層高い成果の得られる配線インダクタンスの低減対策の出現が望まれている。
【0008】
そこで、本発明の目的は、パワーモジュールの組立構造を生かしてその内部配線ルートを適正化し、従来方式よりも一層高い配線インダクタンスの低減が図れるように改良した半導体装置を提供することにある。
【0009】
【課題を解決するための手段】
上記目的を達成するために、本発明によれば、入,出力用の主回路端子(P,N、U,V,W相およびB)をケース周域に配列してインサート成形した端子一体形の外囲ケースに金属ベース, 上蓋を組合せてなるパッケージに対して、そのパッケージ内にパワー回路を搭載し、該パワー回路と前記主回路端子との間を内部配線した半導体装置であって、前記パワー回路が回路基板に各相に対応する複数のパワー半導体素子を実装してなるものにおいて、
(1) パワー回路から主回路端子に至る配線ルートについて、P,Nの一方の配線ラインで他方の配線ラインを両側から挟み込むようにレイアウトする(請求項1)。
【0010】
(2) 上記の応用例として、P,Nの一方の配線ラインでU,V,W相のいずれかの配線ラインを挟み込むようにレイアウトする(請求項2)。
(3) 前項(1) および(2) において、パワー回路基板上に形成した配線パターン,該配線パターンに対峙して外囲ケース側に布設したフレーム構造の主回路端子,およびその配線パターンと主回路端子の間を接続するボンディングワイヤを経由する配線ルート上で他方の配線ラインを挟み込むようにする(請求項3)。
【0011】
前記において、例えば、N配線ラインはパワー回路の基板上に形成して該基板に実装した各パワー半導体素子(IGBTのエミッタ)とボンディングワイヤで接続した配線パターン(N)、回路基板の側方に対峙して外囲ケース側に布設したフレーム構造のN端子、および該N端子と前記配線パターン(N)の間を接続するボンディングワイヤを経由する配線ルートで形成され、ここで同じ回路基板上に形成したPラインに対応する配線パターン(P端子とB端子とを結ぶ配線ルート上の配線パターン(P)で電流の向きはN配線ラインと逆向き)を、前記P配線ラインの配線パターン(N)とN端子とで両側から挟み込むようにレイアウトする。
【0012】
この場合に、前記のように平行配線したP,Nラインの配線インダクタンスは、P,Nラインそれぞれの自己インダクタンスの和と相互インダクタンスの差となることから、前記のように一方の配線ライン(例えばNライン)で他方の配線ライン(Pライン)を両側から挟み込むようにすれば、NとPの配線ライン間における電磁的結合の度合いが高くなって相互インダクタンスの値が増加するので、その結果として配線インダクタンスの低減,および配線インダクタンスの起因する電気的ノイズの低減化に大きく寄与する。
【0013】
また、前記に加えて前項(2) のように、P,Nの一方の配線ラインでU,V,Wのいずれかの配線ラインを挟み込むようにレイアウトすれば、トータル的により一層高い配線インダクタンスの低減効果が得られる。
しかも、前記の配線挟み込み部の形成には、特別な配線部品を追加したり、モジュール内部の配線経路を大幅に変更することなしに、本来のモジュール組立構造を生かしてその配線ルート上で形成することができる。
【0014】
【発明の実施の形態】
以下、インバータ(三相)装置に適用するパワーモジュールを例に、本発明の実施の形態を図1〜図7に示す実施例に基づいて説明する。
なお、実施例の図において、図8,図9に対応する部材には同じ符号を付してその説明は省略する。
【0015】
まず、図1(a) 〜(c) および図2(a) 〜(c) は、本発明の各実施例を回路図の上で模式的に表したものであり、図中で8は主回路端子3のP端子からインバータ回路(図9参照)における上アームのW相パワー半導体素子(IGBT)5bに至るP配線ライン、9はN端子から下アームのZ相IGBTに至るN配線ライン、また10はW相とZ相のIGBTの中間点からW端子に至るW相の配線ラインを表している。
【0016】
また、図中に表した8a,8bおよび9a,9bは、配線インダクタンスの低減手段として、本発明によりモジュール内部の配線ルート上に形成した配線ラインの挟み込み部を表している。この挟み込み部をどのようにして形成するかは後記するとして、P配線ライン8の挟み込み部8a,8bではP配線ライン8がN配線ライン9,およびW相とZ相の中間点部分を挟み込み、N配線ライン9の挟み込み部9a,9bではN配線ライン9がP配線ライン,W相とZ相の中間点部分を挟み込んでおり、これにより配線相互間の電磁的な結合を高めて配線インダクタンスを低減するようにしている。
【0017】
なお、図1,図2では、図9のインバータ回路におけるW相とZ相との直列回路について、そのW相配線ライン10をP配線ライン8あるいはN配線ライン9で挟み込む場合を例示したが、同様な挟み込み方式をV相とY相,U相とX相についても実施適用できることは勿論である。
次に、前記の配線挟み込み部の形成に対応するパワーモジュールの組立構造を説明する。まず、図3は金属ベース1に搭載したパワー回路5の平面図を示しており、パワー回路5は左右に並ぶ2枚の回路基板5aに分けた上で、左側の回路基板にはインバータ回路の上アームに対応するU,V,W相のパワー半導体素子(IGBT)5bおよびフリーホイーリングダイオード5cを、また右側の回路基板にはX,Y,Z相のIGBTおよびフリーホイーリングダイオードを実装し、さらに各回路基板5aには、後記の主回路端子P,N,U,V,WおよびBとのワイヤボンディングに対応する配線パターン5a-1が形成されている。なお、図中には主回路端子の端子記号に合わせて、各区分の配線パターンにはp,n.u,v,w,x,y,zおよびbの記号が付してある。
【0018】
また、図4(a),(b) は主回路端子3を備えた端子一体形外囲ケース2の構造図であり、該外囲ケース2の一側辺には左右に並んでP,N,U,V,WおよびB端子が布設されており、各端子のインナーリード部3aが図示のように外囲ケースの内側に突き出している。この主回路端子3は銅フレーム端子になり、図示のようにP,NおよびB端子を左右両端に配してその中間にU,V,W端子を配列している。また、NおよびU,V,W端子については、その銅フレームが外囲ケース2の側壁に沿って延在し、他の端子フレームと内外で対峙し合うように布設されている。
【0019】
次に、前記したパワー回路5と金属ベース1との組立体に外囲ケース2を組合せ、パワー回路5と主回路端子3との間をボンディングワイヤ7で相互接続した組立状態を図5(a),(b) に示し、また図5におけるP,W,Nの配線ルート,およびP,V,Nの配線ルートをそれぞれ図6(a),(b) および図7(a),(b) に分けて表す。すなわち、図6においては、右側の回路基板5aに形成した配線パターンp(図3参照)として斜線を付して表したPライン(P端子から左側の回路基板を経由してブレーキ端子Bに至る配線ルート)を、該Pラインに沿ってその内側に形成した回路基板5aの配線パターンnと、この配線パターンnと対峙して外囲ケース2に設けたフレーム構造のN端子とで両側から挟み込み、この領域で図1(a) に表した挟み込み部9aを形成している。
【0020】
また、図6においては、左側の回路基板5aに実装したW相のIGBTと右側の回路基板5aに実装したZ相のIGBTに対応する基板上の配線パターンw,z(図3参照)とこの間に跨がってボンディングワイヤで接続されるW端子との間のW相配線ラインについても、そのワイヤ部分を前記したN配線ラインで囲み、さらにW端子のフレーム一部をN端子のフレームと平行に沿わせて、図1(b) あるいは(c) に対応する挟み込み部9bを形成している。
【0021】
さらに、図示実施例では、図7で示すように右側の回路基板5aに実装したY相のIGBT(図3参照)からV端子(銅フレーム端子)に至る配線ルートについても、前記のW相配線ラインと同様にN配線ラインで挟み込んでいる。
このように、N配線ライン9の配線ルート上で、回路基板5aに形成した配線パターンn,これに対峙する主回路端子(銅フレーム端子)3のN端子,および配線パターンnとN端子の間を接続するボンディングワイヤ7(2箇所)を利用してPライン,V,W相の配線ラインを両側から挟み込むようにレイアウトすることにより、先述のようにライン相互間の電磁的結合の度合いが増して配線インダクタンスを低減できる。
【0022】
なお、前記の実施例では、その配線ルート上でN配線ライン9がPライン(ブレーキ回路Bに通じる回路基板上の配線パターン)およびV,W相の配線ラインを挟み込むようにしているが、配線ルートのレイアウト変更により、図2(a) 〜(c) で示すように、P配線ライン8のルート上に形成した挟み込み部8a,8bでN配線ライン9,W相配線ライン10を挟み込むようにしても配線インダクタンスを低減できる。
【0023】
また、前記したN/P/Nの配線挟み込み部9aは、図5に示した構成とは別に、回路基板5a上の配線パターンで形成してもよく、さらに主回路端子3の銅フレームの配列によって形成することも可能である。
【0024】
【発明の効果】
以上述べたように、本発明の構成によれば、パワー回路から主回路端子に至る配線ルートについて、P,Nの一方の配線ラインで他方の配線ラインを両側から挟み込むようにレイアウトしたことにより、配線インダクタンスの低減手段として従来より採用されているPN平行配線と比べて、より一層高い配線インダクタンス低減効果が得られる。
【0025】
しかも、前記の配線挟み込み部の形成には、特別な配線部品を追加したり、モジュール内部の配線経路を大幅に変更することなしに、半導体装置の組立構造を生かしてその配線ルート上で形成することができるなど、製品の小型化に伴い配線経路が複雑化する半導体装置に適用してその配線インダクタンスを低減し、その配線インダクタンスに起因する電気的ノイズの発生,装置の誤動作を効果的に抑えて製品の信頼性向上が図れる。
【図面の簡単な説明】
【図1】本発明の実施例による配線インダクタンスの低減手段を回路上で模式的に表した原理図であり、(a) 〜(c) はN配線ラインでP,Wラインを挟み込んだ実施例の回路図
【図2】図1と異なる実施例の模式回路図であり、(a) 〜(c) はP配線ラインでN,Wラインを挟み込んだ実施例の回路図
【図3】本発明の実施例による半導体装置の組立構造図で金属ベースにパワー回路を搭載した回路組立体の平面図
【図4】図3の回路組立体に組合せる端子一体形外囲ケースの構造図で、(a),(b) はそれぞれ平面図,および主回路端子の配列を表した側面図
【図5】図3の回路組立体に図4の外囲ケースを組み合わせて内部配線した半導体装置の組立構造図で、(a),(b) はそれぞれ平面図,および縦断側面図
【図6】図5におけるP,N,W,Bの配線ルートを表す図で、(a),(b) はそれぞれ平面図,および側面図
【図7】図5におけるP,N,V,Bの配線ルートを表す図で、(a),(b) はそれぞれ平面図,および側面図
【図8】インバータ装置に適用するパワーモジュールを対象とした従来例の半導体装置の組立構造図
【図9】本発明の実施対象となるインバータ装置の回路図
【符号の説明】
1 金属ベース
2 外囲ケース
3 主端子
5 パワー回路
5a パワー回路基板
5a-1 配線パターン
5b パワー半導体素子(IGBT)
7 ボンディングワイヤ
8 P配線ライン
8a,8b 配線挟み込み部
9 N配線ライン
9a,9b 配線挟み込み部
10 W相配線ライン
P,N 直流側の入力端子
U,V,W 交流側の出力端子
B ブレーキ回路の端子
Claims (3)
- 入,出力用の主回路端子(P,N、U,V,W相およびB)をケース周域に配列してインサート成形した端子一体形の外囲ケースに金属ベース,上蓋を組合せてなるパッケージにパワー回路を搭載し、該パワー回路と前記主回路端子との間を内部配線した半導体装置であり、パワー回路が回路基板に各相に対応する複数のパワー半導体素子を実装してなるものにおいて、
パワー回路から主回路端子に至る配線ルートについて、P,Nの一方の配線ラインで他方の配線ラインを両側から挟み込むようにレイアウトしたことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、P,Nの一方の配線ラインでU,V,W相のいずれかの配線ラインを挟み込むようにレイアウトしたことを特徴とする半導体装置。
- 請求項1または2記載の半導体装置において、パワー回路基板上に形成した配線パターン,該配線パターンに対峙して外囲ケース側に布設したフレーム構造の主回路端子,およびその配線パターンと主回路端子の間を接続するボンディングワイヤを経由する配線ルート上で他方の配線ラインを挟み込むようにしたことを特徴とする半導体装置。
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