JP2015002185A - 電力用半導体装置 - Google Patents

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Abstract

【課題】パワーチップ間の熱干渉を抑制する。【解決手段】電力用半導体装置１００は、パッケージ５０に封止され、かつ、電力を制御するための複数のパワーチップ２０と、パッケージ５０に封止され、かつ、各パワーチップ２０を制御するＩＣ１０と、を備える。ＩＣ１０は、平面視でパッケージ５０の中央部に配置され、複数のパワーチップ２０は、平面視でＩＣ１０を囲むように配置される。【選択図】図１

Description

本発明は、電力用半導体装置に関する。
大電力を扱うことができるパワーモジュールとして、電力用半導体装置が存在する。電力用半導体装置は、主な用途の一つとしてインバータ駆動において使用される。当該用途の電力用半導体装置は、複数のパワーチップ、当該各パワーチップを駆動させるＩＣ（Integrated Circuit）等を含む。当該パワーチップは、電力用の半導体チップである。
このような電力用半導体装置に対して、当該電力用半導体装置に含まれる基板の面積の小型化、低コスト化等が要求されている。
特許文献１には、電力用半導体装置の小型化のための技術（以下、関連技術Ａともいう）が開示されている。具体的には、関連技術Ａでは、パワーチップとコントロールＩＣとを好適に１パッケージ化する技術が開示されている。当該パワーチップは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。なお、特許文献１には、関連技術Ａを使用して、パワーチップとコントロールＩＣとをパッケージ化したＱＦＰ（Quad Flat Package）が開示されている。
特開２０１２−０７４７２０号公報
しかしながら、関連技術Ａでは、以下の問題がある。具体的には、関連技術Ａでは、電力用半導体装置に含まれる全てのパワーチップの各々が、パッケージ内において、近接して集中的に配置される。
そのため、関連技術Ａでは、各パワーチップの発熱による各パワーチップ間の熱干渉が顕著となる。その結果、関連技術Ａでは、各パワーチップの放熱性が非常に悪いという問題がある。すなわち、パワーチップの放熱性をよくするためには、パワーチップ間の熱干渉を抑制する必要がある。
本発明は、このような問題を解決するためになされたものであり、パワーチップ間の熱干渉を抑制することが可能な電力用半導体装置を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る電力用半導体装置は、樹脂からなるパッケージを利用した電力用半導体装置である。前記電力用半導体装置は、前記パッケージに封止され、かつ、電力を制御するための複数のパワーチップと、前記パッケージに封止され、かつ、各前記パワーチップを制御するＩＣと、を備え、前記ＩＣは、平面視で前記パッケージの中央部に配置され、前記複数のパワーチップは、平面視で前記ＩＣを囲むように配置される。
本発明によれば、前記ＩＣは、平面視で前記パッケージの中央部に配置され、前記複数のパワーチップは、平面視で前記ＩＣを囲むように配置される。すなわち、前記複数のパワーチップは、ＩＣの周囲に分散して配置される。これにより、各パワーチップ間の熱干渉を抑制することができる。
本発明の実施の形態１に係る電力用半導体装置を示す図である。 実装状態の電力用半導体装置を説明するための図である。 別の実装状態の電力用半導体装置を説明するための図である。
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の構成要素には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明を省略する場合がある。
なお、実施の形態において例示される各構成要素の寸法、材質、形状、それらの相対配置などは、本発明が適用される装置の構成や各種条件により適宜変更されるものであり、本発明はそれらの例示に限定されるものではない。また、各図における各構成要素の寸法は、実際の寸法と異なる場合がある。
＜実施の形態１＞
図１は、本発明の実施の形態１に係る電力用半導体装置１００を示す図である。電力用半導体装置１００は、高電圧で動作するパワーモジュールである。図１（ａ）は、電力用半導体装置１００の側面図である。図１（ａ）において、Ｘ，Ｙ，Ｚ方向の各々は、互いに直交する。以下の図に示されるＸ，Ｙ，Ｚ方向の各々も、互いに直交する。
以下においては、Ｘ方向と、当該Ｘ方向の反対の方向（−Ｘ方向）とを含む方向をＸ軸方向ともいう。また、以下においては、Ｙ方向と、当該Ｙ方向の反対の方向（−Ｙ方向）とを含む方向をＹ軸方向ともいう。また、以下においては、Ｚ方向と、当該Ｚ方向の反対の方向（−Ｚ方向）とを含む方向をＺ軸方向ともいう。
図１（ｂ）は、本発明の実施の形態１に係る電力用半導体装置１００の内部構成を示す平面図である。電力用半導体装置１００は、後述のパッケージ５０を利用した電力用半導体装置である。なお、図１（ｂ）は、パッケージ５０の内部構成を示すために、パッケージ５０を透過させて、当該パッケージ５０の輪郭のみを示している。
図１（ａ）および図１（ｂ）に示すように、電力用半導体装置１００は、ＩＣ１０と、複数のパワーチップ２０ａ，２０ｂ，２０ｄと、パワーチップ２０ｃと、複数のパワー端子２１ａ，２１ｂ，２１ｄと、パワー端子２１ｃと、複数の制御端子３１と、基板４０と、パッケージ５０とを備える。
なお、電力用半導体装置１００は、さらに、ブートストラップダイオード（図示せず）、コンデンサ（図示せず）等も備える。
以下においては、パワーチップ２０ａ，２０ｂ，２０ｃ，２０ｄの各々を、総括的に、パワーチップ２０ともいう。また、以下においては、パワー端子２１ａ，２１ｂ，２１ｃ，２１ｄの各々を、総括的に、パワー端子２１ともいう。すなわち、電力用半導体装置１００は、複数のパワーチップ２０と、複数のパワー端子２１とを備える。各パワーチップ２０は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）とダイオード（フライホイールダイオード）とを利用して構成されるチップである。
なお、各パワーチップ２０は、ＩＧＢＴとダイオードとを利用した構成のチップに限定されない。各パワーチップ２０は、例えば、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを利用して構成されるチップ、および、ＲＣ(Reverse Conducting)−ＩＧＢＴを利用して構成されるチップ等であってもよい。すなわち、各パワーチップ２０は、ＩＧＢＴとダイオードとを利用して構成されるチップ、ＭＯＳトランジスタを利用して構成されるチップ、および、ＲＣ−ＩＧＢＴを利用して構成されるチップのいずれかである。
ＩＣ１０、パワーチップ２０、ブートストラップダイオード、コンデンサ等は、基板４０上に実装される。なお、基板４０上に実装された各部品（例えば、ＩＣ１０、パワーチップ２０等）は、パッケージ５０により封止される。すなわち、少なくとも、ＩＣ１０および複数のパワーチップ２０は、パッケージ５０に封止される。
パッケージ５０の大部分は、樹脂で構成される。すなわち、パッケージ５０は、樹脂からなる。当該樹脂は、例えば、トランスファー成形法において硬化する樹脂である。パッケージ５０は、例えば、トランスファー成形法により樹脂を硬化させることにより生成される。
なお、パワー端子２１および制御端子３１の各々において、パッケージ５０内の部分は、インナーリードと呼ばれる。また、パワー端子２１および制御端子３１の各々において、パッケージ５０外の部分は、アウターリードと呼ばれる。
複数のパワー端子２１には、外部から、電力用半導体装置１００を駆動させるための電力が供給される。パワー端子２１は、各前記パワーチップ２０に対し、電力の入出力を行うための端子である。例えば、一部のパワー端子２１は、パワーチップ２０に電力を供給するための端子である。すなわち、当該一部のパワー端子２１は、パワーチップ２０に電力を入力させるための端子である。また、他のパワー端子２１は、パワーチップ２０から出力される電力を外部へ出力するための端子である。
具体的には、パワー端子２１は、金属ワイヤにより、パワーチップ２０と電気的に接続される。例えば、パワー端子２１ａは、金属ワイヤ２２により、パワーチップ２０ａと電気的に接続される。この構成により、パワーチップ２０ａ（電力用半導体装置１００）には、パワー端子２１ａを介して、電力が供給される。すなわち、各パワーチップ２０は、電力用半導体装置１００に供給される電力を制御するための電力用の半導体チップである。
なお、図１（ｂ）に示すように、複数のパワー端子２１の各々は、パッケージ５０の外周を構成する４辺のうちの３辺において、パッケージ５０内からパッケージ５０の外部へ延在するように設けられる。
また、複数の制御端子３１の各々は、パッケージ５０の外周を構成する４辺のうちの１辺に設けられる。すなわち、パッケージ５０の外周を構成する４辺の各々において、パワー端子２１または制御端子３１が設けられる。
なお、複数の制御端子３１の配置の構成は、上記構成に限定されない。複数の制御端子３１の各々は、例えば、パッケージ５０の外周を構成する４辺のうちの１辺において、パッケージ５０内からパッケージ５０の外部へ延在するように設けられてもよい。
また、各パワーチップ２０は、ワイドギャップ材料で構成される。当該ワイドギャップ材料は、例えば、ＳｉＣ（シリコンカーバイド）である。なお、パワーチップ２０を構成するワイドギャップ材料は、ＳｉＣに限定されず、他の材料であってもよい。
ＩＣ１０は、各パワーチップ２０を制御するＩＣである。ＩＣ１０は、金属ワイヤにより、各パワーチップ２０と電気的に接続されている。また、ＩＣ１０は、金属ワイヤにより、複数の制御端子３１と電気的に接続される。各制御端子３１は、ＩＣ１０を制御するための端子である。
本実施の形態においては、パワー端子２１の幅は、制御端子３１の幅より大きい。パワー端子２１の幅は、例えば、制御端子３１の幅の１．５〜４倍程度に設定される。
ＩＣ１０は、ＨＶＩＣ（High Voltage Integrated Circuit）１１とＬＶＩＣ（Low Voltage Integrated Circuit）１２とを組み合わせて構成される１チップのモジュールである。すなわち、ＩＣ１０は、ＨＶＩＣ１１と、ＬＶＩＣ１２とを利用して構成される。つまり、ＩＣ１０は、ＨＶＩＣ１１と、ＬＶＩＣ１２とを含む。
なお、図１（ｂ）において、ＨＶＩＣ１１およびＬＶＩＣ１２は、便宜的に、見やすいように示している。そのため、ＨＶＩＣ１１およびＬＶＩＣ１２の各々の位置および大きさは、図１（ｂ）に示される位置および大きさに限定されない。
ＨＶＩＣ１１は、例えば、１０００（Ｖ）以上の電圧を取り扱うことができる高耐圧なＩＣである。ＬＶＩＣ１２は、ＨＶＩＣ１１が扱う電圧より低い電圧を取り扱うＩＣである。また、ＨＶＩＣ１１およびＬＶＩＣ１２は、各パワーチップ２０を制御するための集積回路である。
次に、パッケージ５０における、ＩＣ１０および複数のパワーチップ２０の配置について説明する。ここで、ＩＣ１０の形状は、四角である。
本実施の形態において、ＩＣ１０は、平面視でパッケージ５０の中央部に配置される。また、パッケージ５０において、複数のパワーチップ２０は、平面視でＩＣ１０を囲むように配置される。
以下においては、ＩＣ１０の周縁を構成する各辺を、周縁辺ともいう。また、以下においては、ＩＣ１０の全ての周縁を、全周縁ともいう。ＩＣ１０の形状は、四角である場合、全周縁は、４つの周縁辺から構成される。
具体的には、図１（ａ）に示すように、パッケージ５０において、複数のパワーチップ２０は、ＩＣ１０の４つの周縁辺を囲むように配置される。すなわち、パワーチップ２０は、ＩＣ１０の周囲に分散して配置される。
これにより、各パワーチップ２０が発する熱同士の干渉の影響を少なくすることができる。そのため、各パワーチップ２０間の熱干渉を抑制することができる。その結果、一定の放熱効果が得られるように、ＩＣ１０、複数のパワーチップ２０を配置するために必要な面積を、関連技術Ａよりも、小さくすることができる。したがって、電力用半導体装置１００のコンパクト化（小型化）を実現することができる。
なお、パワーチップ２０の配置は、図１（ｂ）に示す配置に限定されない。複数のパワーチップ２０は、例えば、平面視で、ＩＣ１０の３つの周縁辺を囲むように配置されてもよい。すなわち、複数のパワーチップ２０は、ＩＣ１０における、３つ以上の周縁辺を囲むように配置されてもよい。つまり、複数のパワーチップ２０は、平面視でＩＣ１０の３辺以上を囲むように配置されてもよい。
また、複数のパワーチップ２０は、例えば、平面視で、ＩＣ１０の全周縁の０．５〜１．０倍の縁を囲むように配置されてもよい。
次に、パワーモジュールとしての電力用半導体装置１００を、プリント基板に実装する構成について説明する。以下においては、電力用半導体装置１００がプリント基板に実装された状態を、実装状態ともいう。
まず、プリント基板に穴を形成し、当該プリント基板に、電力用半導体装置１００を実装する工程（以下、実装工程Ｓ１ともいう。）について、図２を用いて説明する。
図２は、実装状態の電力用半導体装置１００を説明するための図である。図２（ａ）は、実装状態の電力用半導体装置１００の平面図である。図２（ｂ）は、実装状態の電力用半導体装置１００の側面図である。
次に、実装工程Ｓ１について説明する。実装工程Ｓ１においては、プリント基板６０が使用されるとする。なお、プリント基板６０は、初期状態では、穴Ｈ１が形成されていない基板であるとする。
まず、穴形成工程が行われる。穴形成工程では、プリント基板６０に穴Ｈ１が形成される。なお、穴Ｈ１の形成は、穴を開ける装置により行われてもよいし、ユーザーにより行われてもよい。穴Ｈ１の形状は、四角である。穴Ｈ１のサイズは、パッケージ５０のサイズより大きい。
次に、図２（ｂ）のようにパッケージ５０の下部が穴Ｈ１に入るように、電力用半導体装置１００がプリント基板６０に実装される。以上により、実装工程Ｓ１が終了する。
すなわち、実装工程Ｓ１では、電力用半導体装置１００の実装の際、パワー端子２１および制御端子３１の各々のアウターリードの部分を曲げる（ベントする）必要がない。すなわち、アウターリードを曲げることなく、電力用半導体装置１００をプリント基板６０に実装することができる。これにより、穴形成工程が必要になるものの、電力用半導体装置１００の実装工程を簡略化することができる。
なお、実装工程Ｓ１においては、穴Ｈ１が予め形成されているプリント基板６０を用いる構成としてもよい。この構成の場合、実装工程Ｓ１において穴形成工程が不要になり、電力用半導体装置１００の実装工程をさらに簡略化することができる。
次に、穴が設けられていないプリント基板に、電力用半導体装置１００を実装する構成（以下、実装工程Ｓ２ともいう。）について、図３を用いて説明する。
図３は、別の実装状態の電力用半導体装置１００を説明するための図である。すなわち、図３は、図２の実装状態と異なる実装状態の電力用半導体装置１００を説明するための図である。図３（ａ）は、別の実装状態の電力用半導体装置１００の平面図である。図３（ｂ）は、別の実装状態の電力用半導体装置１００の側面図である。実装工程Ｓ２で使用されるプリント基板は、図３（ａ）および図３（ｂ）に示されるプリント基板６０であるとする。
次に、実装工程Ｓ２について説明する。実装工程Ｓ２では、まず、曲げ加工工程が行われる。曲げ加工工程では、パワー端子２１および制御端子３１の各々のアウターリードの部分を、図３（ｂ）のように曲げる（ベントする）。
次に、電力用半導体装置１００は、プリント基板６０に実装される。以上により、実装工程Ｓ２が終了する。
すなわち、実装工程Ｓ２では、実装工程Ｓ１と比較して、曲げ加工工程が余分に必要になるが、実装工程Ｓ１のような穴形成工程は不要である。なお、前述したように、実装工程Ｓ１の穴形成工程は、装置またはユーザーにより行われる。これにより、実装工程Ｓ２では、電力用半導体装置１００の実装上の自由度向上と、実装工程Ｓ２における工数削減が見込める。
以上説明したように、本実施の形態によれば、ＩＣ１０は、平面視でパッケージ５０の中央部に配置され、複数のパワーチップ２０は、平面視でＩＣ１０を囲むように配置される。すなわち、複数のパワーチップ２０は、ＩＣ１０の周囲に分散して配置される。
これにより、各パワーチップ２０が発する熱同士の干渉の影響を少なくすることができる。そのため、各パワーチップ２０間の熱干渉を抑制することができる。また、各パワーチップ２０の温度上昇を抑制することができる。
その結果、一定の放熱効果が得られるように、ＩＣ１０、複数のパワーチップ２０を配置するために必要な面積を、関連技術Ａよりも、小さくすることができる。したがって、電力用半導体装置１００のコンパクト化（小型化）を実現することができる。
また、本実施の形態では、各パワーチップ２０を制御（駆動）するＩＣ１０と、当該ＩＣ１０の周りに、当該各パワーチップ２０が最適に配置される。そして、配置されたパワーチップ２０に、配線処理等が施され、ＩＣ１０、パワーチップ２０等が、トランスファー成形法により樹脂で封止されることにより、パッケージ５０が生成される。なお、パッケージ５０の外周を構成する４辺の各々において、パワー端子２１または制御端子３１が設けられる。
以上により、本実施の形態によれば、従来のＤＩＰＩＰＭ（Dual In−line Package Intelligent Power Module）より、コンパクト化を実現した面実装タイプのモジュールを実現することができる。
また、本実施の形態によれば、パワー端子２１の幅は、制御端子３１の幅より大きい。前述したように、パワー端子２１の幅は、例えば、制御端子３１の幅の１．５〜４倍程度に設定される。すなわち、制御端子３１の幅は、パワー端子２１の幅より十分に小さい。
これにより、各制御端子３１に流れる電流の量を、パワー端子２１よりも十分に小さくすることができる。そのため、各制御端子３１を、パワー端子２１よりも十分に少ない量の電流を流すための、幅の小さい端子にすることができる。すなわち、制御端子３１の小型化を実現することができる。その結果、制御端子３１による、パワーチップ２０のレイアウトの制約が小さくなる。したがって、パッケージ５０の小型化を実現することができる。
また、パワー端子２１の幅は、制御端子３１の幅より十分に大きい。これにより、パワー端子２１に流れる電流の量を制御端子３１よりも大きくすることができる。すなわち、パワー端子２１に大電流を流すことができるとともに、各パワーチップ２０へ大電流を供給することができる。
以上により、電力用半導体装置１００に供給される総電流を、パワー端子２１および制御端子３１において効率的に分配することができる。
また、本実施の形態によれば、ＩＣ１０は、ＨＶＩＣ１１とＬＶＩＣ１２とを組み合わせて構成される１チップのモジュールである。これにより、ＩＣ１０に対する電源を統一することができ、かつ、パッドのレイアウトの自由度を向上させることができる。
また、本実施の形態によれば、各パワーチップ２０は、ワイドギャップ材料で構成される。ワイドギャップ材料から構成される半導体チップは、高温動作が可能である。そのため、ワイドギャップ材料から構成されるパワーチップ２０において、ジャンクション温度を上げることができる。すなわち、高温環境下においても、各パワーチップ２０を安定して動作させることができる。
なお、関連技術Ａでは、パッケージを流用したことで、同一の複数のリード（端子）を使って電流容量をかせぐことが必要である。そのため、関連技術Ａでは、パワーチップの実装時の管理点数が増えるという問題がある。
一方、本実施の形態では、上記のように構成されるため、関連技術Ａの上記問題を解決することができる。
なお、ＩＣ１０は、ＨＶＩＣ１１とＬＶＩＣ１２との両方を含む構成としたがこれに限定されない。ＩＣ１０は、ＨＶＩＣ１１およびＬＶＩＣ１２の一方を含むとしてもよい。また、ＩＣ１０は、ＨＶＩＣ１１およびＬＶＩＣ１２の両方を含まない構成としてもよい。
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
１０ ＩＣ、１１ ＨＶＩＣ、１２ ＬＶＩＣ、２０，２０ａ，２０ｂ，２０ｃ，２０ｄ パワーチップ、２１，２１ａ，２１ｂ，２１ｃ，２１ｄ パワー端子、３１ 制御端子、４０ 基板、５０ パッケージ、６０ プリント基板、１００ 電力用半導体装置、Ｈ１ 穴。

Claims (6)

  1. 樹脂からなるパッケージを利用した電力用半導体装置であって、
    前記パッケージに封止され、かつ、電力を制御するための複数のパワーチップと、
    前記パッケージに封止され、かつ、各前記パワーチップを制御するＩＣと、を備え、
    前記ＩＣは、平面視で前記パッケージの中央部に配置され、
    前記複数のパワーチップは、平面視で前記ＩＣを囲むように配置される
    電力用半導体装置。
  2. 前記ＩＣの形状は、四角であり、
    前記複数のパワーチップは、平面視で前記ＩＣの３辺以上を囲むように配置される
    請求項１に記載の電力用半導体装置。
  3. 前記電力用半導体装置は、さらに、
    前記ＩＣを制御するための制御端子と、
    各前記パワーチップに対し、電力の入出力を行うためのパワー端子とを、備え、
    前記パワー端子の幅は、前記制御端子の幅より大きい
    請求項１または２に記載の電力用半導体装置。
  4. 前記ＩＣは、前記各パワーチップを制御するための集積回路であるＨＶＩＣ（High Voltage Integrated Circuit）と、前記各パワーチップを制御するための集積回路であるＬＶＩＣ（Low Voltage Integrated Circuit）とを利用して構成される
    請求項１〜３のいずれか１項に記載の電力用半導体装置。
  5. 前記各パワーチップは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）とダイオードとを利用して構成されるチップ、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを利用して構成されるチップ、および、ＲＣ(Reverse Conducting)−ＩＧＢＴを利用して構成されるチップのいずれかである
    請求項１〜４のいずれか１項に記載の電力用半導体装置。
  6. 前記各パワーチップは、ワイドギャップ材料で構成される
    請求項１〜５のいずれか１項に記載の電力用半導体装置。
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