JP5159744B2 - 半導体装置 - Google Patents

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Description

本発明は電力用の半導体装置に関し、特に、パワーチップで発生した熱およびスイッチングノイズによるICへの影響を低減する半導体装置に関する。
家電製品や産業用モーターなどのインバータ駆動に用いられている電力用半導体装置において、大電流のスイッチング動作を行うパワーチップと、当該パワーチップを制御するICとを備えたトランスファーモールド構造の半導体装置がある。このような半導体装置では、定格電流を大きくすると発熱量が増大するため、放熱特性の改善が課題となる。
従来では、パワーチップが搭載されたフレーム部の面と反対側の面をモールド樹脂の外面に接近するように配置することによって、パワーチップで発生した熱がモールド樹脂の外方へ効率よく放出される半導体装置が開示されている(例えば、特許文献1参照)。
特開2001−196532号公報
しかし、特許文献1では、パワーチップで高温の熱(例えば100℃以上)が発生すると、発生した熱がICに伝達し、ICの温度が所定値以上になると熱暴走を起こすおそれがある。また、パワーチップでスイッチング動作を行う際に発生する高周波のノイズ(スイッチングノイズ)がICに影響を及ぼすおそれがある。
本発明は、これらの問題を解決するためになされたものであり、パワーチップで発生した熱およびスイッチングノイズによるICへの影響を低減することが可能な半導体装置を提供することを目的とする。
上記の課題を解決するために、本発明による半導体装置は、スイッチング動作を行うパワーチップ部と、パワーチップ部を制御するIC部と、パワーチップ部とIC部とをモールド樹脂で封止したパッケージと、パッケージのパワーチップ部とIC部との間に形成された第1の貫通穴とを備え、パワーチップ部は、複数個離間して並設され、各々のパワーチップ部の間には第2の貫通穴が形成され、パワーチップ部は、SiCを材料として構成されることを特徴とする。
本発明によると、スイッチング動作を行うパワーチップ部と、パワーチップ部を制御するIC部と、パワーチップ部とIC部とをモールド樹脂で封止したパッケージと、パッケージのパワーチップ部とIC部との間に形成された第1の貫通穴とを備え、パワーチップ部は、複数個離間して並設され、各々のパワーチップ部の間には第2の貫通穴が形成され、パワーチップ部は、SiCを材料として構成されることを特徴とするため、パワーチップにて発生した熱およびスイッチングノイズによるICへの影響を低減することが可能となる。
本発明の実施形態による半導体装置の平面図である。 本発明の実施形態による半導体装置の側面透視図である。 本発明の実施形態2による貫通穴の開口端の平面図である。 本発明の実施形態2による貫通穴の断面図である。
本発明の実施形態について、図面を用いて以下に説明する。
〈実施形態1〉
図1は、本発明の実施形態による半導体装置の平面図であり、図2は、図1に示す半導体装置の側面透視図である。図1,2に示すように、本実施形態による半導体装置は、スイッチング動作を行うパワーチップ1(パワーチップ部)と、パワーチップ1を制御するIC(Integrated Circuit)2(IC部)と、パワーチップ1とIC2とをモールド樹脂で封止したパッケージ3とを備えており、パッケージ3のパワーチップ1とIC2との間には貫通穴4(第1の貫通穴)が形成されている。パワーチップ1およびIC2の各々には、パッケージ3の外部に延設された端子が接続されており、パワーチップ1とIC2とはワイヤによって電気的に接続されている。
なお、パワーチップ1は、例えばSi(シリコン)またはSiC(炭化珪素)を材料として構成してもよい。また、本実施形態による半導体装置は、例えば、トランスファーモールド構造のDIPIPM(Dual−In−Line Package Intelligent Power Module)(登録商標)として実現可能である。
貫通穴4は、パワーチップ1とIC2との間隔方向(図1の上下方向)を短手方向とし、当該短手方向に対して垂直方向(図1の左右方向)を長手方向とした長穴となっており、前記長手方向に沿って複数個設けられている。また、貫通穴4は、パワーチップ1とIC2とを接続するワイヤの配置の妨げとならないように形成される。
以上のことから、パワーチップ1とIC2との間に貫通穴4を形成することによって、パワーチップ1で発生した熱およびスイッチングノイズによるIC2への影響を低減することが可能となる。また、貫通穴4を、パワーチップ1とIC2とを接続するワイヤの配置の妨げとならないよう最大限形成することによって、上記効果はより高まる。
〈実施形態2〉
本発明の実施形態2では、貫通穴4の開口端の形状が、テーパ形状またはR形状であることを特徴としている。その他の構成は実施形態1と同様であるため、ここでは説明を省略する。
図3は、本発明の実施形態2による貫通穴4の開口端の平面図であり、図4は、図3に示す貫通穴4のA−A断面図である。図3,4に示すように、貫通穴4の開口端の形状はテーパ形状となっている。また、貫通穴4の開口端の形状はR形状(図示せず)であってもよい。
以上のことから、貫通穴4の開口端をテーパ形状またはR形状とすることによって、貫通穴4に応力を集中させないという効果を奏する。従って、パッケージ3に過度の応力が加わった場合であっても、パッケージ3を形成するモールド樹脂におけるクラックの発生を抑制することが可能となる。
〈実施形態3〉
本発明の実施形態3では、各々のパワーチップ1の間に貫通穴5(第2の貫通穴)が形成されることを特徴としている。その他の構成は実施形態1と同様であるため、ここでは説明を省略する。
図1に示すように、パワーチップ1は、複数個離間して並設されており、各々のパワーチップ1の間には貫通穴5が形成されている。
貫通穴5は、各々のパワーチップ1の離間方向を短手方向とし、当該短手方向に対して垂直方向を長手方向とした長穴となっている。
以上のことから、各々のパワーチップ1の間に貫通穴5を形成することによって、離間して並設されたパワーチップ1同士の熱干渉を防ぎ、半導体装置全体の温度上昇を抑制することが可能となる。また、貫通穴5の開口端の形状を、図3,4に示すようなテーパ形状またはR形状とすることによって、実施形態2と同様の効果をさらに得ることができる。
〈実施形態4〉
本発明の実施形態4では、パワーチップ1がSiCを材料として構成されることを特徴としている。その他の構成は実施形態1〜3と同様であるため、ここでは説明を省略する。
パワーチップ1を構成する材料にSiCを用いると、従来のSiを材料として構成していたパワーチップよりもスイッチング応答特性が向上するが、SiCは高温・高周波で動作するため、パワーチップ1で発生する熱およびスイッチングノイズのIC2への影響が問題となる。
図1に示すように、本発明による半導体装置では、パワーチップ1とIC2との間に貫通穴4を形成することによって、パワーチップ1で発生した熱およびスイッチングノイズによるIC2への影響を低減することが可能となる。また、各々のパワーチップ1の間に貫通穴5を形成することによって、離間して並設されたパワーチップ1同士の熱干渉を防ぎ、半導体装置全体の温度上昇を抑制することが可能となる。
以上のことから、貫通穴4を形成してパワーチップ1で発生した熱およびスイッチングノイズによるIC2への影響を低減し、貫通穴5を形成してパワーチップ1同士の熱干渉を防いで半導体装置全体の温度上昇を抑制しているため、従来よりも高温・高周波で動作するSiCを材料としてパワーチップ1を構成することが可能となる。
〈実施形態5〉
本発明の実施形態5では、実施形態4と同様に、パワーチップ1がSiCを材料として構成されることを特徴としている。その他の構成は実施形態1〜3と同様であるため、ここでは説明を省略する。
本発明の実施形態による半導体装置は、実施形態4にて記載したように、従来よりも高温・高周波で動作するSiCを材料としてパワーチップ1を構成することが可能となる。
一方、SiCを用いたパワーチップ1の動作温度の条件を、従来(Si)のパワーチップの動作温度の条件と同じにすれば、パワーチップ1のサイズを小型化することができ、半導体装置全体のサイズを小型化することが可能となる。
以上のことから、SiCを用いたパワーチップ1の動作温度の条件を、従来(Si)のパワーチップの動作温度の条件と同じにすれば、パワーチップ1のサイズを小型化することができ、半導体装置全体のサイズを小型化することが可能となる。
1 パワーチップ、2 IC、3 パッケージ、4,5 貫通穴。

Claims (5)

  1. スイッチング動作を行うパワーチップ部と、
    前記パワーチップ部を制御するIC部と、
    前記パワーチップ部と前記IC部とをモールド樹脂で封止したパッケージと、
    前記パッケージの前記パワーチップ部と前記IC部との間に形成された第1の貫通穴と、
    を備え
    前記パワーチップ部は、複数個離間して並設され、各々の前記パワーチップ部の間には第2の貫通穴が形成され、
    前記パワーチップ部は、SiCを材料として構成されることを特徴とする、半導体装置。
  2. 前記第1の貫通穴は、前記パワーチップ部と前記IC部との間隔方向を短手方向とし、前記短手方向に対して垂直方向を長手方向とした長穴であることを特徴とする、請求項1に記載の半導体装置。
  3. 前記長穴は、前記長手方向に沿って複数個設けられることを特徴とする、請求項2に記載の半導体装置。
  4. 前記第2の貫通穴は、前記離間方向を短手方向とし、前記短手方向に対して垂直方向を長手方向とした長穴であることを特徴とする、請求項1に記載の半導体装置。
  5. 前記第1の貫通穴および前記第2の貫通穴の開口端の形状は、テーパ形状またはR形状であることを特徴とする、請求項1ないし4のいずれかに記載の半導体装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6255118B2 (ja) * 2011-10-31 2017-12-27 ローム株式会社 半導体装置
JP5921491B2 (ja) 2013-06-13 2016-05-24 三菱電機株式会社 電力用半導体装置
JP6365322B2 (ja) * 2015-01-23 2018-08-01 三菱電機株式会社 半導体装置
US11398818B2 (en) 2018-06-04 2022-07-26 Rohm Co., Ltd. Semiconductor device
WO2020194431A1 (ja) * 2019-03-25 2020-10-01 三菱電機株式会社 回路基板および空気調和機
JP2023013254A (ja) 2021-07-15 2023-01-26 三菱電機株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH024248U (ja) * 1988-06-20 1990-01-11
JPH09232473A (ja) * 1996-02-21 1997-09-05 Toshiba Corp 半導体パッケージとその製造方法およびプリント基板
JP4533152B2 (ja) * 2005-01-06 2010-09-01 三菱電機株式会社 半導体装置
JP2007096035A (ja) * 2005-09-29 2007-04-12 Sanyo Electric Co Ltd 回路装置および回路実装体

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