KR20200067233A - 반도체 장치 - Google Patents

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KR20200067233A
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semiconductor device
semiconductor
leads
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히로유끼 나까무라
히로야 시모야마
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르네사스 일렉트로닉스 가부시키가이샤
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    • H01L2224/0916—Random array, i.e. array with no symmetry
    • H01L2224/09164—Random array, i.e. array with no symmetry covering only portions of the surface to be connected
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    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124—Aluminium [Al] as principal constituent
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
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    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
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    • H01L2224/404—Connecting portions
    • H01L2224/40475—Connecting portions connected to auxiliary connecting means on the bonding areas
    • H01L2224/40499—Material of the auxiliary connecting means
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
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    • H01L2224/49173—Radial fan-out arrangements
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
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    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
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    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
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    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/115—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
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Abstract

반도체 장치의 성능을 향상시킨다.
반도체 장치 PKG는, 하이 사이드 스위치용의 제1 전계 효과 트랜지스터를 포함하는 반도체 칩 CPH와, 로우 사이드 스위치용의 제2 전계 효과 트랜지스터를 포함하는 반도체 칩 CPL과, 반도체 칩 CPH, CPL의 각각을 제어하는 회로를 포함하는 반도체 칩 CPC를 밀봉부 MR로 밀봉한 반도체 장치이다. 제1 전계 효과 트랜지스터의 소스용인 반도체 칩 CPH의 패드 PDHS1에 전기적으로 접속된 리드 LD2와, 제2 전계 효과 트랜지스터의 드레인용인 반도체 칩 CPL의 이면 전극에 전기적으로 접속된 리드 LD3이, 평면에서 보아 밀봉부 MR의 동일한 변에 배치되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이며, 예를 들어 하이 사이드 스위치용의 전계 효과 트랜지스터를 포함하는 반도체 칩과, 로우 사이드 스위치용의 전계 효과 트랜지스터를 포함하는 반도체 칩과, 그들을 제어하는 반도체 칩을 밀봉한 반도체 장치에 적합하게 이용할 수 있는 것이다.
전원 회로의 일례로서 널리 사용되고 있는 인버터 회로는, 전원 전압이 공급되는 단자와 접지 전압이 공급되는 단자 사이에 하이 사이드 스위치용의 파워 MOSFET과 로우 사이드 스위치용의 파워 MOSFET이 직렬로 접속된 구성을 갖고 있다. 하이 사이드 스위치용의 파워 MOSFET의 게이트 전압과 로우 사이드 스위치용의 파워 MOSFET의 게이트 전압을 제어 회로에서 제어함으로써, 인버터 회로에 의한 전원 전압의 변환을 행할 수 있다.
일본 특허 공개 제2015-2185호 공보(특허문헌 1)에는, 전력을 제어하기 위한 복수의 파워 칩과, 각 파워 칩을 제어하는 IC를 구비하는 전력용 반도체 장치에 관한 기술이 기재되어 있다.
일본 특허 공개 제2014-30049호 공보(특허문헌 2)에는, 다이 패드(1c)를 밀봉체(3)의 표면(3a) 측에 노출시킨 QFP(21)가 기재되어 있다.
일본 특허 공개 제2015-2185호 공보 일본 특허 공개 제2014-30049호 공보
하이 사이드 스위치용의 전계 효과 트랜지스터를 포함하는 반도체 칩과, 로우 사이드 스위치용의 전계 효과 트랜지스터를 포함하는 반도체 칩과, 그들을 제어하는 반도체 칩을 밀봉한 반도체 장치에 있어서, 성능을 향상시킬 것이 요망된다. 또는 반도체 장치를 실장하는 배선 기판의 배선 설계의 자유도를 향상시킬 것이 요망된다. 또는 반도체 장치의 성능을 향상시키고, 또한 반도체 장치를 실장하는 배선 기판의 배선 설계의 자유도를 향상시킬 것이 요망된다.
그 외의 과제와 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시 형태에 의하면, 반도체 장치는, 하이 사이드 스위치용의 제1 전계 효과 트랜지스터를 포함하는 제1 반도체 칩과, 로우 사이드 스위치용의 제2 전계 효과 트랜지스터를 포함하는 제2 반도체 칩과, 상기 제1 및 제2 반도체 칩의 각각을 제어하는 회로를 포함하는 제3 반도체 칩을 밀봉체로 밀봉한 반도체 장치이다. 반도체 장치는, 상기 제1 반도체 칩에 있어서의 상기 제1 전계 효과 트랜지스터의 드레인용의 제1 드레인 전극에 전기적으로 접속된 제1 리드와, 상기 제1 반도체 칩에 있어서의 상기 제1 전계 효과 트랜지스터의 소스용의 제1 소스 전극에 전기적으로 접속된 제2 리드를 더 구비하고 있다. 반도체 장치는, 상기 제2 반도체 칩에 있어서의 상기 제2 전계 효과 트랜지스터의 드레인용의 제2 드레인 전극에 전기적으로 접속된 제3 리드와, 상기 제2 반도체 칩에 있어서의 상기 제2 전계 효과 트랜지스터의 소스용의 제2 소스 전극에 전기적으로 접속된 제4 리드를 더 구비하고 있다. 평면에서 보아 상기 밀봉체는, 제1 방향을 따라 연장되는 제1 변과, 상기 제1 방향을 따라 연장되고, 또한 상기 제1 변과는 반대측에 위치하는 제2 변을 갖고, 상기 제1 리드와 상기 제4 리드는 상기 밀봉체의 상기 제1 변과 교차하고, 상기 제2 리드와 상기 제3 리드는 상기 밀봉체의 상기 제2 변과 교차하고 있다. 평면에서 보아, 상기 제1 변과 상기 제2 변 사이이고, 또한 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에, 상기 제3 반도체 칩이 배치되어 있다. 상기 제1 리드로부터 상기 제1 반도체 칩의 상기 제1 전계 효과 트랜지스터를 통하여 상기 제2 리드에 전류가 흐르고, 상기 제3 리드로부터 상기 제2 반도체 칩의 상기 제2 전계 효과 트랜지스터를 통하여 상기 제4 리드에 전류가 흐른다.
일 실시 형태에 의하면, 반도체 장치의 성능을 향상시킬 수 있다.
또는 반도체 장치를 실장하는 배선 기판의 배선 설계의 자유도를 향상시킬 수 있다.
또는 반도체 장치의 성능을 향상시키고, 또한 반도체 장치를 실장하는 배선 기판의 배선 설계의 자유도를 향상시킬 수 있다.
도 1은 12상 BLDC 모터를 제어하는 제어 보드에 형성된 회로를 모식적으로 도시한 회로도이다.
도 2는 자동차에 있어서의 랙 앤드 피니언형의 스티어링 기구를 도시하는 설명도이다.
도 3은 스티어링 샤프트와 함께 제어 보드가 회전하는 모습을 도시하는 설명도이다.
도 4는 일 실시 형태의 반도체 장치를 사용한 인버터 회로를 도시하는 회로도이다.
도 5는 일 실시 형태의 반도체 장치의 상면도이다.
도 6은 일 실시 형태의 반도체 장치의 하면도이다.
도 7은 일 실시 형태의 반도체 장치의 평면 투시도이다.
도 8은 일 실시 형태의 반도체 장치의 평면 투시도이다.
도 9는 일 실시 형태의 반도체 장치의 평면 투시도이다.
도 10은 일 실시 형태의 반도체 장치의 단면도이다.
도 11은 일 실시 형태의 반도체 장치의 단면도이다.
도 12는 일 실시 형태의 반도체 장치의 단면도이다.
도 13은 일 실시 형태의 반도체 장치의 단면도이다.
도 14는 일 실시 형태의 반도체 장치의 제조 공정 중의 평면도이다.
도 15는 도 14에서 이어지는 반도체 장치의 제조 공정 중의 평면도이다.
도 16은 도 15에서 이어지는 반도체 장치의 제조 공정 중의 평면도이다.
도 17은 도 16에서 이어지는 반도체 장치의 제조 공정 중의 평면도이다.
도 18은 도 17에서 이어지는 반도체 장치의 제조 공정 중의 평면도이다.
도 19는 도 18에서 이어지는 반도체 장치의 제조 공정 중의 평면도이다.
도 20은 도 19와 동일한 반도체 장치의 제조 공정 중의 단면도이다.
도 21은 도 19와 동일한 반도체 장치의 제조 공정 중의 단면도이다.
도 22는 도 19와 동일한 반도체 장치의 제조 공정 중의 단면도이다.
도 23은 일 실시 형태의 반도체 장치의 실장예를 도시하는 평면도이다.
도 24는 일 실시 형태의 반도체 장치의 실장예를 도시하는 평면도이다.
도 25는 일 실시 형태의 반도체 장치의 실장예를 도시하는 단면도이다.
도 26은 일 실시 형태의 반도체 장치의 실장예를 도시하는 단면도이다.
도 27은 일 실시 형태의 반도체 장치의 실장예를 도시하는 단면도이다.
도 28은 일 실시 형태의 반도체 장치의 실장예를 도시하는 단면도이다.
도 29는 일 실시 형태의 반도체 장치의 평면 투시도이다.
도 30은 일 실시 형태의 반도체 장치의 평면 투시도이다.
이하의 실시 형태에 있어서는, 편의상 그 필요가 있을 때는 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하면 그들은 서로 무관한 것은 아니며, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백히 특정한 수에 한정되는 경우 등을 제외하면 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이어도 이하여도 된다. 또한 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백히 필수라고 생각되는 경우 등을 제외하면, 반드시 필수적인 것은 아님은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백히 그렇지 않다고 생각되는 경우 등을 제외하면, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이는, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세히 설명한다. 또한 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙여 그 반복된 설명은 생략한다. 또한 이하의 실시 형태에서는, 특별히 필요한 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한 실시 형태에서 사용하는 도면에 있어서는, 단면도이더라도 도면을 보기 쉽게 하기 위하여 해칭을 생략하는 경우도 있다. 또한 평면도이더라도 도면을 보기 쉽게 하기 위하여 해칭을 부가하는 경우도 있다.
또한 본원에 있어서는, 전계 효과 트랜지스터를 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 또는 간단히 MOS라 기재하지만, 게이트 절연막으로서 비산화막을 제외하는 것은 아니다. 즉, 본원에 있어서, MOSFET이라 할 때는, 게이트 절연막으로 산화막(산화실리콘막)을 사용한 MISFET(Metal Insulator Semiconductor Field Effect Transistor: MIS형 전계 효과 트랜지스터)뿐 아니라 산화막(산화실리콘막) 이외의 절연막을 게이트 절연막으로 사용한 MISFET도 포함하는 것으로 한다.
<검토의 경위에 대하여>
최근 들어, 자동차의 자동 운전의 실용화를 향한 기능 안전에 주목하여, 종래 3상의 BLDC(브러시리스 DC) 모터를 6상 또는 12상의 BLDC 모터로 하는 설계 개발이 행해지고 있다. BLDC 모터는 자기 정류형이 아니기 때문에 일반적으로 제어가 복잡하다고 인식되고 있다. 그래서 6상 BLDC 모터에서는 종래 3상(U상, V상, W상)을 2조, 12상 BLDC 모터에서는 종래 3상(U상, V상, W상)을 4조 보유함으로써, 어느 1조에서 문제가 일어나더라도 곧바로 문제가 현재화되지 않도록 하고 있다.
본 발명자는 BLDC 모터의 각 상을, 하이 사이드 스위치용의 파워 MOSFET을 포함하는 반도체 칩(후술하는 반도체 칩 CPH에 상당)과, 로우 사이드 스위치용의 파워 MOSFET을 포함하는 반도체 칩(후술하는 반도체 칩 CPL에 상당)과, 그들을 제어하는 반도체 칩(후술하는 반도체 칩 CPC에 상당)을 포함하는 SiP(System in Package)에 의하여 제어하는 것을 검토하고 있다. 이 SiP에 의하여 인버터 회로가 형성되고, 그 인버터 회로로부터 공급되는 교류 전력이 BLDC 모터의 각 상의 코일에 공급된다. 이 때문에, 6상 BLDC 모터 또는 12상 BLDC 모터를 제어하는 제어 보드(후술하는 제어 보드 PB에 대응)로서, 배선 기판(후술하는 배선 기판 PB1에 대응) 상에 상기 SiP를 6개 또는 12개 탑재한 것을 본 발명자는 검토하고 있다. 또한 후술하는 반도체 장치 PKG는 이 SiP에 상당하는 것이다.
도 1은, 12상 BLDC 모터를 제어하는 제어 보드에 형성된 회로(모터 구동 시스템)를 모식적으로 도시한 회로도이다. 도 1에 있어서, 각 인버터 회로 INV는 각각 상기 SiP에 의하여 형성된다.
도 1에 도시되는 모터 MOT는 12상 BLDC 모터이며, 12개의 코일 CL을 갖고 있고, 각 코일 CL은 각각 인버터 회로 INV에 접속되어 있다. 즉, 모터 MOT가 갖는 12개의 코일의 각각에 대하여 인버터 회로 INV가 설치되어 있기 때문에, 도 1의 회로는 합계로 12개의 인버터 회로 INV를 갖고 있다. 인버터 회로 INV의 수만큼 상기 SiP가 필요하기 때문에 도 1의 회로에서는 상기 SiP가 12개 필요하다. 각 인버터 회로 INV(보다 특정적으로는 인버터 회로 INV에 있어서의 후술하는 제어 회로 CLC)는 제어 회로 CT에 접속되며, 그 제어 회로 CT에 의하여 제어된다. 각 인버터 회로 INV로부터 그 인버터 회로 INV에 접속된 각 코일 CL에 교류 전력이 공급되고, 그것에 의하여 모터 MOT가 구동된다.
도 2는, 자동차에 있어서의 랙 앤드 피니언형의 스티어링 기구를 도시하는 설명도이다. 본 발명자는, 도 2의 스티어링 기구에 있어서, 도 1의 회로가 실현되는 제어 보드(전자 장치, 모듈) PB를, 스티어링 샤프트 SF의 주위의 공간을 이용하여 배치하는 것을 검토하였다. 즉, 스티어링 샤프트 SF가 제어 보드 PB를 관통하는 것을 검토하였다.
도 2에 도시되는 스티어링 기구에 있어서는, 핸들(스티어링 휠) HN에 연결된 스티어링 샤프트 SF의 선단부에 랙 앤드 피니언 기구 RP가 있다. 핸들 HN을 돌리면 그에 수반하여 스티어링 샤프트 SF도 회전하고, 그 회전 운동이 랙 앤드 피니언 기구 RP에서 수평 운동으로 변환되어, 타이 로드 TR 및 킹 핀 KP를 통하여 타이어 TY에 전달된다. 이것에 의하여, 핸들 HN의 조작(회전)에 의하여 타이어 TY의 방향을 바꾸어 조타할 수 있다.
핸들 HN을 돌리면 스티어링 샤프트 SF도 회전하기 때문에, 스티어링 샤프트 SF가 제어 보드 PB를 관통하고 있는 경우에는 스티어링 샤프트 SF와 함께 제어 보드 PB도 회전하게 된다. 도 3은, 스티어링 샤프트 SF와 함께 제어 보드 PB가 회전하는 모습을 도시하는 설명도(평면도)이다. 또한 도 3의 (a)는 제어 보드 PB의 평면 형상이 직사각형(장방형)이던 경우가 도시되고, 도 3의 (b)는 제어 보드 PB의 평면 형상이 원형이던 경우가 도시되어 있다.
제어 보드 PB가 회전하는 데 필요한 공간은, 제어 보드 PB의 평면 형상을 원형으로 한 경우가 가장 낭비가 없다. 예를 들어 도 3의 (a)와 같이 제어 보드 PB의 평면 형상이 직사각형이던 경우에는, 그 직사각형의 대각선의 길이를 직경으로 하는 원형 영역이 제어 보드 PB가 회전하는 데 필요한 공간으로 되기 때문에, 제어 보드 PB의 치수에 비하여 제어 보드 PB가 회전하는 데 필요한 공간이 커져 버린다. 그에 반해 도 3의 (b)와 같이 제어 보드 PB의 평면 형상이 원형이던 경우에는, 제어 보드 PB가 회전하는 데 필요한 공간은 제어 보드 PB의 치수와 대략 동일해진다. 이 때문에, 제어 보드 PB의 평면 형상을 원형으로 함으로써, 제어 보드 PB를 배치하는 데 필요하고, 또한 그 제어 보드 PB를 회전시키는 데 필요한 공간을 효율적으로 억제할 수 있다.
이 때문에 본 발명자는, 12상의 BLDC 모터를 제어하는 제어 보드 PB로서, 평면 형상이 원 형상이고, 12개의 SiP를 탑재한 제어 보드 PB에 대하여 검토하고 있다.
그러나 그러한 제어 보드 PB에 있어서는, 12개의 SiP에 필요한 배선을 배설할 필요가 있기 때문에, 배선의 제약이 커져 버려 배선 설계의 자유도가 낮아져 버린다. 이 때문에, 그러한 제어 보드 PB에 탑재되는 SiP에 대해서도, 제어 보드 PB(배선 기판)측의 배선 설계가 용이해지는 설계를 적용할 것이 요망된다.
<회로 구성에 대하여>
도 4는, 본 실시 형태의 반도체 장치(반도체 패키지, 전자 장치) PKG를 사용한 인버터 회로 INV를 도시하는 회로도이다. 또한 도 4에 있어서, 부호 CPH를 붙인 점선으로 둘러싸인 부분이 반도체 칩 CPH 내에 형성되고, 부호 CPL을 붙인 점선으로 둘러싸인 부분이 반도체 칩 CPL 내에 형성되고, 부호 CPC를 붙인 점선으로 둘러싸인 부분이 반도체 칩 CPC 내에 형성되고, 부호 PKG를 붙인 1점 쇄선으로 둘러싸인 부분이 반도체 장치 PKG 내에 형성되어 있다.
도 4에 도시되는 인버터 회로 INV에 사용되고 있는 반도체 장치 PKG는, 2개의 파워 MOSFET 1, 2와, 파워 MOSFET 1에 흐르는 전류를 검지하기 위한 센스 MOSFET 3과, 파워 MOSFET 2에 흐르는 전류를 검지하기 위한 센스 MOSFET 4와, 제어 회로 CLC를 갖고 있다. 제어 회로 CLC는 반도체 칩(제어용 반도체 칩) CPC 내에 형성되고, 파워 MOSFET 1 및 센스 MOSFET 3은 반도체 칩(하이 사이드용 반도체 칩, 파워 칩) CPH 내에 형성되고, 파워 MOSFET 2 및 센스 MOSFET 4는 반도체 칩(로우 사이드용 반도체 칩, 파워 칩) CPL 내에 형성되어 있다. 그리고 이들 3개의 반도체 칩 CPC, CPH, CPL이 하나의 동일한 패키지로서 밀봉되어, 반도체 장치 PKG가 형성되어 있다. 또한 도 4의 인버터 회로 INV는, 상기 도 1에 도시되는 인버터 회로 INV를 상세히 도시한 것에 대응하고 있다.
제어 회로 CLC는, 파워 MOSFET 1의 게이트 전위를 제어하는 하이 사이드용 드라이버 회로와, 파워 MOSFET 2의 게이트 전위를 제어하는 로우 사이드용 드라이버 회로를 포함하고 있다. 제어 회로 CLC는, 반도체 장치 PKG의 외부의 제어 회로 CT로부터 제어 회로 CLC에 공급된 신호 등에 따라 파워 MOSFET 1, 2의 각각의 게이트의 전위를 제어하여 파워 MOSFET 1, 2의 각각의 동작을 제어하는 회로이다.
파워 MOSFET 1의 게이트는 제어 회로 CLC의 하이 사이드용 드라이버 회로에 접속되고, 파워 MOSFET 2의 게이트는 제어 회로 CLC의 로우 사이드용 드라이버 회로에 접속되어 있다. 파워 MOSFET 1의 드레인은 단자 TE1에 접속되고, 파워 MOSFET 1의 소스는 단자 TE2에 접속되고, 파워 MOSFET 2의 드레인은 단자 TE3에 접속되고, 파워 MOSFET 2의 소스는 단자 TE4에 접속되어 있다. 즉, 파워 MOSFET 1은 그 소스·드레인 경로가 단자 TE1과 단자 TE2 사이에 직렬로 접속되고, 파워 MOSFET 2는 그 소스·드레인 경로가 단자 TE3과 단자 TE4 사이에 직렬로 접속되어 있다. 도 4에 있어서, 부호 D1은 파워 MOSFET 1의 드레인을 나타내고, 부호 S1은 파워 MOSFET 1의 소스를 나타내고, 부호 D2는 파워 MOSFET 2의 드레인을 나타내고, 부호 S2는 파워 MOSFET 2의 소스를 나타내고 있다. 또한 도 4에 있어서, 부호 D3은 센스 MOSFET 3의 드레인을 나타내고, 부호 S3은 센스 MOSFET 3의 소스를 나타내고, 부호 D4는 센스 MOSFET 4의 드레인을 나타내고, 부호 S4는 센스 MOSFET 4의 소스를 나타내고 있다. 제어 회로 CLC는 단자 TE5에 접속되고, 이 단자 TE5는, 반도체 장치 PKG의 외부에 설치된 상기 제어 회로 CT에 접속되어 있다.
단자 TE1, TE2, TE3, TE4, TE5는 모두 반도체 장치 PKG의 외부 접속용 단자이며, 후술하는 리드 LD에 의하여 형성되어 있다. 이 중, 단자 TE1은 전원 전위 공급용의 단자이며, 후술하는 리드 LD1이 단자 TE1에 대응하고 있다. 또한 단자 TE4는 기준 전위 공급용의 단자이며, 후술하는 리드 LD4가 단자 TE4에 대응하고 있다. 또한 전원 전위 공급용의 단자 TE1(리드 LD1)에는, 반도체 장치 PKG의 외부의 전원(입력용 전원)의 고전위측의 전위(전원 전위) VIN이 공급되고, 기준 전위 공급용의 단자 TE4(리드 LD4)에는, 전원 전위 공급용의 단자 TE1에 공급되는 전위 VIN보다도 낮은 기준 전위, 예를 들어 접지 전위(접지 전위) GND가 공급된다.
또한 후술하는 리드 LD2가 단자 TE2에 대응하고, 후술하는 리드 LD3이 단자 TE3에 대응하고 있다. 단자 TE2(리드 LD2)와 단자 TE3(리드 LD3)은 반도체 장치 PKG의 외부에 있어서 전기적으로 접속되어 있다. 즉, 파워 MOSFET 1의 소스와 파워 MOSFET 2의 드레인은, 반도체 장치 PKG의 외부에 설치된 도전 경로(예를 들어 반도체 장치 PKG를 실장하는 후술하는 배선 기판 PB1에 설치된 도전 경로)를 경유하여 전기적으로 접속된 상태로 되어 있다. 이 때문에, 파워 MOSFET 1과 파워 MOSFET 2가 전원 전위 공급용의 단자 TE1과 기준 전위 공급용의 단자 TE4 사이에 직렬로 접속된 상태로 되어 있다. 파워 MOSFET 1이 하이 사이드용 MOSFET에 대응하고, 파워 MOSFET 2가 로우 사이드용 MOSFET에 대응하고 있다. 즉, 파워 MOSFET 1은 하이 사이드 스위치(고전위측 스위치)용의 전계 효과 트랜지스터이고, 파워 MOSFET 2는 로우 사이드 스위치(저전위측 스위치)용의 전계 효과 트랜지스터이다. 파워 MOSFET 1, 2는 각각 스위칭용의 파워 트랜지스터로 간주할 수 있다.
단, 단자 TE2와 단자 TE3을 전기적으로 접속하는 도전 경로는, 반도체 장치 PKG의 내부가 아니라 반도체 장치 PKG의 외부(예를 들어 반도체 장치 PKG를 실장하는 후술하는 배선 기판 PB1)에 설치되어 있다. 이 때문에, 반도체 장치 PKG를 배선 기판 등에 실장한 상태(인버터 회로가 구성된 상태)에서는, 반도체 장치 PKG의 단자 TE2(리드 LD2)와 단자 TE3(리드 LD3)은 전기적으로 접속된다. 그러나 반도체 장치 PKG를 단독으로 취출하는 경우에는, 반도체 장치 PKG 내에서 반도체 장치 PKG의 단자 TE2(리드 LD2)와 단자 TE3(리드 LD3)은 도체를 통하여 연결되어 있지는 않아, 전기적으로 접속되어 있지 않은 상태로 되어 있다. 따라서 파워 MOSFET 1(의 소스)과 파워 MOSFET 2(의 드레인)의 접속점 TE6은 반도체 장치 PKG의 외부(예를 들어 반도체 장치 PKG를 실장하는 후술하는 배선 기판 PB1)에 설치되어 있으며, 이 접속점 TE6은 모터 MOT의 코일(부하) CL에 접속되어 있다.
반도체 장치 PKG를 사용한 인버터 회로 INV에 공급된 직류 전력은 인버터 회로 INV에서 교류 전력으로 변환되어 부하(여기서는 모터 MOT의 코일 CL)에 공급되도록 되어 있다. 모터 MOT는 인버터 회로 INV로부터 공급된 교류 전력에 의하여 구동된다.
또한 후술하는 리드 LD5a, LD5b가 단자 TE5에 대응하고 있다. 제어 회로 CLC는 단자 TE5(리드 LD5a, LD5b)에 접속되며, 이 단자 TE5(리드 LD5a, LD5b)는 반도체 장치 PKG의 외부에 설치된 상기 제어 회로 CT에 접속되어 있다. 이 때문에, 반도체 장치 PKG 내의 제어 회로 CLC는, 단자 TE5(리드 LD5a, LD5b)와, 반도체 장치 PKG를 실장한 후술하는 배선 기판 PB1의 배선 등을 통하여, 반도체 장치 PKG의 외부에 설치된 상기 제어 회로 CT(도 1 참조)에 접속되어 있다. 도 4에는, 단자 TE5는 하나밖에 도시되어 있지 않지만, 실제로는, 반도체 장치 PKG에 있어서, 단자 TE5에 대응하는 리드 LD5a, LD5b는 복수 설치되어 있다. 이 때문에, 반도체 장치 PKG 내의 제어 회로 CLC와, 반도체 장치 PKG의 외부의 상기 제어 회로 CT를 접속하는 도전 경로는 복수 존재하며, 그들 복수의 도전 경로를 통하여 반도체 장치 PKG의 외부의 상기 제어 회로 CT와 반도체 장치 PKG 내의 제어 회로 CLC 사이에서 신호의 교환이 행해진다. 반도체 장치 PKG 내의 제어 회로 CLC는, 반도체 장치 PKG의 외부에 설치된 상기 제어 회로 CT에 의하여 제어된다.
파워 MOSFET 1에 흐르는 전류는 센스 MOSFET 3에 의하여 검지(검출)되며, 센스 MOSFET 3을 흐르는 전류에 따라 파워 MOSFET 1이 제어된다. 또한 파워 MOSFET 2에 흐르는 전류는 센스 MOSFET 4에 의하여 검지(검출)되며, 센스 MOSFET 4를 흐르는 전류에 따라 파워 MOSFET 2가 제어된다. 센스 MOSFET 3은 반도체 칩 CPH 내에서 파워 MOSFET 1과 커런트 미러 회로를 구성하도록 형성되고, 또한 센스 MOSFET 4는 반도체 칩 CPL 내에서 파워 MOSFET 2와 커런트 미러 회로를 구성하도록 형성되어 있다.
센스 MOSFET 3은, 드레인 및 게이트가 파워 MOSFET 1과 공통으로 되어 있다. 즉, 센스 MOSFET 3과 파워 MOSFET 1은 드레인끼리가 전기적으로 접속되어 공통으로 되어 있으며, 이 공통 드레인이 단자 TE1에 접속되어 센스 MOSFET 3의 드레인 및 파워 MOSFET 1의 드레인에 동일한 전위가 공급되도록 되어 있다. 또한 센스 MOSFET 3과 파워 MOSFET 1은, 게이트끼리가 전기적으로 접속되어 공통으로 되어 있으며, 이 공통 게이트가 제어 회로 CLC의 하이 사이드용 드라이버 회로에 접속되어, 그 하이 사이드용 드라이버 회로로부터 센스 MOSFET 3의 게이트 및 파워 MOSFET 1의 게이트에 동일한 게이트 신호(게이트 전압)가 입력되도록 되어 있다. 한편, 센스 MOSFET 3의 소스는 파워 MOSFET 1의 소스와 공통은 아니며, 파워 MOSFET 1의 소스가 단자 TE2에 접속되어 있는 데 반해 센스 MOSFET 3의 소스는 제어 회로 CLC에 접속되어 있다.
또한 센스 MOSFET 4는, 드레인 및 게이트가 파워 MOSFET 2와 공통으로 되어 있다. 즉, 센스 MOSFET 4와 파워 MOSFET 2는, 드레인끼리가 전기적으로 접속되어 공통으로 되어 있으며, 이 공통 드레인이 단자 TE3에 접속되어 센스 MOSFET 4의 드레인 및 파워 MOSFET 2의 드레인에 동일한 전위가 공급되도록 되어 있다. 또한 센스 MOSFET 4와 파워 MOSFET 2는, 게이트끼리가 전기적으로 접속되어 공통으로 되어 있으며, 이 공통 게이트가 제어 회로 CLC의 로우 사이드용 드라이버 회로에 접속되어, 그 로우 사이드용 드라이버 회로로부터 센스 MOSFET 4의 게이트 및 파워 MOSFET 2의 게이트에 동일한 게이트 신호(게이트 전압)가 입력되도록 되어 있다. 한편, 센스 MOSFET 4의 소스는 파워 MOSFET 2의 소스와 공통은 아니며, 파워 MOSFET 2의 소스가 단자 TE4에 접속되어 있는 데 반해 센스 MOSFET 4의 소스는 제어 회로 CLC에 접속되어 있다.
<반도체 장치의 구조에 대하여>
도 5는 본 실시 형태의 반도체 장치 PKG의 상면도이고, 도 6은 반도체 장치 PKG의 하면도(이면도)이고, 도 7 내지 도 9는 반도체 장치 PKG의 평면 투시도이고, 도 10 내지 도 13은 반도체 장치 PKG의 단면도이다. 도 7에는, 반도체 장치 PKG를 하면측에서 보았을 때의, 밀봉부 MR을 투시한 평면 투시도가 도시되어 있다. 또한 도 8은, 도 7에 있어서, 또한 와이어 BW 및 금속판 MP1, MP2를 투시(생략)했을 때의 반도체 장치 PKG의 하면측의 평면 투시도가 도시되어 있다. 또한 도 9는, 도 8에 있어서, 또한 반도체 칩 CPC, CPH, CPL을 투시(생략)했을 때의 반도체 장치 PKG의 하면측의 평면 투시도가 도시되어 있다. 도 6 내지 도 9에서는, 반도체 장치 PKG의 방향은 동일하다. 또한 도 7 내지 도 9에서는, 밀봉부 MR의 외주의 위치를 점선으로 나타내고 있다. 또한 도 5 내지 도 7의 A1-A1 선의 위치에서의 반도체 장치 PKG의 단면이 도 10에 대략 대응하고, 도 5 내지 도 7의 A2-A2 선의 위치에서의 반도체 장치 PKG의 단면이 도 11에 대략 대응하고, 도 5 내지 도 7의 A3-A3 선의 위치에서의 반도체 장치 PKG의 단면이 도 12에 대략 대응하고, 도 5 내지 도 7의 A4-A4 선의 위치에서의 반도체 장치 PKG의 단면이 도 13에 대략 대응하고 있다. 또한 각 평면도에 나타낸 부호 X는 제1 방향, 부호 Y는 제1 방향 X(이하, X 방향이라 칭함)에 직교하는 제2 방향(이하, Y 방향이라 칭함)을 나타내고 있다. 즉, X 방향과 Y 방향은 서로 직교하는 방향이다.
본 실시 형태에서는, 제어 회로 CLC가 형성된 반도체 칩 CPC와, 하이 사이드 스위치용의 전계 효과 트랜지스터인 파워 MOSFET 1이 형성된 반도체 칩 CPH와, 로우 사이드 스위치용의 전계 효과 트랜지스터인 파워 MOSFET 2가 형성된 반도체 칩 CPL을 하나의 반도체 패키지에 집약(패키징)하여, 하나의 반도체 장치 PKG로 하고 있다. 이와 같이 함으로써, 전자 장치(예를 들어 상기 제어 보드 PB)의 소형화, 박형화를 실현할 수 있는 것에 추가하여 배선 기생 인덕턴스를 작게 할 수 있는 점에서 고주파화, 고효율화도 실현할 수 있다.
도 5 내지 도 13에 도시하는 본 실시 형태의 반도체 장치(반도체 패키지, 전자 장치) PKG는 수지 밀봉형의 반도체 패키지 형태의 반도체 장치이며, 여기서는 SOP(Small Outline Package) 형태의 반도체 장치이다. 이하, 도 5 내지 도 13을 참조하면서 반도체 장치 PKG의 구성에 대하여 설명한다.
도 5 내지 도 13에 도시하는 본 실시 형태의 반도체 장치 PKG는, 다이 패드(칩 탑재부) DPC, DPH, DPL과, 그 다이 패드 DPC, DPH, DPL의 각각의 주면 상에 탑재된 반도체 칩 CPC, CPH, CPL과, 금속판 MP1, MP2와, 복수의 와이어(본딩 와이어) BW와, 복수의 리드 LD와, 이들을 밀봉하는 밀봉부(밀봉체) MR을 갖고 있다.
수지 밀봉부(수지 밀봉체)로서의 밀봉부 MR은, 예를 들어 열경화성 수지 재료 등의 수지 재료 등을 포함하며, 필러 등을 포함할 수도 있다. 예를 들어 필러를 포함하는 에폭시 수지 등을 사용하여 밀봉부 MR을 형성할 수 있다. 에폭시계의 수지 이외에도, 저응력화를 도모한다는 등의 이유에서, 예를 들어 페놀계 경화제, 실리콘 고무 및 필러 등이 첨가된 비페닐계의 열경화성 수지를 밀봉부 MR이 재료로서 사용해도 된다.
밀봉부 MR은, 주면(상면) MRa와, 주면 MRa와는 반대측의 이면(하면, 저면) MRb와, 주면 MRa 및 이면 MRb에 교차하는 측면 MRc1, MRc2, MRc3, MRc4를 갖고 있다. 즉, 밀봉부 MR의 외관은, 주면 MRa, 이면 MRb 및 측면 MRc1, MRc2, MRc3, MRc4로 둘러싸인 박판 형상으로 되어 있다. 밀봉부 MR의 측면 MRc1, MRc2, MRc3, MRc4 중, 측면 MRc1과 측면 MRc3이 서로 반대측에 위치하고, 측면 MRc2와 측면 MRc4가 서로 반대측에 위치하고, 측면 MRc1과 측면 MRc2, MRc4가 서로 교차하고, 측면 MRc3과 측면 MRc2, MRc4가 서로 교차하고 있다. 측면 MRc1, MRc3은 X 방향에 대략 평행이고, 측면 MRc2, MRc4는 Y 방향에 대략 평행이다. 또한 주면 MRa 및 이면 MRb의 각각은 X 방향 및 Y 방향의 양쪽에 평행인 면이다.
또한 밀봉부 MR은, 평면에서 보아, X 방향을 따라 연장되는 변 MRd1과, X 방향을 따라 연장되고, 또한 변 MRd1과는 반대측에 위치하는 변 MRd3과, Y 방향을 따라 연장되는 변 MRd2와, Y 방향을 따라 연장되고, 또한 변 MRd2와는 반대측에 위치하는 변 MRd4를 갖고 있다. 평면에서 보아, 변 MRd2, MRd4의 각각은 변 MRd1, MRd3과 교차하고 있다. 밀봉부 MR에 있어서, 변 MRd1은 측면 MRc1에 대응하는 변이고, 변 MRd2는 측면 MRc2에 대응하는 변이고, 변 MRd3은 측면 MRc3에 대응하는 변이고, 변 MRd4는 측면 MRc4에 대응하는 변이다. 즉, 밀봉부 MR의 각 측면 MRc1, MRc2, MRc3, MRc4는, 평면에서 보아서는 밀봉부 MR의 각 변 MRd1, MRd2, MRd3, MRd4로 간주할 수 있다.
밀봉부 MR의 평면 형상, 즉, 밀봉부 MR의 주면 MRa 및 이면 MRb의 평면 형상은, 예를 들어 직사각형(장방형)이다. 또한 밀봉부 MR의 평면 형상을 구성하는 직사각형은, X 방향에 평행인 변과 Y 방향에 평행인 변을 갖는 직사각형인데, 밀봉부 MR의 X 방향의 치수는 밀봉부 MR의 Y 방향의 치수보다도 크다. 즉, 평면에서 보아, 밀봉부 MR의 측면 MRc1에 대응하는 변 MRd1 및 밀봉부 MR의 측면 MRc3에 대응하는 변 MRd3의 각각의 길이는, 밀봉부 MR의 측면 MRc2에 대응하는 변 MRd2 및 밀봉부 MR의 측면 MRc4에 대응하는 변 MRd4의 각각의 길이보다도 길다.
복수의 리드 LD의 각각은, 일부가 밀봉부 MR 내에 밀봉되고, 다른 일부가 밀봉부 MR의 측면으로부터 밀봉부 MR의 외부로 돌출되어 있다. 이하에서는, 리드 LD 중 밀봉부 MR 내에 위치하는 부분을 이너 리드부라 칭하고, 리드 LD 중 밀봉부 MR 밖에 위치하는 부분을 아우터 리드부라 칭하는 것으로 한다. 리드 LD의 아우터 리드부에는 땜납 도금층 등의 도금층(도시하지 않음)을 형성할 수도 있다. 이것에 의하여, 반도체 장치 PKG를 배선 기판 등에 실장(땜납 실장)하기 쉽게 할 수 있다.
또한 본 실시 형태의 반도체 장치 PKG는, 각 리드 LD의 일부(아우터 리드부)가 밀봉부 MR의 측면으로부터 돌출된 구조이며, 이하에서는 이 구조에 기초하여 설명하지만 이 구조에 한정되는 것은 아니다. 예를 들어 밀봉부 MR의 측면으로부터 각 리드 LD가 거의 돌출되지 않고, 또한 밀봉부 MR의 이면 MRb에서 각 리드 LD의 일부가 노출된 구성(SON(Small Outline Nonleaded Package)형의 구성) 등을 채용할 수도 있다.
복수의 리드 LD는, 밀봉부 MR의 측면 MRc1측에 배치된 복수의 리드 LD와, 밀봉부 MR의 측면 MRc3측에 배치된 복수의 리드 LD로 구성되어 있다. 도 5 내지 도 13의 경우에는, 밀봉부 MR의 측면 MRc2측과 밀봉부 MR의 측면 MRc4측에는 리드 LD는 배치되어 있지 않다.
밀봉부 MR의 측면 MRc1측에 배치된 복수의 리드 LD는, 다른 관점을 취하면, 평면에서 보아, 밀봉부 MR의 변 MRd1에 교차하는 리드 LD로 간주할 수 있다. 또한 밀봉부 MR의 측면 MRc3측에 배치된 복수의 리드 LD는, 다른 관점을 취하면, 평면에서 보아, 밀봉부 MR의 변 MRd3에 교차하는 리드 LD로 간주할 수 있다.
밀봉부 MR의 측면 MRc1측에 배치된 복수의 리드 LD는, 평면에서 보아 각각 Y 방향으로 연장되어 있고, 또한 X 방향으로 소정의 간격으로 배열되어 있다. 또한 밀봉부 MR의 측면 MRc3측에 배치된 복수의 리드 LD는, 평면에서 보아 각각 Y 방향으로 연장되어 있고, 또한 X 방향으로 소정의 간격으로 배열되어 있다. 밀봉부 MR의 측면 MRc1측에 배치된 복수의 리드 LD의 각 아우터 리드부는, 밀봉부 MR의 측면 MRc1로부터 밀봉부 MR 밖으로 돌출되어 있다. 또한 밀봉부 MR의 측면 MRc3측에 배치된 복수의 리드 LD의 각 아우터 리드부는, 밀봉부 MR의 측면 MRc3으로부터 밀봉부 MR 밖으로 돌출되어 있다. 각 리드 LD의 아우터 리드부는, 아우터 리드부의 단부 근방의 하면이 밀봉부 MR의 이면 MRb와 대략 동일한 평면 상에 위치하도록 절곡 가공되어 있다. 리드 LD의 아우터 리드부는 반도체 장치 PKG의 외부 접속용 단자부(외부 단자)로서 기능한다. 또한 반도체 장치 PKG가 갖는 복수의 리드 LD는 후술하는 리드 LD1, LD2, LD3, LD4, LD5a, LD5b, LD6, LD7, LD8을 포함하고 있다.
다이 패드 DPC는 반도체 칩 CPC를 탑재하는 칩 탑재부이고, 다이 패드 DPH는 반도체 칩 CPH를 탑재하는 칩 탑재부이고, 다이 패드 DPL은 반도체 칩 CPL을 탑재하는 칩 탑재부이다. 다이 패드 DPC, DPH, DPL의 각각의 평면 형상은, 예를 들어 X 방향에 평행인 변과 Y 방향에 평행인 변을 갖는 직사각형이다. 도 5 내지 도 13의 경우에는, 반도체 칩 CPC, CPH, CPL의 각각에 있어서, Y 방향의 치수가 X 방향의 치수보다도 큰 것을 반영하여, 다이 패드 DPC, DPH, DPL의 각각은, Y 방향의 치수가 X 방향의 치수보다도 크게 되어 있다. 이 때문에, 반도체 칩 CPC, CPH, CPL과 다이 패드 DPC, DPH, DPL은 각각, Y 방향이 길이 방향으로 되어 있고, 밀봉부 MR은, X 방향이 길이 방향으로 되어 있다.
다이 패드 DPH와 다이 패드 DPC와 다이 패드 DPL은, 이 순서대로 X 방향으로 배열되어 배치되어 있다. 이 때문에, 다이 패드 DPH와 다이 패드 DPL 사이에 다이 패드 DPC가 배치되어 있으며, 다이 패드 DPH와 다이 패드 DPC가 X 방향으로 인접하고, 다이 패드 DPC와 다이 패드 DPL이 X 방향으로 인접해 있다. 단, 다이 패드 DPH와 다이 패드 DPC는 서로 접해 있지는 않고 소정의 간격으로 이격되어 있으며, 그들 사이에는 밀봉부 MR의 일부가 개재되어 있다. 또한 다이 패드 DPC와 다이 패드 DPL은 서로 접해 있지는 않고 소정의 간격으로 이격되어 있으며, 그들 사이에는 밀봉부 MR의 다른 일부가 개재되어 있다.
다이 패드 DPC, DPH, DPL과 복수의 리드 LD는 도전체로 구성되어 있으며, 바람직하게는 구리(Cu) 또는 구리 합금 등의 금속 재료를 포함한다. 또한 다이 패드 DPC, DPH, DPL과 복수의 리드 LD는 동일한 재료(동일한 금속 재료)로 형성되어 있는 것이 바람직하며, 이것에 의하여, 다이 패드 DPC, DPH, DPL 및 복수의 리드 LD가 연결된 리드 프레임을 제작하기 쉬워져, 리드 프레임을 사용한 반도체 장치 PKG의 제조가 용이해진다.
다이 패드 DPC는, 반도체 칩 CPC를 탑재하는 측의 주면 DPCa와, 그와는 반대측의 이면 DPCb를 갖고 있다. 또한 다이 패드 DPH는, 반도체 칩 CPH를 탑재하는 측의 주면 DPHa와, 그와는 반대측의 이면 DPHb를 갖고 있다. 또한 다이 패드 DPL은, 반도체 칩 CPL을 탑재하는 측의 주면 DPLa와, 그와는 반대측의 이면 DPLb를 갖고 있다.
각 다이 패드 DPC, DPH, DPL은, 적어도 일부가 밀봉부 MR에 의하여 밀봉되어 있지만, 본 실시 형태에서는, 다이 패드 DPC의 이면 DPCb와 다이 패드 DPH의 이면 DPHb와 다이 패드 DPL의 이면 DPLb가 밀봉부 MR의 주면 MRa로부터 노출되어 있다. 이것에 의하여, 반도체 칩 CPC, CPH, CPL의 동작 시에 발생한 열을, 주로 반도체 칩 CPC, CPH, CPL의 이면으로부터 다이 패드 DPC, DPH, DPL을 통하여 반도체 장치 PKG의 외부로 방열할 수 있다.
또한 반도체 칩 CPC, CPH, CPL의 각각은, 서로 반대측에 위치하는 주면인 표면(반도체 칩의 표면) 및 이면(반도체 칩의 이면)을 갖고 있다. 즉, 반도체 칩 CPC, CPH, CPL의 각각은, 한쪽 주면인 표면(반도체 칩의 표면)과, 그와는 반대측의 주면인 이면(반도체 칩의 이면)을 갖고 있다. 반도체 칩 CPC, CPH, CPL의 각각에 있어서, 반도체 칩의 표면은, 그 반도체 칩을 구성하는 최상층 보호막(HGC, HGH, HGL)의 표면에 대응하고, 반도체 칩의 이면은, 그 반도체 칩을 구성하는 반도체 기판의 이면에 대응하고 있다. 따라서 반도체 칩 CPC, CPH, CPL의 각각에 있어서, 반도체 칩의 표면과, 그 반도체 칩을 구성하는 최상층 보호막(HGC, HGH, HGL)의 표면은 동일한 면이다. 즉, 반도체 칩 CPC는 최상층 보호막(최표층 보호막, 보호막, 보호 절연막) HGC를 갖고 있으며, 도 11 및 도 13에 있어서, 표면 CPCa는 반도체 칩 CPC의 표면이지만 최상층 보호막 HGC의 표면이기도 하다. 또한 반도체 칩 CPH는 최상층 보호막(최표층 보호막, 보호막, 보호 절연막) HGH를 갖고 있으며, 도 10 및 도 13에 있어서, 표면 CPHa는 반도체 칩 CPH의 표면이지만 최상층 보호막 HGH의 표면이기도 하다. 또한 반도체 칩 CPL은 최상층 보호막(최표층 보호막, 보호막, 보호 절연막) HGL을 갖고 있으며, 도 12 및 도 13에 있어서, 표면 CPLa는 반도체 칩 CPL의 표면이지만 최상층 보호막 HGL의 표면이기도 하다. 이 때문에, 반도체 칩 CPC, CPH, CPL의 각각에 있어서, 최상층 보호막(HGC, HGH, HGL)은, 그 반도체 칩의 표면을 갖는(형성하는) 보호막으로 간주할 수 있다. 반도체 칩 CPC, CPH, CPL의 각각에 있어서, 최상층 보호막(HGC, HGH, HGL)은 절연막을 포함하며, 그 반도체 칩의 최상층(최표층)에 형성되어 있다. 반도체 칩 CPC, CPH, CPL의 각각에 있어서, 최상층 보호막(HGC, HGH, HGL)은 본딩 패드를 노출시키는 개구부를 갖고 있으며, 최상층 보호막(HGC, HGH, HGL)의 개구부로부터 본딩 패드가 노출되어 있다.
또한 다이 패드 DPC, DPH, DPL, 리드 LD 및 리드 연결부 LB2, LB4에 있어서, 반도체 칩 CPC, CPH, CPL이 탑재되는 영역, 와이어 BW가 접속되는 영역 및 금속판 MP1, MP2가 접속되는 영역에는, 은(Ag) 등을 포함하는 도금층(도시하지 않음)을 형성할 수도 있다. 이것에 의하여, 반도체 칩 CPC, CPH, CPL, 금속판 MP1, MP2 및 와이어 BW를, 다이 패드 DPC, DPH, DPL, 리드 LD 및 리드 연결부 LB2, LB4에 보다 적확하게 접속할 수 있다.
다이 패드 DPH의 주면 DPHa 상에는, 반도체 칩 CPH가 그 이면을 다이 패드 DPH를 향하게 한 상태에서 탑재되어 있다. 반도체 칩 CPH는, 도전성의 접착층 BD1을 개재하여 다이 패드 DPH의 주면 DPHa 상에 탑재되어 있다. 반도체 칩 CPH의 이면(이면 전체면)에는 이면 전극(전극) BEH가 형성되어 있으며, 이 이면 전극 BEH는 도전성의 접착층 BD1을 개재하여 다이 패드 DPH에 접합되어 전기적으로 접속되어 있다.
또한 다이 패드 DPL의 주면 DPLa 상에는, 반도체 칩 CPL이 그 이면을 다이 패드 DPL을 향하게 한 상태에서 탑재되어 있다. 반도체 칩 CPL은 도전성의 접착층 BD2를 개재하여 다이 패드 DPL의 주면 DPLa 상에 탑재되어 있다. 반도체 칩 CPL의 이면(이면 전체면)에는 이면 전극(전극) BEL이 형성되어 있으며, 이 이면 전극 BEL은 도전성의 접착층 BD2를 개재하여 다이 패드 DPL에 접합되어 전기적으로 접속되어 있다.
또한 다이 패드 DPC의 주면 DPCa 상에는, 반도체 칩 CPC가 그 이면을 다이 패드 DPC를 향하게 한 상태에서 탑재되어 있다. 반도체 칩 CPC는 접착층 BD3을 개재하여 다이 패드 DPC의 주면 DPCa 상에 탑재되어 있는데, 이 접착층 BD3은 도전성이어도 절연성이어도 된다.
반도체 칩 CPC, CPH, CPL의 각각의 평면 형상은, 예를 들어 직사각형이며, 보다 특정적으로는, X 방향에 평행인 변과 Y 방향에 평행인 변을 갖는 직사각형이다. 다이 패드 DPH의 평면 치수(평면적)는 반도체 칩 CPH의 평면 치수보다도 크고, 다이 패드 DPL의 평면 치수는 반도체 칩 CPL의 평면 치수보다도 크고, 다이 패드 DPC의 평면 치수는 반도체 칩 CPC의 평면 치수보다도 크다. 이 때문에, 평면에서 보아, 반도체 칩 CPH는 다이 패드 DPH의 주면 DPHa에 내포되고, 반도체 칩 CPL은 다이 패드 DPHL의 주면 DPLa에 내포되고, 반도체 칩 CPC는 다이 패드 DPC의 주면 DPCa에 내포되어 있다. 반도체 칩 CPC, CPH, CPL은 밀봉부 MR 내에 밀봉되어 있어, 밀봉부 MR로부터 노출되지 않는다.
반도체 칩 CPH의 이면 전극 BEH는, 반도체 칩 CPH 내에 형성된 상기 파워 MOSFET 1의 드레인에 전기적으로 접속됨과 함께, 상기 센스 MOSFET 3의 드레인에도 전기적으로 접속되어 있다. 즉, 반도체 칩 CPH의 이면 전극 BEH는 상기 파워 MOSFET 1의 드레인 전극과 상기 센스 MOSFET 3의 드레인 전극을 겸하고 있다. 또한 반도체 칩 CPL의 이면 전극 BEL은, 반도체 칩 CPL 내에 형성된 상기 파워 MOSFET 2의 드레인에 전기적으로 접속됨과 함께, 상기 센스 MOSFET 4의 드레인에도 전기적으로 접속되어 있다. 즉, 반도체 칩 CPL의 이면 전극 BEL은 상기 파워 MOSFET 2의 드레인 전극과 상기 센스 MOSFET 4의 드레인 전극을 겸하고 있다. 접착층 BD1, BD2는 도전성의 접합재(접착재)를 포함하며, 예를 들어 은 페이스트 등의 페이스트형 도전성 접착재나, 또는 땜납 등을 사용할 수도 있다.
반도체 칩 CPH의 표면(이면 전극 BEH가 형성된 측과는 반대측의 주면)에서는, 반도체 칩 CPH를 구성하는 최상층 보호막 HGH로부터 게이트용의 본딩 패드 PDHG과, 소스용의 본딩 패드 PDHS1, PDHS2와, 온도 검지용 다이오드의 애노드용의 본딩 패드 PDHA 및 캐소드용의 본딩 패드 PDHC가 노출되어 있다. 또한 반도체 칩 CPL의 표면(이면 전극 BEL이 형성된 측과는 반대측의 주면)에서는, 반도체 칩 CPL을 구성하는 최상층 보호막 HGL로부터 게이트용의 본딩 패드 PDLG과, 소스용의 본딩 패드 PDLS1, PDLS2와, 온도 검지용 다이오드의 애노드용의 본딩 패드 PDLA 및 캐소드용의 본딩 패드 PDLC가 노출되어 있다. 또한 반도체 칩 CPC의 표면(이면측과는 반대측의 주면)에서는, 반도체 칩 CPC를 구성하는 최상층 보호막 HGC로부터 복수의 본딩 패드 PDC가 노출되어 있다. 또한 이하에서는, 「본딩 패드」, 「본딩 패드 전극」, 「패드 전극」 또는 「전극」을 간단히 「패드」라 칭하기로 한다.
반도체 칩 CPC의 패드 PDC는 반도체 칩 CPC의 내부 배선을 통하여, 반도체 칩 CPC 내에 형성된 상기 제어 회로 CLC에 전기적으로 접속되어 있다.
반도체 칩 CPH의 게이트용의 패드 PDHG는, 반도체 칩 CPH 내에 형성된 상기 파워 MOSFET 1의 게이트 전극 및 상기 센스 MOSFET 3의 게이트 전극에 전기적으로 접속되어 있다. 즉, 반도체 칩 CPH의 게이트용의 패드 PDHG는 상기 파워 MOSFET 1의 게이트용 패드와 상기 센스 MOSFET 3의 게이트용 패드를 겸하고 있다. 또한 반도체 칩 CPH의 소스용의 패드 PDHS1은, 반도체 칩 CPH 내에 형성된 상기 파워 MOSFET 1의 소스에 전기적으로 접속되고, 한편, 반도체 칩 CPH의 소스용의 패드 PDHS2는, 반도체 칩 CPH 내에 형성된 상기 센스 MOSFET 3의 소스에 전기적으로 접속되어 있다. 즉, 반도체 칩 CPH의 패드 PDHS1은 상기 파워 MOSFET 1의 소스용 패드에 대응하고, 반도체 칩 CPH의 패드 PDHS2는 상기 센스 MOSFET 3의 소스용 패드에 대응한다. 반도체 칩 CPH에 있어서, 소스용의 패드 PDHS1의 평면 치수(면적)는 다른 패드 PDHG, PDHS2, PDHA, PDHC의 각각의 평면 치수보다도 크다.
또한 반도체 칩 CPL의 게이트용의 패드 PDLG는, 반도체 칩 CPL 내에 형성된 상기 파워 MOSFET 2의 게이트 전극 및 상기 센스 MOSFET 4의 게이트 전극에 전기적으로 접속되어 있다. 즉, 반도체 칩 CPL의 게이트용의 패드 PDLG는 상기 파워 MOSFET 2의 게이트용 패드와 상기 센스 MOSFET 4의 게이트용 패드를 겸하고 있다. 또한 반도체 칩 CPL의 소스용의 패드 PDLS1은, 반도체 칩 CPL 내에 형성된 상기 파워 MOSFET 2의 소스에 전기적으로 접속되고, 한편, 반도체 칩 CPL의 소스용의 패드 PDLS2는, 반도체 칩 CPL 내에 형성된 상기 센스 MOSFET 4의 소스에 전기적으로 접속되어 있다. 즉, 반도체 칩 CPL의 패드 PDLS1은 상기 파워 MOSFET 2의 소스용 패드에 대응하고, 반도체 칩 CPL의 패드 PDLS2는 상기 센스 MOSFET 4의 소스용 패드에 대응한다. 반도체 칩 CPL에 있어서, 소스용의 패드 PDLS1의 평면 치수(면적)는 다른 패드 PDLG, PDLS2, PDLA, PDLC의 각각의 평면 치수보다도 크다.
또한 반도체 칩 CPH를 구성하는 반도체 기판에는, 파워 MOSFET 1을 구성하는 복수의 단위 트랜지스터 셀이 형성되어 있으며, 파워 MOSFET 1은, 이들 복수의 단위 트랜지스터 셀이 병렬로 접속됨으로써 형성되어 있다. 또한 반도체 칩 CPL을 구성하는 반도체 기판에는, 파워 MOSFET 2를 구성하는 복수의 단위 트랜지스터 셀이 형성되어 있으며, 파워 MOSFET 2는, 이들 복수의 단위 트랜지스터 셀이 병렬로 접속됨으로써 형성되어 있다. 각 단위 트랜지스터 셀은, 예를 들어 트렌치 게이트형 MISFET을 포함한다. 후술하는 도 29 및 도 30의 트랜지스터 형성 영역 RG1, RG2가, 파워 MOSFET용의 복수의 단위 트랜지스터 셀이 형성된 영역에 대응하고 있다.
즉, 반도체 칩 CPH를 구성하는 반도체 기판의 표면에 형성된, 파워 MOSFET 1용의 복수의 단위 트랜지스터 셀의 소스 영역이, 반도체 기판 상의 층간 절연막 상에 형성된, 반도체 칩 CPH를 구성하는 공통의 소스 전극에 전기적으로 접속되고, 그 소스 전극이, 반도체 칩 CPH를 구성하는 최상층 보호막 HGH의 개구부로부터 노출됨으로써, 소스용의 패드 PDHS1이 형성되어 있다. 반도체 칩 CPH의 최상층 보호막 HGH는, 반도체 칩 CPH를 구성하는 반도체 기판 상의 층간 절연막 상에, 소스 전극을 덮도록 형성되어 있지만, 소스 전극의 적어도 일부를 노출시키는 개구부를 갖고 있다. 또한 반도체 칩 CPL을 구성하는 반도체 기판의 표면에 형성된, 파워 MOSFET 2용의 복수의 단위 트랜지스터 셀의 소스 영역이, 반도체 기판 상의 층간 절연막 상에 형성된, 반도체 칩 CPL을 구성하는 공통의 소스 전극에 전기적으로 접속되고, 그 소스 전극이, 반도체 칩 CPL을 구성하는 최상층 보호막 HGL의 개구부로부터 노출됨으로써, 소스용의 패드 PDLS1이 형성되어 있다. 반도체 칩 CPL의 최상층 보호막 HGL은, 반도체 칩 CPL을 구성하는 반도체 기판 상의 층간 절연막 상에, 소스 전극을 덮도록 형성되어 있지만, 소스 전극의 적어도 일부를 노출시키는 개구부를 갖고 있다. 또한 반도체 칩 CPH를 구성하는 반도체 기판은, 파워 MOSFET 1용의 복수의 단위 트랜지스터 셀의 공통의 드레인 영역으로서의 기능을 갖고 있으며, 그 반도체 기판의 이면 전체면에 이면 전극 BEH가 형성되어 있다. 또한 반도체 칩 CPL을 구성하는 반도체 기판은, 파워 MOSFET 2용의 복수의 단위 트랜지스터 셀의 공통의 드레인 영역으로서의 기능을 갖고 있으며, 그 반도체 기판의 이면 전체면에 이면 전극 BEL이 형성되어 있다. 반도체 칩 CPH, CPL의 각각에 있어서, 파워 MOSFET 1, 2의 소스·드레인 사이의 전류는, 그 반도체 칩을 구성하는 반도체 기판의 두께 방향으로 흐른다.
반도체 칩 CPH에는, 상기 파워 MOSFET 1 및 상기 센스 MOSFET 3뿐 아니라 온도 검지용의 다이오드(후술하는 도 29 및 도 30의 다이오드 DA1에 대응)도 형성되어 있으며, 패드 PDHA는 그 온도 검지용 다이오드(DA1)의 애노드에 전기적으로 접속되고, 패드 PDHC는 그 온도 검지용 다이오드(DA1)의 캐소드에 전기적으로 접속되어 있다. 또한 반도체 칩 CPL에는, 상기 파워 MOSFET 2 및 상기 센스 MOSFET 4뿐 아니라 온도 검지용의 다이오드(후술하는 도 29 및 도 30의 다이오드 DA2에 대응)도 형성되어 있으며, 패드 PDLA는 그 온도 검지용 다이오드(DA2)의 애노드에 전기적으로 접속되고, 패드 PDLC는 그 온도 검지용 다이오드(DA2)의 캐소드에 전기적으로 접속되어 있다. 또한 온도 검지용의 다이오드(DA1, DA2)는, 상기 도 4의 회로도에서는 도시를 생략하고 있다.
반도체 칩 CPH의 표면에 있어서, 소스용의 패드 PDHS1 이외의 패드(여기서는 패드 PDHG, PDHS2, PDHA, PDHC)는, 반도체 칩 CPC에 대향하는 측의 변 H1을 따라 배치(배열)되어 있다. 그리고 반도체 칩 CPH의 소스용의 패드 PDHS1 이외의 패드 PDHG, PDHS2, PDHA, PDHC는 각각, 와이어 BW를 통하여 반도체 칩 CPC의 패드 PDC와 전기적으로 접속되어 있다. 즉, 패드 PDHG, PDHS2, PDHA, PDHC의 각각에 와이어 BW의 일 단부가 접속되고, 그 와이어 BW의 타 단부는 반도체 칩 CPC의 패드 PDC에 접속되어 있다. 반도체 칩 CPH의 각 패드 PDHG, PDHS2, PDHA, PDHC는 와이어 BW를 통하여 반도체 칩 CPC의 패드 PDC에 전기적으로 접속되고, 또한 반도체 칩 CPC의 내부 배선을 통하여 반도체 칩 CPC 내의 상기 제어 회로 CLC에 전기적으로 접속되어 있다.
또한 반도체 칩 CPL의 표면에 있어서, 소스용의 패드 PDLS1 이외의 패드(여기서는 패드 PDLG, PDLS2, PDLA, PDLC)는, 반도체 칩 CPC에 대향하는 측의 변 L1을 따라 배치(배열)되어 있다. 그리고 반도체 칩 CPL의 소스용의 패드 PDLS1 이외의 패드 PDLG, PDLS2, PDLA, PDLC는 각각, 와이어 BW를 통하여 반도체 칩 CPC의 패드 PDC와 전기적으로 접속되어 있다. 즉, 패드 PDLG, PDLS2, PDLA, PDLC의 각각에 와이어 BW의 일 단부가 접속되고, 그 와이어 BW의 타 단부는 반도체 칩 CPC의 패드 PDC에 접속되어 있다. 반도체 칩 CPL의 각 패드 PDLG, PDLS2, PDLA, PDLC는 와이어 BW를 통하여 반도체 칩 CPC의 패드 PDC에 전기적으로 접속되고, 또한 반도체 칩 CPC의 내부 배선을 통하여 반도체 칩 CPC 내의 상기 제어 회로 CLC에 전기적으로 접속되어 있다.
와이어(본딩 와이어) BW는 도전성의 접속 부재이며, 보다 특정적으로는 도전성의 와이어이다. 와이어 BW는 금속을 포함하기 때문에 금속 선(금속 세선)으로 간주할 수도 있다. 와이어 BW로서는 금(Au) 와이어, 구리(Cu) 와이어, 또는 알루미늄(Al) 와이어 등을 적합하게 사용할 수 있다. 와이어 BW는 밀봉부 MR 내에 밀봉되어 있어, 밀봉부 MR로부터 노출되지 않는다. 각 리드 LD에 있어서, 와이어 BW의 접속 개소는 밀봉부 MR 내에 위치하는 이너 리드부이다.
반도체 칩 CPH의 소스용의 패드 PDHS1(즉, 상기 파워 MOSFET 1의 소스)은 금속판 MP1을 통하여 리드 연결부(리드 배선부) LB2와 전기적으로 접속되어 있다. 즉, 금속판 MP1은 반도체 칩 CPH의 소스용의 패드 PDHS1에 도전성의 접착층(접합재) BD4를 통하여 접합되고, 또한 리드 연결부 LB2에 도전성의 접착층(접합재) BD5를 통하여 접합되어 있다.
반도체 칩 CPL의 소스용의 패드 PDLS1(즉, 상기 파워 MOSFET 2의 소스)은 금속판 MP2를 통하여 리드 연결부(리드 배선부) LB4와 전기적으로 접속되어 있다. 즉, 금속판 MP2는 반도체 칩 CPL의 소스용의 패드 PDLS1에 도전성의 접착층(접합재) BD6을 통하여 접합되고, 또한 리드 연결부 LB4에 도전성의 접착층(접합재) BD7을 통하여 접합되어 있다.
반도체 칩 CPH의 소스용의 패드 PDHS1과 리드 LD2를 전기적으로 접속하는 데 와이어가 아니라 금속판 MP1을 사용함으로써 파워 MOSFET 1의 온 저항을 저감시킬 수 있다. 또한 반도체 칩 CPL의 소스용의 패드 PDLS1과 리드 LD4를 전기적으로 접속하는 데 와이어가 아니라 금속판 MP2를 사용함으로써 파워 MOSFET 2의 온 저항을 저감시킬 수 있다. 이것에 의하여 패키지 저항을 저감시킬 수 있어 도통 손실을 저감시킬 수 있다.
접착층 BD4, BD5, BD6, BD7은 도전성의 접합재(접착재)를 포함하며, 예를 들어 은 페이스트 등의 페이스트형 도전성 접착재나, 또는 땜납 등을 사용할 수 있다. 또한 금속판 MP1, MP2를 반도체 칩 CPH, CPL의 소스용의 패드 PDHS1, PDLS1 및 리드 연결부 LB2, LB4에 접합(접속)하는 데 도전성의 접착층(접합재) BD4, BD5, BD6, BD7을 사용하지 않고 압착 등에 의하여 직접적으로 접합(접속)하는 경우도 있을 수 있다.
금속판 MP1, MP2는 도전체를 포함하는 도체판이지만, 바람직하게는 구리(Cu), 구리(Cu) 합금, 알루미늄(Al) 또는 알루미늄(Al) 합금과 같은, 도전성 및 열전도성이 높은 금속(금속 재료)에 의하여 형성되어 있다. 각 금속판 MP1, MP2의 X 방향 및 Y 방향의 치수(폭)는 각각 와이어 BW의 직경보다도 크다.
반도체 칩 CPH, CPL에서 발생한 열은, 반도체 칩 CPH, CPL의 이면으로부터 다이 패드 DPH, DPL을 통하여 방산되는 것 외에, 반도체 칩 CPH, CPL의 표면으로부터 금속판 MP1, MP2를 통하여 방산되도록 되어 있으며, 그것에 의하여 반도체 칩 CPH, CPL에서 발생한 열의 방산성을 향상시킬 수 있다.
반도체 칩 CPC의 복수의 패드 PDC 중, 반도체 칩 CPH의 패드에도 반도체 칩 CPL의 패드에도 접속되어 있지 않은 패드 PDC는, 각각 와이어 BW를 통하여, 반도체 장치 PKG가 갖는 복수의 리드 LD 중 리드 LD5a, LD5b와 전기적으로 접속되어 있다. 즉, 반도체 칩 CPH의 패드에도 반도체 칩 CPL의 패드에도 접속되어 있지 않은 반도체 칩 CPC의 패드 PDC의 각각에 와이어 BW의 일 단부가 접속되고, 그 와이어 BW의 타 단부는 리드 LD5a의 이너 리드부 또는 리드 LD5b의 이너 리드부에 접속되어 있다. 각 리드 LD5a, LD5b는, 반도체 장치 PKG 내의 반도체 칩 CPC와 반도체 장치 PKG의 외부의 상기 제어 회로 CT와의 사이의 신호 전송 경로로서 기능할 수 있다.
리드 LD5a, LD5b 중, 리드 LD5a는 밀봉부 MR의 측면 MRc1측에 배치되고, 리드 LD5b는 밀봉부 MR의 측면 MRc3측에 배치되어 있다. 반도체 칩 CPC의 표면에 있어서, 밀봉부 MR의 측면 MRc1측의 변을 따라 배치(배열)된 복수의 패드 PDC가, 밀봉부 MR의 측면 MRc1측에 배치된 복수의 리드 LD5a와 각각 와이어 BW를 통하여 전기적으로 접속되어 있다. 또한 반도체 칩 CPC의 표면에 있어서, 밀봉부 MR의 측면 MRc3측의 변을 따라 배치(배열)된 복수의 패드 PDC가, 밀봉부 MR의 측면 MRc3측에 배치된 복수의 리드 LD5b와 각각 와이어 BW를 통하여 전기적으로 접속되어 있다. 각 리드 LD5a, LD5b는, 다이 패드 DPC, DPH, DPL, 리드 LD1, LD2, LD3, LD4 및 리드 연결부 LB1, LB2, LB3, LB4 중 어느 것에도 도체를 통해서는 연결되어 있지 않아 고립된 리드이다. 즉, 반도체 칩 CPH의 패드에도 반도체 칩 CPL의 패드에도 접속되어 있지 않은 반도체 칩 CPC의 패드 PDC는, 고립된 개개의 리드 LD5a, LD5b에 와이어 BW를 통하여 접속되어 있다.
리드 연결부 LB2는, 다이 패드 DPH와 Y 방향으로 인접하고, 또한 측면 MRc3을 따르도록 밀봉부 MR 내에서 X 방향으로 연장되어 있다. 또한 리드 연결부 LB4는, 다이 패드 DPL과 Y 방향으로 인접하고, 또한 측면 MRc1을 따르도록 밀봉부 MR 내에서 X 방향으로 연장되어 있다. 단, 리드 연결부 LB2와 다이 패드 DPH는 서로 접해 있지 않고 소정의 간격으로 이격되어 있으며, 그들 사이에는 밀봉부 MR의 일부가 개재되어 있다. 또한 리드 연결부 LB4와 다이 패드 DPL은 서로 접해 있지 않고 소정의 간격으로 이격되어 있으며, 그들 사이에는 밀봉부 MR의 다른 일부가 개재되어 있다. 리드 연결부 LB2, LB4는 밀봉부 MR 내에 밀봉되어 있어, 밀봉부 MR로부터 노출되어 있지 않다.
리드 연결부 LB2에는, 반도체 장치 PKG가 갖는 복수의 리드 LD 중 복수의 리드 LD2가 일체적으로 접속(연결)되어 있다. 즉, 리드 연결부 LB2와 복수의 리드 LD2는 일체적으로 형성되어 있다. 복수의 리드 LD2끼리는 X 방향으로 인접해 있는데, 복수의 리드 LD2의 이너 리드부끼리가, 밀봉부 MR 내에서 X 방향으로 연장되는 리드 연결부 LB2에 의하여 연결된 상태로 되어 있다. 이 때문에, 리드 연결부 LB2는, 복수의 리드 LD2의 이너 리드부끼리를 연결하는 연결부로 간주할 수 있다. 복수의 리드 LD2 및 리드 연결부 LB2는 금속판 MP1 등을 통하여, 반도체 칩 CPH 내에 형성되어 있는 상기 파워 MOSFET 1의 소스에 전기적으로 접속되어 있다. 이 때문에, 복수의 리드 LD2는 하이 사이드용의 상기 파워 MOSFET 1의 소스용의 리드이며, 상기 단자 TE2에 대응하고 있다.
반도체 칩 CPH의 소스용의 패드 PDHS1은, 파워 MOSFET 1에 흐르는 전류를 출력하기 위한 패드이다. 파워 MOSFET 1에 흐르는 전류는 패드 PDHS1로부터 반도체 칩 CPH의 외부에 출력되고, 금속판 MP1 및 리드 연결부 LB2를 거쳐 리드 LD2(단자 TE2)로부터 반도체 장치 PKG의 외부에 출력된다(상기 도 1 및 도 4의 코일 CL에 출력됨).
또한 리드 연결부 LB4에는, 반도체 장치 PKG가 갖는 복수의 리드 LD 중 복수의 리드 LD4가 일체적으로 접속(연결)되어 있다. 즉, 리드 연결부 LB4와 복수의 리드 LD4는 일체적으로 형성되어 있다. 복수의 리드 LD4끼리는 X 방향으로 인접해 있는데, 복수의 리드 LD4의 이너 리드부끼리가, 밀봉부 MR 내에서 X 방향으로 연장되는 리드 연결부 LB4에 의하여 연결된 상태로 되어 있다. 이 때문에, 리드 연결부 LB4는, 복수의 리드 LD4의 이너 리드부끼리를 연결하는 연결부로 간주할 수 있다. 복수의 리드 LD4 및 리드 연결부 LB4는 금속판 MP2 등을 통하여, 반도체 칩 CPL 내에 형성되어 있는 상기 파워 MOSFET 2의 소스에 전기적으로 접속되어 있다. 이 때문에, 복수의 리드 LD4는 로우 사이드용의 상기 파워 MOSFET 2의 소스용의 리드이며, 상기 단자 TE4에 대응하고 있다. 즉, 이 복수의 리드 LD4가 상기 단자 TE4로 되고, 상기 기준 전위(접지 전위 GND)가 리드 LD4(단자 TE4)에 공급되도록 되어 있다. 따라서 리드 연결부 LB4 및 그에 일체적으로 접속된 복수의 리드 LD4는 접지 전위 공급용의 접지 단자부로 간주할 수 있다.
복수의 리드 LD2를 리드 연결부 LB2에 한데 모아 접속한 것에 의하여, 복수의 리드 LD2가 분할되어 있는 경우보다도 체적을 증가시킬 수 있으므로, 배선 저항을 저감시킬 수 있어 파워 MOSFET 1의 도통 손실을 저감시킬 수 있다. 또한 복수의 리드 LD4를 리드 연결부 LB4에 한데 모아 접속한 것에 의하여, 복수의 리드 LD4가 분할되어 있는 경우보다도 체적을 증가시킬 수 있으므로, 배선 저항을 저감시킬 수 있어 파워 MOSFET 2의 도통 손실을 저감시킬 수 있다.
일체적으로 형성된 리드 연결부 LB2 및 복수의 리드 LD2는, 다이 패드 DPC, DPH, DPL 중 어느 것에도 도체를 통해서는 연결되어 있지 않고, 또한 일체적으로 형성된 리드 연결부 LB4 및 복수의 리드 LD4는, 다이 패드 DPC, DPH, DPL 중 어느 것에도 도체를 통해서는 연결되어 있지 않다.
리드 연결부 LB2 및 그에 연결된 복수의 리드 LD2는, 다이 패드 DPH와 Y 방향으로 인접하도록 밀봉부 MR의 측면 MRc3측에 배치되고, 리드 연결부 LB4 및 그에 연결된 복수의 리드 LD4는, 다이 패드 DPL과 Y 방향으로 인접하도록 밀봉부 MR의 측면 MRc1측에 배치되어 있다.
반도체 장치 PKG가 갖는 복수의 리드 LD 중, 복수의 리드 LD1은 다이 패드 DPH와 일체적으로 형성되어 있다. 이 때문에, 복수의 리드 LD1은 다이 패드 DPH와 전기적으로 접속되어 있으며, 다이 패드 DPH 및 도전성의 접착층 BD1을 통하여 반도체 칩 CPH의 이면 전극 BEH에 전기적으로 접속되어 있다. 이 때문에, 복수의 리드 LD1은 하이 사이드용의 상기 파워 MOSFET 1의 드레인용의 리드이며, 상기 단자 TE1에 대응하고 있다. 즉, 이 복수의 리드 LD1이 상기 단자 TE1로 되고, 반도체 장치 PKG의 외부의 전원(입력용 전원)의 고전위측의 전위(전원 전위) VIN이 리드 LD1(단자 TE1)에 공급되도록 되어 있다. 따라서 복수의 리드 LD1은 전원 전위 공급용의 단자부로 간주할 수 있다.
또한 반도체 장치 PKG가 갖는 복수의 리드 LD 중, 복수의 리드 LD3은 다이 패드 DPL과 일체적으로 형성되어 있다. 이 때문에, 복수의 리드 LD3은 다이 패드 DPL과 전기적으로 접속되어 있으며, 다이 패드 DPL 및 도전성의 접착층 BD2를 통하여 반도체 칩 CPL의 이면 전극 BEL에 전기적으로 접속되어 있다. 이 때문에, 복수의 리드 LD3은 로우 사이드용의 상기 파워 MOSFET 2의 드레인용의 리드이며, 상기 단자 TE3에 대응하고 있다. 이 때문에, 반도체 장치 PKG만을 단독으로 보면, 반도체 장치 PKG의 복수의 리드 LD2와 복수의 리드 LD4는 전기적으로 접속되어 있지는 않지만, 반도체 장치 PKG에서 상기 인버터 회로 INV를 형성하기 위하여 반도체 장치 PKG를 배선 기판 등에 실장하면, 그 배선 기판의 배선 등을 통하여 반도체 장치 PKG의 복수의 리드 LD2와 복수의 리드 LD4가 전기적으로 접속된다.
복수의 리드 LD1은 다이 패드 DPH와 Y 방향으로 인접하도록 밀봉부 MR의 측면 MRc1측에 배치되고, 복수의 리드 LD3은 다이 패드 DPL과 Y 방향으로 인접하도록 밀봉부 MR의 측면 MRc3측에 배치되어 있다.
복수의 리드 LD1끼리는 X 방향으로 인접해 있는데, 복수의 리드 LD1의 이너 리드부끼리가, 밀봉부 MR 내에서 X 방향으로 연장되는 리드 연결부 LB1에 의하여 연결된 상태로 되어 있다. 이 때문에, 리드 연결부 LB1은, 복수의 리드 LD1의 이너 리드부끼리를 연결하는 연결부로 간주할 수 있다. 리드 연결부 LB1은, Y 방향으로 연장되는 연결부 LB1a를 통하여 다이 패드 DPH와 일체적으로 접속되어 있다. 복수의 리드 LD1과, 리드 연결부 LB1과 연결부 LB1a와 다이 패드 DPH는, 일체적으로 형성되어 있다.
또한 복수의 리드 LD3끼리는 X 방향으로 인접해 있는데, 복수의 리드 LD3의 이너 리드부끼리가 밀봉부 MR 내에서 X 방향으로 연장되는 리드 연결부 LB3에 의하여 연결된 상태로 되어 있다. 이 때문에, 리드 연결부 LB3은, 복수의 리드 LD3의 이너 리드부끼리를 연결하는 연결부로 간주할 수 있다. 리드 연결부 LB3은, Y 방향으로 연장되는 연결부 LB3a를 통하여 다이 패드 DPL과 일체적으로 접속되어 있다. 복수의 리드 LD3과, 리드 연결부 LB3과 연결부 LB3a와 다이 패드 DPL는, 일체적으로 형성되어 있다.
본 실시 형태의 반도체 장치 PKG에 있어서는, 밀봉부 MR의 측면 MRc1측에, 상기 단자 TE1에 대응하는 복수의 리드 LD1과, 상기 단자 TE4에 대응하는 복수의 리드 LD4가 배치되고, 밀봉부 MR의 측면 MRc3측에, 상기 단자 TE2에 대응하는 복수의 리드 LD2와, 상기 단자 TE3에 대응하는 복수의 리드 LD3이 배치되어 있다. 상기 단자 TE1에 대응하는 복수의 리드 LD1과, 상기 단자 TE2에 대응하는 복수의 리드 LD2는, 다이 패드 DPH(반도체 칩 CPH)를 사이에 두고 반대측(Y쪽 방향에 있어서의 반대측)에 있다. 또한 상기 단자 TE4에 대응하는 복수의 리드 LD4와, 상기 단자 TE3에 대응하는 복수의 리드 LD3는, 다이 패드 DPL(반도체 칩 CPL)을 사이에 두고 반대측(Y쪽 방향에 있어서의 반대측)에 있다.
이 때문에, 복수의 리드 LD1를 포함하는 리드 군과 복수의 리드 LD4를 포함하는 리드 군이 밀봉부 MR의 동일한 측면 MRc1측에 배치되어 있지만, X 방향으로 보면, 복수의 리드 LD4를 포함하는 리드 군보다도 복수의 리드 LD1를 포함하는 리드 군 쪽이 밀봉부 MR의 측면 MRc2에 가까운 위치에 있다. 또한 복수의 리드 LD2를 포함하는 리드 군과 복수의 리드 LD3을 포함하는 리드 군이 밀봉부 MR의 동일한 측면 MRc3측에 배치되어 있지만, X 방향으로 보면, 복수의 리드 LD3을 포함하는 리드 군보다도 복수의 리드 LD2를 포함하는 리드 군 쪽이 밀봉부 MR의 측면 MRc2에 가까운 위치에 있다.
또한 밀봉부 MR의 측면 MRc1측에 있어서, 복수의 리드 LD1를 포함하는 리드 군과 복수의 리드 LD4를 포함하는 리드 군 사이에, 복수의 리드 LD5a를 포함하는 리드 군이 배치되어 있다. 또한 밀봉부 MR의 측면 MRc3측에 있어서, 복수의 리드 LD2를 포함하는 리드 군과 복수의 리드 LD3을 포함하는 리드 군 사이에, 복수의 리드 LD5b를 포함하는 리드 군이 배치되어 있다.
이 때문에, 밀봉부 MR의 측면 MRc1측에 있어서, 다이 패드 DPH로부터 다이 패드 DPL을 향하는 방향으로, 복수의 리드 LD1를 포함하는 리드 군과, 복수의 리드 LD5a를 포함하는 리드 군과, 복수의 리드 LD4를 포함하는 리드 군이, 이 순서대로 배열되어 있다. 또한 밀봉부 MR의 측면 MRc3측에 있어서, 다이 패드 DPH로부터 다이 패드 DPL을 향하는 방향으로, 복수의 리드 LD2를 포함하는 리드 군과, 복수의 리드 LD5b 를 포함하는 리드 군과, 복수의 리드 LD3을 포함하는 리드 군이, 이 순서대로 배열되어 있다.
또한 다이 패드 DPC에는 복수의 리드 LD8이 일체적으로 연결되어 있다. 이들 리드 LD8은, 반도체 장치 PKG를 제조할 때, 다이 패드 DPC를 후술하는 리드 프레임 LF의 프레임틀에 지지하기 위하여 사용된 것이다. 이 때문에 리드 LD8은, 반도체 칩 CPC, CPH, CPL 중 어느 패드에도 전기적으로 접속되어 있지는 않고, 또한 반도체 칩 CPH, CPL의 이면 전극 BEH, BEL에도 전기적으로 접속되어 있지 않다. 이 때문에 리드 LD8은, 반도체 장치 PKG 내의 반도체 칩 CPC와 반도체 장치 PKG의 외부의 상기 제어 회로 CT와의 사이의 신호 전송 경로로서는 기능하지 않으며, 또한 반도체 장치 PKG 내의 반도체 칩 CPH, CPL과 반도체 장치 PKG의 외부의 상기 모터 MOT(코일 CL)과의 사이의 전류 경로로서도 기능하지 않는다. 다이 패드 DPC에 연결되어 있는 리드 LD8은 밀봉부 MR의 측면 MRc1측과 측면 MRc3측에 각각 배치되어 있다.
또한 다이 패드 DPH에는, 밀봉부 MR의 측면 MRc3측에 배치된 리드 LD6이 일체적으로 연결되어 있다. 이 리드 LD6은, 반도체 장치 PKG를 제조할 때, 다이 패드 DPH를 후술하는 리드 프레임 LF의 프레임틀에 지지하기 위하여 사용된 것이다. 또한 다이 패드 DPL에는, 밀봉부 MR의 측면 MRc1측에 배치된 리드 LD7이 일체적으로 연결되어 있다. 이 리드 LD7은, 반도체 장치 PKG를 제조할 때, 다이 패드 DPL을 후술하는 리드 프레임 LF의 프레임틀에 지지하기 위하여 사용된 것이다. 리드 LD6의 수는 리드 LD1의 수보다도 적으며, 1개여도 된다. 또한 리드 LD7의 수는 리드 LD3의 수보다도 적으며, 1개여도 된다.
또한 다이 패드 DPH에 일체적으로 연결된 현수 리드 TL이 밀봉부 MR의 측면 MRc2측에 배치되고, 다이 패드 DPL에 일체적으로 연결된 현수 리드 TL이 밀봉부 MR의 측면 MRc4측에 배치되어 있다. 이 현수 리드 TL은, 반도체 장치 PKG를 제조할 때, 다이 패드 DPH, DPL을 후술하는 리드 프레임 LF의 프레임틀에 지지하기 위하여 사용된 것이다. 현수 리드 TL은 밀봉부 MR의 측면으로부터는 돌출되어 있지 않다.
밀봉부 MR의 측면 MRc1측에 배치된 복수의 리드 LD1과, 밀봉부 MR의 측면 MRc3측에 배치된 리드 LD6은, 다이 패드 DPH와 일체적으로 형성되어 있기 때문에, 다이 패드 DPH 상에 탑재된 반도체 칩 CPH의 이면 전극 BEH와 전기적으로 접속되어 있다. 또한 밀봉부 MR의 측면 MRc3측에 배치된 복수의 리드 LD3과, 밀봉부 MR의 측면 MRc1측에 배치된 리드 LD7은, 다이 패드 DPL과 일체적으로 형성되어 있기 때문에, 다이 패드 DPL 상에 탑재된 반도체 칩 CPL의 이면 전극 BEL과 전기적으로 접속되어 있다. 그러나 리드 LD6, LD7은, 반도체 장치 PKG 내의 반도체 칩 CPH, CPL과 반도체 장치 PKG의 외부의 상기 모터 MOT(코일 CL)과의 사이의 전류 경로로서는 기능하지 않으며, 또한 반도체 장치 PKG 내의 반도체 칩 CPC와 반도체 장치 PKG의 외부의 상기 제어 회로 CT와의 사이의 신호 전송 경로로서도 기능하지 않는다.
즉, 반도체 장치 PKG에 있어서는, 파워 MOSFET 1이 온 상태일 때는, 파워 MOSFET 1의 드레인용의 리드 LD1로부터 반도체 칩 CPH(파워 MOSFET 1)를 통하여 파워 MOSFET 1의 소스용의 리드 LD2에 전류가 흐르도록 되어 있다. 또한 반도체 장치 PKG에 있어서는, 파워 MOSFET 2가 온 상태일 때는, 파워 MOSFET 2의 드레인용의 리드 LD3으로부터 반도체 칩 CPL(파워 MOSFET 2)을 통하여 파워 MOSFET 2의 소스용의 리드 LD4에 전류가 흐르도록 되어 있다. 파워 MOSFET 1을 온 상태로 했을 때, 파워 MOSFET 1을 통하여 흐르는 전류의 경로로서 기능하는 것은 리드 LD6이 아니라 리드 LD1이고, 또한 파워 MOSFET 2를 온 상태로 했을 때, 파워 MOSFET 2를 통하여 흐르는 전류의 경로로서 기능하는 것은 리드 LD7이 아니라 리드 LD3이다.
또한 반도체 장치 PKG에 있어서, 파워 MOSFET 1의 소스에 전기적으로 접속된 소스용 리드(여기서는 리드 LD2)는 밀봉부 MR의 측면 MRc3측에밖에 배치되어 있지 않으며, 밀봉부 MR의 측면 MRc1, MRc2, MRc4측에는 배치되어 있지 않다. 또한 반도체 장치 PKG에 있어서, 파워 MOSFET 2의 소스에 전기적으로 접속된 소스용 리드(여기서는 리드 LD4)는 밀봉부 MR의 측면 MRc1측에밖에 배치되어 있지 않으며, 밀봉부 MR의 측면 MRc2, MRc3, MRc4측에는 배치되어 있지 않다.
<반도체 장치의 제조 공정에 대하여>
다음으로, 상기 도 5 내지 도 13에 도시하는 반도체 장치 PKG의 제조 공정(조립 공정)에 대하여 설명한다. 도 14 내지 도 22는 본 실시 형태의 반도체 장치 PKG의 제조 공정 중의 평면도 또는 단면도이다. 도 14 내지 도 22 중, 도 14 내지 도 19는 평면도이고 도 20 내지 도 22는 단면도인데, 도 20 내지 도 22는 도 19와 동일한 공정 단계의 단면도이다.
반도체 장치 PKG를 제조하기 위해서는 먼저, 리드 프레임 LF를 준비하고, 또한 반도체 칩 CPC, CPH, CPL을 준비한다. 리드 프레임 LF와 반도체 칩 CPC, CPH, CPL은 어느 것을 먼저 준비해도 되고, 또한 동시에 준비해도 된다.
도 14에 도시된 바와 같이 리드 프레임 LF는, 프레임틀(도시하지 않음)과, 다이 패드 DPC, DPH, DPL과, 복수의 리드 LD와, 리드 연결부 LB1, LB2, LB3, LB4와, 현수 리드 TL을 일체적으로 갖고 있다. 각 리드 LD는, 한쪽 단부가 프레임틀에 연결되어 있다. 각 다이 패드 DPC, DPH, DPL은 일부의 리드 LD를 통하여 프레임틀과 연결되어 있다. 구체적으로는, 다이 패드 DPC는 리드 LD8에 의하여 프레임틀에 연결되고, 다이 패드 DPH는 리드 LD1, LD6 및 현수 리드 TL에 의하여 프레임틀에 연결되고, 다이 패드 DPL은 리드 LD3, LD7 및 현수 리드 TL에 의하여 프레임틀에 연결되어 있다. 리드 프레임 LF는, 예를 들어 구리(Cu)를 주성분으로 하는 금속 재료를 포함하며, 구체적으로는, 구리(Cu) 또는 구리(Cu) 합금을 포함한다. 도 14에는, 리드 프레임 LF 중, 거기에서부터 하나의 반도체 장치 PKG가 제조되는 영역이 도시되어 있다.
또한 몰드 공정을 행하여 밀봉부 MR을 형성하기까지는, 리드 프레임 LF는, 다이 패드 DPC, DPH, DPL의 주면 DPCa, DPHa, DPLa가 상방을 향한 상태에서 이하의 제조 공정(조립 공정)이 행해진다.
다음으로, 도 15에 도시된 바와 같이, 반도체 칩 CPH, CPL의 다이 본딩 공정을 행하여, 리드 프레임 LF의 다이 패드 DPH의 주면 DPHa 상에 반도체 칩 CPH를 도전성의 접합재(다이 본딩재)를 개재하여 탑재하고, 다이 패드 DPL의 주면 DPLa 상에 반도체 칩 CPL을 도전성의 접합재(다이 본딩재)를 개재하여 탑재한다. 도전성의 접합재로서는, 예를 들어 은 페이스트 등을 사용할 수 있다. 이때, 반도체 칩 CPH, CPL의 이면측이 다이 패드 DPH, DPL의 주면 DPHa, DPLa측을 향하도록 반도체 칩 CPH, CPL을 탑재(배치)한다. 그 후, 도전성의 접합재를 경화시키는 처리(열처리)를 행함으로써, 경화된 도전성의 접합재를 포함하는 접착층 BD1, BD2가 형성된다. 이것에 의하여, 반도체 칩 CPH, CPL이 접착층 BD1, BD2에 의하여 다이 패드 DPH, DPL에 접합되어 고정된다. 또한 도 15에는 접착층 BD1, BD2는 도시되지 않지만, 접착층 BD1, BD2는 상기 도 10, 도 12 및 도 13에 도시되어 있다. 그 후, 플라스마에 의한 청정화 처리(플라스마 클리닝 처리)를 행할 수도 있다. 이 플라스마 클리닝 처리에 의하여 반도체 칩 CPH, CPL의 패드 PDHS1, PDLS1이 청정화되어, 나중에 금속판 MP1, MP2를 접합하기 쉬워진다.
다음으로, 도 16에 도시된 바와 같이, 다이 패드 DPH 상에 탑재되어 있는 반도체 칩 CPH의 소스용의 패드 PDHS1과, 리드 프레임 LF의 리드 연결부 LB2를, 금속판 MP1을 통하여 접속하고, 또한 다이 패드 DPL 상에 탑재되어 있는 반도체 칩 CPL의 소스용의 패드 PDLS1과, 리드 프레임 LF의 리드 연결부 LB4를, 금속판 MP2를 통하여 접속한다. 즉, 반도체 칩 CPH의 패드 PDHS1과, 리드 연결부 LB2에 일체적으로 연결되어 있는 복수의 리드 LD2를, 금속판 MP1을 통하여 전기적으로 접속하고, 또한 반도체 칩 CPL의 패드 PDLS1과, 리드 연결부 LB4에 일체적으로 연결되어 있는 복수의 리드 LD4를, 금속판 MP2를 통하여 전기적으로 접속한다.
금속판 MP1은 반도체 칩 CPH의 소스용의 패드 PDHS1에 도전성의 접착층(접합재) BD4를 통하여 접합되고, 또한 리드 연결부 LB2에 도전성의 접착층(접합재) BD5를 통하여 접합된다. 또한 금속판 MP2는 반도체 칩 CPL의 소스용의 패드 PDLS1에 도전성의 접착층(접합재) BD6을 통하여 접합되고, 또한 리드 연결부 LB4에 도전성의 접착층(접합재) BD7을 통하여 접합된다. 접착층 BD4, BD5, BD6, BD7로서는, 예를 들어 은 페이스트 또는 땜납 등을 사용할 수 있다. 또한 도 16에는 접착층 BD4, BD5, BD6, BD7은 도시되지 않지만, 접착층 BD4, BD5, BD6, BD7은 상기 도 10 및 도 12에 도시되어 있다.
또한 여기서는, 반도체 칩 CPC를 다이 패드 DPC 상에 탑재하기 전에 금속판 MP1, MP2의 접합 공정을 행하는 경우에 대하여 설명하고 있다. 다이 패드 DPC를 탑재하기 전에 금속판 MP1, MP2의 접합 공정을 행하는 것은, 금속판 MP1, MP2의 접합 공정에 수반하는 열처리(금속판 MP1, MP2용의 접합재(BD4, BD5, BD6, BD7)의 경화 공정 등)에 반도체 칩 CPC가 노출되는 것을 방지하기 위함이다. 이것에 의하여 반도체 칩 CPC의 신뢰성을 보다 향상시킬 수 있다.
다음으로, 도 17에 도시된 바와 같이, 반도체 칩 CPC의 다이 본딩 공정을 행하여, 리드 프레임 LF의 다이 패드 DPC의 주면 DPCa 상에 반도체 칩 CPC를 접합재(다이 본딩재)를 개재하여 탑재한다. 접합재로서는, 예를 들어 은 페이스트 또는 절연성 페이스트 등을 사용할 수 있다. 이때, 반도체 칩 CPC의 이면측이 다이 패드 DPC의 주면 DPCa측을 향하도록 반도체 칩 CPC를 탑재(배치)한다. 그 후, 접합재를 경화시키는 처리(열처리)을 행함으로써, 경화된 접합재를 포함하는 접착층 BD3이 형성된다. 이것에 의하여, 반도체 칩 CPC가 접착층 BD3에 의하여 다이 패드 DPC에 접합되어 고정된다. 또한 도 17에는 접착층 BD3은 도시되지 않지만, 접착층 BD3은 상기 도 11 및 도 13에 도시되어 있다. 그 후, 플라스마 클리닝 처리를 행할 수도 있다. 이 플라스마 클리닝 처리에 의하여 반도체 칩 CPC, CPH, CPL의 패드가 청정화되어, 와이어 BW를 접합하기 쉬워진다.
다음으로, 도 18에 도시된 바와 같이 와이어 본딩 공정을 행한다. 즉, 반도체 칩 CPH의 복수의 패드(PDHG, PDHS2, PDHA, PDHC)와 반도체 칩 CPC의 복수의 패드(PDC) 사이, 반도체 칩 CPL의 복수의 패드(PDLG, PDLS2, PDLA, PDLC)와 반도체 칩 CPC의 복수의 패드(PDC) 사이, 및 반도체 칩 CPC의 복수의 패드(PDC)와 리드 프레임 LF의 복수의 리드(LD5a, LD5b) 사이를, 각각 와이어 BW를 통하여 전기적으로 접속한다.
상이한 재료를 포함하는 복수 종류의 와이어를 와이어 BW로서 사용할 수도 있다. 예를 들어 반도체 칩 CPC의 복수의 패드(PDC)와 리드 프레임 LF의 복수의 리드(LD5a, LD5b) 사이를 각각, 구리(Cu)를 포함하는 와이어 BW를 통하여 전기적으로 접속한다. 그리고 반도체 칩 CPH의 복수의 패드(PDHG, PDHS2, PDHA, PDHC)와 반도체 칩 CPC의 복수의 패드(PDC) 사이, 및 반도체 칩 CPL의 복수의 패드(PDLG, PDLS2, PDLA, PDLC)와 반도체 칩 CPC의 복수의 패드(PDC) 사이를 각각, 금(Au)을 포함하는 와이어 BW를 통하여 전기적으로 접속한다.
다음으로, 몰드 공정(수지 성형 공정)에 의한 수지 밀봉을 행하여, 도 19 내지 도 22에 도시된 바와 같이, 반도체 칩 CPC, CPH, CPL 및 그에 접속된 복수의 와이어 BW와 금속판 MP1, MP2를 밀봉부 MR에 의하여 밀봉한다. 이 몰드 공정에 의하여, 반도체 칩 CPC, CPH, CPL, 다이 패드 DPC, DPH, DPL, 복수의 와이어 BW, 금속판 MP1, MP2, 리드 연결부 LB1, LB2, LB3, LB4 및 복수의 리드 LD의 이너 리드부를 밀봉하는 밀봉부 MR이 형성된다. 도 20 내지 도 22에도 도시된 바와 같이, 몰드 공정에 있어서는, 밀봉부 MR의 주면 MRa로부터 다이 패드 DPC, DPH, DPL의 각 이면 DPCb, DPHb, DPLb가 노출되도록 밀봉부 MR을 형성한다.
또한 이 몰드 공정까지의 각 공정은, 다이 패드 DPC, DPH, DPL의 주면 DPCa, DPHa, DPLa가 상방을 향한 상태에서 행해진다. 이 때문에, 몰드 공정을 행하여 밀봉부 MR을 형성한 단계에서는, 밀봉부 MR의 이면 MRb가 상방을 향해 있다. 그러나 제조된 반도체 장치 PKG를 배선 기판 등에 실장할 때는, 밀봉부 MR의 이면 MRb가 배선 기판과 대향하도록 반도체 장치 PKG가 배선 기판에 실장된다.
다음으로, 밀봉부 MR로부터 노출되어 있는 리드 LD의 아우터 리드부에 필요에 따라 도금층(도시하지 않음)을 형성한다. 그 후, 밀봉부 MR과 함께 리드 프레임 LF의 상하(표리)을 반전시키고 나서, 밀봉부 MR의 외부에 있어서, 리드 LD를 소정의 위치에서 절단하여 리드 프레임 LF의 프레임틀로부터 분리한다.
다음으로, 밀봉부 MR로부터 돌출되는 리드 LD의 아우터 리드부를 절곡 가공(리드 가공, 리드 성형)한다.
이와 같이 하여 상기 도 5 내지 도 12에 도시된 바와 같은 반도체 장치 PKG가 제조된다.
<반도체 장치 PKG의 실장예에 대하여>
도 23 내지 도 28은 반도체 장치 PKG의 실장예를 도시하는 평면도(도 23 및 도 24) 또는 단면도(도 25 내지 도 28)이다.
본 실시 형태의 반도체 장치 PKG는 인버터 회로 INV를 구성하는 반도체 장치이며, 하나의 반도체 장치 PKG에 의하여 하나의 인버터 회로 INV를 형성할 수 있다. 12상 BLDC 모터인 상기 모터 MOT를 제어하는 경우에는, 인버터 회로 INV는 12개 필요하기 때문에 반도체 장치 PKG는 12개 필요하며, 공통의 배선 기판(실장 기판, PCB(Printed circuit board) 기판) PB1 상에 12개의 반도체 장치 PKG가 실장된다.
배선 기판 PB1과, 배선 기판 PB1 상에 실장(탑재)된 12개의 반도체 장치 PKG에 의하여, 상기 제어 보드 PB가 구성된다. 즉, 상기 제어 보드 PB는, 배선 기판 PB1 상에 12개의 반도체 장치 PKG가 실장(탑재)된 것에 대응하고 있다. 이 때문에 배선 기판 PB1의 평면 형상이 제어 보드 PB의 평면 형상으로 된다. 제어 보드 PB의 평면 형상은 원 형상이기 때문에 배선 기판 PB1의 평면 형상도 원 형상이다.
도 23의 경우와 도 24의 경우 중 어느 것에 있어서도, 원 형상의 배선 기판 PB1의 주면(상면) PB1a 상에 복수(여기서는 12개)의 반도체 장치 PKG가 배선 기판 PB1의 주연부(테두리, 외주)를 따라 환상으로 배열되어 배치되어 있다. 또한 도 23의 경우와 도 24의 경우 중 어느 것에 있어서도, 평면에서 보아, 원형의 배선 기판 PB1 상에 배치된 복수(12개)의 반도체 장치 PKG의 각각과, 원형의 배선 기판 PB1의 중심 사이의 거리는, 서로 동일하게 되어 있다.
또한 도 23의 경우에는, 배선 기판 PB1 상에 배치된 12개의 반도체 장치 PKG의 각각에 있어서, 짧은 방향(Y 방향, 즉 측면 MRc2, MRc4에 평행인 방향)이, 배선 기판 PB1의 평면 형상을 구성하는 원의 반경 방향에 대략 평행하게 되어 있다. 한편, 도 24의 경우에는, 배선 기판 PB1 상에 배치된 12개의 반도체 장치 PKG의 각각에 있어서, 길이 방향(X 방향, 즉 측면 MRc1, MRc3에 평행인 방향)이, 배선 기판 PB1의 평면 형상을 구성하는 원의 반경 방향에 대략 평행하게 되어 있다.
또한 배선 기판 PB1에는, 상기 스티어링 샤프트 SF(상기 도 2 참조)가 관통하기 위한 구멍(관통 구멍, 개구부) HL이 형성되어 있다. 이 구멍 HL은, 평면에서 보아, 원 형상의 배선 기판 PB1의 대략 중심에 형성되어 있으며, 배선 기판 PB1을 관통하고 있다. 구멍 HL의 평면 형상은 상기 스티어링 샤프트 SF의 단면 형상(스티어링 샤프트 SF의 축 방향에 대하여 대략 수직인 단면 형상)과 거의 일치하고 있으며, 예를 들어 대략 원 형상이다. 배선 기판 PB1에 구멍 HL을 형성함으로써, 12개의 반도체 장치 PKG가 실장된 배선 기판 PB1(즉 상기 제어 보드 PB)을, 배선 기판 PB1의 구멍 HL에 상기 스티어링 샤프트 SF가 관통하도록 배치시킬 수 있다(상기 도 2 참조).
또한 여기서는, 평면 형상이 원 형상이고, 또한 구멍 HL이 형성되어 있는 배선 기판 PB1 상에 복수(보다 특정적으로는 12개)의 반도체 장치 PKG를 실장한 경우에 대하여 설명했지만, 다른 형태로서, 평면 형상은 원 형상이지만 구멍 HL은 갖고 있지 않은 배선 기판 PB1 상에 복수(보다 특정적으로는 12개)의 반도체 장치 PKG를 실장하는 경우도 있을 수 있다.
도 25 내지 도 28은 도 23의 요부 단면도나, 또는 도 24의 요부 단면도에 대응하고 있다. 도 25의 단면도는, 상기 도 10에 상당하는 위치(즉 상기 도 5 내지 도 7의 A1-A1 선에 상당하는 위치)에서의 단면도이고, 도 26의 단면도는, 상기 도 11에 상당하는 위치(즉 상기 도 5 내지 도 7의 A2-A2 선에 상당하는 위치)에서의 단면도이다. 또한 도 27의 단면도는, 상기 도 12에 상당하는 위치(즉 상기 도 5 내지 도 7의 A3-A3 선에 상당하는 위치)에서의 단면도이고, 도 28의 단면도는, 상기 도 13에 상당하는 위치(즉 상기 도 5 내지 도 7의 A4-A4 선에 상당하는 위치)에서의 단면도이다.
도 25 내지 도 28에도 도시된 바와 같이, 각 반도체 장치 PKG는, 밀봉부 MR의 이면 MRb가 배선 기판 PB1의 주면(상면) PB1a에 대향하는 방향으로 배선 기판 PB1의 주면 PB1a 상에 탑재되어 있다. 그리고 각 반도체 장치 PKG의 복수의 리드 LD가, 배선 기판 PB1의 주면 PB1a에 형성된 복수의 단자(전극) TM에 각각 땜납 등의 도전성의 접합재 SD를 통하여 접합되어 고정되어 있다. 즉, 각 반도체 장치 PKG의 복수의 리드 LD는, 배선 기판 PB1의 주면 PB1a에 형성된 복수의 단자 TM에 각각 도전성의 접합재 SD를 통하여 전기적으로 접속되어 있다.
배선 기판 PB1이 갖는 복수의 단자 TM은, 배선 기판 PB1의 배선 등을 통하여 상기 전위(전원 전위) VIN이 공급되는 단자 TM1과, 배선 기판 PB1의 배선 등을 통하여 접지 전위 GND가 공급되는 단자 TM4를 포함하고 있다. 또한 배선 기판 PB1이 갖는 복수의 단자 TE는, 배선 기판 PB1의 배선 등을 통하여 상기 제어 회로 CT에 전기적으로 접속되는 단자 TM5와, 배선 기판 PB1의 배선 등을 통하여 상기 모터 MOT(코일 CL)에 접속되는 단자 TM2, TM3도 포함하고 있다. 배선 기판 PB1의 각 단자 TM은 배선 기판 PB1의 배선과 전기적으로 접속되어 있다. 또한 배선 기판 PB1의 단자 TM2와 단자 TM3은 배선 기판 PB1의 배선 등을 통하여 서로 전기적으로 접속되어 있다. 배선 기판 PB1로서는, 배선 기판의 한쪽 주면에만 배선층(배선)이 형성된 배선 기판, 또는 배선 기판의 서로 반대측에 위치하는 양쪽 주면에 배선층(배선)이 형성된 배선 기판, 또는 배선 기판의 양쪽 주면과 배선 기판의 내부에 배선층(배선)이 형성된 배선 기판(소위 다층 배선 기판) 등을 사용할 수 있다.
각 반도체 장치 PKG에 있어서, 리드 LD1은 단자 TM1에 도전성의 접합재(땜납) SD를 통하여 접합되어 전기적으로 접속되고, 리드 LD2는 단자 TM2에 도전성의 접합재(땜납) SD를 통하여 접합되어 전기적으로 접속되고, 리드 LD3은 단자 TM3에 도전성의 접합재(땜납) SD를 통하여 접합되어 전기적으로 접속되어 있다. 또한 각 반도체 장치 PKG에 있어서, 리드 LD4는 단자 TM4에 도전성의 접합재(땜납) SD를 통하여 접합되어 전기적으로 접속되고, 리드 LD5a, LD5b는 단자 TM5에 도전성의 접합재(땜납) SD를 통하여 접합되어 전기적으로 접속되어 있다.
이것에 의하여, 배선 기판 PB1의 배선 등을 경유하여 배선 기판 PB1의 단자 TM1로부터 반도체 장치 PKG의 리드 LD1에 상기 전위(전원 전위) VIN이 공급되고, 또한 리드 LD1로부터 반도체 장치 PKG 내의 다이 패드 DPH를 통하여 반도체 장치 PKG 내의 반도체 칩 CPH의 이면 전극 BEH에 그 전위 VIN이 공급된다. 또한 배선 기판 PB1의 배선 등을 경유하여 배선 기판 PB1의 단자 TM4로부터 반도체 장치 PKG의 리드 LD4에 접지 전위 GND가 공급되고, 또한 리드 LD4로부터 반도체 장치 PKG 내의 금속판 MP2를 통하여 반도체 장치 PKG 내의 반도체 칩 CPL의 소스용의 패드 PDLS1에 그 접지 전위 GND가 공급된다. 또한 반도체 장치 PKG 내의 반도체 칩 CPC 내에 형성되어 있는 상기 제어 회로 CLC는, 반도체 장치 PKG 내의 반도체 칩 CPC의 패드 PDC, 반도체 장치 PKG 내의 와이어 BW, 반도체 장치 PKG의 리드 LD5a, LD5b, 배선 기판 PB1의 단자 TM5 및 배선 기판 PB1의 배선 등을 통하여 상기 제어 회로 CT와 신호의 교환을 행할 수 있게 되어 있다.
또한 반도체 장치 PKG의 리드 LD2와 리드 LD3은 각각 도전성의 접합재(땜납) SD를 통하여 단자 TM2와 단자 TM3에 전기적으로 접속되어 있는데, 배선 기판 PB1의 단자 TM2와 단자 TM3은 배선 기판 PB1의 배선 등을 통하여 전기적으로 접속되어 있다. 즉, 배선 기판 PB1의 단자 TM2와 단자 TM3은, 반도체 장치 PKG의 외부에 있어서, 도체(구체적으로는 배선 기판 PB1의 배선 등)를 통하여 전기적으로 접속되어 있다. 이 때문에, 반도체 장치 PKG를 배선 기판 PB1 상에 실장한 상태에서는, 반도체 장치 PKG의 리드 LD2와 리드 LD3은 배선 기판 PB1의 단자 TM2, TM3 및 배선을 통하여 서로 전기적으로 접속되고, 또한 배선 기판 PB1의 배선 등을 통하여 상기 모터(코일 CL)에 전기적으로 접속된다.
또한 도 25 내지 도 28의 경우에는, 배선 기판 PB1 상에 탑재된 각 반도체 장치 PKG의 밀봉부 MR의 주면 MRa 상에 절연성의 접착재 BD11을 개재하여 히트 싱크(하우징) HS가 배치(탑재)되어 있다. 절연성의 접착재 BD11로서는, 예를 들어 절연성을 갖는 열전도성 그리스 등을 사용할 수 있다. 히트 싱크 HS로서는, 예를 들어 핀형의 히트 싱크 등을 사용할 수 있다.
반도체 장치 PKG에 있어서, 밀봉부 MR의 주면 MRa로부터 다이 패드 DPC, DPH, DPL의 이면 DPCb, DPHb, DPLb가 노출되어 있는데, 이 다이 패드 DPC, DPH, DPL의 이면 DPCb, DPHb, DPLb는 절연성의 접착재 BD11을 개재하여 히트 싱크 HS에 접합되어 있다. 즉, 반도체 장치 PKG의 다이 패드 DPC, DPH, DPL의 이면 DPCb, DPHb, DPLb와 히트 싱크 HS 사이에는 절연성의 접착재 BD11이 개재되어 있다. 이것에 의하여, 반도체 장치 PKG 내의 반도체 칩 CPC, CPH, CPL에서 발생한 열을 다이 패드 DPC, DPH, DPL 및 접착재 BD11(열전도성 그리스)을 통하여 히트 싱크 HS로 방열할 수 있다.
또한 반도체 장치 PKG에 히트 싱크 HS를 설치하는데, 절연성의 접착재 BD11을 사용함으로써 반도체 장치 PKG의 다이 패드 DPC, DPH, DPL끼리가 접착재 BD11 및 히트 싱크 HS를 통하여 전기적으로 접속되어 버리는 것을 방지하면서, 열용량이 큰(체적이 큰) 히트 싱크 HS를 반도체 장치 PKG에 설치할 수 있다.
<주요한 특징과 효과에 대하여>
본 실시 형태의 반도체 장치 PKG는, 하이 사이드 스위치용의 파워 MOSFET 1(제1 전계 효과 트랜지스터)을 포함하는 반도체 칩 CPH(제1 반도체 칩)와, 로우 사이드 스위치용의 파워 MOSFET 2(제2 전계 효과 트랜지스터)를 포함하는 반도체 칩 CPL(제2 반도체 칩)을 구비하고 있다. 반도체 장치 PKG는, 반도체 칩 CPH, CPL의 각각을 제어하는 제어 회로 CLC를 포함하는 반도체 칩 CPC(제3 반도체 칩)를 더 구비하고 있다. 반도체 장치 PKG는, 반도체 칩 CPH가 탑재되는 다이 패드 DPH(제1 칩 탑재부)와, 반도체 칩 CPL이 탑재되는 다이 패드 DPL(제2 칩 탑재부)과, 반도체 칩 CPC가 탑재되는 다이 패드 DPC(제3 칩 탑재부)를 더 구비하고 있다.
반도체 칩 CPH는 표면(제1 주면) 및 그와는 반대측의 이면(제1 이면)을 갖고, 반도체 칩 CPL은 표면(제2 주면) 및 그와는 반대측의 이면(제2 이면)을 갖고, 반도체 칩 CPC는 표면(제3 주면) 및 그와는 반대측의 이면(제3 이면)을 갖고 있다. 반도체 칩 CPH는, 최상층 보호막 HGH(제1 보호막)와, 최상층 보호막 HGH로부터 노출되고, 또한 파워 MOSFET 1의 소스(제1 소스)와 전기적으로 접속되는 패드 PDHS1(제1 소스 전극)과, 반도체 칩 CPH의 이면 상에 형성되고, 또한 파워 MOSFET 1의 드레인(제1 드레인)과 전기적으로 접속되는 이면 전극 BEH(제1 드레인 전극)를 갖는다. 반도체 칩 CPL은, 최상층 보호막 HGL(제2 보호막)과, 최상층 보호막 HGL로부터 노출되고, 또한 파워 MOSFET 2의 소스(제2 소스)과 전기적으로 접속되는 패드 PDLS1(제2 소스 전극)과, 반도체 칩 CPL의 이면 상에 형성되고, 또한 파워 MOSFET 2의 드레인(제2 드레인)과 전기적으로 접속되는 이면 전극 BEL(제2 드레인 전극)을 갖는다.
반도체 장치 PKG는, 반도체 칩 CPH의 이면 전극 BEH에 전기적으로 접속된 리드 LD1(제1 리드)과, 반도체 칩 CPH의 패드 PDHS1에 금속판 MP1(제1 도전성 접속 부재)을 통하여 전기적으로 접속된 리드 LD2(제2 리드)를 더 구비하고 있다. 반도체 장치 PKG는, 반도체 칩 CPL의 이면 전극 BEL에 전기적으로 접속된 리드 LD3(제3 리드)과, 반도체 칩 CPL의 패드 PDLS1에 금속판 MP2(제2 도전성 접속 부재)를 통하여 전기적으로 접속된 리드 LD4(제4 리드)를 더 구비하고 있다. 반도체 장치 PKG는 밀봉부 MR(밀봉체)을 더 구비하고 있으며, 밀봉부 MR은, 반도체 칩 CPH, CPL, CPC와, 금속판 MP1, MP2와, 다이 패드 DPH의 적어도 일부와, 다이 패드 DPL의 적어도 일부와, 다이 패드 DPC의 적어도 일부와, 리드 LD1의 일부와, 리드 LD2의 일부와, 리드 LD3의 일부와, 리드 LD4의 일부를 밀봉한다. 평면에서 보아 밀봉부 MR은, X 방향(제1 방향)을 따라 연장되는 변 MRd1(제1 변)과, X 방향을 따라 연장되고, 또한 변 MRd1과는 반대측에 위치하는 변 MRd3(제2 변)을 갖고 있다.
본 실시 형태의 주요한 특징 중 하나는, 평면에서 보아, 밀봉부 MR의 변 MRd1과 변 MRd3 사이이고, 또한 반도체 칩 CPH와 반도체 칩 CPL 사이에, 반도체 칩 CPC가 배치되어 있는 것이다.
본 실시 형태의 주요한 특징 중 다른 하나는, 리드 LD1과 리드 LD4는 밀봉부 MR의 변 MRd1과 교차하고, 리드 LD2와 리드 LD3은 밀봉부 MR의 변 MRd3과 교차하고 있는 것이다. 즉, 리드 LD1과 리드 LD4는 밀봉부 MR의 측면 MRc1측에 배치되고, 리드 LD2와 리드 LD3은 밀봉부 MR의 측면 MRc3측에 배치되어 있다. 또한 반도체 장치 PKG에 있어서는, 리드 LD1로부터 반도체 칩 CPH의 파워 MOSFET 1을 통하여 리드 LD2에 전류가 흐르고, 또한 리드 LD3으로부터 반도체 칩 CPL의 파워 MOSFET 2를 통하여 리드 LD4에 전류가 흐르도록 되어 있다.
이하, 이러한 특징을 채용한 이유에 대하여 설명한다.
반도체 칩 CPH, CPL은 모두 스위칭용의 전계 효과 트랜지스터(파워 트랜지스터)가 형성된 반도체 칩이기 때문에 발열량이 크다. 이 때문에 반도체 칩 CPH, CPL은 열원으로 될 수 있다. 본 실시 형태와는 달리, 반도체 칩 CPH와 반도체 칩 CPL 사이에 반도체 칩 CPC를 배치하지 않고, 반도체 칩 CPH와 반도체 칩 CPL을 서로 인접하도록 배치하는 경우도 생각된다. 이 경우에는, 예를 들어 X 방향으로 반도체 칩 CPH와 반도체 칩 CPL과 반도체 칩 CPC가 순서대로 배열되는 경우나, 또는 X 방향으로 반도체 칩 CPC와 반도체 칩 CPH와 반도체 칩 CPL이 순서대로 배열되는 경우 등에 대응하고 있다. 그러나 발열량이 큰 반도체 칩 CPH와 반도체 칩 CPL을 서로 인접하도록 배치해 버리면, 반도체 칩 CPH와 반도체 칩 CPL의 열적인 간섭이 발생해 버려 반도체 장치의 신뢰성이 저하될 우려가 있다. 이는, 발열량이 큰 반도체 칩 CPH와 반도체 칩 CPL을 서로 인접하도록 배치해 버리면, 반도체 칩 CPH의 발열의 영향을 반도체 칩 CPL이 받기 쉬워지고, 또한 반도체 칩 CPL의 발열의 영향을 반도체 칩 CPH가 받기 쉬워지기 때문이다.
그래서 본 실시 형태의 반도체 장치 PKG에서는, 평면에서 보아, 반도체 칩 CPH와 반도체 칩 CPL 사이에 반도체 칩 CPC를 배치하고 있다. 반도체 칩 CPH와 반도체 칩 CPL 사이에 반도체 칩 CPC를 배치함으로써, 반도체 칩 CPH와 반도체 칩 CPL 사이의 거리(간격)를 크게 할 수 있기 때문에, 반도체 칩 CPH와 반도체 칩 CPL의 열적인 간섭을 억제 또는 방지할 수 있다. 즉, 반도체 칩 CPH와 반도체 칩 CPL 사이에 반도체 칩 CPC를 배치함으로써, 반도체 칩 CPH의 발열의 영향을 반도체 칩 CPL이 받기 어려워지고, 또한 반도체 칩 CPL의 발열의 영향을 반도체 칩 CPH가 받기 어려워진다. 이 때문에 반도체 장치 PKG의 신뢰성을 향상시킬 수 있다. 따라서 반도체 장치 PKG의 성능을 향상시킬 수 있다.
또한 평면에서 보아, 반도체 칩 CPH와 반도체 칩 CPL 사이에 반도체 칩 CPC를 배치함으로써, 반도체 장치 PKG의 치수를 억제하면서 반도체 칩 CPH와 반도체 칩 CPL 사이의 거리를 크게 할 수 있기 때문에, 반도체 칩 CPH와 반도체 칩 CPL의 열적인 간섭의 억제와 반도체 장치 PKG의 소형화를 양립시킬 수 있다.
그런데 하이 사이드 스위치용의 파워 MOSFET 1과 로우 사이드 스위치용의 파워 MOSFET 2는 직렬로 접속할 필요가 있기 때문에, 반도체 칩 CPH의 패드 PDHS1(파워 MOSFET 1의 소스용의 패드 전극)과, 반도체 칩 CPL의 이면 전극 BEL(파워 MOSFET 2의 드레인용의 이면 전극)을 전기적으로 접속할 필요가 있다.
본 실시 형태와는 달리 반도체 칩 CPH와 반도체 칩 CPL이 서로 인접해 있는 경우에는, 반도체 칩 CPL을 탑재하는 다이 패드 DPL과 반도체 칩 CPH의 패드 PDHS1을 금속판으로 접속할 수 있으며, 그 금속판을 통하여 반도체 칩 CPH의 패드 PDHS1과 반도체 칩 CPL의 이면 전극 BEL을 전기적으로 접속할 수 있다. 이 때문에, 본 실시 형태와는 달리 반도체 칩 CPH와 반도체 칩 CPL이 서로 인접해 있는 경우에는, 반도체 장치 PKG 내에서(즉 밀봉부 MR 내에서) 반도체 칩 CPH의 패드 PDHS1과 반도체 칩 CPL의 이면 전극 BEL을 도체를 통하여 접속하는 것은 용이하다.
그러나 본 실시 형태에서는, 상술한 바와 같이, 반도체 칩 CPH와 반도체 칩 CPL의 열적인 간섭을 방지하기 위하여 반도체 칩 CPH와 반도체 칩 CPL 사이에 반도체 칩 CPC를 배치하고 있다. 이 경우, 반도체 칩 CPL을 탑재하는 다이 패드 DPL과 반도체 칩 CPH의 패드 PDHS1을 금속판으로 접속하는 것은, 반도체 칩 CPH, CPL 사이에 존재하는 반도체 칩 CPC가 방해로 되기 때문에 곤란하다. 이 때문에, 본 실시 형태와 같이 반도체 칩 CPH와 반도체 칩 CPL 사이에 반도체 칩 CPC를 배치한 경우에는, 반도체 장치 PKG 내에서(즉 밀봉부 MR 내에서) 반도체 칩 CPH의 패드 PDHS1과 반도체 칩 CPL의 이면 전극 BEL을 도체를 통하여 접속하는 것은 곤란하다.
그래서 본 실시 형태에서는, 반도체 칩 CPH의 패드 PDHS1에 (금속판 MP1을 통하여) 전기적으로 접속된 리드 LD2(제2 리드)와, 반도체 칩 CPL의 이면 전극 BEL에 전기적으로 접속된 리드 LD3(제3 리드)을 반도체 장치 PKG에 설치하고 있다. 이것에 의하여, 반도체 장치 PKG의 리드 LD2와 리드 LD3을 반도체 장치 PKG의 외부에 있어서 전기적으로 접속할 수 있으며, 그것에 의하여, 반도체 칩 CPH의 패드 PDHS1(파워 MOSFET 1의 소스용의 패드 전극)과, 반도체 칩 CPL의 이면 전극 BEL(파워 MOSFET 2의 드레인용의 이면 전극)을 전기적으로 접속할 수 있게 된다. 예를 들어 반도체 장치 PKG를 배선 기판 PB1 상에 실장했을 때, 그 배선 기판 PB1의 배선 등을 통하여 반도체 장치 PKG의 리드 LD2와 리드 LD3을 전기적으로 접속할 수 있다.
이 때문에 본 실시 형태에서는, 반도체 칩 CPH의 이면 전극 BEH에 전기적으로 접속된 리드 LD1과, 반도체 칩 CPH의 패드 PDHS1에 전기적으로 접속된 리드 LD2와, 반도체 칩 CPL의 이면 전극 BEL에 전기적으로 접속된 리드 LD3과, 반도체 칩 CPL의 패드 PDLS1에 전기적으로 접속된 리드 LD4를 반도체 장치 PKG에 설치하고 있다. 이것에 의하여, 반도체 장치 PKG를 배선 기판 PB1에 실장한 상태에서는, 전위(전원 전위) VIN을 리드 LD1에 공급하고, 그보다도 낮은 기준 전위(접지 전위 GND)를 리드 LD4에 공급할 수 있고, 또한 반도체 칩 CPH가 포함하는 파워 MOSFET 1과 반도체 칩 CPL이 포함하는 파워 MOSFET 2를 전위 VIN과 기준 전위(GND) 사이에 직렬로 접속할 수 있다. 이것에 의하여, 반도체 칩 CPH가 포함하는 파워 MOSFET 1을 하이 사이드 스위치로서 기능시키고, 반도체 칩 CPL이 포함하는 파워 MOSFET 2를 로우 사이드 스위치로서 기능시킬 수 있다.
그러나 본 실시 형태에서는, 반도체 장치 PKG에 이들 리드 LD1, LD2, LD3, LD4를 단순히 설치한 것뿐 아니라 이들 리드 LD1, LD2, LD3, LD4의 배치 위치를 모색하고 있다.
즉, 본 실시 형태에서는, 평면에서 보아, 리드 LD1과 리드 LD4는 밀봉부 MR의 측면 MRc1측에 배치되고, 리드 LD2와 리드 LD3은 밀봉부 MR의 측면 MRc3측에 배치되어 있다. 즉, 밀봉부 MR의 동일한 측면(여기서는 측면 MRc3)측에 리드 LD2와 리드 LD3을 배치하고, 그와는 반대측의 측면(여기서는 측면 MRc1)측에 리드 LD1과 리드 LD4를 배치하고 있다. 즉, 평면에서 보아, 리드 LD1과 리드 LD4는 밀봉부 MR의 변 MRd1과 교차하고, 리드 LD2와 리드 LD3은 밀봉부 MR의 변 MRd3과 교차하고 있다.
본 실시 형태에서는, 밀봉부 MR의 동일한 측면(여기서는 측면 MRc3)측에 리드 LD2와 리드 LD3을 배치함으로써, 반도체 장치 PKG의 리드 LD2와 리드 LD3을 반도체 장치 PKG의 외부에 있어서 전기적으로 접속하기 쉬워진다. 즉, 반도체 장치 PKG를 배선 기판 PB1 상에 실장했을 때, 그 배선 기판 PB1의 배선 등을 통하여 반도체 장치 PKG의 리드 LD2와 리드 LD3을 전기적으로 접속하기 쉬워진다.
본 실시 형태와는 달리, 리드 LD1과 리드 LD3이 밀봉부 MR의 측면 MRc1측에 배치되고, 또한 리드 LD2와 리드 LD4가 밀봉부 MR의 측면 MRc3측에 배치된 경우를 가정하자. 이 경우, 밀봉부 MR의 측면 MRc3측에 배치된 리드 LD2와, 밀봉부 MR의 측면 MRc1측에 배치된 리드 LD3을, 반도체 장치를 실장하는 배선 기판 PB1의 배선을 이용하여 전기적으로 접속할 필요가 있다. 그러나 밀봉부 MR의 서로 반대측의 측면에 배치된 리드끼리를 배선 기판 PB1의 배선을 이용하여 전기적으로 접속하고자 하면, 배선 기판 PB1에 효율적으로 배선을 배치하는 것이 어려워져 배선 설계의 제약이 커져 버린다. 이 때문에, 배선 기판 PB1에 있어서, 리드 LD2와 리드 LD3을 접속하는 배선뿐 아니라 그 이외의 배선도 효율적으로 배치하기 어려워져 버린다. 이는, 배선 기판 PB1의 배선 설계의 자유도의 저하를 초래하고, 또한 배선 기판 PB1의 평면 치수의 증대로 이어질 우려도 있다.
즉, 밀봉부 MR의 동일한 측면(MRc3)에 리드 LD2와 리드 LD3의 양쪽이 배치되어 있는 경우와, 밀봉부 MR의 서로 반대측에 2개의 측면(MRc1, MRc3) 중 한쪽에 리드 LD2가, 다른 쪽에 리드 LD3이 배치되어 있는 경우를 비교하면, 전자 쪽이, 리드 LD2와 리드 LD3을, 반도체 장치 PKG를 실장하는 배선 기판 PB1의 배선을 이용하여 전기적으로 접속하기 쉽다.
이 때문에, 본 실시 형태와 같이, 밀봉부 MR의 동일한 측면(여기서는 측면 MRc3)측에 리드 LD2와 리드 LD3을 배치함으로써, 반도체 장치 PKG를 배선 기판(PB1) 상에 실장했을 때, 그 배선 기판(PB1)의 배선을 통하여 반도체 장치 PKG의 리드 LD2와 리드 LD3을 전기적으로 접속하기 쉬워진다. 이것에 의하여, 반도체 장치 PKG를 실장하는 배선 기판(PB1)에 효율적으로 배선을 배치할 수 있어, 배선 기판(PB1)의 배선 설계의 제약이 작아진다. 이 때문에, 반도체 장치 PKG를 실장하는 배선 기판(PB1)에 있어서, 리드 LD2와 리드 LD3을 접속하는 배선은 물론, 그 이외의 배선도 효율적으로 배치하기 쉬워져, 배선을 자유롭게 배설하는 것이 가능해진다. 따라서 반도체 장치 PKG를 실장하는 배선 기판(PB1)의 배선 설계의 자유도가 높아진다. 또한 반도체 장치 PKG를 실장하는 배선 기판(PB1)의 평면 치수(평면적)를 억제할 수 있다. 또한 반도체 장치 PKG의 사용성이 좋아진다. 또한 반도체 장치 PKG의 모색에 의하여, 반도체 장치 PKG를 실장하는 배선 기판(PB1)의 배선 설계의 자유도가 높아지는 것은, 배선 기판(PB1) 상에 반도체 장치 PKG를 실장한 전자 장치(상기 제어 보드 PB)의 성능 향상으로 이어지기 때문에, 그 반도체 장치 PKG의 성능이 향상되었다고 간주할 수도 있다.
이러한 이유에 의하여, 본 실시 형태의 반도체 장치 PKG에서는, 평면에서 보아, 반도체 칩 CPH와 반도체 칩 CPL 사이에 반도체 칩 CPC를 배치함과 함께, 리드 LD2와 리드 LD3을 밀봉부 MR의 동일한 측면(여기서는 측면 MRc3)측에 배치하고, 리드 LD1과 리드 LD4를 그와는 반대측의 밀봉부 MR의 측면(여기서는 측면 MRc1)측에 배치하고 있다.
또한 본 실시 형태에서는, 반도체 장치 PKG 내에서, 리드 LD2와 리드 LD3은 도체를 통하여 연결되어 있지는 않고, 반도체 장치 PKG의 외부에 있어서, 리드 LD2와 리드 LD3이 전기적으로 접속된다. 구체적으로는, 반도체 장치 PKG를 실장하는 배선 기판 PB1의 배선 등을 통하여 반도체 장치 PKG의 리드 LD2와 리드 LD3이 전기적으로 접속된다.
다음으로, 본 실시 형태의 또 다른 특징에 대하여 이하에 설명한다.
본 실시 형태의 반도체 장치 PKG에서는, 평면에서 보아, 반도체 칩 CPH와 반도체 칩 CPC와 반도체 칩 CPL은 X 방향으로 배열되어 있다. 즉, 평면에서 보아, X 방향으로 연장되는 가상적인 직선 상에 반도체 칩 CPH와 반도체 칩 CPC와 반도체 칩 CPL이 배치되어 있다. 이것에 의하여, 반도체 장치 PKG(밀봉부 MR)의 Y 방향의 치수를 효율적으로 억제할 수 있기 때문에 반도체 장치 PKG의 소형화를 도모할 수 있다.
또한 본 실시 형태의 반도체 장치 PKG에서는, 평면에서 보아, 리드 LD1과 리드 LD2는 반도체 칩 CPH를 사이로 하여 서로 반대측에 위치하고, 또한 리드 LD3과 리드 LD4는 반도체 칩 CPL을 사이로 하여 서로 반대측에 위치하고 있다. 이것에 의하여 리드 LD1, LD2, LD3, LD4를 효율적으로 배치할 수 있어, 반도체 장치 PKG의 소형화를 도모할 수 있다.
또한 본 실시 형태의 반도체 장치 PKG에서는, 리드 LD1은 다이 패드 DPH에 일체적으로 연결되고, 리드 LD3은 다이 패드 DPL에 일체적으로 연결되어 있다. 이것에 의하여, 리드 LD1과, 다이 패드 DPH 상에 탑재된 반도체 칩 CPH의 이면 전극 BEH를, 다이 패드 DPH를 통하여 전기적으로 접속할 수 있고, 또한 리드 LD3과, 다이 패드 DPL 상에 탑재된 반도체 칩 CPL의 이면 전극 BEL을, 다이 패드 DPL을 통하여 전기적으로 접속할 수 있다. 이 때문에, 리드 LD1과 반도체 칩 CPH의 이면 전극 BEH 사이와, 리드 LD3과 반도체 칩 CPL의 이면 전극 BEL 사이를 저저항으로 접속할 수 있어, 도통 손실을 저감시킬 수 있다. 이것에 의하여 반도체 장치의 성능을 향상시킬 수 있다.
또한 본 실시 형태의 반도체 장치 PKG는 다이 패드 DPH에 일체적으로 연결되고, 또한 밀봉부 MR의 측면 MRc3측에 배치된 리드 LD6(제5 리드)과 다이 패드 DPH에 일체적으로 연결되고, 또한 밀봉부 MR의 측면 MRc1측에 배치된 리드 LD7(제6 리드)을 더 구비하고 있다. 리드 LD6은, 평면에서 보아, 밀봉부 MR의 변 MRd3에 교차하고, 리드 LD7은, 평면에서 보아, 밀봉부 MR의 변 MRd1에 교차하고 있다.
이 경우, 리드 LD1, LD6이 다이 패드 DPH에 일체적으로 연결되고, 리드 LD1이 밀봉부 MR의 측면 MRc1측에 배치되고, 리드 LD6이 밀봉부 MR의 측면 MRc3측에 배치되어 있음으로써, 반도체 장치 PKG를 제조할 때, 다이 패드 DPH를 리드 LD1, LD6을 통하여 리드 프레임의 프레임틀에 안정되게 지지할 수 있다. 또한 리드 LD3, LD7이 다이 패드 DPL에 일체적으로 연결되며, 리드 LD3이 밀봉부 MR의 측면 MRc3측에 배치되고, 리드 LD7이 밀봉부 MR의 측면 MRc1측에 배치되어 있음으로써, 반도체 장치 PKG를 제조할 때, 다이 패드 DPL을 리드 LD3, LD7을 통하여 리드 프레임의 프레임틀에 안정되게 지지할 수 있다. 이 때문에, 리드 프레임을 사용한 반도체 장치 PKG의 제조 공정을 행하기 쉬워진다.
또한 다이 패드 DPH에 일체적으로 연결된 리드 LD1, LD6 중 리드 LD1은 반도체 칩 CPH(파워 MOSFET 1)를 통하여 흐르는 전류의 경로로서 기능하지만, 리드 LD6은 반도체 칩 CPH(파워 MOSFET 1)를 통하여 흐르는 전류의 경로로서는 기능하지 않는다. 또한 다이 패드 DPL에 일체적으로 연결된 리드 LD3, LD7 중 리드 LD3은 반도체 칩 CPL(파워 MOSFET 2)을 통하여 흐르는 전류의 경로로서 기능하지만, 리드 LD7은 반도체 칩 CPL(파워 MOSFET 2)을 통하여 흐르는 전류의 경로로서는 기능하지 않는다. 이는, 본 실시 형태의 반도체 장치 PKG에 있어서는, 리드 LD1로부터 반도체 칩 CPH의 파워 MOSFET 1을 통하여 리드 LD2에 전류가 흐르고, 또한 리드 LD3으로부터 반도체 칩 CPL의 파워 MOSFET 2를 통하여 리드 LD4에 전류가 흐르도록 되어 있기 때문이다. 이 때문에, 다이 패드 DPL에 일체적으로 연결된 리드 LD3은 배선 기판 PB1의 배선을 경유하여 리드 LD2에 전기적으로 접속할 필요가 있지만, 다이 패드 DPL에 일체적으로 연결된 리드 LD7은 배선 기판 PB1의 배선을 경유하여 리드 LD2에 전기적으로 접속할 필요는 없다. 이 때문에, 반도체 칩 CPH의 패드 PDHS1과 반도체 칩 CPL의 이면 전극 BEL을 전기적으로 접속하기 위해서는, 반도체 장치 PKG를 배선 기판 PB1 상에 실장한 상태에서 그 배선 기판 PB1의 배선을 통하여 리드 LD2와 리드 LD3을 전기적으로 접속하면 되며, 반도체 장치 PKG의 리드 LD6, LD7용의 배선을 모색할 필요는 없다. 이 때문에, 반도체 장치 PKG에 리드 LD6, LD7을 설치하더라도 배선 기판 PB1의 배선 설계에 악영향은 발생하지 않게 된다.
또한 본 실시 형태의 반도체 장치 PKG에 있어서는, 반도체 칩 CPH의 패드 PDHS1과 리드 LD2를 전기적으로 접속하는 도전성 접속 부재로서 금속판 MP1을 사용하고, 또한 반도체 칩 CPL의 패드 PDLS1과 리드 LD4를 전기적으로 접속하는 도전성 접속 부재로서 금속판 MP2를 사용하고 있다. 이것에 의하여 도통 손실을 저감시킬 수 있어, 반도체 장치의 성능을 향상시킬 수 있다.
또한 본 실시 형태의 반도체 장치 PKG는, 반도체 칩 CPH의 이면 전극 BEH에 전기적으로 접속된 리드 LD1과, 반도체 칩 CPH의 패드 PDHS1에 전기적으로 접속된 리드 LD2와, 반도체 칩 CPL의 이면 전극 BEL에 전기적으로 접속된 리드 LD3과, 반도체 칩 CPL의 패드 PDLS1에 전기적으로 접속된 리드 LD4를 각각 복수 갖고 있다. 그리고 반도체 장치 PKG에 있어서, 복수의 리드 LD1은 서로 연결되고, 또한 평면에서 보아 밀봉부 MR의 변 MRd1에 각각 교차하고, 복수의 리드 LD2는 서로 연결되고, 또한 평면에서 보아 밀봉부 MR의 변 MRd3에 각각 교차하고 있다. 또한 반도체 장치 PKG에 있어서, 복수의 리드 LD3은 서로 연결되고, 또한 평면에서 보아 밀봉부 MR의 변 MRd3에 각각 교차하고, 복수의 리드 LD4는 서로 연결되고, 또한 평면에서 보아 밀봉부 MR의 변 MRd1에 각각 교차하고 있다. 복수의 리드 LD1을 서로 연결시키고, 복수의 리드 LD2를 서로 연결시키고, 복수의 리드 LD3을 서로 연결시키고, 복수의 리드 LD4를 서로 연결시킴으로써 도통 손실을 저감시킬 수 있다. 이것에 의하여 반도체 장치의 성능을 향상시킬 수 있다.
또한 본 실시 형태의 반도체 장치 PKG는, 반도체 칩 CPC의 복수의 패드 PDC에 복수의 와이어 BW를 통하여 각각 전기적으로 접속된 복수의 리드 LD5a, LD5b를 갖고 있다. 평면에서 보아, 복수의 리드 LD5a(제7 리드)의 각각은 밀봉부 MR의 변 MRd1에 교차하고, 복수의 리드 LD5b(제8 리드)의 각각은 밀봉부 MR의 변 MRd3에 교차하고 있다. 즉, 복수의 리드 LD5a는 밀봉부 MR의 측면 MRc1측에 배치되고, 복수의 리드 LD5b는 밀봉부 MR의 측면 MRc3측에 배치되어 있다. 측면 MRc1(변 MRd1)에 있어서, 복수의 리드 LD5a는 리드 LD1과 리드 LD4 사이에 배치되고, 측면 MRc3(변 MRd3)에 있어서, 복수의 리드 LD5b는 리드 LD2와 리드 LD3 사이에 배치되어 있다. 이것에 의하여, 밀봉부 MR의 치수(특히 X 방향의 치수)를 억제하면서, 반도체 칩 CPC의 패드 PDC에 전기적으로 접속된 리드 LD5a, LD5b를 효율적으로 배치할 수 있다. 이 때문에, 리드 LD5a, LD5b의 총수의 증가와 반도체 장치 PKG의 소형화를 양립시킬 수 있다.
또한 본 실시 형태의 반도체 장치 PKG에 있어서는, 밀봉부 MR의 주면 MRa로부터 다이 패드 DPH의 이면 DPHb, 다이 패드 DPL의 이면 DPLb 및 다이 패드 DPC의 이면 DPCb가 노출되어 있다. 이것에 의하여, 밀봉부 MR의 주면 MRa에서 노출되는 다이 패드 DPH, DPC, DPL로부터 반도체 장치 PKG 밖으로 방열할 수 있음과 함께, 반도체 장치 PKG의 다이 패드 DPH, DPC, DPL을 배선 기판 PB1의 단자에 접속할 필요가 없어진다. 이 때문에, 반도체 장치 PKG를 실장하기 위한 배선 기판 PB1에 있어서, 반도체 장치 PKG의 다이 패드 DPH, DPC, DPL에 접속하기 위한 단자를 설치할 필요는 없어, 반도체 장치 PKG를 실장했을 때 평면에서 보아 밀봉부 MR에 중첩되는 영역에, 배선 기판 PB1의 배선을 필요에 따라 자유로이 배치할(배설할) 수 있게 된다. 따라서 반도체 장치 PKG를 실장하는 배선 기판 PB1의 배선 설계의 자유도를 더 높일 수 있다.
또한 본 실시 형태의 반도체 장치 PKG로서, 평면 형상이 직사각형인 SOP형 패키지 구조를 채용함으로써, 평면 형상이 대략 정사각형인 QFP(Quad Flat Package) 또는 QFN(Quad Flat Non leaded package)을 채용한 경우에 비하여, 평면 형상이 원 형상인 배선 기판 PB1에 복수(여기서는 12개)의 반도체 장치 PKG를 보다 효율적으로 배치할 수 있다. 이것에 의하여, 반도체 장치 PKG를 실장하는 배선 기판 PB1(제어 보드 PB)의 소형화를 도모할 수 있다.
다음으로, 반도체 칩 CPH, CPC, CPL 사이의 와이어 BW를 통한 접속과, 반도체 칩 CPH, CPL에 있어서의 온도 검지용 다이오드의 배치 위치에 대하여, 도 29 및 도 30을 참조하여 설명한다.
도 29 및 도 30은 반도체 장치 PKG의 평면 투시도이며, 반도체 장치 PKG 내의 반도체 칩 CPH, CPC, CPL이 투시되어 도시되어 있다. 또한 도 29 및 도 30에서는, 도면의 간략화를 위하여, 반도체 칩 CPH, CPC, CPL과 반도체 칩 CPH, CPC, CPL 사이를 접속하는 와이어 BW를 도시하고, 그 이외에 대해서는 도시를 생략하고 있다. 즉, 도 29 및 도 30에서는, 다이 패드 DPH, DPC, DPL 및 리드 LD의 도시를 생략함과 함께, 상기 도 7에 도시되는 복수의 와이어 중, 반도체 칩 CPC의 패드 PDC와 리드 LD5a, LD5b 사이를 접속하는 와이어 BW에 대해서도 도시를 생략하고 있다.
먼저, 상기 도 7과 도 29 및 도 30을 참조하여, 반도체 장치 PKG에 있어서의 반도체 칩 CPH, CPC, CPL 사이의 와이어 BW를 통한 접속에 대하여 설명한다.
평면에서 보아 반도체 칩 CPH는, 변 H1과, 변 H1과는 반대측에 위치하는 변 H3과, 변 H1, H3과 교차하는 변 H2와, 변 H1, H3과 교차하고 또한 변 H2와는 반대측에 위치하는 변 H4를 갖고 있다. 반도체 칩 CPH는, 이들 4개의 변 H1, H2, H3, H4를 갖는 직사각형의 평면 형상을 갖고 있다. 반도체 칩 CPH의 변 H1, H2, H3, H4 중, 변 H1이 반도체 칩 CPC와 대향하고 있다.
또한 평면에서 보아 반도체 칩 CPL은, 변 L1과, 변 L1과는 반대측에 위치하는 변 L3과, 변 L1, L3과 교차하는 변 L2와, 변 L1, L3과 교차하고 또한 변 L2와는 반대측에 위치하는 변 L4를 갖고 있다. 반도체 칩 CPL은, 이들 4개의 변 L1, L2, L3, L4를 갖는 직사각형의 평면 형상을 갖고 있다. 반도체 칩 CPL의 변 L1, L2, L3, L4 중, 변 L1이 반도체 칩 CPC와 대향하고 있다.
또한 평면에서 보아 반도체 칩 CPC는, 변 C1과, 변 C1과는 반대측에 위치하는 변 C3과, 변 C1, C3과 교차하는 변 C2와, 변 C1, C3과 교차하고 또한 변 C2와는 반대측에 위치하는 변 C4를 갖고 있다. 반도체 칩 CPC는, 이들 4개의 변 C1, C2, C3, C4를 갖는 직사각형의 평면 형상을 갖고 있다. 반도체 칩 CPC의 변 C1, C2, C3, C4 중, 변 C1이 반도체 칩 CPH와 대향하고, 변 C3이 반도체 칩 CPL과 대향하고 있다.
반도체 장치 PKG에 있어서, 반도체 칩 CPH의 변 H1, H3과 반도체 칩 CPC의 변 C1, C3과 반도체 칩 CPL의 변 L1, L3은 Y 방향에 대략 평행하고, 또한 반도체 칩 CPH의 변 H2, H4와 반도체 칩 CPC의 변 C2, C4와 반도체 칩 CPL의 변 L2, L4는 X 방향에 대략 평행이다. 또한 반도체 칩 CPH의 변 H2와 반도체 칩 CPC의 변 C4와 반도체 칩 CPL의 변 L4가 밀봉부 MR의 측면 MRc1측에 위치하고, 반도체 칩 CPH의 변 H4와 반도체 칩 CPC의 변 C2와 반도체 칩 CPL의 변 L2가 밀봉부 MR의 측면 MRc3측에 위치하고 있다.
상기 도 7에도 도시된 바와 같이, 반도체 칩 CPC가 갖는 복수의 패드 PDC는, 와이어 BW를 통하여 리드 LD5a 또는 리드 LD5b에 전기적으로 접속되는 패드 PDC와, 와이어 BW를 통하여 반도체 칩 CPH의 패드에 전기적으로 접속되는 패드 PDC와, 와이어 BW를 통하여 반도체 칩 CPL의 패드에 전기적으로 접속되는 패드 PDC를 포함하고 있다.
도 7, 도 29 및 도 30에도 도시된 바와 같이, 반도체 칩 CPH가 갖는 복수의 패드 중, 각각 와이어 BW를 통하여 반도체 칩 CPC의 패드 PDC에 전기적으로 접속되는 복수의 패드(여기서는 패드 PDHG, PDHS2, PDHA, PDHC)는, 반도체 칩 CPH의 주면에 있어서, 반도체 칩 CPC에 대향하는 변 H1을 따라 배치되어 있다. 또한 반도체 칩 CPL이 갖는 복수의 패드 중, 각각 와이어 BW를 통하여 반도체 칩 CPC의 패드 PDC에 전기적으로 접속되는 복수의 패드(여기서는 패드 PDLG, PDLS2, PDLA, PDLC)는, 반도체 칩 CPL의 주면에 있어서, 반도체 칩 CPC에 대향하는 변 L1을 따라 배치되어 있다. 또한 반도체 칩 CPC가 갖는 복수의 패드 PDC 중, 각각 와이어 BW를 통하여 반도체 칩 CPH의 패드(여기서는 패드 PDHG, PDHS2, PDHA, PDHC)에 전기적으로 접속되는 복수의 패드 PDC는, 반도체 칩 CPC의 주면에 있어서, 반도체 칩 CPH에 대향하는 변 C1을 따라 배치되어 있다. 또한 반도체 칩 CPC가 갖는 복수의 패드 PDC 중, 각각 와이어 BW를 통하여 반도체 칩 CPL의 패드(여기서는 패드 PDLG, PDLS2, PDLA, PDLC)에 전기적으로 접속되는 복수의 패드 PDC는, 반도체 칩 CPC의 주면에 있어서, 반도체 칩 CPL에 대향하는 변 C3을 따라 배치되어 있다.
이것에 의하여, 반도체 칩 CPH의 복수의 패드와 반도체 칩 CPC의 복수의 패드 PDC 사이와, 반도체 칩 CPL의 복수의 패드와 반도체 칩 CPC의 복수의 패드 PDC 사이를, 각각 와이어 BW로 접속하기 쉬워지고, 또한 그 와이어 BW의 길이를 짧게 할 수 있다. 이 때문에, 반도체 장치 PKG의 제조 공정에 있어서의 와이어 본딩 공정을 행하기 쉬워진다. 또한 와이어 BW를 짧게 할 수 있는 점에서 기생 인덕턴스를 저감시킬 수 있다. 이것에 의하여 반도체 장치의 성능을 향상시킬 수 있다.
다음으로, 도 29 및 도 30을 참조하여, 반도체 칩 CPH, CPL 내에 있어서의 온도 검지용 다이오드 DA1, DA2의 배치 위치에 대하여 설명한다.
도 29 및 도 30에 도시된 바와 같이, 반도체 칩 CPH는 온도 검지용의 다이오드 DA1을 포함하고, 반도체 칩 CPL은 온도 검지용의 다이오드 DA2를 포함하고 있다. 다이오드 DA1, DA2는 각각 PN 접합 다이오드를 포함한다. 단, 도 29의 경우와 도 30의 경우는, 반도체 칩 CPH, CPL에 있어서의 다이오드 DA1, DA2의 배치 위치가 상이하다.
즉, 도 29의 경우에는, 반도체 칩 CPH에 있어서는, 평면에서 보아 다이오드 DA1은 변 H2를 따르도록 배치되고, 또한 반도체 칩 CPL에 있어서는, 평면에서 보아 다이오드 DA2는 변 L2를 따르도록 배치되어 있다. 또한 반도체 칩 CPH의 변 H2는, 반도체 칩 CPH에 있어서, 반도체 칩 CPC에 대향하는 변 H1에 교차하는 변이고, 또한 반도체 칩 CPL의 변 L2는, 반도체 칩 CPL에 있어서, 반도체 칩 CPC에 대향하는 변 L1에 교차하는 변이다.
한편, 도 30의 경우에는, 반도체 칩 CPH에 있어서는, 평면에서 보아 다이오드 DA1은 반도체 칩 CPC에 대향하는 변 H1을 따르도록 배치되고, 또한 반도체 칩 CPL에 있어서는, 평면에서 보아 다이오드 DA2는 반도체 칩 CPC에 대향하는 변 L1을 따르도록 배치되어 있다.
다이오드 DA1, DA2의 배치 위치에 대하여 도 29의 경우의 유리한 점은, 다이오드 DA1, DA2의 온도 검지의 정밀도를 향상시킬 수 있다는 점이다. 이에 대하여 이하에 설명한다.
반도체 칩 CPH의 다이오드 DA1은 반도체 칩 CPH의 온도를 검지하기 위하여 설치된 것이다. 다이오드 DA1의 온도 검지의 정밀도를 향상시키기 위해서는, 반도체 칩 CPH의 다이오드 DA1이 반도체 칩 CPL의 발열의 영향을 받지 않도록 하는 것이 유효하며, 그러기 위해서는 반도체 칩 CPH에 있어서의 다이오드 DA1의 배치 위치를 반도체 칩 CPL로부터 떨어뜨리는 것이 유효하다. 또한 반도체 칩 CPL의 다이오드 DA2는 반도체 칩 CPL의 온도를 검지하기 위하여 설치된 것이다. 다이오드 DA2의 온도 검지의 정밀도를 향상시키기 위해서는, 반도체 칩 CPL의 다이오드 DA2가 반도체 칩 CPH의 발열의 영향을 받지 않도록 하는 것이 유효하며, 그러기 위해서는 반도체 칩 CPL에 있어서의 다이오드 DA2의 배치 위치를 반도체 칩 CPH로부터 떨어뜨리는 것이 유효하다.
도 29의 경우에는, 반도체 장치 PKG에 있어서, 반도체 칩 CPH의 다이오드 DA1과 반도체 칩 CPL의 다이오드 DA2 사이의 거리(간격)를 크게 할 수 있다. 다른 관점을 취하면, 도 29의 경우에는, 반도체 장치 PKG에 있어서, 반도체 칩 CPH의 다이오드 DA1로부터 반도체 칩 CPL까지의 거리(간격)를 크게 할 수 있고, 또한 반도체 칩 CPL의 다이오드 DA2로부터 반도체 칩 CPH까지의 거리(간격)를 크게 할 수 있다. 이 때문에, 반도체 칩 CPH의 다이오드 DA1이 반도체 칩 CPL의 발열의 영향을 받기 어려워지고, 또한 반도체 칩 CPL의 다이오드 DA2가 반도체 칩 CPH의 발열의 영향을 받기 어려워지므로, 다이오드 DA1, DA2의 온도 검지의 정밀도를 향상시킬 수 있다. 이것에 의하여 반도체 장치의 성능을 향상시킬 수 있다.
다이오드 DA1, DA2의 배치 위치에 대하여 도 30의 경우의 유리한 점은, 반도체 칩 CPH, CPL의 각각에 있어서, 파워 MOSFET용의 트랜지스터 소자를 형성한 영역의 면적을 크게 할 수 있으며, 그것에 의하여, 반도체 칩 CPH, CPL의 각각에 형성된 파워 MOSFET의 온 저항을 저감시킬 수 있다는 점이다. 이에 대하여 이하에 설명한다.
도 29 및 도 30에 있어서, 반도체 칩 CPH에 있어서의 2점 쇄선으로 둘러싸인 영역이 트랜지스터 형성 영역 RG1이고, 반도체 칩 CPL에 있어서의 2점 쇄선으로 둘러싸인 영역이 트랜지스터 형성 영역 RG2이다. 여기서, 트랜지스터 형성 영역 RG1은, 반도체 칩 CPH에 있어서, 파워 MOSFET 1용의 복수의 단위 트랜지스터 셀(여기서는 트렌치 게이트형 MISFET)이 형성된 영역(평면 영역)에 대응하고 있다. 또한 트랜지스터 형성 영역 RG2는, 반도체 칩 CPL에 있어서, 파워 MOSFET 2용의 복수의 단위 트랜지스터 셀(여기서는 트렌치 게이트형 MISFET)이 형성된 영역(평면 영역)에 대응하고 있다.
도 29의 경우와 도 30의 경우를 비교하면, 반도체 칩 CPH에 있어서, 변 H2를 따라 다이오드 DA1을 배치한 도 29의 경우보다도, 변 H1을 따라 다이오드 DA1을 배치한 도 30의 경우 쪽이, 트랜지스터 형성 영역 RG1의 Y 방향의 치수를 크게 할 수 있다. 이는, 반도체 칩 CPH에 있어서, 다이오드 DA1이 형성되어 있는 영역에는, 파워 MOSFET 1용의 트랜지스터 소자(트렌치 게이트형 MISFET)는 형성할 수 없기 때문이다. 이 때문에, 반도체 칩 CPH에 있어서, 변 H2를 따라 다이오드 DA1을 배치해 버리면, 트랜지스터 형성 영역 RG1의 Y 방향의 치수의 축소를 초래해 버린다. 이는 반도체 칩 CPL에 있어서도 마찬가지이며, 도 29의 경우와 도 30의 경우를 비교하면, 반도체 칩 CPL에 있어서, 변 L2를 따라 다이오드 DA2를 배치한 도 29의 경우보다도, 변 L1을 따라 다이오드 DA2를 배치한 도 30의 경우 쪽이, 트랜지스터 형성 영역 RG2의 Y 방향의 치수를 크게 할 수 있다.
또한 도 29의 경우와 도 30의 경우를 비교하면, 반도체 칩 CPH에 있어서의 트랜지스터 형성 영역 RG1의 X 방향의 치수는 그다지 변화되지 않는다. 이는, 반도체 칩 CPH에 있어서, 변 H1을 따라 와이어 본딩용의 패드(여기서는 패드 PDHG, PDHS2, PDHA, PDHC)가 배치되어 있는데, 그들 패드(PDHG, PDHS2, PDHA, PDHC) 바로 아래에는, 파워 MOSFET 1용의 트랜지스터 소자(트렌치 게이트형 MISFET)는 형성할 수 없기 때문이다. 이 때문에, 반도체 칩 CPH에 있어서, 와이어 본딩용의 패드(PDHG, PDHS2, PDHA, PDHC)가 배치되어 있는 변 H1에 다이오드 DA1을 배치했다고 하더라도, 트랜지스터 형성 영역 RG1의 X 방향의 치수의 축소는 그다지 초래하지 않게 된다. 이는 반도체 칩 CPL에 있어서도 마찬가지이며, 도 29의 경우와 도 30의 경우를 비교하면, 반도체 칩 CPL에 있어서의 트랜지스터 형성 영역 RG2의 X 방향의 치수는 그다지 변화되지 않는다.
따라서 도 29의 경우와 도 30의 경우를 비교하면, 도 30의 경우 쪽이, 반도체 칩 CPH에 있어서의 트랜지스터 형성 영역 RG1의 면적을 크게 할 수 있고, 또한 반도체 칩 CPL에 있어서의 트랜지스터 형성 영역 RG2의 면적을 크게 할 수 있다. 이것에 의하여, 도 29의 경우보다도 도 30의 경우 쪽이, 반도체 칩 CPH, CPL에 있어서의 트랜지스터 형성 영역 RG1, RG2의 면적을 크게 할 수 있으며, 그것에 의하여, 반도체 칩 CPH, CPL에 형성된 파워 MOSFET 1, 2의 온 저항을 저감시킬 수 있다. 이것에 의하여 반도체 장치의 성능을 향상시킬 수 있다.
또한 본 실시 형태의 반도체 장치 PKG는, 하이 사이드 스위치용의 파워 MOSFET 1이 형성된 반도체 칩 CPH와, 로우 사이드 스위치용의 파워 MOSFET 2가 형성된 반도체 칩 CPL을 갖고 있는데, 반도체 칩 CPH의 구조와 반도체 칩 CPL의 구조는 서로 동일하면 보다 바람직하다. 즉, 동일한 종류(동일한 구조)의 반도체 칩을 반도체 칩 CPH와 반도체 칩 CPL로 사용하는 것이 보다 바람직하다. 이것에 의하여, 반도체 칩 CPH와 반도체 칩 CPL을 동일한 제조 공정에서 제조할 수 있어 반도체 장치 PKG의 제조 비용을 억제할 수 있다.
반도체 칩 CPH의 구조와 반도체 칩 CPL의 구조가 서로 동일한 경우, 평면에서 보아 반도체 칩 CPL의 방향은, 반도체 칩 CPH를 180° 회전시킨 방향에 대응하고 있다(도 29 및 도 30 참조). 이것에 의하여, 반도체 칩 CPH의 패드와 반도체 칩 CPC의 패드 PDC를 와이어 BW로 접속하기 쉬워지고, 또한 반도체 칩 CPL의 패드와 반도체 칩 CPC의 패드 PDC를 와이어 BW로 접속하기 쉬워진다.
이상, 본 발명자에 의하여 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
CPC, CPH, CPL: 반도체 칩
LD2, LD3: 리드
MR: 밀봉부
PDHS1: 패드
PKG: 반도체 장치

Claims (19)

  1. 하이 사이드 스위치용의 제1 전계 효과 트랜지스터를 포함하고, 제1 주면 및 상기 제1 주면의 반대측의 제1 이면을 갖는 제1 반도체 칩과,
    여기서, 상기 제1 반도체 칩은, 상기 제1 주면을 가진 제1 보호막과, 상기 제1 보호막으로부터 노출되고, 또한 상기 제1 전계 효과 트랜지스터의 제1 소스와 전기적으로 접속되는 제1 소스 전극과, 상기 제1 이면 상에 형성되고, 또한 상기 제1 전계 효과 트랜지스터의 제1 드레인과 전기적으로 접속되는 제1 드레인 전극을 더 갖고,
    로우 사이드 스위치용의 제2 전계 효과 트랜지스터를 포함하고, 제2 주면 및 상기 제2 주면의 반대측의 제2 이면을 갖는 제2 반도체 칩과,
    여기서, 상기 제2 반도체 칩은, 상기 제2 주면을 가진 제2 보호막과, 상기 제2 보호막으로부터 노출되고, 또한 상기 제2 전계 효과 트랜지스터의 제2 소스와 전기적으로 접속되는 제2 소스 전극과, 상기 제2 이면 상에 형성되고, 또한 상기 제2 전계 효과 트랜지스터의 제2 드레인과 전기적으로 접속되는 제2 드레인 전극을 더 갖고,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩의 각각을 제어하는 회로를 포함하고, 제3 주면과, 상기 제3 주면의 반대측의 제3 이면을 갖는 제3 반도체 칩과,
    상기 제1 반도체 칩이 탑재되고, 또한 상기 제1 반도체 칩의 상기 제1 이면과 대향하는 제4 주면과, 상기 제4 주면의 반대측의 제4 이면을 갖는 제1 칩 탑재부와,
    상기 제2 반도체 칩이 탑재되고, 또한 상기 제2 반도체 칩의 상기 제2 이면과 대향하는 제5 주면과, 상기 제5 주면의 반대측의 제5 이면을 갖는 제2 칩 탑재부와,
    상기 제3 반도체 칩이 탑재되고, 또한 상기 제3 반도체 칩의 상기 제3 이면과 대향하는 제6 주면과, 상기 제6 주면의 반대측의 제6 이면을 갖는 제3 칩 탑재부와,
    상기 제1 반도체 칩의 상기 제1 드레인 전극에 전기적으로 접속된 제1 리드와,
    상기 제1 반도체 칩의 상기 제1 소스 전극에 제1 도전성 접속 부재를 통하여 전기적으로 접속된 제2 리드와,
    상기 제2 반도체 칩의 상기 제2 드레인 전극에 전기적으로 접속된 제3 리드와,
    상기 제2 반도체 칩의 상기 제2 소스 전극에 제2 도전성 접속 부재를 통하여 전기적으로 접속된 제4 리드와,
    상기 제1 반도체 칩과, 상기 제2 반도체 칩과, 상기 제3 반도체 칩과, 상기 제1 도전성 접속 부재와, 상기 제2 도전성 접속 부재와, 상기 제1 칩 탑재부의 적어도 일부와, 상기 제2 칩 탑재부의 적어도 일부와, 상기 제3 칩 탑재부의 적어도 일부와, 상기 제1 리드의 일부와, 상기 제2 리드의 일부와, 상기 제3 리드의 일부와, 상기 제4 리드의 일부를 밀봉하는 밀봉체
    를 구비하는 반도체 장치로서,
    평면에서 보아 상기 밀봉체는, 제1 방향을 따라 연장되는 제1 변과, 상기 제1 방향을 따라 연장되고, 또한 상기 제1 변과는 반대측에 위치하는 제2 변을 갖고,
    상기 제1 리드와 상기 제4 리드는 상기 밀봉체의 상기 제1 변과 교차하고,
    상기 제2 리드와 상기 제3 리드는 상기 밀봉체의 상기 제2 변과 교차하고,
    상기 제1 리드로부터 상기 제1 반도체 칩의 상기 제1 전계 효과 트랜지스터를 통하여 상기 제2 리드에 전류가 흐르고,
    상기 제3 리드로부터 상기 제2 반도체 칩의 상기 제2 전계 효과 트랜지스터를 통하여 상기 제4 리드에 전류가 흐르고,
    평면에서 보아, 상기 제1 변과 상기 제2 변 사이이고, 또한 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에, 상기 제3 반도체 칩이 배치되어 있는, 반도체 장치.
  2. 제1항에 있어서,
    평면에서 보아, 상기 제1 반도체 칩과 상기 제3 반도체 칩과 상기 제2 반도체 칩은 상기 제1 방향을 따라 배열되어 있는, 반도체 장치.
  3. 제2항에 있어서,
    평면에서 보아, 상기 제1 리드와 상기 제2 리드는 상기 제1 반도체 칩을 사이로 하여 서로 반대측에 위치하고,
    평면에서 보아, 상기 제3 리드와 상기 제4 리드는 상기 제2 반도체 칩을 사이로 하여 서로 반대측에 위치하는, 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 리드는 상기 제1 칩 탑재부에 일체적으로 연결되고,
    상기 제3 리드는 상기 제2 칩 탑재부에 일체적으로 연결되어 있는, 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 칩 탑재부에 일체적으로 연결되고, 또한 상기 밀봉체의 상기 제2 변에 교차하는 제5 리드와,
    상기 제2 칩 탑재부에 일체적으로 연결되고, 또한 상기 밀봉체의 상기 제1 변에 교차하는 제6 리드
    를 더 구비하는, 반도체 장치.
  6. 제1항에 있어서,
    상기 밀봉체는, 제7 주면과, 상기 제7 주면의 반대측의 제7 이면을 갖고,
    상기 제7 주면으로부터 상기 제1 칩 탑재부의 상기 제1 이면, 상기 제2 칩 탑재부의 상기 제2 이면 및 상기 제3 칩 탑재부의 상기 제3 이면이 노출되어 있는, 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 도전성 접속 부재 및 상기 제2 도전성 접속 부재는 각각 금속판을 포함하는, 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 반도체 칩의 제1 드레인 전극은 도전성의 제1 접착층을 통하여 상기 제1 칩 탑재부와 전기적으로 접속되고,
    상기 제2 반도체 칩의 제2 드레인 전극은 도전성의 제2 접착층을 통하여 상기 제2 칩 탑재부와 전기적으로 접속되어 있는, 반도체 장치.
  9. 제1항에 있어서,
    상기 제3 반도체 칩은, 상기 제3 주면을 갖는 제3 보호막과, 상기 제3 보호막으로부터 노출되는 복수의 제1 패드 전극 및 복수의 제2 패드 전극을 갖고 있고,
    상기 제3 반도체 칩의 상기 복수의 제1 패드 전극에 복수의 제1 와이어를 통하여 각각 전기적으로 접속된 복수의 제7 리드와,
    상기 제3 반도체 칩의 상기 복수의 제2 패드 전극에 복수의 제2 와이어를 통하여 각각 전기적으로 접속된 복수의 제8 리드
    를 더 구비하고,
    평면에서 보아, 상기 복수의 제7 리드의 각각은 상기 밀봉체의 상기 제1 변에 교차하고, 상기 복수의 제8 리드의 각각은 상기 밀봉체의 상기 제2 변에 교차하고,
    상기 제1 변에 있어서, 상기 복수의 제7 리드는 상기 제1 리드와 상기 제4 리드 사이에 배치되고,
    상기 제2 변에 있어서, 상기 복수의 제8 리드는 상기 제2 리드와 상기 제3 리드 사이에 배치되어 있는, 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 반도체 칩은, 상기 제1 보호막으로부터 노출되는 복수의 제3 패드 전극을 더 갖고,
    상기 제2 반도체 칩은, 상기 제2 보호막으로부터 노출되는 복수의 제4 패드 전극을 더 갖고,
    상기 제3 반도체 칩은, 상기 제3 보호막으로부터 노출되는 복수의 제5 패드 전극 및 복수의 제6 패드 전극을 더 갖고 있고,
    상기 제1 반도체 칩의 상기 복수의 제3 패드 전극과 상기 제3 반도체 칩의 상기 복수의 제5 패드 전극은 복수의 제3 와이어를 통하여 전기적으로 접속되고,
    상기 제2 반도체 칩의 상기 복수의 제4 패드 전극과 상기 제3 반도체 칩의 상기 복수의 제6 패드 전극은 복수의 제4 와이어를 통하여 전기적으로 접속되어 있는, 반도체 장치.
  11. 제10항에 있어서,
    평면에서 보아, 상기 제1 반도체 칩은, 상기 제3 반도체 칩에 대향하는 제3 변을 갖고,
    평면에서 보아, 상기 제2 반도체 칩은, 상기 제3 반도체 칩에 대향하는 제4 변을 갖고,
    평면에서 보아, 상기 제3 반도체 칩은, 상기 제1 반도체 칩에 대향하는 제5 변과, 상기 제2 반도체 칩에 대향하는 제6 변을 갖고,
    상기 제1 반도체 칩의 상기 제1 주면에 있어서, 상기 복수의 제3 패드 전극은 상기 제3 변을 따라 배치되고,
    상기 제2 반도체 칩의 상기 제2 주면에 있어서, 상기 복수의 제4 패드 전극은 상기 제4 변을 따라 배치되고,
    상기 제3 반도체 칩의 상기 제3 주면에 있어서, 상기 복수의 제5 패드 전극은 상기 제5 변을 따라 배치되고, 또한 상기 복수의 제6 패드 전극은 상기 제6 변을 따라 배치되어 있는, 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 반도체 칩은 온도 검지용의 제1 다이오드를 더 포함하고,
    상기 제2 반도체 칩은 온도 검지용의 제2 다이오드를 더 포함하고,
    상기 제1 반도체 칩에 있어서, 상기 제1 다이오드는 상기 제3 변을 따르도록 배치되고,
    상기 제2 반도체 칩에 있어서, 상기 제2 다이오드는 상기 제4 변을 따르도록 배치되어 있는, 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 반도체 칩의 구조와 상기 제2 반도체 칩의 구조는 서로 동일한, 반도체 장치.
  14. 제11항에 있어서,
    상기 제1 반도체 칩은 온도 검지용의 제1 다이오드를 더 포함하고,
    상기 제2 반도체 칩은 온도 검지용의 제2 다이오드를 더 포함하고,
    상기 제1 반도체 칩에 있어서, 상기 제1 다이오드는 상기 제3 변에 교차하는 제7 변을 따르도록 배치되고,
    상기 제2 반도체 칩에 있어서, 상기 제2 다이오드는 상기 제4 변에 교차하는 제8 변을 따르도록 배치되어 있는, 반도체 장치.
  15. 제14항에 있어서,
    상기 제1 반도체 칩의 구조와 상기 제2 반도체 칩의 구조는 서로 동일한, 반도체 장치.
  16. 제1항에 있어서,
    상기 제1 리드와 상기 제2 리드와 상기 제3 리드와 상기 제4 리드를 각각 복수 갖고,
    복수의 상기 제1 리드는 서로 연결되고, 또한 평면에서 보아 상기 밀봉체의 상기 제1 변에 각각 교차하고,
    복수의 상기 제2 리드는 서로 연결되고, 또한 평면에서 보아 상기 밀봉체의 상기 제2 변에 각각 교차하고,
    복수의 상기 제3 리드는 서로 연결되고, 또한 평면에서 보아 상기 밀봉체의 상기 제2 변에 각각 교차하고,
    복수의 상기 제4 리드는 서로 연결되고, 또한 평면에서 보아 상기 밀봉체의 상기 제1 변에 각각 교차하고 있는, 반도체 장치.
  17. 제1항에 있어서,
    상기 제1 리드는 전원 전위가 공급되는 리드이고,
    상기 제4 리드는 상기 전원 전위보다도 낮은 기준 전위가 공급되는 리드인, 반도체 장치.
  18. 제17항에 있어서,
    상기 반도체 장치 내에서 상기 제2 리드와 상기 제3 리드는 도체를 통하여 연결되어 있지는 않고,
    상기 반도체 장치의 외부에 있어서 상기 제2 리드와 상기 제3 리드가 전기적으로 접속되는, 반도체 장치.
  19. 제1항에 있어서,
    상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 제3 반도체 칩은 인버터 회로를 형성하기 위하여 사용되는, 반도체 장치.
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