DE112014006142B4 - Leistungshalbleiteranordnung - Google Patents

Leistungshalbleiteranordnung Download PDF

Info

Publication number
DE112014006142B4
DE112014006142B4 DE112014006142.5T DE112014006142T DE112014006142B4 DE 112014006142 B4 DE112014006142 B4 DE 112014006142B4 DE 112014006142 T DE112014006142 T DE 112014006142T DE 112014006142 B4 DE112014006142 B4 DE 112014006142B4
Authority
DE
Germany
Prior art keywords
power semiconductor
outline
carrier strip
region
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112014006142.5T
Other languages
English (en)
Other versions
DE112014006142T5 (de
Inventor
Keitaro ICHIKAWA
Taketoshi Shikano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE112014006142T5 publication Critical patent/DE112014006142T5/de
Application granted granted Critical
Publication of DE112014006142B4 publication Critical patent/DE112014006142B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/115—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Leistungshalbleiteranordnung, aufweisend:
• einen Trägerstreifen (1a);
• eine Vielzahl von Leistungshalbleiterelementen (2), die an einer ersten Hauptoberfläche des Trägerstreifens (1a) angeordnet sind; und
• eine Vielzahl von Isolationselementen (6), die an einer zweiten Hauptoberfläche, die gegenüberliegend zu der ersten Hauptoberfläche angeordnet ist, des Trägerstreifens (1a) angeordnet sind,
• während sie eins-zu-eins einer Vielzahl der Leistungshalbleiterelemente (2) zugeordnet sind, die an dem Trägerstreifen (1a) angeordnet sind, wobei eine Isolationsregion-Außenlinie für jedes zugeordnete Leistungshalbleiterelement (2) in Draufsicht perfekt angepasst ist an eine erweiterte Außenlinie, wobei die Isolationsregion-Außenlinie eine Außenlinie einer Region ist, in der das entsprechende Isolationselement (6) an der zweiten Hauptoberfläche angeordnet ist, wobei die erweiterte Außenlinie erhalten wird durch perfektes nach außen Versetzen einer Außenlinie einer Region, in der das entsprechende Leistungshalbleiterelement (2) an der ersten Hauptoberfläche angeordnet ist, um ein Ausmaß, das einer Dicke des Trägerstreifens (1a) entspricht,
• sodass jede Isolationsregion-Außenlinie abgerundete Ecken aufweist.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine Leistungshalbleiteranordnung und insbesondere eine Leistungshalbleiteranordnung, die ein Leistungshalbleiterelement, wie beispielsweise einen Leistungs-Chip, umfasst.
  • Technologischer Hintergrund
  • Transfergepresste Leistungsmodule, aufweisend: eine Leiterplatte (Metallplatte), die auf ein isolierendes Substrat laminiert und mit diesem verbunden ist; ein Leistungshalbleiterelement, das mit der Leiterplatte verbunden ist; Drähte, die einen Stromdurchgang mit dem Leistungshalbleiterelement haben; ein gespritztes Gießharz, das diese umfasst; und ein isolierendes Substrat (Isolationsschicht), das eine bessere Wärmeableitungseigenschaft als das gespritzte Gießharz hat, sind als Leistungshalbleiteranordnungen vorgeschlagen worden (z.B. Patentdokument 1).
  • Stand der Technik Dokument
  • WO 2014 / 006 724 A1 offenbart eine Halbleitervorrichtung mit einem Schaltkreismuster, welches auf die Oberseite eines Keramiksubstrats geklebt ist. Auf der Unterseite des Keramiksubstrats ist ein Kühlkörper aufgeklebt. Auf dem Schaltungsmuster sind ein IGBT und ein FWD montiert. Ein Beschichtungsfilm bedeckt den Verbindungsabschnitt des Keramiksubstrats und des Schaltkreismusters sowie den Verbindungsabschnitt des Keramiksubstrats und des Kühlkörpers. Ein Formharz kapselt das Keramiksubstrat, das Schaltkreismuster, den IGBT, den FWD, den Kühlkörper, den Beschichtungsfilm und dergleichen. Das Keramiksubstrat weist eine höhere Wärmeleitfähigkeit auf als der Beschichtungsfilm. Der Beschichtungsfilm hat eine Härte, die geringer ist als die des Formharzes und entspannt die vom Formharz auf das Keramiksubstrat einwirkende Spannung. Das Schaltungsmuster und der Kühlkörper weisen eine Nut auf, die nicht mit der Beschichtungsfolie bedeckt ist und mit dem Formharz in Kontakt steht.
  • Patentdokument
  • Patentdokument
  • Patentdocument 1: JP 2009 - 206 406 A
  • Weiterer Stand der Technik: US 2013 / 0 069 213 A1 , JP 2001- 24 093 A und DE 199 15 065 A1 .
  • Zusammenfassung der Erfindung
  • Mit der Erfindung zu lösende Probleme
  • Bei herkömmlichen Leistungshalbleiteranordnungen hat ein isolierendes Substrat einen größeren Bereich als eine Leiterplatte, an der ein Leistungshalbleiterelement angeordnet ist. Wie oben beschrieben, kann bei einer Konfiguration, bei der ein isolierendes Substrat, das eine bessere Wärmeableitungseigenschaft als ein gespritztes Gießharz aufweist, einen großen Bereich hat, die Wärmeableitungsleistung der gesamten Leistungshalbleiteranordnung (gesamte Einheit) verbessert werden.
  • Jedoch sind die Kosten von isolierten Substraten höher als die von gespritzten Gießharzen. Aus diesem Grund wachsen, wenn der Bereich eines isolierenden Substrats größer wird, die Kosten der gesamten Leistungshalbleiteranordnung (gesamte Einheit) nachteilig an.
  • Daher wurde die vorliegende Erfindung im Hinblick auf die obigen Probleme gemacht und eine Aufgabe davon ist, eine Technik bereitzustellen, bei der eine Kostenreduzierung bei einer Leistungshalbleiteranordnung erreicht werden kann, während die Wärmeableitungsleistung so weit wie möglich aufrechterhalten wird.
  • Mittel zum Lösen der Probleme
  • Die Lösung dieser Aufgabe erfolgt durch die Merkmale des unabhängigen Anspruchs. Die Unteransprüche haben vorteilhafte Ausgestaltungen der Erfindung zum Inhalt.
  • Eine Leistungshalbleiteranordnung gemäß einem Teilaspekt der vorliegenden Erfindung umfasst: einen leadframe bzw. Trägerstreifen; ein Leistungshalbleiterelement, das an einer ersten Hauptoberfläche des Trägerstreifens angeordnet ist; und ein Isolationselement, das an einer zweiten Hauptoberfläche des Trägerstreifens, die der ersten Hauptoberfläche gegenüberliegt, angeordnet ist. Wenigstens eine Teillinie einer Isolationsregion-Außenlinie ist in Draufsicht angepasst an wenigstens eine Teillinie einer erweiterten Außenlinie, wobei die Isolationsregion-Außenlinie der eine Außenlinie einer Region an der zweiten Hauptoberfläche ist, in der das Isolationselement angeordnet ist, wobei die erweiterte Außenlinie erhalten wird durch ein Versetzen einer Außenlinie einer Region, in der das Leistungshalbleiterelement an der ersten Hauptoberfläche angeordnet ist, nach außen um ein Ausmaß, das einer Dicke des Trägerstreifens entspricht.
  • Effekte der Erfindung
  • Die vorliegende Erfindung kann eine Kostenreduzierung bei einer Leistungshalbleiteranordnung erzielen, während die Wärmeableitungsleistung so weit wie möglich aufrechterhalten wird.
  • Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung gehen klarer aus der folgenden detaillierten Beschreibung und den anliegenden Zeichnungen hervor.
  • Kurze Beschreibung der Zeichnungen
    • 1 ist eine Draufsicht, die eine Konfiguration einer Leistungshalbleiteranordnung gemäß einem nicht anspruchsgemäßen ersten Ausführungsbeispiel zeigt.
    • 2 ist eine Querschnittsdarstellung, welche die Konfiguration der Leistungshalbleiteranordnung gemäß dem ersten Ausführungsbeispiel zeigt.
    • 3 ist eine Querschnittsdarstellung, welche die Konfiguration der Leistungshalbleiteranordnung gemäß dem ersten Ausführungsbeispiel zeigt.
    • 4 ist eine Draufsicht, die das Verhältnis zwischen den Leistungshalbleiterelementen und der Isolationsschicht gemäß dem ersten Ausführungsbeispiel zeigt.
    • 5 ist eine Draufsicht, die eine Konfiguration einer Leistungshalbleiteranordnung gemäß einem Teilaspekt eines anspruchsgemäßen zweiten Ausführungsbeispiels zeigt.
    • 6 ist eine Querschnittsdarstellung, welche die Konfiguration der Leistungshalbleiteranordnung gemäß dem Teilaspekt des zweiten Ausführungsbeispiels zeigt.
    • 7 ist eine Draufsicht, die eine anspruchsgemäße Konfiguration einer Leistungshalbleiteranordnung gemäß dem zweiten Ausführungsbeispiel zeigt.
    • 8 ist eine Querschnittsdarstellung, die eine Konfiguration einer Leistungshalbleiteranordnung gemäß einem Teilaspekt eines anspruchsgemäßen dritten Ausführungsbeispiel zeigt.
    • 9 ist eine Draufsicht, die eine Konfiguration einer Leistungshalbleiteranordnung gemäß einem Teilaspekt eines anspruchsgemäßen vierten Ausführungsbeispiels zeigt.
    • 10 ist eine Querschnittsdarstellung, welche die Konfiguration der Leistungshalbleiteranordnung gemäß dem vierten Ausführungsbeispiel zeigt.
    • 11 ist eine Draufsicht, die eine Konfiguration einer Leistungshalbleiteranordnung gemäß einem nicht anspruchsgemäßen fünften Ausführungsbeispiel zeigt.
    • 12 ist eine Draufsicht, die eine Konfiguration einer Leistungshalbleiteranordnung gemäß dem fünften Ausführungsbeispiel zeigt.
    • 13 ist eine Draufsicht, die eine Konfiguration einer Leistungshalbleiteranordnung gemäß einem nicht anspruchsgemäßen sechsten Ausführungsbeispiel zeigt.
    • 14 ist eine Draufsicht, die eine Konfiguration einer Leistungshalbleiteranordnung gemäß dem sechsten Ausführungsbeispiel zeigt.
  • Beschreibung von Ausführungsbeispielen
  • <Nicht anspruchsgemäßes erstes Ausführungsbeispiel>
  • 1 ist eine Draufsicht einer Konfiguration einer Leistungshalbleiteranordnung gemäß einem nicht anspruchsgemäßen ersten Ausführungsbeispiel zum Verständnis der Erfindung; 2 ist eine Querschnittsdarstellung, welche die Konfiguration entlang der XZ-Ebene zeigt. Diese Leistungshalbleiteranordnung umfasst: leadframe bzw. Trägerstreifen 1a, 1b, 1c und 1d jeweils aus Metall (z.B. Kupfer) hergestellt; Halbleiterelemente 2 für Leistung (nachfolgend als „Leistungshalbleiterelemente“ bezeichnet), wie beispielsweise Leistungs-Chips; ein Halbleiterelement 3 zur Steuerung und/oder Regelung (nachfolgend als „Steuerhalbleiterelement“ bezeichnet), wie beispielsweise ein IC(Integrated Circuit)-Chip; erste Drähte 4; zweite Drähte 5; eine Isolationsschicht 6, die ein Isolationselement ist; eine leitende Platte 7; und ein gespritztes Gießharz 8, das diese einkapselt.
  • Eine detaillierte Beschreibung von Bestandteilen der Leistungshalbleiteranordnung, die eine Einheit vom transfergepressten Typ verwendet, mit Bezug auf die 1 und 2 und dergleichen wird nachfolgend ausgeführt. Es sei angemerkt, dass die vorliegende Erfindung nicht darauf eingeschränkt ist und eine Leistungshalbleiteranordnung sein kann, die irgendeine Einheit vom transfergepressten Typ verwenden kann, die eine andere Struktur hat.
  • Von den Trägerstreifen 1a bis 1d sind die Trägerstreifen 1a und 1b eben ausgebildet und sowohl die oberen Oberflächen (+Z-seitige Oberflächen) als auch die unteren Oberflächen (-Z-seitigen Oberflächen) sind eben. Die Trägerstreifen 1c und 1d sind L-förmig ausgebildet. Jeder der Trägerstreifen 1a bis 1d ist beispielsweise mit einer Dicke von 0,5 mm ausgeformt.
  • Die Leistungshalbleiterelemente 2 sind angeordnet an (verbunden mit) der oberen Oberfläche (erste Hauptoberfläche) des Trägerstreifens 1a. In diesem Fall sind zwei Leistungshalbleiterelemente 2 an der oberen Oberfläche eines Die-Pads des Trägerstreifens 1a angeordnet.
  • Das Steuerhalbleiterelement 3 ist angeordnet an (verbunden mit) der oberen Oberfläche eines „Die-Pads“ des Trägerstreifens 1b. Dieses Steuerhalbleiterelement 3 steuert und/oder regelt den Betrieb der Leistungshalbleiterelemente 2 in Übereinstimmung mit Steuer- und/oder Regelsignalen, die beispielsweise von außen in die Trägerstreifen 1d eingegeben worden sind.
  • Die ersten Drähte 4 verbinden elektrisch sowohl die Leistungshalbleiterelemente 2 und verbinden ein Leistungshalbleiterelement 2 mit dem Trägerstreifen 1c. Jeder der ersten Drähte 4 ist ein dünner Metalldraht und es wird beispielsweise Aluminium als Werkstoff der ersten Drähte 4 verwendet.
  • Die zweiten Drähte 5 verbinden elektrisch ein Leistungshalbleiterelement 2 mit dem Steuerhalbleiterelement 3 und verbinden das Steuerhalbleiterelement 3 mit den Trägerstreifen 1d. Jeder der zweiten Drähte 5 ist ein Metalldraht, der dünner ist als der erste Draht 4, und es wird beispielsweise Gold als Werkstoff für den zweiten Draht 5 verwendet.
  • Die Isolationsschicht 6 ist angeordnet an (verbunden mit) der unteren Oberfläche (zweite Hauptoberfläche) des Trägerstreifens 1a, die gegenüberliegend zu der oberen Oberfläche angeordnet ist. In 1 ist die Isolationsschicht 6 angedeutet durch die Linie (imaginäre Linie) mit abwechselnden langem und zwei kurzen Strichen. Es sei angemerkt, dass die Isolationsschicht 6 auch in den nachfolgenden Zeichnungen angedeutet sein kann durch Linien mit abwechselnden langem und zwei kurzen Strichen. Die Isolationsschicht 6 hat eine relativ gute Wärmeableitungseigenschaft, und es wird beispielsweise ein Epoxidharz, das ein stark leitendes Füllmaterial oder dergleichen umfasst, als Werkstoff für die Isolationsschicht 6 verwendet. Es sei angemerkt, dass statt der Isolationsschicht 6 ein anderes Isolationselement (z.B. eine isolierende Platte oder ein isolierendes Substrat) vorgesehen sein kann.
  • Die leitende Platte 7 ist angeordnet an (verbunden mit) der unteren Oberfläche der Isolationsschicht 6, um mit der Isolationsschicht 6 integriert zu sein. Die leitende Platte 7 ist mit derselben Form wie die Isolationsschicht 6 ausgebildet; die Isolationsschicht 6 und die leitende Platte 7 haben dieselbe Breite in der X-Richtung und dieselbe Breite in der Y-Richtung. Die leitende Platte 7 wird als Wärmesenke verwendet, und es wird beispielsweise Metall, wie etwa Kupfer oder Aluminium, als Werkstoff für die leitende Platte 7 verwendet.
  • Das gespritzte Gießharz 8 umfasst die Trägerstreifen 1a bis 1d, die Leistungshalbleiterelemente 2, das Steuerhalbleiterelement 3, die ersten Drähte 4, die zweiten Drähte 5, die Isolationsschicht 6 und die leitende Platte 7, mit der Ausnahme von Teilen der Trägerstreifen 1c und 1d und der unteren Oberfläche der leitenden Platte 7. Der Grund dafür, dass das gespritzte Gießharz 8 nicht die Teile der Trägerstreifen 1c und 1d umfasst, ist, dass die Leistungshalbleiterelemente 2 und dergleichen elektrisch mit dem Äußeren verbunden werden können. Der Grund dafür, dass das gespritzte Gießharz 8 nicht die untere Oberfläche der leitenden Platte 7 umfasst, ist, dass die leitende Platte 7 mit einer nicht gezeigten externen Abstrahlrippe oder dergleichen thermisch verbunden werden kann. In Hinblick auf die Transferpresstechnik wird ein thermisch aushärtbares Element, das eine Fließfähigkeit nach einer Ausbildung des gespritzten Gießharzes 8 (nach einem Kunststoffspritzgießen) und danach eine Aushärtbarkeit hat, als Werkstoff des gespritzten Gießharzes 8 verwendet. Es sei angemerkt, dass in diesem Fall das gespritzte Gießharz 8 derart ausgebildet wird, dass keine Stufe zwischen der unteren Oberfläche der leitenden Platte 7 und der unteren Oberfläche des gespritzten Gießharzes 8 erzeugt wird.
  • Bei herkömmlichen Leistungshalbleiteranordnungen hat eine Isolationsschicht einen Bereich, der größer als ein Bereich einer leitenden Platte ist. Im Allgemeinen ist die Wärmeableitungseigenschaft der Isolationsschicht stärker als die des gespritzten Gießharzes. Daher kann durch eine Vergrößerung des Bereichs der Isolationsschicht die Wärmeableitungsleistung der gesamten Leistungshalbleiteranordnung (gesamte Einheit) verbessert werden. Jedoch sind die Kosten von Isolationsschichten höher als die von gespritzten Gießharzen. Aus diesem Grund wachsen, wenn der Bereich der Isolationsschicht größer wird, die Kosten der gesamten Leistungshalbleiteranordnung (gesamte Einheit) nachteilig an.
  • Daher wird bei der Leistungshalbleiteranordnung gemäß dem ersten Ausführungsbeispiel der Bereich der Isolationsschicht 6 entsprechend klein gemacht, so dass die Wärmeableitungsleistung soweit wie möglich aufrechterhalten bleibt, um die Isolationsschicht 6 zu verkleinern, wodurch eine Kostenreduzierung bei der Leistungshalbleiteranordnung erreicht werden kann. Um dies zu erreichen, hat der Erfinder die Wärmeübertragungsmechanismen mit Bezug auf Wärmeableitung untersucht.
  • Danach hat, wie in 3 gezeigt, der Erfinder berücksichtigt, dass die Breite des Wegs, entlang dem Wärme von jedem Leistungshalbleiterelement 2 von der oberen Oberfläche zu der unteren Oberfläche des Trägerstreifens 1a über sein Inneres übertragen wird, um einen Winkel von etwa 45 Grad in Richtung von der oberen Oberfläche zu der unteren Oberfläche aufgeweitet wird. Entsprechend dieser Erwägung wird die Wärme von den Leistungshalbleiterelementen 2 nur zu erweiterten Regionen (Regionen L+2t in 3) an der unteren Oberfläche des Trägerstreifens 1a übertragen; jede erweiterte Region wird erhalten durch eine Aufweitung nach außen der Region (die Region mit einer Breite L in 3), in der das Leistungshalbleiterelement 2 angeordnet ist, um das Ausmaß, das der Dicke t des Trägerstreifens 1a entspricht.
  • Daher ist dieses erste Ausführungsbeispiel konfiguriert, so dass eine Teillinie der Außenlinie der Region an der unteren Oberfläche des Trägerstreifens 1a, in der die Isolationsschicht 6 angeordnet ist, in Draufsicht (1 und die später beschriebene 4) an eine Teillinie einer erweiterten Außenlinie angepasst ist; die erweiterte Außenlinie wird erhalten durch nach außen Versetzen der Außenlinie der Region an der oberen Oberfläche des Trägerstreifens 1a, in der die Leistungshalbleiterelemente 2 angeordnet sind, um das Ausmaß, das der Dicke des Trägerstreifens 1a entspricht. Entsprechend kann die kostenintensive Isolationsschicht 6 verkleinert werden, während die Wärmeableitungsleistung so weit wie möglich aufrechterhalten wird, wodurch die Kosten der Leistungshalbleiteranordnung reduziert werden. Es sei angemerkt, dass die Region, in der die Isolationsschicht 6 an der unteren Oberfläche des Trägerstreifens 1a angeordnet ist, nachfolgend als „Isolationsschichtregion“ bezeichnet werden kann, und die Außenlinie der Isolationsschichtregion kann nachfolgend als „Isolationsregion-Außenlinie“ bezeichnet werden. Zudem kann die Region, in der jedes Leistungshalbleiterelement 2 angeordnet ist, an der oberen Oberfläche des Trägerstreifens 1a nachfolgend als „Halbleiterelementregion“ bezeichnet werden.
  • 4 ist eine Draufsicht, welche die Beziehung zwischen den Leistungshalbleiterelementen 2 und der Isolationsschicht 6 gemäß dem ersten Ausführungsbeispiel zeigt, nämlich die Beziehung zwischen den Halbleiterelementregionen und der Isolationsschichtregion. Tatsächlich ist der Trägerstreifen 1a zwischen den Leistungshalbleiterelementen 2 und der Isolationsschicht 6 vorhanden, jedoch zeigt 4 lediglich zur Anschauung die Leistungshalbleiterelemente 2 und die Isolationsschicht 6.
  • Eine Beschreibung wird unten gegeben mit Bezug auf eine beispielhafte Konfiguration, bei der die Halbleiterelementregion von jedem Leistungshalbleiterelement 2 sowohl in X-Richtung als auch in Y-Richtung 10 mm lang ist, der Zwischenraum zwischen den Halbleiterelementregionen der zwei Leistungshalbleiterelemente 2 3mm lang ist und die Dicke des Trägerstreifens 1a 0,5mm beträgt.
  • Es sei angemerkt, dass bei diesem ersten Ausführungsbeispiel eine einzelne Isolationsschicht 6 an der unteren Oberfläche eines einzelnen Trägerstreifens 1a angeordnet ist, während sie allen einer Vielzahl von (zwei) Leistungshalbleiterelementen 2, die an dem einzelnen Trägerstreifen 1a angeordnet sind, zugeordnet ist. Mit anderen Worten ist die Isolationsschichtregion einer einzelnen Isolationsschicht 6 angeordnet, um die Halbleiterelementregionen von zwei Leistungshalbleiterelementen 2 zu überbrücken. Als Folge davon ist die Isolationsschicht 6 in dem Zwischenraum zwischen den zwei Leistungshalbleiterelementen 2 angeordnet.
  • Wie in 4 gezeigt, ist die -Y-seitige Linie der Isolationsregion-Außenlinie angepasst an die -Y-seitige Linie einer erweiterten Außenlinie; die erweiterte Außenlinie wird erhalten durch nach außen Versetzen der Außenlinien der beiden Leistungselementregionen um das Ausmaß, das der Dicke (0,5 mm) des Trägerstreifens 1a entspricht. Entsprechend ist die +Y-seitige Linie der Isolationsregion-Außenlinie angepasst an die +Y-seitige Linie einer erweiterten Außenlinie; die erweiterte Außenlinie wird erhalten durch nach außen Versetzen der Außenlinien der zwei Halbleiterelementregionen um das Ausmaß, das der Dicke (0,5 mm) des Trägerstreifens 1a entspricht.
  • Die -X-seitige Linie der Isolationsregion-Außenlinie ist angepasst an die -X-seitige Linie der erweiterten Außenlinie; die erweiterte Außenlinie wird erhalten durch nach außen Versetzen der Außenlinie der Halbleiterelementregion auf der -X-Seite um das Ausmaß, das der Dicke (0,5 mm) des Trägerstreifens 1a entspricht. Entsprechend ist die +X-seitige Linie der Isolationsregion-Außenlinie angepasst an die +X-seitige Linie der erweiterten Außenlinie; die erweiterte Außenlinie wird erhalten durch nach außen Versetzen der Außenlinie der Halbleiterelementregion auf der +X-Seite um das Ausmaß erreicht, das der Dicke (0,5 mm) des Trägerstreifens 1a entspricht.
  • Wie oben beschrieben wird bei diesem ersten Ausführungsbeispiel die erweiterte Außenlinie erhalten durch nach außen Versetzen der Außenlinien der Regionen, in denen alle der Vielzahl von (zwei) Leistungshalbleiterelementen 2 an dem einzelnen Trägerstreifen 1a angeordnet sind, um das Ausmaß, das der Dicke des Trägerstreifens 1a entspricht. Es sei angemerkt, dass für die Außenlinie der Region, in der alle der zwei Leistungshalbleiterelemente 2 angeordnet sind, beispielsweise die Außenlinie, die alle der Halbleiterelementregionen der zwei Leistungshalbleiterelemente 2 umschließt, mit dem minimierten umschlossenen Bereich verwendet werden kann.
  • Zudem sind die Linien der Isolationsregion-Außenlinie, die nicht den oben beschriebenen Linien entsprechen, in Draufsicht außerhalb der Linien der erweiterten Außenlinie angeordnet, die nicht den oben beschriebenen Linien entsprechen. Mit anderen Worten sind lediglich manche Teillinien der Isolationsregion-Außenlinie in Draufsicht angepasst an lediglich manche Teillinien der vergrößerten Außenlinie, und die übrigen Linien der Isolationsregion-Außenlinie sind in Draufsicht außerhalb der übrigen Linien der erweiterten Außenlinie angeordnet.
  • Als ein Ergebnis des Vorstehenden hat die Isolationsschichtregion der Isolationsschicht 6 eine rechteckige Form mit einer Länge von 24 mm in X-Richtung und einer Länge von 11 mm in Y-Richtung. Es sei angemerkt, dass die Konfiguration in 4 ein Beispiel dieses ersten Ausführungsbeispiels ist. Daher wird, wenn die Größe der Leistungshalbleiterelemente 2 (Längen in X-Richtung und Y-Richtung), der Zwischenraum zwischen der Vielzahl von Leistungshalbleiterelementen 2 oder die Dicke des Trägerstreifens 1a geändert wird, ebenso die Größe der Isolationsschicht 6 (Längen in X-Richtung und Y-Richtung) geändert.
  • Bei der Leistungshalbleiteranordnung gemäß diesem ersten Ausführungsbeispiel, wie es oben beschrieben ist, sind Teillinien der Isolationsschicht-Außenlinie in Draufsicht angepasst an Teillinien der erweiterten Außenlinie, die erhalten wird durch nach außen Versetzen der Außenlinien der Halbleiterelementregionen um das Ausmaß, das der Dicke des Trägerstreifens 1a entspricht. Entsprechend kann die kostenintensive Isolationsschicht 6 verkleinert werden, während die Wärmeableitungseigenschaft so weit wie möglich aufrechterhalten wird. Mit anderen Worten ist es möglich, eine Kostenreduzierung bei der Leistungshalbleiteranordnung zu erreichen, während die Wärmeableitungsleistung so weit wie möglich aufrechterhalten wird.
  • <Anspruchsgemäßes zweites Ausführungsbeispiel>
  • 5 ist eine Draufsicht, die eine Konfiguration einer Leistungshalbleiteranordnung gemäß einem Teilaspekt eines anspruchsgemäßen zweiten Ausführungsbeispiels der vorliegenden Erfindung zeigt; 6 ist eine Querschnittsdarstellung, welche die Konfiguration entlang der XZ-Ebene zeigt. Es sei angemerkt, dass bei der Leistungshalbleiteranordnung gemäß diesem zweiten Ausführungsbeispiel Bauteile, welche dieselben wie die oder ähnlich den oben Beschriebenen sind, mit denselben Bezugszeichen versehen sind, und die folgende Beschreibung wird auf unterscheidende Punkte gerichtet.
  • Wie in den 5 und 6 gezeigt, sind bei diesem zweiten Ausführungsbeispiel (zwei) Isolationsschichten 6 vorgesehen, die so viele sind, wie Leistungshalbleiterelemente 2 vorgesehen sind. Insbesondere ist eine Vielzahl von (zwei) Isolationsschichten 6, die eins-zu-eins einer Vielzahl von (zwei) Leistungshalbleiterelementen 2, die an einem einzelnen Trägerstreifen 1a angeordnet sind, entspricht, angeordnet an der unteren Oberfläche des einzelnen Trägerstreifens 1a.
  • Des Weiteren ist die Isolationsregion-Außenlinie auf der -X-Seite in Draufsicht (5) im Wesentlichen angepasst an eine erweiterte Außenlinie, die erhalten wird durch nach außen Versetzen der Außenlinie der Halbleiterelementregion auf der -X-Seite um das Ausmaß, das der Dicke des Trägerstreifens 1a entspricht. Zusätzlich ist die Isolationsregion-Außenlinie auf der +X-Seite im Wesentlichen angepasst an eine erweiterte Außenlinie, die erhalten wird durch nach außen Versetzen der Außenlinie der Halbleiterelementregion auf der +X-Seite um das Ausmaß, das der Dicke des Trägerstreifens 1a entspricht.
  • Bei der Leistungshalbleiteranordnung gemäß diesem zweiten Ausführungsbeispiel, das wie oben konfiguriert ist, sind zwei Isolationsschichten 6, welche eins-zu-eins zwei Leistungshalbleiterelementen 2 entsprechen, an der unteren Oberfläche eines einzelnen Trägerstreifens 1a angeordnet. Demzufolge kann derselbe Effekt wie bei dem ersten Ausführungsbeispiel erzielt werden. Zudem beseitigt dieses zweite Ausführungsbeispiel zusätzlich das Erfordernis, eine Isolationsschicht 6 in dem Zwischenraum zwischen den beiden Leistungshalbleiterelementen 2 anzuordnen, im Gegensatz zu dem ersten Ausführungsbeispiel, bei dem die Isolationsschicht 6 auch in dem Zwischenraum zwischen den zwei Leistungshalbleiterelementen 2 angeordnet ist. Folglich kann erwartet werden, dass eine Kostenreduzierung bei einer Leistungshalbleiteranordnung weiter zuverlässig erreicht werden kann.
  • Es sei angemerkt, dass bei diesem zweiten Ausführungsbeispiel jede Isolationsregion-Außenlinie abgerundete Ecken hat, wie in 7 gezeigt. Insbesondere ist die Isolationsregion-Außenlinie auf der -X-Seite in Draufsicht (5) perfekt an die erweiterte Außenlinie angepasst, die erhalten wird durch nach außen Versetzen der Außenlinie der Halbleiterelementregion auf der -X-Seite um das Ausmaß, das der Dicke des Trägerstreifens 1a entspricht. Entsprechend ist die Isolationsregion-Außenlinie auf der +X-Seite perfekt an die erweiterte Außenlinie angepasst, die erhalten wird durch nach außen Versetzen um das Ausmaß, das der Dicke des Trägerstreifens 1a entspricht.
  • <Anspruchsgemäßes drittes Ausführungsbeispiel>
  • 8 ist eine Querschnittsdarstellung, die eine Konfiguration entlang der XZ-Ebene einer Leistungshalbleiteranordnung gemäß einem anspruchsgemäßen dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Es sei angemerkt, dass eine Draufsicht, welche die Konfiguration der Leistungshalbleiteranordnung gemäß diesem dritten Ausführungsbeispiel zeigt, dieselbe ist wie die Draufsichten, welche die Konfigurationen des ersten und zweiten Ausführungsbeispiels (1 und 7) zeigen. Bei der Leistungshalbleiteranordnung gemäß diesem dritten Ausführungsbeispiel werden Bauteile, welche dieselben wie die oder ähnlich den oben Beschriebenen sind, mit denselben Bezugszeichen versehen, und die folgende Beschreibung wird auf unterscheidende Punkte gerichtet.
  • Bei der Leistungshalbleiteranordnung, die in 8 gezeigt ist, sind Leistungshalbleiterelemente 2 und eine Isolationsschicht 6 innerhalb der Ränder des Trägerstreifens 1a angeordnet. Zusätzlich sind Enden des Trägerstreifens 1a (Enden des Die-Pads) von der Seite der Isolationsschicht 6 (-Z-Seite) zu der Seite der Leistungshalbleiterelemente 2 (+Z-Seite) gebogen.
  • Die Leistungshalbleiteranordnung gemäß diesem dritten Ausführungsbeispiel, wie es oben beschrieben ist, kann denselben Effekt wie das erste Ausführungsbeispiel erzielen. Zudem ist es zusätzlich möglich, ein Design unter Berücksichtigung der Fließfähigkeit eines Gießharzes bereitzustellen, das ein gespritztes Gießharz 8 bildet. Folglich kann, wenn das gespritzte Gießharz 8 der Leistungshalbleiteranordnung ausgebildet wird, beispielsweise die Fließfähigkeit des Gießharzes in dem Raum benachbart zu der unteren Oberfläche des Trägerstreifens 1a und zu den Seiten der Isolationsschicht 6 und einer leitenden Platte 7 vergrößert werden.
  • <Anspruchsgemäßes viertes Ausführungsbeispiel>
  • 9 ist eine Draufsicht, die eine Konfiguration einer Leistungshalbleiteranordnung gemäß einem Teilaspekt eines anspruchsgemäßen vierten Ausführungsbeispiels der vorliegenden Erfindung zeigt; 10 ist eine Querschnittsdarstellung, welche die Konfiguration entlang der XZ-Ebene zeigt. Es sei angemerkt, dass bei der Leistungshalbleiteranordnung gemäß diesem vierten Ausführungsbeispiel Bauteile, welche dieselben wie die oder ähnlich den oben Beschriebenen sind, mit denselben Bezugszeichen versehen sind, und die folgende Beschreibung ist auf unterscheidende Punkte gerichtet.
  • Wie in den 9 und 10 gezeigt, sind bei diesem vierten Ausführungsbeispiel Durchgangsöffnungen 11 an dem Trägerstreifen 1a vorgesehen, die durch die obere Oberfläche an Orten durchführen, an denen keine Leistungshalbleiterelemente 2 angeordnet sind, und durch die untere Oberfläche an Orten durchführen, an denen keine Isolationsschicht 6 angeordnet ist. In diesem Fall sind sechs Durchgangsöffnungen 11 an dem Trägerstreifen 1a vorgesehen; jedoch ist die Anzahl von Durchgangsöffnungen 11 nicht darauf eingeschränkt.
  • Die Leistungshalbleiteranordnung gemäß diesem vierten Ausführungsbeispiel, wie es oben beschrieben ist, kann denselben Effekt wie das erste Ausführungsbeispiel erzielen. Zudem ist es zusätzlich möglich, ein Design unter Berücksichtigung der Fließfähigkeit eines Gießharzes bereitzustellen, das einen gespritzten Gießharz 8 ausbildet. Folglich kann, wenn das gespritzte Gießharz 8 der Leistungshalbleiteranordnung ausgebildet wird, beispielsweise die Fließfähigkeit des Gießharzes in dem Raum benachbart zu der unteren Oberfläche des Trägerstreifens 1a und zu den Seiten der Isolationsschicht 6 und einer leitenden Platte 7 vergrößert werden.
  • Es sei angemerkt, dass, wenn es gewünscht ist, die Fließfähigkeit des Gießharzes, welches das angegossene Gießharz 8 ausbildet, weiter zu erhöhen, die Konfigurationen dieses vierten Ausführungsbeispiels und des oben beschriebenen dritten Ausführungsbeispiels miteinander kombiniert werden können.
  • <Nicht anspruchsgemäßes fünftes Ausführungsbeispiel>
  • 11 ist eine Draufsicht, die eine Konfiguration einer Leistungshalbleiteranordnung gemäß einem nicht anspruchsgemäßen fünften Ausführungsbeispiel zeigt. Bei der Leistungshalbleiteranordnung gemäß diesem fünften Ausführungsbeispiel sind Bauteile, welche dieselben wie die oder ähnlich den oben Beschriebenen sind, mit denselben Bezugszeichen versehen, und die folgende Beschreibung wird auf unterscheidende Punkte gerichtet.
  • Wie in 11 gezeigt, ist bei diesem fünften Ausführungsbeispiel eine Vielzahl von (zwei) Trägerstreifen 1a in der Y-Richtung angeordnet, und Leistungshalbleiterelemente 2 in einer Vielzahl von (zwei) Reiheneinheiten ist an der Vielzahl von (zwei) Trägerstreifen 1a angeordnet. Insbesondere sind zwei Leistungshalbleiterelemente 2, die in der X-Richtung benachbart zueinander sind, an jedem Trägerstreifen 1a als Leistungshalbleiterelemente 2 in einer Reiheneinheit angeordnet. Es sei angemerkt, dass die Leistungshalbleiterelemente 2 in jeder Reiheneinheit eine ähnliche Konfiguration wie die zu dem ersten Ausführungsbeispiel beschriebene verwenden. Dies bedeutet, dass die Querschnittsdarstellung der Leistungshalbleiteranordnungen gemäß diesem fünften Ausführungsbeispiel entlang jeder Reiheneinheit ähnlich der Querschnittsdarstellung ist, welche die Konfiguration des ersten Ausführungsbeispiels (1) zeigt.
  • Jedoch ist bei diesem fünften Ausführungsbeispiel keine Vielzahl von Isolationsschichten 6 angeordnet, lediglich eine einzelne Isolationsschicht 6 ist angeordnet. Insbesondere ist die einzelne Isolationsschicht 6 an den unteren Oberflächen der Vielzahl von (zwei) Trägerstreifen 1a angeordnet, während sie allen der Leistungshalbleiterelemente 2 der Vielzahl von (zwei) Reiheneinheiten zugeordnet ist. Somit ist die Isolationsschichtregion der einzelnen Isolationsschicht 6 angeordnet, um die Halbleiterelementregionen der vier Leistungshalbleiterelemente 2 zu überbrücken.
  • Des Weiteren ist bei diesem fünften Ausführungsbeispiel die Linie der Isolationsregion-Außenlinie auf der -Y-Seite in Draufsicht (11) angepasst an die Linie einer erweiterten Außenlinie auf der -Y-Seite; die erweiterte Außenlinie wird erhalten durch nach außen Versetzen der Außenlinien der zwei Halbleiterelementregionen auf der -Y-Seite um das Ausmaß, das der Dicke der Trägerstreifen 1a entspricht. Zusätzlich ist die Linie der Isolationsregion-Außenlinie auf der +Y-Seite angepasst an die Linie einer erweiterten Außenlinie auf der +Y-Seite; die erweiterte Außenlinie wird erhalten durch nach außen Versetzen der Außenlinien der zwei Halbleiterelementregionen auf der +Y-Seite um das Ausmaß, das der Dicke der Trägerstreifen 1a entspricht.
  • Zudem ist die Linie der Isolationsregion-Außenlinie auf der -X-Seite in Draufsicht ( 11) angepasst an die Linie einer erweiterten Außenlinie auf der -X-Seite; die erweiterte Außenlinie wird erhalten durch nach außen Versetzen der Außenlinien der zwei Halbleiterelementregionen auf der -X-Seite um das Ausmaß, das der Dicke der Trägerstreifen 1a entspricht. Zusätzlich ist die Linie der Isolationsregion-Außenlinie auf der +X-Seite angepasst an die Linie einer erweiterten Außenlinie auf der +X-Seite; die erweiterte Außenlinie wird erhalten durch ein nach außen Versetzen der Außenlinien der zwei Halbleiterelementregionen auf der +X-Seite um das Ausmaß, das der Dicke der Trägerstreifen 1a entspricht.
  • Wie oben beschrieben, wird bei diesem fünften Ausführungsbeispiel eine erweiterte Außenlinie erhalten durch nach außen Versetzen der Außenlinie der Region, in der alle Leistungshalbleiterelemente 2 einer Vielzahl von (zwei) Reiheneinheiten an den oberen Oberflächen einer Vielzahl von (zwei) Trägerstreifen 1a angeordnet sind, um das Ausmaß, das der Dicke der Trägerstreifen 1a entspricht.
  • Die Leistungshalbleiteranordnung gemäß diesem fünften Ausführungsbeispiel, die wie oben konfiguriert ist, kann denselben Effekt wie das erste Ausführungsbeispiel erreichen, selbst bei der Konfiguration, bei der Leistungshalbleiterelemente 2 in einer Vielzahl von Reihen angeordnet sind.
  • Es sei angemerkt, dass die Anzahl von Reiheneinheiten der Leistungshalbleiterelemente 2 nicht auf zwei eingeschränkt ist. Beispielsweise kann, wie in 12 gezeigt, die Anzahl der Reiheneinheiten der Leistungshalbleiterelemente 2 irgendeine natürliche Zahl, wie beispielsweise 6, 3 bis 5 oder 7 oder mehr sein. Zusätzlich kann, auch wenn es nicht gezeigt ist, wenigstens eines von dem ersten Ausführungsbeispiel und dem vierten Ausführungsbeispiel auf dieses fünfte Ausführungsbeispiel angewendet werden.
  • <Nicht anspruchsgemäßes sechstes Ausführungsbeispiel>
  • 13 ist eine Draufsicht, die eine Konfiguration einer Halbleiteranordnung gemäß einem nicht anspruchsgemäßen sechsten Ausführungsbeispiel zeigt. Bei der Leistungshalbleiteranordnung gemäß diesem sechsten Ausführungsbeispiel sind Bestandteile, welche dieselben wie die oder ähnlich den oben Beschriebenen sind, mit denselben Bezugszeichen versehen, und die folgende Beschreibung wird auf unterscheidende Punkte gerichtet.
  • Wie in 13 gezeigt, ist bei diesem sechsten Ausführungsbeispiel, ähnlich zu dem fünften Ausführungsbeispiel, eine Vielzahl von (zwei) Trägerstreifen 1a in der Y-Richtung angeordnet, und Leistungshalbleiterelemente 2 einer Vielzahl von (zwei) Reiheneinheiten sind an der Vielzahl von (zwei) Trägerstreifen 1a angeordnet.
  • Jedoch ist bei diesem sechsten Ausführungsbeispiel keine einzelne Isolationsschicht 6 angeordnet, jedoch ist eine Vielzahl von (zwei) Isolationsschichten 6 an den unteren Oberflächen der zwei Trägerstreifen 1a angeordnet, während sie eins-zu-eins den Leistungshalbleiterelementen 2 der oben beschriebenen Vielzahl von (zwei) Reiheneinheiten zugeordnet sind. Somit ist die Isolationsschichtregion von jeder Isolationsschicht 6 angeordnet, um die Halbleiterelementregionen der Leistungshalbleiterelemente 2 in einer jeweiligen Reiheneinheit zu überbrücken.
  • Zudem sind bei diesem sechsten Ausführungsbeispiel die Linien auf der -Y-Seite der Isolationsregion-Außenlinien in den jeweiligen Reihen in Draufsicht (13) angepasst an die Linien auf der -Y-Seite von erweiterten Außenlinien; jede erweiterte Außenlinie wird erhalten durch nach außen Versetzen der Außenlinien der Halbleiterelementregionen in einer jeweiligen Reihe um das Ausmaß, das der Dicke der Trägerstreifen 1a entspricht. Entsprechend sind die Linien auf der +Y-Seite der Isolationsregion-Außenlinien in der jeweiligen Reihe angepasst an die Linien auf der +Y-Seite von erweiterten Außenlinien; jede erweiterte Außenlinie wird erhalten durch nach außen Versetzen der Außenlinien der Halbleiterelementregionen in einer jeweiligen Reihe um das Ausmaß, das der Dicke der Trägerstreifen 1a entspricht.
  • Des Weiteren sind die Linien auf der -X-Seite der Isolationsregion-Außenlinie in der jeweiligen Reihe angepasst an die Linien auf der -X-Seite von entsprechend erweiterten Außenlinien; jede erweiterte Außenlinie wird erhalten durch nach außen Versetzen der Außenlinie der Halbleiterelementregion auf der -X-Seite in einer jeweiligen Reihe um das Ausmaß, das der Dicke der Trägerstreifen 1a entspricht. Entsprechend sind die Linien auf der +X-Seite der Isolationsregion-Außenlinien in der jeweiligen Reihe angepasst an die Linien auf der +X-Seite von entsprechend erweiterten Außenlinien, jede erweiterte Außenlinie wird erhalten durch nach außen Versetzen der Außenlinie der Haltleiterelementregion auf der +X-Seite in einer jeweiligen Reihe um das Ausmaß, das der Dicke der Trägerstreifen 1a entspricht.
  • Wie oben beschrieben, werden bei diesem sechsten Ausführungsbeispiel erweiterte Außenlinien erhalten durch nach außen Versetzen der Außenlinien der Regionen, in denen die Leistungshalbleiterelemente 2 in den jeweiligen Reiheneinheiten an den oberen Oberflächen der Trägerstreifen 1a angeordnet sind, um das Ausmaß, das der Dicke der Trägerstreifen 1a entspricht.
  • Die Leistungshalbleiteranordnung gemäß diesem sechsten Ausführungsbeispiel, die wie oben konfiguriert ist, kann denselben Effekt wie das fünfte Ausführungsbeispiel erzielen. Zudem beseitigt zusätzlich, obwohl die Isolationsschicht 6 in dem Zwischenraum zwischen den Leistungshalbleiterelementen 2 angeordnet ist, die in zwei Reihen und benachbart zueinander bei dem fünften Ausführungsbeispiel angeordnet sind, das sechste Ausführungsbeispiel das Erfordernis, die Isolationsschicht 6 in dem Zwischenraum anzuordnen. Folglich kann erwartet werden, dass eine Kostenreduzierung bei einer Leistungshalbleiteranordnung weiter zuverlässig erreicht wird.
  • Es sei angemerkt, dass die Anzahl von Reiheneinheiten der Leistungshalbleiterelemente 2 nicht auf zwei eingeschränkt ist. Beispielsweise kann, wie in 14 gezeigt, die Anzahl von Reiheneinheiten der Leistungshalbleiterelemente 2 irgendeine natürliche Zahl sein, wie beispielsweise 6, 3 bis 5 oder 7 oder mehr. Zusätzlich kann, auch wenn es nicht gezeigt ist, wenigstens eines von dem dritten Ausführungsbeispiel und dem vierten Ausführungsbeispiel auf dieses sechste Ausführungsbeispiel angewendet werden.
  • Es sei angemerkt, dass bei der vorliegenden Erfindung die Ausführungsbeispiele miteinander kombiniert werden können.
  • Bezugszeichenliste
    • 1a
    Trägerstreifen
    2
    Leistungshalbleiterelement
    6
    Isolationsschicht
    11
    Durchgangsöffnung

Claims (3)

  1. Leistungshalbleiteranordnung, aufweisend: • einen Trägerstreifen (1a); • eine Vielzahl von Leistungshalbleiterelementen (2), die an einer ersten Hauptoberfläche des Trägerstreifens (1a) angeordnet sind; und • eine Vielzahl von Isolationselementen (6), die an einer zweiten Hauptoberfläche, die gegenüberliegend zu der ersten Hauptoberfläche angeordnet ist, des Trägerstreifens (1a) angeordnet sind, • während sie eins-zu-eins einer Vielzahl der Leistungshalbleiterelemente (2) zugeordnet sind, die an dem Trägerstreifen (1a) angeordnet sind, wobei eine Isolationsregion-Außenlinie für jedes zugeordnete Leistungshalbleiterelement (2) in Draufsicht perfekt angepasst ist an eine erweiterte Außenlinie, wobei die Isolationsregion-Außenlinie eine Außenlinie einer Region ist, in der das entsprechende Isolationselement (6) an der zweiten Hauptoberfläche angeordnet ist, wobei die erweiterte Außenlinie erhalten wird durch perfektes nach außen Versetzen einer Außenlinie einer Region, in der das entsprechende Leistungshalbleiterelement (2) an der ersten Hauptoberfläche angeordnet ist, um ein Ausmaß, das einer Dicke des Trägerstreifens (1a) entspricht, • sodass jede Isolationsregion-Außenlinie abgerundete Ecken aufweist.
  2. Leistungshalbleiteranordnung nach Anspruch 1, wobei ein Ende des Trägerstreifens (1a) von einer Seite der Isolationselemente (6) zu einer Seite der Leistungshalbleiterelemente (2) gebogen ist und die Isolationselemente (6) in einem Bereich des Trägerstreifens (1a) angeordnet sind, der nicht das gebogene Ende umfasst.
  3. Leistungshalbleiteranordnung nach Anspruch 1 oder Anspruch 2, wobei eine Durchgangsöffnung (11) an dem Trägerstreifen (1a) vorgesehen ist, die durch die erste Hauptoberfläche an einem Ort durchführt, an dem die Leistungshalbleiterelemente (2) nicht angeordnet sind, und durch die zweite Hauptoberfläche an einem Ort durchführt, an dem die Isolationselemente (6) nicht angeordnet sind.
DE112014006142.5T 2014-01-10 2014-01-10 Leistungshalbleiteranordnung Active DE112014006142B4 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2014/050319 WO2015104834A1 (ja) 2014-01-10 2014-01-10 電力半導体装置

Publications (2)

Publication Number Publication Date
DE112014006142T5 DE112014006142T5 (de) 2016-09-29
DE112014006142B4 true DE112014006142B4 (de) 2024-01-18

Family

ID=53523682

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112014006142.5T Active DE112014006142B4 (de) 2014-01-10 2014-01-10 Leistungshalbleiteranordnung

Country Status (6)

Country Link
US (1) US9627302B2 (de)
JP (1) JP6129355B2 (de)
KR (1) KR101823805B1 (de)
CN (1) CN105900234B (de)
DE (1) DE112014006142B4 (de)
WO (1) WO2015104834A1 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016112289B4 (de) * 2016-07-05 2020-07-30 Danfoss Silicon Power Gmbh Leiterrahmen und Verfahren zur Herstellung desselben
JP6770452B2 (ja) * 2017-01-27 2020-10-14 ルネサスエレクトロニクス株式会社 半導体装置
US10629520B2 (en) * 2017-05-29 2020-04-21 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
US10679929B2 (en) 2017-07-28 2020-06-09 Advanced Semiconductor Engineering Korea, Inc. Semiconductor package device and method of manufacturing the same
JP7134131B2 (ja) * 2019-04-26 2022-09-09 三菱電機株式会社 半導体装置
JP7069082B2 (ja) * 2019-05-08 2022-05-17 三菱電機株式会社 電力用半導体装置およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19915065A1 (de) 1998-07-31 2000-02-10 Mitsubishi Electric Corp Halbleiterbauelement
US20130069213A1 (en) 2011-09-16 2013-03-21 Samsung Electro-Mechanics Co., Ltd. Power module package
WO2014006724A1 (ja) 2012-07-05 2014-01-09 三菱電機株式会社 半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3110298B2 (ja) * 1995-10-31 2000-11-20 松下電子工業株式会社 半導体装置
US5869883A (en) * 1997-09-26 1999-02-09 Stanley Wang, President Pantronix Corp. Packaging of semiconductor circuit in pre-molded plastic package
JPH11233712A (ja) * 1998-02-12 1999-08-27 Hitachi Ltd 半導体装置及びその製法とそれを使った電気機器
JP2001024093A (ja) * 1999-07-09 2001-01-26 Toshiba Corp 半導体装置
JP2002110872A (ja) * 2000-09-27 2002-04-12 Kyocera Corp 配線基板および配線基板モジュール
KR100723454B1 (ko) * 2004-08-21 2007-05-30 페어차일드코리아반도체 주식회사 높은 열 방출 능력을 구비한 전력용 모듈 패키지 및 그제조방법
US7061080B2 (en) * 2001-06-11 2006-06-13 Fairchild Korea Semiconductor Ltd. Power module package having improved heat dissipating capability
JP3644428B2 (ja) * 2001-11-30 2005-04-27 株式会社デンソー パワーモジュールの実装構造
US6921971B2 (en) 2003-01-15 2005-07-26 Kyocera Corporation Heat releasing member, package for accommodating semiconductor element and semiconductor device
JP2004296726A (ja) * 2003-03-26 2004-10-21 Kyocera Corp 放熱部材および半導体素子収納用パッケージおよび半導体装置
KR101221807B1 (ko) * 2006-12-29 2013-01-14 페어차일드코리아반도체 주식회사 전력 소자 패키지
JP2009206406A (ja) 2008-02-29 2009-09-10 Mitsubishi Electric Corp パワー半導体装置
JP4634498B2 (ja) * 2008-11-28 2011-02-16 三菱電機株式会社 電力用半導体モジュール
JP5051183B2 (ja) * 2009-06-11 2012-10-17 三菱電機株式会社 パワーモジュール
JP5279632B2 (ja) * 2009-06-25 2013-09-04 三菱電機株式会社 半導体モジュール
JP5402778B2 (ja) * 2010-03-30 2014-01-29 株式会社デンソー 半導体モジュールを備えた半導体装置
JP2013138087A (ja) * 2011-12-28 2013-07-11 Sanken Electric Co Ltd 半導体モジュール及びその製造方法
JP2013182964A (ja) * 2012-03-01 2013-09-12 Honda Motor Co Ltd 半導体装置
JP2014099547A (ja) * 2012-11-15 2014-05-29 Mitsubishi Electric Corp 電力半導体モジュールおよびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19915065A1 (de) 1998-07-31 2000-02-10 Mitsubishi Electric Corp Halbleiterbauelement
US20130069213A1 (en) 2011-09-16 2013-03-21 Samsung Electro-Mechanics Co., Ltd. Power module package
WO2014006724A1 (ja) 2012-07-05 2014-01-09 三菱電機株式会社 半導体装置
DE112012006656T5 (de) 2012-07-05 2015-03-19 Mitsubishi Electric Corporation Halbleitervorrichtung

Also Published As

Publication number Publication date
US20160233151A1 (en) 2016-08-11
CN105900234A (zh) 2016-08-24
WO2015104834A1 (ja) 2015-07-16
US9627302B2 (en) 2017-04-18
DE112014006142T5 (de) 2016-09-29
KR101823805B1 (ko) 2018-01-30
KR20160077119A (ko) 2016-07-01
JPWO2015104834A1 (ja) 2017-03-23
JP6129355B2 (ja) 2017-05-17
CN105900234B (zh) 2018-09-28

Similar Documents

Publication Publication Date Title
DE112014006142B4 (de) Leistungshalbleiteranordnung
DE112013006640B4 (de) Kühlvorrichtung und mit Kühlvorrichtung ausgestattetes Leistungsmodul
DE112015005217B4 (de) Halbleitervorrichtung und elektronisches Bauteil, welches diese verwendet
DE102018124171A1 (de) Halbleitervorrichtung
DE102015110653A1 (de) Doppelseitiges Kühl-Chipgehäuse und Verfahren zum Herstellen desselben
DE102012206596A1 (de) Halbleitervorrichtung
DE112014002061T5 (de) Halbleitermodul
DE102009043441B4 (de) Halbleitermodul
DE2607403A1 (de) Luftgekuehlte packung fuer halbleiterschaltungen hoher packungsdichte
DE112008002559T5 (de) Drahtlose Halbleiterbaugruppe für effiziente Wärmeabfuhr
DE4027072A1 (de) Halbleiteranordnung
DE102017212233A1 (de) Elektrische Baugruppe und Verfahren zur Herstellung einer elektrischen Baugruppe
DE102015108253B4 (de) Elektronisches Modul und Verfahren zum Herstellen desselben
EP0531984A1 (de) Elektronische Schaltung für Leistungshalbleiterbauelemente
DE102020204406A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102017222377A1 (de) Leistungsmodul und Leistungsumwandlungssystem mit diesem
DE102017209119B4 (de) Halbleitermodul und Leistungswandler
DE102015223300B4 (de) Halbleitervorrichtung
DE102011090124B4 (de) Halbleitervorrichtung
DE112018006380T5 (de) Schaltungsanordnung und elektrischer Verteilerkasten
DE102015215132B4 (de) Halbleitervorrichtung
WO2008040296A1 (de) Optoelektronisches bauelement
DE102019215259B4 (de) Halbleitervorrichtung
DE102007002807B4 (de) Chipanordnung
DE102015112452B4 (de) Leistungshalbleiterbaugruppe und Verfahren zu ihrer Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R084 Declaration of willingness to licence
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division