JP2003068977A - 半導体装置 - Google Patents
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- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Abstract
(57)【要約】
【課題】半導体パワーモジュールで、従来のＰＮ平行配
線方式よりも一層高い配線インダクタンスの低減化が図
れるように内部配線構造を適正化する。 【解決手段】入，出力用の主回路端子をケース周域に配
列した端子一体形の外囲ケースに、金属ベースに搭載し
たパワー回路を組合せてパワー回路と主回路端子との間
を内部配線した半導体装置であり、パワー回路が回路基
板に各相に対応する複数のパワー半導体素子を実装して
なるものにおいて、回路基板上に形成した配線パター
ン，該配線パターンに対峙するフレーム構造の主回路端
子，およびその間を接続するボンディングワイヤを経由
する配線ルート上で、Ｐ，Ｎの一方の配線ライン（Ｎ配
線ライン９）で他方の配線ライン（Ｐ配線ライン８，Ｗ
相配線ライン１０）を両側から挟み込み（配線挟み込み
部９ａ，９ｂ）、配線相互間の電磁的な結合を高めて配
線インダクタンスとノイズの低減化を図る。
線方式よりも一層高い配線インダクタンスの低減化が図
れるように内部配線構造を適正化する。 【解決手段】入，出力用の主回路端子をケース周域に配
列した端子一体形の外囲ケースに、金属ベースに搭載し
たパワー回路を組合せてパワー回路と主回路端子との間
を内部配線した半導体装置であり、パワー回路が回路基
板に各相に対応する複数のパワー半導体素子を実装して
なるものにおいて、回路基板上に形成した配線パター
ン，該配線パターンに対峙するフレーム構造の主回路端
子，およびその間を接続するボンディングワイヤを経由
する配線ルート上で、Ｐ，Ｎの一方の配線ライン（Ｎ配
線ライン９）で他方の配線ライン（Ｐ配線ライン８，Ｗ
相配線ライン１０）を両側から挟み込み（配線挟み込み
部９ａ，９ｂ）、配線相互間の電磁的な結合を高めて配
線インダクタンスとノイズの低減化を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、インバータ装置な
どに適用するインテリジェントパワーモジュール（Inte
lligent Power Module) を対象とした半導体装置に関
し、詳しくはその内部配線構造に係わる。
どに適用するインテリジェントパワーモジュール（Inte
lligent Power Module) を対象とした半導体装置に関
し、詳しくはその内部配線構造に係わる。
【０００２】
【従来の技術】頭記のインバータ装置（三相用）に適用
するインテリジェントパワーモジュールを例に、その従
来例の組立構造を図８に、その結線回路を図９に示す。
まず、図８において、１は放熱用の金属ベース（銅ベー
ス）、２は樹脂成形品になる端子一体形の外囲ケース、
３は主回路端子（パワー回路に対する入，出力、および
ブレーキ回路用の外部導出端子）、４は制御端子（制御
回路に対する制御信号入，出力用の外部導出端子（ピン
端子））、５はパワー回路、６は制御回路、７は内部配
線用のボンディングワイヤである。ここで、パワー回路
５は、回路基板５ａの上に後記のＵ，Ｖ，Ｗ，Ｘ，Ｙ，
Ｚ相，およびＢ（ブレーキ回路）に対応する７個のパワ
ー半導体素子（ＩＧＢＴなどのスイッチング素子）５
ｂ，およびフリーホイーリングダイオード５ｃを実装し
て回路基板５ａに形成した配線パターン，および制御回
路６との間をボンディングワイヤ７で接続しており、パ
ワー回路基板５ａにはセラミックス板の上面に銅回路パ
ターン，下面に銅層を直接接合したDirect Bonding Cop
per 基板が採用されている。一方、制御回路６は、プリ
ント基板６ａに前記パワー素子５ｂを駆動するＩＣ６ｂ
を含む各種回路部品を実装した構成になる。
するインテリジェントパワーモジュールを例に、その従
来例の組立構造を図８に、その結線回路を図９に示す。
まず、図８において、１は放熱用の金属ベース（銅ベー
ス）、２は樹脂成形品になる端子一体形の外囲ケース、
３は主回路端子（パワー回路に対する入，出力、および
ブレーキ回路用の外部導出端子）、４は制御端子（制御
回路に対する制御信号入，出力用の外部導出端子（ピン
端子））、５はパワー回路、６は制御回路、７は内部配
線用のボンディングワイヤである。ここで、パワー回路
５は、回路基板５ａの上に後記のＵ，Ｖ，Ｗ，Ｘ，Ｙ，
Ｚ相，およびＢ（ブレーキ回路）に対応する７個のパワ
ー半導体素子（ＩＧＢＴなどのスイッチング素子）５
ｂ，およびフリーホイーリングダイオード５ｃを実装し
て回路基板５ａに形成した配線パターン，および制御回
路６との間をボンディングワイヤ７で接続しており、パ
ワー回路基板５ａにはセラミックス板の上面に銅回路パ
ターン，下面に銅層を直接接合したDirect Bonding Cop
per 基板が採用されている。一方、制御回路６は、プリ
ント基板６ａに前記パワー素子５ｂを駆動するＩＣ６ｂ
を含む各種回路部品を実装した構成になる。
【０００３】かかる構成のパワーモジュールは次に記す
手順で組み立てる。まず、パワー回路５はその回路基板
５ａの銅層を下に向けて金属ベース１に半田付し、制御
回路６はそのプリント基板６ａを接着剤で金属ベース１
に接着する。続いてパワー回路５と制御回路６との間に
ワイヤ７をボンディングして内部配線を施す。次に、金
属ベース１の上に端子一体形の外囲ケース２を被せて接
着剤で接合した後に、外囲ケース２の内方に突き出した
主回路端子３のインナーリード３ａとパワー回路基板５
ａの配線パターンとの間、および制御端子４と制御回路
基板６ａの導体パターンとの間を半田付けして配線す
る。この組立状態で、パッケージ内にゲル状充填材（例
えばシリコーンゲル）を注入してパワー回路５，制御回
路６を封止した上で、最後に外囲ケース２に上蓋（図示
せず）を被せて接着固定する。
手順で組み立てる。まず、パワー回路５はその回路基板
５ａの銅層を下に向けて金属ベース１に半田付し、制御
回路６はそのプリント基板６ａを接着剤で金属ベース１
に接着する。続いてパワー回路５と制御回路６との間に
ワイヤ７をボンディングして内部配線を施す。次に、金
属ベース１の上に端子一体形の外囲ケース２を被せて接
着剤で接合した後に、外囲ケース２の内方に突き出した
主回路端子３のインナーリード３ａとパワー回路基板５
ａの配線パターンとの間、および制御端子４と制御回路
基板６ａの導体パターンとの間を半田付けして配線す
る。この組立状態で、パッケージ内にゲル状充填材（例
えばシリコーンゲル）を注入してパワー回路５，制御回
路６を封止した上で、最後に外囲ケース２に上蓋（図示
せず）を被せて接着固定する。
【０００４】また、図９に示すインバータ回路におい
て、Ｐ，Ｎは電源側の入力端子、Ｕ，Ｖ，Ｗは交流側の
出力端子、Ｂはダイナミックブレーキ回路の端子であ
り、図示のようにＰ端子はＵ，Ｖ，Ｗ相およびブレーキ
回路のパワー半導体素子（ＩＧＢＴ）５ｂのコレクタ
に，Ｎ端子はＸ，Ｙ，Ｚ相およびブレーキ回路のパワー
半導体素子（ＩＧＢＴ）５ｂのエミッタに接続され、
Ｕ，Ｖ，Ｗ端子はそれぞれ上アーム（Ｕ，Ｖ，Ｗ相のＩ
ＧＢＴ）と下アーム（Ｘ，Ｙ，Ｚ相のＩＧＢＴ）との直
列中間点に接続されている。
て、Ｐ，Ｎは電源側の入力端子、Ｕ，Ｖ，Ｗは交流側の
出力端子、Ｂはダイナミックブレーキ回路の端子であ
り、図示のようにＰ端子はＵ，Ｖ，Ｗ相およびブレーキ
回路のパワー半導体素子（ＩＧＢＴ）５ｂのコレクタ
に，Ｎ端子はＸ，Ｙ，Ｚ相およびブレーキ回路のパワー
半導体素子（ＩＧＢＴ）５ｂのエミッタに接続され、
Ｕ，Ｖ，Ｗ端子はそれぞれ上アーム（Ｕ，Ｖ，Ｗ相のＩ
ＧＢＴ）と下アーム（Ｘ，Ｙ，Ｚ相のＩＧＢＴ）との直
列中間点に接続されている。
【０００５】
【発明が解決しようとする課題】ところで、インバータ
装置に適用する前記半導体装置（マルチチップ型パワー
モジュール）では、パワー半導体素子（ＩＧＢＴ）のス
イッチング動作に伴い、電源端子Ｐからパワー回路５を
経てＮ端子に至る配線経路に寄生する配線インダクタン
スによって、この配線経路にはそのスイッチング周波数
に比例した高いサージ電圧が発生する。また、このサー
ジ電圧は電気的ノイズの原因となって、回路の誤動作を
引き起こすほか、過度に高いサージ電圧が回路素子を破
壊するおそれもある。
装置に適用する前記半導体装置（マルチチップ型パワー
モジュール）では、パワー半導体素子（ＩＧＢＴ）のス
イッチング動作に伴い、電源端子Ｐからパワー回路５を
経てＮ端子に至る配線経路に寄生する配線インダクタン
スによって、この配線経路にはそのスイッチング周波数
に比例した高いサージ電圧が発生する。また、このサー
ジ電圧は電気的ノイズの原因となって、回路の誤動作を
引き起こすほか、過度に高いサージ電圧が回路素子を破
壊するおそれもある。
【０００６】この場合に、特にＮ端子に通じる主回路Ｎ
ラインの配線インダクタンスは回路の動作上で大きな影
響を与える。すなわち、図９のインバータ回路では下ア
ーム（Ｘ，Ｙ，Ｚ相）の制御ＧＮＤラインは主回路のＮ
ラインに接続されて閉回路を形成していることから、Ｉ
ＧＢＴのスイッチング動作時にＮラインで発生するサー
ジ電圧（Ｌ×ｄｉ／ｄｔ）によって、制御ＧＮＤライン
にノイズ電流が流れ、このノイズ電流が制御ＧＮＤ電圧
を変動さて制御回路の誤動作を引き起こす要因となる。
ラインの配線インダクタンスは回路の動作上で大きな影
響を与える。すなわち、図９のインバータ回路では下ア
ーム（Ｘ，Ｙ，Ｚ相）の制御ＧＮＤラインは主回路のＮ
ラインに接続されて閉回路を形成していることから、Ｉ
ＧＢＴのスイッチング動作時にＮラインで発生するサー
ジ電圧（Ｌ×ｄｉ／ｄｔ）によって、制御ＧＮＤライン
にノイズ電流が流れ、このノイズ電流が制御ＧＮＤ電圧
を変動さて制御回路の誤動作を引き起こす要因となる。
【０００７】かかる点、従来のパワーモジュールでは、
内部の配線インダクタンスを低く抑える手段として、モ
ジュール内部の配線距離をできるだけ短くする、配線導
体を太くする、あるいはＰ端子とＮ端子の端子導体を互
いに近接して並行に配線し、各端子導体に互いに逆向き
の電流を流すなどのインダクタンス低減対策が採られて
いるが、その低減効果にも限界があるほか、半導体装置
の小形化に伴いその内部配線経路が複雑となるなどの制
約もあることから、簡易な方式でより一層高い成果の得
られる配線インダクタンスの低減対策の出現が望まれて
いる。
内部の配線インダクタンスを低く抑える手段として、モ
ジュール内部の配線距離をできるだけ短くする、配線導
体を太くする、あるいはＰ端子とＮ端子の端子導体を互
いに近接して並行に配線し、各端子導体に互いに逆向き
の電流を流すなどのインダクタンス低減対策が採られて
いるが、その低減効果にも限界があるほか、半導体装置
の小形化に伴いその内部配線経路が複雑となるなどの制
約もあることから、簡易な方式でより一層高い成果の得
られる配線インダクタンスの低減対策の出現が望まれて
いる。
【０００８】そこで、本発明の目的は、パワーモジュー
ルの組立構造を生かしてその内部配線ルートを適正化
し、従来方式よりも一層高い配線インダクタンスの低減
が図れるように改良した半導体装置を提供することにあ
る。
ルの組立構造を生かしてその内部配線ルートを適正化
し、従来方式よりも一層高い配線インダクタンスの低減
が図れるように改良した半導体装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、入，出力用の主回路端子（Ｐ，
Ｎ、Ｕ，Ｖ，Ｗ相およびＢ）をケース周域に配列してイ
ンサート成形した端子一体形の外囲ケースに金属ベー
ス, 上蓋を組合せてなるパッケージに対して、そのパッ
ケージ内にパワー回路を搭載し、該パワー回路と前記主
回路端子との間を内部配線した半導体装置であって、前
記パワー回路が回路基板に各相に対応する複数のパワー
半導体素子を実装してなるものにおいて、 (1) パワー回路から主回路端子に至る配線ルートについ
て、Ｐ，Ｎの一方の配線ラインで他方の配線ラインを両
側から挟み込むようにレイアウトする（請求項１）。
に、本発明によれば、入，出力用の主回路端子（Ｐ，
Ｎ、Ｕ，Ｖ，Ｗ相およびＢ）をケース周域に配列してイ
ンサート成形した端子一体形の外囲ケースに金属ベー
ス, 上蓋を組合せてなるパッケージに対して、そのパッ
ケージ内にパワー回路を搭載し、該パワー回路と前記主
回路端子との間を内部配線した半導体装置であって、前
記パワー回路が回路基板に各相に対応する複数のパワー
半導体素子を実装してなるものにおいて、 (1) パワー回路から主回路端子に至る配線ルートについ
て、Ｐ，Ｎの一方の配線ラインで他方の配線ラインを両
側から挟み込むようにレイアウトする（請求項１）。
【００１０】(2) 上記の応用例として、Ｐ，Ｎの一方の
配線ラインでＵ，Ｖ，Ｗ相のいずれかの配線ラインを挟
み込むようにレイアウトする（請求項２）。 (3) 前項(1) および(2) において、パワー回路基板上に
形成した配線パターン，該配線パターンに対峙して外囲
ケース側に布設したフレーム構造の主回路端子，および
その配線パターンと主回路端子の間を接続するボンディ
ングワイヤを経由する配線ルート上で他方の配線ライン
を挟み込むようにする（請求項３）。
配線ラインでＵ，Ｖ，Ｗ相のいずれかの配線ラインを挟
み込むようにレイアウトする（請求項２）。 (3) 前項(1) および(2) において、パワー回路基板上に
形成した配線パターン，該配線パターンに対峙して外囲
ケース側に布設したフレーム構造の主回路端子，および
その配線パターンと主回路端子の間を接続するボンディ
ングワイヤを経由する配線ルート上で他方の配線ライン
を挟み込むようにする（請求項３）。
【００１１】前記において、例えば、Ｎ配線ラインはパ
ワー回路の基板上に形成して該基板に実装した各パワー
半導体素子（ＩＧＢＴのエミッタ）とボンディングワイ
ヤで接続した配線パターン（Ｎ）、回路基板の側方に対
峙して外囲ケース側に布設したフレーム構造のＮ端子、
および該Ｎ端子と前記配線パターン（Ｎ）の間を接続す
るボンディングワイヤを経由する配線ルートで形成さ
れ、ここで同じ回路基板上に形成したＰラインに対応す
る配線パターン（Ｐ端子とＢ端子とを結ぶ配線ルート上
の配線パターン（Ｐ）で電流の向きはＮ配線ラインと逆
向き）を、前記Ｐ配線ラインの配線パターン（Ｎ）とＮ
端子とで両側から挟み込むようにレイアウトする。
ワー回路の基板上に形成して該基板に実装した各パワー
半導体素子（ＩＧＢＴのエミッタ）とボンディングワイ
ヤで接続した配線パターン（Ｎ）、回路基板の側方に対
峙して外囲ケース側に布設したフレーム構造のＮ端子、
および該Ｎ端子と前記配線パターン（Ｎ）の間を接続す
るボンディングワイヤを経由する配線ルートで形成さ
れ、ここで同じ回路基板上に形成したＰラインに対応す
る配線パターン（Ｐ端子とＢ端子とを結ぶ配線ルート上
の配線パターン（Ｐ）で電流の向きはＮ配線ラインと逆
向き）を、前記Ｐ配線ラインの配線パターン（Ｎ）とＮ
端子とで両側から挟み込むようにレイアウトする。
【００１２】この場合に、前記のように平行配線した
Ｐ，Ｎラインの配線インダクタンスは、Ｐ，Ｎラインそ
れぞれの自己インダクタンスの和と相互インダクタンス
の差となることから、前記のように一方の配線ライン
（例えばＮライン）で他方の配線ライン（Ｐライン）を
両側から挟み込むようにすれば、ＮとＰの配線ライン間
における電磁的結合の度合いが高くなって相互インダク
タンスの値が増加するので、その結果として配線インダ
クタンスの低減，および配線インダクタンスの起因する
電気的ノイズの低減化に大きく寄与する。
Ｐ，Ｎラインの配線インダクタンスは、Ｐ，Ｎラインそ
れぞれの自己インダクタンスの和と相互インダクタンス
の差となることから、前記のように一方の配線ライン
（例えばＮライン）で他方の配線ライン（Ｐライン）を
両側から挟み込むようにすれば、ＮとＰの配線ライン間
における電磁的結合の度合いが高くなって相互インダク
タンスの値が増加するので、その結果として配線インダ
クタンスの低減，および配線インダクタンスの起因する
電気的ノイズの低減化に大きく寄与する。
【００１３】また、前記に加えて前項(2) のように、
Ｐ，Ｎの一方の配線ラインでＵ，Ｖ，Ｗのいずれかの配
線ラインを挟み込むようにレイアウトすれば、トータル
的により一層高い配線インダクタンスの低減効果が得ら
れる。しかも、前記の配線挟み込み部の形成には、特別
な配線部品を追加したり、モジュール内部の配線経路を
大幅に変更することなしに、本来のモジュール組立構造
を生かしてその配線ルート上で形成することができる。
Ｐ，Ｎの一方の配線ラインでＵ，Ｖ，Ｗのいずれかの配
線ラインを挟み込むようにレイアウトすれば、トータル
的により一層高い配線インダクタンスの低減効果が得ら
れる。しかも、前記の配線挟み込み部の形成には、特別
な配線部品を追加したり、モジュール内部の配線経路を
大幅に変更することなしに、本来のモジュール組立構造
を生かしてその配線ルート上で形成することができる。
【００１４】
【発明の実施の形態】以下、インバータ（三相）装置に
適用するパワーモジュールを例に、本発明の実施の形態
を図１〜図７に示す実施例に基づいて説明する。なお、
実施例の図において、図８，図９に対応する部材には同
じ符号を付してその説明は省略する。
適用するパワーモジュールを例に、本発明の実施の形態
を図１〜図７に示す実施例に基づいて説明する。なお、
実施例の図において、図８，図９に対応する部材には同
じ符号を付してその説明は省略する。
【００１５】まず、図１(a) 〜(c) および図２(a) 〜
(c) は、本発明の各実施例を回路図の上で模式的に表し
たものであり、図中で８は主回路端子３のＰ端子からイ
ンバータ回路（図９参照）における上アームのＷ相パワ
ー半導体素子（ＩＧＢＴ）５ｂに至るＰ配線ライン、９
はＮ端子から下アームのＺ相ＩＧＢＴに至るＮ配線ライ
ン、また１０はＷ相とＺ相のＩＧＢＴの中間点からＷ端
子に至るＷ相の配線ラインを表している。
(c) は、本発明の各実施例を回路図の上で模式的に表し
たものであり、図中で８は主回路端子３のＰ端子からイ
ンバータ回路（図９参照）における上アームのＷ相パワ
ー半導体素子（ＩＧＢＴ）５ｂに至るＰ配線ライン、９
はＮ端子から下アームのＺ相ＩＧＢＴに至るＮ配線ライ
ン、また１０はＷ相とＺ相のＩＧＢＴの中間点からＷ端
子に至るＷ相の配線ラインを表している。
【００１６】また、図中に表した８ａ，８ｂおよび９
ａ，９ｂは、配線インダクタンスの低減手段として、本
発明によりモジュール内部の配線ルート上に形成した配
線ラインの挟み込み部を表している。この挟み込み部を
どのようにして形成するかは後記するとして、Ｐ配線ラ
イン８の挟み込み部８ａ，８ｂではＰ配線ライン８がＮ
配線ライン９，およびＷ相とＺ相の中間点部分を挟み込
み、Ｎ配線ライン９の挟み込み部９ａ，９ｂではＮ配線
ライン９がＰ配線ライン，Ｗ相とＺ相の中間点部分を挟
み込んでおり、これにより配線相互間の電磁的な結合を
高めて配線インダクタンスを低減するようにしている。
ａ，９ｂは、配線インダクタンスの低減手段として、本
発明によりモジュール内部の配線ルート上に形成した配
線ラインの挟み込み部を表している。この挟み込み部を
どのようにして形成するかは後記するとして、Ｐ配線ラ
イン８の挟み込み部８ａ，８ｂではＰ配線ライン８がＮ
配線ライン９，およびＷ相とＺ相の中間点部分を挟み込
み、Ｎ配線ライン９の挟み込み部９ａ，９ｂではＮ配線
ライン９がＰ配線ライン，Ｗ相とＺ相の中間点部分を挟
み込んでおり、これにより配線相互間の電磁的な結合を
高めて配線インダクタンスを低減するようにしている。
【００１７】なお、図１，図２では、図９のインバータ
回路におけるＷ相とＺ相との直列回路について、そのＷ
相配線ライン１０をＰ配線ライン８あるいはＮ配線ライ
ン９で挟み込む場合を例示したが、同様な挟み込み方式
をＶ相とＹ相，Ｕ相とＸ相についても実施適用できるこ
とは勿論である。次に、前記の配線挟み込み部の形成に
対応するパワーモジュールの組立構造を説明する。ま
ず、図３は金属ベース１に搭載したパワー回路５の平面
図を示しており、パワー回路５は左右に並ぶ２枚の回路
基板５ａに分けた上で、左側の回路基板にはインバータ
回路の上アームに対応するＵ，Ｖ，Ｗ相のパワー半導体
素子（ＩＧＢＴ）５ｂおよびフリーホイーリングダイオ
ード５ｃを、また右側の回路基板にはＸ，Ｙ，Ｚ相のＩ
ＧＢＴおよびフリーホイーリングダイオードを実装し、
さらに各回路基板５ａには、後記の主回路端子Ｐ，Ｎ，
Ｕ，Ｖ，ＷおよびＢとのワイヤボンディングに対応する
配線パターン５ａ-1が形成されている。なお、図中には
主回路端子の端子記号に合わせて、各区分の配線パター
ンにはｐ，ｎ．ｕ，ｖ，ｗ，ｘ，ｙ，ｚおよびｂの記号
が付してある。
回路におけるＷ相とＺ相との直列回路について、そのＷ
相配線ライン１０をＰ配線ライン８あるいはＮ配線ライ
ン９で挟み込む場合を例示したが、同様な挟み込み方式
をＶ相とＹ相，Ｕ相とＸ相についても実施適用できるこ
とは勿論である。次に、前記の配線挟み込み部の形成に
対応するパワーモジュールの組立構造を説明する。ま
ず、図３は金属ベース１に搭載したパワー回路５の平面
図を示しており、パワー回路５は左右に並ぶ２枚の回路
基板５ａに分けた上で、左側の回路基板にはインバータ
回路の上アームに対応するＵ，Ｖ，Ｗ相のパワー半導体
素子（ＩＧＢＴ）５ｂおよびフリーホイーリングダイオ
ード５ｃを、また右側の回路基板にはＸ，Ｙ，Ｚ相のＩ
ＧＢＴおよびフリーホイーリングダイオードを実装し、
さらに各回路基板５ａには、後記の主回路端子Ｐ，Ｎ，
Ｕ，Ｖ，ＷおよびＢとのワイヤボンディングに対応する
配線パターン５ａ-1が形成されている。なお、図中には
主回路端子の端子記号に合わせて、各区分の配線パター
ンにはｐ，ｎ．ｕ，ｖ，ｗ，ｘ，ｙ，ｚおよびｂの記号
が付してある。
【００１８】また、図４(a),(b) は主回路端子３を備え
た端子一体形外囲ケース２の構造図であり、該外囲ケー
ス２の一側辺には左右に並んでＰ，Ｎ，Ｕ，Ｖ，Ｗおよ
びＢ端子が布設されており、各端子のインナーリード部
３ａが図示のように外囲ケースの内側に突き出してい
る。この主回路端子３は銅フレーム端子になり、図示の
ようにＰ，ＮおよびＢ端子を左右両端に配してその中間
にＵ，Ｖ，Ｗ端子を配列している。また、ＮおよびＵ，
Ｖ，Ｗ端子については、その銅フレームが外囲ケース２
の側壁に沿って延在し、他の端子フレームと内外で対峙
し合うように布設されている。
た端子一体形外囲ケース２の構造図であり、該外囲ケー
ス２の一側辺には左右に並んでＰ，Ｎ，Ｕ，Ｖ，Ｗおよ
びＢ端子が布設されており、各端子のインナーリード部
３ａが図示のように外囲ケースの内側に突き出してい
る。この主回路端子３は銅フレーム端子になり、図示の
ようにＰ，ＮおよびＢ端子を左右両端に配してその中間
にＵ，Ｖ，Ｗ端子を配列している。また、ＮおよびＵ，
Ｖ，Ｗ端子については、その銅フレームが外囲ケース２
の側壁に沿って延在し、他の端子フレームと内外で対峙
し合うように布設されている。
【００１９】次に、前記したパワー回路５と金属ベース
１との組立体に外囲ケース２を組合せ、パワー回路５と
主回路端子３との間をボンディングワイヤ７で相互接続
した組立状態を図５(a),(b) に示し、また図５における
Ｐ，Ｗ，Ｎの配線ルート，およびＰ，Ｖ，Ｎの配線ルー
トをそれぞれ図６(a),(b) および図７(a),(b) に分けて
表す。すなわち、図６においては、右側の回路基板５ａ
に形成した配線パターンｐ（図３参照）として斜線を付
して表したＰライン（Ｐ端子から左側の回路基板を経由
してブレーキ端子Ｂに至る配線ルート）を、該Ｐライン
に沿ってその内側に形成した回路基板５ａの配線パター
ンｎと、この配線パターンｎと対峙して外囲ケース２に
設けたフレーム構造のＮ端子とで両側から挟み込み、こ
の領域で図１(a) に表した挟み込み部９ａを形成してい
る。
１との組立体に外囲ケース２を組合せ、パワー回路５と
主回路端子３との間をボンディングワイヤ７で相互接続
した組立状態を図５(a),(b) に示し、また図５における
Ｐ，Ｗ，Ｎの配線ルート，およびＰ，Ｖ，Ｎの配線ルー
トをそれぞれ図６(a),(b) および図７(a),(b) に分けて
表す。すなわち、図６においては、右側の回路基板５ａ
に形成した配線パターンｐ（図３参照）として斜線を付
して表したＰライン（Ｐ端子から左側の回路基板を経由
してブレーキ端子Ｂに至る配線ルート）を、該Ｐライン
に沿ってその内側に形成した回路基板５ａの配線パター
ンｎと、この配線パターンｎと対峙して外囲ケース２に
設けたフレーム構造のＮ端子とで両側から挟み込み、こ
の領域で図１(a) に表した挟み込み部９ａを形成してい
る。
【００２０】また、図６においては、左側の回路基板５
ａに実装したＷ相のＩＧＢＴと右側の回路基板５ａに実
装したＺ相のＩＧＢＴに対応する基板上の配線パターン
ｗ，ｚ（図３参照）とこの間に跨がってボンディングワ
イヤで接続されるＷ端子との間のＷ相配線ラインについ
ても、そのワイヤ部分を前記したＮ配線ラインで囲み、
さらにＷ端子のフレーム一部をＮ端子のフレームと平行
に沿わせて、図１(b)あるいは(c) に対応する挟み込み
部９ｂを形成している。
ａに実装したＷ相のＩＧＢＴと右側の回路基板５ａに実
装したＺ相のＩＧＢＴに対応する基板上の配線パターン
ｗ，ｚ（図３参照）とこの間に跨がってボンディングワ
イヤで接続されるＷ端子との間のＷ相配線ラインについ
ても、そのワイヤ部分を前記したＮ配線ラインで囲み、
さらにＷ端子のフレーム一部をＮ端子のフレームと平行
に沿わせて、図１(b)あるいは(c) に対応する挟み込み
部９ｂを形成している。
【００２１】さらに、図示実施例では、図７で示すよう
に右側の回路基板５ａに実装したＹ相のＩＧＢＴ（図３
参照）からＶ端子（銅フレーム端子）に至る配線ルート
についても、前記のＷ相配線ラインと同様にＮ配線ライ
ンで挟み込んでいる。このように、Ｎ配線ライン９の配
線ルート上で、回路基板５ａに形成した配線パターン
ｎ，これに対峙する主回路端子（銅フレーム端子）３の
Ｎ端子，および配線パターンｎとＮ端子の間を接続する
ボンディングワイヤ７（２箇所）を利用してＰライン，
Ｖ，Ｗ相の配線ラインを両側から挟み込むようにレイア
ウトすることにより、先述のようにライン相互間の電磁
的結合の度合いが増して配線インダクタンスを低減でき
る。
に右側の回路基板５ａに実装したＹ相のＩＧＢＴ（図３
参照）からＶ端子（銅フレーム端子）に至る配線ルート
についても、前記のＷ相配線ラインと同様にＮ配線ライ
ンで挟み込んでいる。このように、Ｎ配線ライン９の配
線ルート上で、回路基板５ａに形成した配線パターン
ｎ，これに対峙する主回路端子（銅フレーム端子）３の
Ｎ端子，および配線パターンｎとＮ端子の間を接続する
ボンディングワイヤ７（２箇所）を利用してＰライン，
Ｖ，Ｗ相の配線ラインを両側から挟み込むようにレイア
ウトすることにより、先述のようにライン相互間の電磁
的結合の度合いが増して配線インダクタンスを低減でき
る。
【００２２】なお、前記の実施例では、その配線ルート
上でＮ配線ライン９がＰライン（ブレーキ回路Ｂに通じ
る回路基板上の配線パターン）およびＶ，Ｗ相の配線ラ
インを挟み込むようにしているが、配線ルートのレイア
ウト変更により、図２(a) 〜(c) で示すように、Ｐ配線
ライン８のルート上に形成した挟み込み部８ａ，８ｂで
Ｎ配線ライン９，Ｗ相配線ライン１０を挟み込むように
しても配線インダクタンスを低減できる。
上でＮ配線ライン９がＰライン（ブレーキ回路Ｂに通じ
る回路基板上の配線パターン）およびＶ，Ｗ相の配線ラ
インを挟み込むようにしているが、配線ルートのレイア
ウト変更により、図２(a) 〜(c) で示すように、Ｐ配線
ライン８のルート上に形成した挟み込み部８ａ，８ｂで
Ｎ配線ライン９，Ｗ相配線ライン１０を挟み込むように
しても配線インダクタンスを低減できる。
【００２３】また、前記したＮ／Ｐ／Ｎの配線挟み込み
部９ａは、図５に示した構成とは別に、回路基板５ａ上
の配線パターンで形成してもよく、さらに主回路端子３
の銅フレームの配列によって形成することも可能であ
る。
部９ａは、図５に示した構成とは別に、回路基板５ａ上
の配線パターンで形成してもよく、さらに主回路端子３
の銅フレームの配列によって形成することも可能であ
る。
【００２４】
【発明の効果】以上述べたように、本発明の構成によれ
ば、パワー回路／主回路端子間の配線ルートについて、
Ｐ，Ｎの一方の配線ラインで他方の配線ラインを両側か
ら挟み込むようにレイアウトしたことにより、配線イン
ダクタンスの低減手段として従来より採用されているＰ
Ｎ平行配線と比べて、より一層高い配線インダクタンス
低減効果が得られる。
ば、パワー回路／主回路端子間の配線ルートについて、
Ｐ，Ｎの一方の配線ラインで他方の配線ラインを両側か
ら挟み込むようにレイアウトしたことにより、配線イン
ダクタンスの低減手段として従来より採用されているＰ
Ｎ平行配線と比べて、より一層高い配線インダクタンス
低減効果が得られる。
【００２５】しかも、前記の配線挟み込み部の形成に
は、特別な配線部品を追加したり、モジュール内部の配
線経路を大幅に変更することなしに、半導体装置の組立
構造を生かしてその配線ルート上で形成することができ
るなど、製品の小型化に伴い配線経路が複雑化する半導
体装置に適用してその配線インダクタンスを低減し、そ
の配線インダクタンスに起因する電気的ノイズの発生，
装置の誤動作を効果的に抑えて製品の信頼性向上が図れ
る。
は、特別な配線部品を追加したり、モジュール内部の配
線経路を大幅に変更することなしに、半導体装置の組立
構造を生かしてその配線ルート上で形成することができ
るなど、製品の小型化に伴い配線経路が複雑化する半導
体装置に適用してその配線インダクタンスを低減し、そ
の配線インダクタンスに起因する電気的ノイズの発生，
装置の誤動作を効果的に抑えて製品の信頼性向上が図れ
る。
【図１】本発明の実施例による配線インダクタンスの低
減手段を回路上で模式的に表した原理図であり、(a) 〜
(c) はＮ配線ラインでＰ，Ｗラインを挟み込んだ実施例
の回路図
減手段を回路上で模式的に表した原理図であり、(a) 〜
(c) はＮ配線ラインでＰ，Ｗラインを挟み込んだ実施例
の回路図
【図２】図１と異なる実施例の模式回路図であり、(a)
〜(c) はＰ配線ラインでＮ，Ｗラインを挟み込んだ実施
例の回路図
〜(c) はＰ配線ラインでＮ，Ｗラインを挟み込んだ実施
例の回路図
【図３】本発明の実施例による半導体装置の組立構造図
で金属ベースにパワー回路を搭載した回路組立体の平面
図
で金属ベースにパワー回路を搭載した回路組立体の平面
図
【図４】図３の回路組立体に組合せる端子一体形外囲ケ
ースの構造図で、(a),(b) はそれぞれ平面図，および主
回路端子の配列を表した側面図
ースの構造図で、(a),(b) はそれぞれ平面図，および主
回路端子の配列を表した側面図
【図５】図３の回路組立体に図４の外囲ケースを組み合
わせて内部配線した半導体装置の組立構造図で、(a),
(b) はそれぞれ平面図，および縦断側面図
わせて内部配線した半導体装置の組立構造図で、(a),
(b) はそれぞれ平面図，および縦断側面図
【図６】図５におけるＰ，Ｎ，Ｗ，Ｂの配線ルートを表
す図で、(a),(b) はそれぞれ平面図，および側面図
す図で、(a),(b) はそれぞれ平面図，および側面図
【図７】図５におけるＰ，Ｎ，Ｖ，Ｂの配線ルートを表
す図で、(a),(b) はそれぞれ平面図，および側面図
す図で、(a),(b) はそれぞれ平面図，および側面図
【図８】インバータ装置に適用するパワーモジュールを
対象とした従来例の半導体装置の組立構造図
対象とした従来例の半導体装置の組立構造図
【図９】本発明の実施対象となるインバータ装置の回路
図
図
１ 金属ベース
２ 外囲ケース
３ 主端子
５ パワー回路
５ａ パワー回路基板
５ａ-1 配線パターン
５ｂ パワー半導体素子（ＩＧＢＴ）
７ ボンディングワイヤ
８ Ｐ配線ライン
８ａ，８ｂ 配線挟み込み部
９ Ｎ配線ライン
９ａ，９ｂ 配線挟み込み部
１０ Ｗ相配線ライン
Ｐ，Ｎ 直流側の入力端子
Ｕ，Ｖ，Ｗ 交流側の出力端子
Ｂ ブレーキ回路の端子
Claims (3)
- 【請求項１】入，出力用の主回路端子（Ｐ，Ｎ、Ｕ，
Ｖ，Ｗ相およびＢ）をケース周域に配列してインサート
成形した端子一体形の外囲ケースに金属ベース, 上蓋を
組合せてなるパッケージにパワー回路を搭載し、該パワ
ー回路と前記主回路端子との間を内部配線した半導体装
置であり、パワー回路が回路基板に各相に対応する複数
のパワー半導体素子を実装してなるものにおいて、 パワー回路／主回路端子間の配線ルートについて、Ｐ，
Ｎの一方の配線ラインで他方の配線ラインを両側から挟
み込むようにレイアウトしたことを特徴とする半導体装
置。 - 【請求項２】請求項１記載の半導体装置において、Ｐ，
Ｎの一方の配線ラインでＵ，Ｖ，Ｗ相のいずれかの配線
ラインを挟み込むようにレイアウトしたことを特徴とす
る半導体装置。 - 【請求項３】請求項１または２記載の半導体装置におい
て、パワー回路基板上に形成した配線パターン，該配線
パターンに対峙して外囲ケース側に布設したフレーム構
造の主回路端子，およびその配線パターンと主回路端子
の間を接続するボンディングワイヤを経由する配線ルー
ト上で他方の配線ラインを挟み込むようにしたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001254061A JP4561015B2 (ja) | 2001-08-24 | 2001-08-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001254061A JP4561015B2 (ja) | 2001-08-24 | 2001-08-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003068977A true JP2003068977A (ja) | 2003-03-07 |
| JP4561015B2 JP4561015B2 (ja) | 2010-10-13 |
Family
ID=19082274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001254061A Expired - Fee Related JP4561015B2 (ja) | 2001-08-24 | 2001-08-24 | 半導体装置 |
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| Country | Link |
|---|---|
| JP (1) | JP4561015B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8461623B2 (en) | 2008-07-10 | 2013-06-11 | Mitsubishi Electric Corporation | Power semiconductor module |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621323A (ja) * | 1992-06-30 | 1994-01-28 | Mitsubishi Electric Corp | 半導体パワーモジュール |
| JPH09270491A (ja) * | 1996-04-01 | 1997-10-14 | Fuji Electric Co Ltd | パワートランジスタモジュール |
-
2001
- 2001-08-24 JP JP2001254061A patent/JP4561015B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621323A (ja) * | 1992-06-30 | 1994-01-28 | Mitsubishi Electric Corp | 半導体パワーモジュール |
| JPH09270491A (ja) * | 1996-04-01 | 1997-10-14 | Fuji Electric Co Ltd | パワートランジスタモジュール |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8461623B2 (en) | 2008-07-10 | 2013-06-11 | Mitsubishi Electric Corporation | Power semiconductor module |
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| JP4561015B2 (ja) | 2010-10-13 |
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