JP6665926B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の製造方法に関する。
従来、モータ駆動用の電力変換装置などでは、大電流・高電圧の動作環境にも耐性を有する３相出力のインバータ装置が用いられている（例えば、特許文献１、２参照）。このようなインバータ装置は、スイッチングを行うアームとしての複数の半導体素子を有している。各半導体素子は、温度センス用ダイオードおよびＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）素子などを有している。
［特許文献１］ 特開２０１２−６４６７７号公報
［特許文献２］ 特開２０１５−１８５８３４号公報
 解決しようとする課題
しかしながら、従来のインバータ装置では、Ｐ側およびＮ側の電源端子、ならびに、各相の出力端子といった大電流を流す端子と、各相のＰ側アーム（上アーム）およびＮ側アーム（下アーム）の制御に用いる各種の制御端子とを設ける必要があり、これらの端子に対する内部接続の取り回しが複雑となって装置を小型化することが難しい。
一般的開示
（項目１）
本発明の第１の態様においては、半導体装置を提供する。半導体装置は、フレームを備えてよい。半導体装置は、フレームの第１側部に設けられた第１外部端子を備えてよい。半導体装置は、フレームに収容され、上面に第１導電層を有する第１基板を備えてよい。半導体装置は、第１導電層上に搭載され、下面に第１導電層と接続する第１主電極を有し、上面に第２主電極および制御電極を有する第１半導体素子を備えてよい。半導体装置は、第１半導体素子および第１外部端子の間における第１導電層の露出部分と第１外部端子との間を接続する第１端子接続部を備えてよい。半導体装置は、フレームにおける第１半導体素子の第１主電極から第１外部端子までの間の配線の上方に設けられた第１外部制御端子を備えてよい。半導体装置は、第１半導体素子の第１主電極から第１外部端子までの間の配線の上方において、第１半導体素子の制御電極および第１外部制御端子の間を接続する第１制御端子接続部を備えてよい。
（項目２）
第１制御端子接続部は、第１半導体素子の制御電極および第１外部制御端子の間を電気的に接続するボンディングワイヤを有してよい。
（項目３）
第１制御端子接続部は、第１外部制御端子に接続される制御配線層を有する制御配線基板を有してよい。第１制御端子接続部は、第１半導体素子の制御電極及び制御配線基板の制御配線層を電気的に接続するボンディングワイヤを有してよい。
（項目４）
第１外部制御端子は、制御配線基板との接続部からフレームの上方へと延伸してよい。
（項目５）
制御配線基板の下面及び第１端子接続部の上面の間に、フレームの樹脂部材が設けられてよい。
（項目６）
制御配線基板は、下面の絶縁部が第１端子接続部の上面に接してよい。
（項目７）
第１半導体素子は、複数の制御電極を有してよい。
第１半導体素子の複数の制御電極のそれぞれに電気的に接続される複数の第１外部制御端子のそれぞれは、第１半導体素子の第１主電極から第１外部端子までの間の配線の少なくとも１つの上方に設けられてよい。
（項目８）
ボンディングワイヤは、上面視で第１端子接続部と平行に配線されてよい。
（項目９）
半導体装置は、フレームにおける第１側部に対向する第２側部と第１基板との間に収容され、上面に第２導電層を有する第２基板を更に備えてよい。半導体装置は、第２導電層上に搭載され、下面に第２導電層と接続する第１主電極を有し、上面に第２主電極および制御電極を有する第２半導体素子を更に備えてよい。第２半導体素子の第２主電極および第１導電層が電気的に接続されてよい。
（項目１０）
半導体装置は、フレームにおける第２側部と第２半導体素子の間の上方または第２側部に設けられた第２外部制御端子を更に備えてよい。
半導体装置は、第２半導体素子の制御電極および第２外部制御端子の間を接続する第２制御端子接続部を更に備えてよい。
（項目１１）
第１外部端子、第１外部制御端子、第１半導体素子、第１端子接続部、及び第１制御端子接続部を含む第１ユニット、並びに、第２外部制御端子、第２半導体素子、及び第２制御端子接続部を含む第２ユニットの組が、第１側部に沿って並列に複数配置されてよい。
（項目１２）
半導体装置は、フレームにおける第１側部および第２側部の間の第３側部、並びに第３側部に対向する第４側部の少なくとも一方に設けられた第３外部端子を備えてよい。半導体装置は、第３外部端子に接続され、第１基板の上方で第１側部に沿って延伸する第１導電板を備えてよい。半導体装置は、第３側部および第４側部の少なくとも一方において、第３外部端子よりも第２側部の近くに設けられた第４外部端子を備えてよい。半導体装置は、第４外部端子に接続され、第２基板の上方で第２側部に沿って延伸する第２導電板を備えてよい。複数の第１ユニットのそれぞれにおける第１半導体素子の第２主電極は、第１導電板に電気的に接続されてよい。複数の第２ユニットのそれぞれにおける第２導電層は、第２導電板に電気的に接続されてよい。
（項目１３）
第１導電板は、第３側部側の第３外部端子および第４側部側の第３外部端子の間を接続してよい。第２導電板は、第３側部側の第４外部端子および第４側部側の第４外部端子の間を接続してよい。
（項目１４）
第１導電板および第２導電板は、第１端子接続部の延伸方向に対して直交する方向に延伸してよい。
（項目１５）
当該半導体装置は、インバータ装置であってよい。第１ユニットは、当該インバータ装置の下アームをなしてよい。第２ユニットは、当該インバータ装置の上アームをなしてよい。
（項目１６）
半導体装置は、第１半導体素子に対し第１外部端子とは反対側において第１半導体素子と並列に第１基板の第１導電層上に搭載され、下面に第１導電層と接続する第１主電極を有し、上面に第２主電極および制御電極を有する第３半導体素子を備えてよい。
半導体装置は、第１半導体素子の第２主電極及び第３半導体素子の第２主電極の間を接続する第１半導体素子間接続部を備えてよい。
（項目１７）
半導体装置は、第１端子接続部における、第１導電層の露出部分から第１外部端子までの間の配線部分の外周に設けられ、当該配線部分の外周の一部にギャップを有する磁気コアを備えてよい。半導体装置は、磁気コアのギャップに配置された磁気センサを備えてよい。
（項目１８）
本発明の第２の態様においては、半導体装置の製造方法を提供する。半導体装置の製造方法は、上面に第１導電層を有する第１基板を用意してよい。半導体装置の製造方法は、下面に第１主電極を有し、上面に第２主電極および制御電極を有する第１半導体素子を用意してよい。半導体装置の製造方法は、第１半導体素子を第１導電層上に搭載して、第１主電極を第１導電層に接続してよい。半導体装置の製造方法は、第１側部に第１外部端子が設けられ、第１半導体素子の第１主電極から第１外部端子までの間に設ける配線の上方に対応する位置に第１外部制御端子が設けられたフレームを用意してよい。半導体装置の製造方法は、第１基板をフレームに収容してよい。半導体装置の製造方法は、第１半導体素子および第１外部端子の間における第１導電層の露出部分と第１外部端子との間を第１端子接続部により接続してよい。半導体装置の製造方法は、第１半導体素子の第１主電極から第１外部端子までの間の配線の上方において、第１半導体素子の制御電極および第１外部制御端子の間を第１制御端子接続部により接続してよい。
なお、上記の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る半導体装置を示す平面図である。 本実施形態に係る半導体装置を示す斜視図である。 Ｎ側導電板およびＰ側導電板を示す図である。 図２のＡ部分の部分拡大図である。 図２のＢ部分の部分拡大図である。 図２のＣ部分の部分拡大図である。 半導体装置における第１側部の側の断面図である。 Ｎ側制御端子接続部およびＰ側制御端子接続部の端子を示す斜視図である。 磁気センサ部を示す斜視図である。 磁気センサ部の使用例を示す概念図である。 本実施形態に係る半導体装置における３つのレグを示す回路図である。 比較例としての半導体装置を示す回路図である。 本実施形態に係る半導体装置の製造方法を示すフローチャートである。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
［１．半導体装置の概要］
図１は、本実施形態に係る半導体装置１を示す平面図である。また、図２は、本実施形態に係る半導体装置を示す斜視図である。
本明細書において、Ｘ方向とＹ方向とは互いに垂直な方向であり、Ｚ方向はＸ‐Ｙ平面に垂直な方向である。Ｘ方向、Ｙ方向およびＺ方向は、いわゆる右手系を成す。本例の第１半導体素子は、＋Ｚ方向に上面を有し、−Ｚ方向に下面を有する。つまり、「上」および「上方」とは、＋Ｚ方向を意味する。これに対して、「下」および「下方」とは、−Ｚ方向を意味する。また、本明細書においては、一例として＋Ｙ方向がＮ側（負電極側）、−Ｙ方向がＰ側（正電極側）となっている。
これらの図に示すように、半導体装置１は、フレーム１１２と、上面にＮ側導電層２０６を有するＮ側基板２０００と、フレーム１１２に設けられた出力端子３１３と、Ｎ側導電層２０６上に搭載されたＮ側半導体素子３１１と、Ｎ側導電層２０６と出力端子３１３との間を接続する出力端子接続部３１４と、Ｎ側外部制御端子３１５と、Ｎ側半導体素子３１１の電極およびＮ側外部制御端子３１５の間を接続するＮ側制御端子接続部３１７と、を備える。例えば、半導体装置１は、フレーム１１２を有するケース１００と、Ｎ側基板２０００、出力端子３１３、Ｎ側半導体素子３１１、出力端子接続部３１４、Ｎ側外部制御端子３１５およびＮ側制御端子接続部３１７を有する１または複数のレグ３００とを備えてよい。また、半導体装置１は、レグ３００に電力を供給する電力供給部４００をさらに備えてよい。この半導体装置１は、一例としてインバータ装置であってよい。
このうち、ケース１００は中空の扁平な箱状に形成されてよく、１または複数のレグ３００がケース１００内に収容されてよい。また、複数のレグ３００は、インバータ装置においてスイッチングを行う１組のアームとして機能してよい。複数のレグ３００は一の方向に配列されており、例えば、Ｘ方向に配列されてよい。
なお、Ｎ側導電層２０６は第１導電層の一例であり、Ｎ側基板２０００は第１基板の一例である。また、出力端子３１３は第１外部端子の一例であり、出力端子接続部３１４は第１端子接続部の一例である。また、Ｎ側半導体素子３１１は第１半導体素子の一例である。また、Ｎ側外部制御端子３１５は第２外部制御端子の一例であり、Ｎ側制御端子接続部３１７は第１制御端子接続部の一例である。
［１−１．ケース］
ケース１００は、枠状のフレーム１１２を有しており（図１参照）、例えば、ポリフェニレンサルファイド（ＰＰＳ）またはポリブチレンテレフタラート（ＰＢＴ）などの樹脂によって形成されている。なお、図１ではフレーム１１２にハッチングを施しており、図２では、フレーム１１２の図示を省略している。
フレーム１１２は、図１に示すように、第１側部１１２１、第２側部１１２２、第３側部１１２３および第４側部１１２４を含んでおり、このうち第１側部１１２１と第２側部１１２２とが互いに対向し、好ましくはそれぞれＸ方向と平行になっている。また、第３側部１１２３と第４側部１１２４とが互いに対向し、好ましくはそれぞれＹ方向と平行になり、第１側部１１２１および第２側部１１２２と直交する。本実施形態においては、第１側部１１２１および第２側部１１２２は、第３側部１１２３および第４側部１１２４よりも長くなっている。第１側部１１２１および第２側部１１２２の上面には、後述のレグ３００における各Ｎ側外部制御端子３１５および各Ｐ側外部制御端子３２５が貫通する直方体状の樹脂ブロック１１２６（図１参照）が配置されてよい。なお、Ｐ側外部制御端子３２５は第２外部制御端子の一例である。
ケース１００は、フレーム１１２の上部に図示しない蓋部を有してもよい。この蓋部は、ケース１００内を覆って保護する。蓋部は、後述の図７に示すようにケース１００内に封止材料１１６が充填される場合には、このような封止材料１１６がケース１００外に漏れるのを防いでもよい。ここで、封止材料１１６は、ゲル状であってもよいし、固化されていてもよい。ゲル状の封止材料１１６としてはシリコーンゲル等を用いることができ、固化される封止材料１１６としてエポキシ樹脂などを用いることができる。なお、蓋部は、不図示の他の半導体素子または半導体チップを搭載した基板であってもよい。
［１−２．レグ］
複数のレグ３００は、図１に示すように、第１側部１１２１および第２側部１１２２に沿って並列に配置されている。各レグ３００は、図１、図２に示すように、スイッチングを行うアームとしてのＮ側ユニット３０１およびＰ側ユニット３０２の組と、基板部２００を有している。このうち、Ｎ側ユニット３０１は電源の負端子に接続される下アームをなしてよく、Ｐ側ユニット３０２は電源の正端子に接続される上アームをなしてよい。また、Ｎ側ユニット３０１は第１側部１１２１（図１参照）の側、つまり＋Ｙ側に配置され、Ｐ側ユニット３０２は第２側部１１２２（図１参照）の側、つまり−Ｙ側に配置されてよい。なお、Ｎ側ユニット３０１は第１ユニットの一例であり、Ｐ側ユニットは第２ユニットの一例である。
例えば、レグ３００は３個で１組をなしてよい。一例として、半導体装置１には６個のレグ３００が具備されて２つの組をなしている。このような組に含まれる３つのレグ３００は、３つの出力端子３１３からＵ相、Ｖ相、Ｗ相の交流信号を出力する。但し、半導体装置１には他の個数のレグ３００が含まれてもよいし、レグ３００は他の機能を有してもよい。
なお、半導体装置１には、レグ３００の上アームとしてのＰ側ユニット３０２は含まれなくてもよい。Ｐ側ユニット３０２が半導体装置１に含まれない場合には、Ｐ側ユニット３０２が半導体装置１に対する外部機器として形成され、半導体装置１に含まれるＮ側ユニット３０１と、外部機器としてのＰ側ユニット３０２とが接続されて使用されてもよい。
［１−２−１．基板部］
基板部２００は、フレーム１１２（図１参照）に収容され、１または複数のＮ側導電層２０６が上面に形成された１または複数のＮ側基板２０００を有する。また、基板部２００は、フレーム１１２における第２側部１１２２（図１参照）およびＮ側基板２０００の間に収容され、１または複数のＰ側導電層２０７が上面に形成された１または複数のＰ側基板２００１を有してもよい。
なお、Ｐ側導電層２０７は第２導電層の一例であり、Ｐ側基板２００１は第２基板の一例である。Ｎ側基板２０００およびＰ側基板２００１は、レグ３００ごとに設けられてもよく、複数のレグ３００に対して共通の基板であってもよい。また、Ｎ側基板２０００およびＰ側基板２００１は、Ｎ側ユニット３０１およびＰ側ユニット３０２に対して共通の基板のＮ側の部分、Ｐ側の部分であってもよい。
Ｎ側基板２０００は、絶縁基板２０４と、絶縁基板２０４上に配置された１または複数のＮ側導電層２０６とを有している。Ｐ側基板２００１は、絶縁基板２０５と、絶縁基板２０５上に配置された複数のＰ側導電層２０７とを有している。例えば、Ｎ側基板２０００およびＰ側基板２００１はＹ方向に沿って配列されてよく、Ｎ側基板２０００の方がＰ側基板２００１よりも＋Ｙ方向に位置している。
なお、絶縁基板２０４、２０５とＮ側導電層２０６、Ｐ側導電層２０７とは直接接合またはろう付けにより一体化されてよい。図１、図２では、Ｎ側導電層２０６およびＰ側導電層２０７と、後述のＮ側半導体素子３１１、３１２およびＰ側半導体素子３２１、３２２とにハッチングを施している。Ｎ側半導体素子３１２は第３半導体素子の一例である。
絶縁基板２０４は、上部に１または複数のＮ側導電層２０６を支持するとともに、Ｎ側導電層２０６と、その下側の部材、例えば後述の放熱板２０２とを電気的に絶縁する。同様に、絶縁基板２０５は、上部に１または複数のＰ側導電層２０７を支持するとともに、Ｐ側導電層２０７と、その下側の部材、例えば後述の放熱板２０２とを電気的に絶縁する。例えば、絶縁基板２０４、２０５は、セラミック板であってよい。
Ｎ側導電層２０６およびＰ側導電層２０７は、銅などの導電性金属で回路状、例えば複数のランド状に形成されている。このうち、Ｎ側導電層２０６は絶縁基板２０４上に形成され、Ｐ側導電層２０７は絶縁基板２０５上に形成されている。なお、Ｎ側導電層２０６およびＰ側導電層２０７は、複数のＮ側半導体素子３１１、３１２およびＰ側半導体素子３２１、３２２をＹ方向に並列に搭載するべく、Ｙ方向に長尺に形成されてよい。また、Ｎ側導電層２０６およびＰ側導電層２０７はライン状に形成されてもよい。
Ｎ側基板２０００およびＰ側基板２００１の下面側には、レグ３００を冷却する放熱板２０２が設けられてよい。放熱板２０２は図１、２に図示されているが、図１では２点鎖線で図示されている。
放熱板２０２は、ケース１００の内部底面を覆ってよく、別々の領域でＮ側基板２０００およびＰ側基板２００１を下方から支持してよい。また、放熱板２０２は、銅板であってよい。なお、放熱板２０２と、絶縁基板２０４、２０５とは半田などで接合されてよい。後述の図７に示すように、放熱板２０２と絶縁基板２０４との間、および、放熱板２０２と絶縁基板２０５との間には、銅などの金属の伝熱層２０３が設けられてもよい。この伝熱層２０３と絶縁基板２０４、２０５とは直接接合またはろう付けにより一体化されてよい。
［１−２−２．Ｎ側ユニット］
各Ｎ側ユニット３０１は、Ｎ側半導体素子３１１、出力端子接続部３１４、１または複数のＮ側外部制御端子３１５およびＮ側制御端子接続部３１７を含んでいる。また、Ｎ側ユニット３０１は、大電流に適応するべく、Ｎ側半導体素子３１１と並列に１または複数のＮ側半導体素子３１２を含んでもよい。
［１−２−２（１）．Ｎ側半導体素子］
Ｎ側半導体素子３１１、３１２はＮ側導電層２０６上に搭載されている。例えば、Ｎ側半導体素子３１２はＮ側半導体素子３１１に対して第１側部１１２１とは反対側、つまり−Ｙ方向に、Ｎ側半導体素子３１１と並列に設けられている。これらのＮ側半導体素子３１１、３１２は、それぞれ下面に第１主電極を有し、上面に第２主電極、および、１または複数の制御電極を有する。そして、Ｎ側半導体素子３１１、３１２における下面の第１主電極はＮ側導電層２０６に対し、半田などで電気的、機械的に接着されている。なお、各制御電極は、主電極間のオン／オフまたは抵抗値を制御し、または、主電極の電圧または温度を監視（センス）するための電極である。この制御電極は主電極よりも小面積であってよく、主電極よりも小さい電流が流れる。
ここで、本実施形態においては、第１半導体素子３１１、３１２は、パワーＭＯＳＦＥＴやＩＧＢＴ等のスイッチング素子が形成された縦型の半導体チップやダイオード素子が形成された半導体チップである。Ｎ側半導体素子３１１等は、スイッチング素子およびダイオード素子をあわせもつＲＣ−ＩＧＢＴが形成された半導体チップでもよい。より具体的には、図１１を用いて詳細は後述するものの、Ｎ側半導体素子３１１、３１２は、温度センス用ダイオードおよびＲＣ−ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ：逆導通ＩＧＢＴ）素子などが搭載された半導体チップである。この半導体チップは、第１主電極としてＲＣ−ＩＧＢＴ素子のコレクタ電極を有している。また、半導体チップは、第２主電極としてＩＧＢＴ素子のエミッタ電極を有している。また、半導体チップは、複数の制御電極としてＲＣ−ＩＧＢＴ素子のゲート電極、センスエミッタ電極、ケルビンエミッタ電極と、温度センス用ダイオードのアノード電極およびカソード電極とを有している。ここで、センスエミッタ電極は、エミッタ電流の一部を取り出して測定するための電極である。半導体チップの基板は、シリコン、炭化ケイ素または窒化ガリウムであってよい。
但し、第１主電極、第２主電極および制御電極は、上記の半導体チップにおける別の電極であってもよい。また、Ｎ側半導体素子３１１、３１２は他の回路構成を有する半導体素子であってもよい。Ｎ側半導体素子３１１、３１２は互いに別種の素子であってもよい。
Ｎ側半導体素子３１１、３１２において、下面の第１主電極（コレクタ電極）は、上述のようにＮ側導電層２０６に電気的に接続されている。
また、Ｎ側半導体素子３１１、３１２において、上面の制御電極（ゲート電極、ケルビンエミッタ電極、センスエミッタ電極、アノード電極およびカソード電極）は、詳細は後述するものの、Ｎ側制御端子接続部３１７を介してＮ側外部制御端子３１５に電気的に接続されている。
また、Ｎ側半導体素子３１１、３１２において、上面の第２主電極同士の間は、ジャンパー端子などのＮ側素子間接続部３１８によって電気的に接続されている。このＮ側素子間接続部３１８には、後述の電力供給部４００におけるＮ側導電板４０４が電気的に接続されている。Ｎ側素子間接続部３１８は、金属板をプレス加工して形成されてよい。例えば、Ｎ側素子間接続部３１８は、図２に示すように、各Ｎ側半導体素子３１１、３１２の上面の第１主電極（エミッタ電極）と密着する２つのプレート部分と、Ｎ側導電板４０４の下面に密着する上部プレート部分と、下部プレート部分および上部プレート部分の間を接続する２つのプレート部分とを備えてよい。なお、Ｎ側素子間接続部３１８は第１素子間接続部の一例である。また、Ｎ側導電板４０４は、第１導電板の一例であり、電源の負電極に接続されてよい。
［１−２−２（２）．Ｎ側外部制御端子およびＮ側制御端子接続部］
Ｎ側外部制御端子３１５およびＮ側制御端子接続部３１７は、図１、図２に示すように、Ｎ側ユニット３０１の制御端子（ゲート電極、ケルビンエミッタ電極、センスエミッタ電極、アノード電極およびカソード電極）をケース１００の外部に引き出す。本実施形態においては、Ｎ側ユニット３０１は５つの制御電極を有するため、５組のＮ側外部制御端子３１５およびＮ側制御端子接続部３１７がそれぞれ何れかの制御電極に接続されてよい。
このうち、Ｎ側外部制御端子３１５は、例えば、導電性の金属によりピン状に形成されて中途部が第１側部１１２１に埋め込まれて配置される（図１参照）。また、Ｎ側外部制御端子３１５は、一端部が第１側部１１２１および樹脂ブロック１１２６からケース１００の上方へと延伸し、外部機器（図示せず）に接続される。また、Ｎ側外部制御端子３１５の他端部は屈曲されて第１側部１１２１からケース１００の内側に延伸する。なお、導電性の金属としては、例えば導電材としての銅、銅合金（真鍮、リン青銅、Ｃ１９４銅合金等）、アルミニウムまたは銅−アルミニウムクラッド材などを用いることができる。
Ｎ側制御端子接続部３１７は、Ｎ側ユニット３０１の制御電極（ゲート電極、ケルビンエミッタ電極、センスエミッタ電極、アノード電極およびカソード電極）と、Ｎ側外部制御端子３１５の他端部との間を電気的に接続する。例えば、Ｎ側制御端子接続部３１７は、Ｎ側ユニット３０１の制御電極に電気的、機械的に接続されたアルミニウムなどのボンディングワイヤ３１７２を有してよい。但し、Ｎ側制御端子接続部３１７は、ボンディングワイヤ３１７２の代わりに、導電性の金属板を屈曲させて形成されたプレートを有してもよい。なお、Ｎ側制御端子接続部３１７とＮ側半導体素子３１１、３１２との間の接続については、図４、図７を用いて詳細を後述する。
［１−２−２（３）．出力端子］
出力端子３１３は、導電性の金属により形成され、半導体装置１を外部機器と接続するべく、フレーム１１２の第１側部１１２１（図１参照）に設けられている。例えば、出力端子３１３は、第１側部１１２１の外側面に設けられ、フレーム１１２の外側に延伸してよい。
出力端子３１３は、隣接するレグ３００の出力端子３１３と当接しない限りにおいて、Ｘ方向に沿って幅広に形成されてよい。例えば、出力端子３１３は、複数のＮ側外部制御端子３１５がレグ３００に含まれる場合には、これら複数のＮ側外部制御端子３１５の全体についてのＸ方向での幅よりも幅広に形成されてよい。一例として、出力端子３１３は、複数のＮ側外部制御端子３１５が貫通する樹脂ブロック１１２６よりもＸ方向に幅広に形成されてよい（図１参照）。このように出力端子３１３が幅広に形成されることで、出力端子３１３での発熱を低減し、大電流を流すことが可能となる。
［１−２−２（４）．出力端子接続部］
出力端子接続部３１４は、導電性の金属によって形成され、Ｎ側半導体素子３１１、３１２と出力端子３１３との間におけるＮ側導電層２０６の露出部分と、出力端子３１３との間を接続する。なお、Ｎ側導電層２０６の露出部分とは、他の部材と電気的に接続可能な部分であり、例えばＮ側半導体素子３１１、３１２および後述の導電端子２６０によって覆われていない部分であってよく、封止材料１１６によって封止されているか否かを問わない。
例えば、出力端子接続部３１４は、ケース１００の内側におけるＮ側導電層２０６の露出部分から第１側部１１２１を貫通して設けられ、第１側部１１２１の外側面の出力端子３１３に電気的に接続されている（図２の右端部参照）。出力端子接続部３１４は導電性の金属から出力端子３１３と一体的に形成されてよい。また、出力端子接続部３１４における出力端子３１３とは反対側の端部、つまりケース１００の内側の端部は、Ｎ側導電層２０６に電気的、機械的に接続されてよい。
一例として、出力端子接続部３１４は、金属板をプレス加工して形成されてよい。具体的には、図２に示すように、出力端子接続部３１４は、Ｎ側導電層２０６の露出部分と密着するプレート部分と、第１側部１１２１を貫通するプレート部分と、Ｎ側導電層２０６の露出部分から第１側部１１２１までの間を跨いでプレート部分同士の間を接続する接続部とを備えてよい。
出力端子接続部３１４は、図１、図２に示すように、Ｙ方向に延伸してよい。また、出力端子接続部３１４は、出力端子３１３と同様に、Ｘ方向に沿って幅広に形成されてよい。このように出力端子接続部３１４が幅広に形成されることで、出力端子接続部３１４での発熱を低減し、大電流を流すことが可能となる。
出力端子接続部３１４における、Ｎ側導電層２０６の露出部分から出力端子３１３までの間の配線部分には、磁気センサ部３０５が設けられてよい。なお、この磁気センサ部３０５については、図９、図１０を用いて詳細を後述する。
［１−２−３．Ｐ側ユニット］
各Ｐ側ユニット３０２は、Ｐ側半導体素子３２１、１または複数のＰ側外部制御端子３２５およびＰ側制御端子接続部３２７を含んでいる。また、Ｐ側ユニット３０２は、大電流に適応するべく、Ｐ側半導体素子３２１と並列にＰ側半導体素子３２２を含んでもよい。なお、Ｐ側半導体素子３２１は第２半導体素子の一例であり、Ｐ側制御端子接続部３２７は第２外部制御端子の一例である。
［１−２−３（１）．Ｐ側半導体素子］
Ｐ側半導体素子３２１、３２２はＰ側導電層２０７上に搭載されている。例えば、Ｐ側半導体素子３２２はＰ側半導体素子３２１に対して第１側部１１２１の側に、Ｐ側半導体素子３２１と並列に設けられている。これらのＰ側半導体素子３２１、３２２は、それぞれ下面に第１主電極を有し、上面に第２主電極、および、１または複数の制御電極を有する。そして、Ｐ側半導体素子３２１、３２２における下面の第１主電極がＰ側導電層２０７に対し、半田などで電気的、機械的に接続されている。ここで、本実施形態においては、Ｐ側半導体素子３２１、３２２は、それぞれＮ側半導体素子３１１と同様の素子となっているが、Ｎ側半導体素子３１１とは別種の素子であってもよい。Ｐ側半導体素子３２１とＰ側半導体素子３２２とは互いに別種の素子であってもよい。
Ｐ側半導体素子３２１、３２２において、下面の第１主電極（コレクタ電極）は、上述のようにＰ側導電層２０７に電気的に接続されている。これにより、詳細は後述するものの、Ｐ側半導体素子３２１、３２２の第１主電極（コレクタ電極）は、Ｐ側導電層２０７等を介して後述のＰ側導電板４０６に電気的に接続されている。このＰ側導電板４０６は、第２導電板の一例であり、電源の正電極に接続されてよい。
また、Ｐ側半導体素子３２１、３２２において、上面の制御電極（ゲート電極、ケルビンエミッタ電極、センスエミッタ電極、アノード電極およびカソード電極）は、Ｐ側制御端子接続部３２７に電気的に接続されている。
また、Ｐ側半導体素子３２１、３２２において、上面の第２主電極（エミッタ電極）は、Ｎ側半導体素子３１１、３１２の下部に配置されたＮ側導電層２０６に電気的に接続されている。例えば、Ｐ側半導体素子３２１、３２２の第２主電極（エミッタ電極）同士の間は、ジャンパー端子などのＰ側素子間接続部３２８によって電気的に接続されてよい。また、Ｎ側半導体素子３１１、３１２の下部に配置されたＮ側導電層２０６には、導電端子２６０（図２参照）が配置されてよい。そして、Ｐ側素子間接続部３２８および導電端子２６０は、ジャンパー端子３２６によって電気的に接続されてよい。
［１−２−３（２）．Ｐ側外部制御端子およびＰ側制御端子接続部］
Ｐ側外部制御端子３２５およびＰ側制御端子接続部３２７は、Ｐ側ユニット３０２の制御端子（ゲート電極、ケルビンエミッタ電極、センスエミッタ電極、アノード電極およびカソード電極）をケース１００の外部に引き出す。本実施形態においては、Ｐ側ユニット３０２は５つの制御電極を有するため、５組のＰ側外部制御端子３２５およびＰ側制御端子接続部３２７がそれぞれ何れかの制御電極に接続されてよい。これらのＰ側外部制御端子３２５およびＰ側制御端子接続部３２７は、Ｙ方向に沿ってＮ側外部制御端子３１５およびＮ側制御端子接続部３１７の対向位置に設けられてよい。
このうち、Ｐ側外部制御端子３２５は、フレーム１１２における第２側部１１２２とＰ側半導体素子３２１との間の上方、または第２側部１１２２に設けられる。Ｐ側外部制御端子３２５がフレーム１１２における第２側部１１２２とＰ側半導体素子３２１との間の上方に設けられる場合には、Ｐ側外部制御端子３２５は、例えば封止材料１１６に埋め込まれて固定されてもよいし、ケース１００の蓋部を貫通して設けられてよい。
一例として、本実施形態においては、Ｐ側外部制御端子３２５が第２側部１１２２（図１参照）に設けられる。このＰ側外部制御端子３２５は、Ｎ側外部制御端子３１５と同様の金属を用いてピン状に形成されて中途部が第２側部１１２２に埋め込まれて配置される。また、Ｐ側外部制御端子３２５は、一端部が第２側部１１２２および樹脂ブロック１１２６からケース１００の上方へと延伸し、外部機器（図示せず）に接続される。また、Ｐ側外部制御端子３２５の他端部は屈曲されて第２側部１１２２からケース１００の内側に延伸する。
Ｐ側制御端子接続部３２７は、Ｐ側ユニット３０２の制御電極（ゲート電極、ケルビンエミッタ電極、センスエミッタ電極、アノード電極およびカソード電極）と、Ｐ側外部制御端子３２５の他端部との間を電気的に接続する。例えば、Ｐ側制御端子接続部３２７は、Ｐ側ユニット３０２の制御電極に対し、直接的に、または、Ｐ側導電層２０７を介して間接的に接続されたアルミニウムなどのボンディングワイヤ３２７２を有してよい。但し、Ｐ側制御端子接続部３２７は、ボンディングワイヤ３２７２の代わりに、導電性の金属板を屈曲させて形成されたプレートを有してもよい。なお、Ｐ側制御端子接続部３２７とＰ側半導体素子３２１、３２２との間の接続については、図５、図６を用いて詳細を後述する。
［１−３．電力供給部］
電力供給部４００は、１または複数のレグ３００に電力を供給するものであり、例えば正電圧、負電圧の直流電流を供給する。この電力供給部４００は、図１に示すように、Ｎ側入力端子４０１、Ｐ側入力端子４０２、Ｎ側導電板４０４およびＰ側導電板４０６を有してよい。なお、Ｎ側入力端子４０１は第３外部端子の一例であり、Ｐ側入力端子４０２は第４外部端子の一例である。
Ｎ側入力端子４０１は、第３側部１１２３および第４側部１１２４の少なくとも一方に設けられている。なお、本実施形態においては、Ｎ側入力端子４０１は第３側部１１２３および第４側部１１２４の両方に設けられている。このＮ側入力端子４０１は、直流電源の負電極、一例としてバッテリの負電極に接続されてよい。
Ｐ側入力端子４０２は、第３側部１１２３および第４側部１１２４の少なくとも一方において、Ｎ側入力端子４０１よりも第２側部１１２２の近くに設けられている。なお、本実施形態においては、Ｐ側入力端子４０２は第３側部１１２３および第４側部１１２４の両方に設けられている。このＰ側入力端子４０２は、直流電源の正電極、一例としてバッテリの正電極に接続されてよい。
Ｎ側導電板４０４およびＰ側導電板４０６は、レグ３００に直流電流を流すための電極である。例えば、Ｎ側導電板４０４およびＰ側導電板４０６はプリント回路基板であってもよいし、導電性の金属板であってもよい。
また、Ｎ側導電板４０４は、Ｎ側半導体素子３１１、３１２の上面に設けられたＮ側素子間接続部３１８にそれぞれ電気的に接続されてよい。Ｐ側導電板４０６は、Ｐ側導電層２０７を介してＰ側半導体素子３２１、３２２の下面の第１主電極（コレクタ電極）に電気的に接続されてよい。Ｎ側導電板４０４およびＰ側導電板４０６については、詳細を後述する。
ここで、電力供給部４００または半導体装置１は、図１、図２に示すように、直流電源の電圧を昇降させて各レグ３００に供給するための昇降圧コンバータ５００を有してよい（図１中、Ｘ方向の中央部参照）。一例として、昇降圧コンバータ５００は、Ｎ側導電板４０４に接続された１または複数のＮ側半導体スイッチ５０１と、Ｎ側半導体スイッチ５０１およびＰ側導電板４０６の間を接続した１または複数のＰ側半導体スイッチ５０２と、Ｎ側半導体スイッチ５０１およびＰ側半導体スイッチ５０２の間に接続されて外部に延伸した中間端子５０３とを有する。中間端子５０３とＮ側入力端子４０１の間には、リアクトルおよび直流電源が直列に接続され得る。また、Ｐ側入力端子４０２とＮ側入力端子４０１の間には、平滑コンデンサが接続され得る。昇降圧コンバータ５００は、Ｎ側半導体スイッチ５０１をオン、Ｐ側半導体スイッチ５０２をオフにすることでリアクトルの誘導電流を増加させ、Ｎ側半導体スイッチ５０１をオフ、Ｐ側半導体スイッチ５０２をオンにすることで平滑コンデンサに電荷を蓄積させてＰＮ間の電圧を上昇させることができる。これにより、直流電源よりも高い電圧を生成して各レグ３００に供給することができる。
以上のように、本実施形態に係る半導体装置１においては、フレーム１１２におけるＮ側半導体素子３１１により近い第１側部１１２１に出力端子３１３を設け、Ｎ側半導体素子３１１の下面側の第１主電極（例えばコレクタ電極）と接続するＮ側導電層２０６のうちＮ側半導体素子３１１および出力端子３１３の間の露出部分と、出力端子３１３とを接続する。そして、Ｎ側半導体素子３１１の第１主電極から出力端子３１３までの間のこの接続配線の上方にＮ側外部制御端子３１５を設けてＮ側半導体素子３１１の制御電極（例えばゲート電極など）と電気的に接続する。これにより、半導体装置１においては、シンプルな内部接続構造を採りつつ、大電流が流れる出力端子３１３を十分な幅で引き出すことができる。
また、半導体装置１においては、Ｎ側入力端子４０１およびＰ側入力端子４０２を第１側部１１２１に隣接する第３側部１１２３及び／又は第４側部１１２４に設け、第３外部端子４０１に接続されて第１側部１１２１に沿って延伸するＮ側導電板４０４と第４外部端子４０２に接続されて第２側部１１２２に沿って延伸するＰ側導電板４０６とを設ける。そして、Ｎ側半導体素子３１１の上面側の第２主電極（例えばエミッタ電極）とＮ側導電板４０４とを電気的に接続し、Ｐ側半導体素子３２１の下面側の第１主電極（例えばコレクタ電極）と接続するＮ側導電層２０６とＰ側導電板４０６の間を接続する。これにより、電源端子から各相、各アームの半導体素子への内部接続構造をシンプルにすると共に、電源を分配するＮ側導電板４０４およびＰ側導電板４０６と、各相の出力端子３１３への出力配線とを略直交する方向に配置することができ、大電流が流れる配線同士のクロストークを低減することも可能となる。
なお、半導体装置１は、上記の構成の全てを備えることは必須ではなく、また上記の構成に代えて他の構成を備えるものであってもよい。
［１−４．Ｎ側導電板およびＰ側導電板］
図３は、Ｎ側導電板４０４およびＰ側導電板４０６を示す図である。この図３と、上述の図１とに示すように、Ｎ側導電板４０４は、Ｎ側入力端子４０１に接続され、Ｎ側基板２０００の上方で第１側部１１２１に沿って延伸する。例えば、Ｎ側導電板４０４は、第３側部１１２３側のＮ側入力端子４０１および第４側部１１２４側のＮ側入力端子４０１の間を接続してよい。
また、Ｎ側導電板４０４は、複数のＮ側ユニット３０１のそれぞれのＮ側半導体素子３１１、３１２の上面の第２主電極（エミッタ電極）に電気的に接続される。例えば、Ｎ側導電板４０４は、Ｎ側半導体素子３１１、３１２の上面に設けられたＮ側素子間接続部３１８にそれぞれ電気的に接続されてよい。
Ｐ側導電板４０６は、Ｐ側入力端子４０２に接続され、Ｐ側基板２００１の上方で第２側部１１２２に沿って延伸する。例えば、Ｐ側導電板４０６は、第３側部１１２３側のＰ側入力端子４０２および第４側部１１２４側のＰ側入力端子４０２の間を接続してよい。
また、Ｐ側導電板４０６は、複数のＰ側ユニット３０２のそれぞれのＰ側導電層２０７に電気的に接続される。これにより、Ｐ側導電板４０６は、Ｐ側導電層２０７を介してＰ側半導体素子３２１、３２２の下面の第１主電極（コレクタ電極）に電気的に接続されてよい。
例えば、Ｐ側導電板４０６は、Ｐ側導電層２０７上に配設された複数の導電端子２７２にそれぞれ電気的に接続されることで、当該導電端子２７２を介してＰ側導電層２０７に接続されてよい。なお、導電端子２７２は、隣接する２つのＰ側ユニット３０２の間に１つ設けられて、これらのＰ側ユニット３０２に共有されてよい。
ここで、Ｎ側導電板４０４およびＰ側導電板４０６は、複数のレグ３００の配列方向、つまりＸ方向に延伸してよく、別言すれば、Ｎ側制御端子接続部３１７およびＰ側制御端子接続部３２７の延伸方向の直交方向、および／または出力端子接続部３１４の延伸方向の直交方向に延伸してよい。これにより、直流電流が流れるＮ側導電板４０４およびＰ側導電板４０６と、制御信号が流れるＮ側制御端子接続部３１７およびＰ側制御端子接続部３２７の延伸方向、および／または、交流信号が流れる出力端子３１３の延伸方向とが直交することとなる。そのため、Ｎ側導電板４０４およびＰ側導電板４０６と、Ｎ側制御端子接続部３１７およびＰ側制御端子接続部３２７、および／または、出力端子３１３との間でクロストークが生じて半導体装置１の動作特性が劣化してしまうのが防止される。
［１−５．Ｎ側制御端子接続部とＮ側半導体素子との接続］
本実施形態においては、Ｎ側外部制御端子３１５は、Ｎ側半導体素子３１２よりもＮ側半導体素子３１１の側に配置されている。そのため、Ｎ側制御端子接続部３１７は、Ｎ側半導体素子３１１と、Ｎ側半導体素子３１２とに対し、異なる態様で接続されてよい。
図４は、図２におけるＡ部分の部分拡大図である。この図４と、図１、２とに示すように、Ｎ側制御端子接続部３１７は、Ｎ側半導体素子３１２よりも近いＮ側半導体素子３１１に対しては、制御電極の数と同じ本数（例えば５本）のボンディングワイヤ３１７２によって各制御電極（ゲート電極、ケルビンエミッタ電極、センスエミッタ電極、アノード電極およびカソード電極）にそれぞれ接続されてよい。なお、Ｎ側制御端子接続部３１７とＮ側半導体素子３１１との間の接続については、図７を用いてさらに詳細を後述する。
一方、Ｎ側制御端子接続部３１７は、Ｎ側半導体素子３１１よりも離れているＮ側半導体素子３１２に対しては、制御電極の数よりも少ない本数（例えば５本未満）のボンディングワイヤ３１７２によって一部の制御電極のみに接続されてよい。例えば、Ｎ側制御端子接続部３１７は、Ｎ側半導体素子３１２に対しては、２本のボンディングワイヤ３１７２によって２つの制御電極（例えばゲート電極およびセンスエミッタ電極）のみに接続されてよい。また、Ｎ側制御端子接続部３１７は、Ｎ側半導体素子３１２に対しては、Ｎ側半導体素子３１１に対しＸ方向に隣接して設けられたＮ側導電層２０６を経由して接続されてよい。これにより、Ｎ側半導体素子３１１、３１２の上部のＮ側素子間接続部３１８を回避して、Ｎ側制御端子接続部３１７とＮ側半導体素子３１２とを接続することができる。
［１−６．Ｐ側制御端子接続部とＰ側半導体素子との接続］
本実施形態においては、Ｐ側制御端子接続部３２７におけるＰ側外部制御端子３２５とは反対側の端部は、レグ３００ごとに、Ｐ側ユニット３０２に対して異なる態様で接続されてよい。例えば、Ｐ側制御端子接続部３２７におけるボンディングワイヤ３２７２の端部は、−Ｘ側の３つのレグ３００におけるＰ側ユニット３０２と、＋Ｘ側の３つのレグ３００におけるＰ側ユニット３０２とに対し、異なる態様で接続されてよい。
図５は、図２におけるＢ部分の部分拡大図である。この図５と、図１、図２とに示すように、−Ｘ側の３つのレグ３００では、ボンディングワイヤ３２７２の端部がＰ側ユニット３０２の制御電極に直接的に接続されてよい。
図６は、図２におけるＣ部分の部分拡大図である。この図６と、図１、図２とに示すように、＋Ｘ側の３つのレグ３００では、Ｐ側ユニット３０２の制御電極がボンディングワイヤ２７０に電気的、機械的に接続され、このボンディングワイヤ２７０がケース１００の第２側部１１２２（図１参照）とＰ側半導体素子３２１との間でＰ側導電層２０７に電気的、機械的に接続されている。これにより、ボンディングワイヤ３２７２の端部がボンディングワイヤ２７０、および、Ｐ側導電層２０７の間の電気的な接続を経由して、Ｐ側ユニット３０２の制御電極に接続されてよい。
ここで、本実施形態においては、Ｐ側外部制御端子３２５は、Ｐ側半導体素子３２２よりもＰ側半導体素子３２１の側に配置されている。そのため、Ｐ側制御端子接続部３２７は、Ｐ側半導体素子３２１と、Ｐ側半導体素子３２２とに対し、異なる態様で接続されてよい。例えば、Ｐ側制御端子接続部３２７は、Ｐ側半導体素子３２２に対しては、Ｎ側制御端子接続部３１７およびＮ側半導体素子３１２の間の接続と同様に接続されてよい。
［２．半導体装置の断面構造］
図７は、半導体装置１における第１側部１１２１の側の断面図である。より具体的には、図７（ａ）は、本実施形態に係る半導体装置１の要部を示す側断面図である。なお、この図では、放熱板２０２およびケース１００の第１側部１１２１（フレーム１１２）、第１側部１１２１上の樹脂ブロック１１２６をハッチングして図示している。
この図に示すように、半導体装置１における放熱板２０２の上部には、フレーム１１２およびＮ側基板２０００が配置されている。例えば、Ｎ側基板２０００は半田１１０を介して放熱板２０２に接合されてよく、フレーム１１２は接着層１１１を介して放熱板２０２に接着されてよい。
フレーム１１２における第１側部１１２１には出力端子接続部３１４が設けられている。出力端子接続部３１４は、Ｎ側基板２０００におけるＮ側導電層２０６の露出部分に電気的に接続されている。
また、第１基板２０００の上部にはＮ側ユニット３０１が配置されており、この第１ユニット３０１の複数の制御電極（ゲート電極、ケルビンエミッタ電極、センスエミッタ電極、アノード電極およびカソード電極）には、それぞれＮ側制御端子接続部３１７を介してＮ側外部制御端子３１５が接続されている。以上の状態において、ケース１００の内部には、封止材料１１６が充填されている。なお、絶縁基板２０４の下面には、絶縁基板２０４、２０５からの熱を放熱板２０２に逃がすための伝熱層２０３が設けられている。
ここで、Ｎ側外部制御端子３１５およびＮ側制御端子接続部３１７の各組は、第１ユニット３０１の制御電極（ゲート電極、ケルビンエミッタ電極、センスエミッタ電極、アノード電極およびカソード電極）をケース１００の外部へと引き出している。これらの組の少なくとも１つ、好ましくはそれぞれでは、Ｎ側外部制御端子３１５が、フレーム１１２におけるＮ側半導体素子３１１の第１主電極（コレクタ電極）から出力端子３１３までの間の配線の上方に設けられている。また、Ｎ側制御端子接続部３１７が、フレーム１１２におけるＮ側半導体素子３１１の第１主電極（コレクタ電極）から出力端子３１３までの間の配線の上方において、Ｎ側半導体素子３１１の制御電極（ゲート電極、ケルビンエミッタ電極、センスエミッタ電極、アノード電極およびカソード電極）およびＮ側外部制御端子３１５の間を接続する。
これにより、複数のレグ３００のＮ側外部制御端子３１５と出力端子３１３との全体が一方向に並んで配置される場合と比較して、レグ３００同士の間でのＮ側外部制御端子３１５の間隔、および、出力端子３１３の間隔を小さくすることが可能となる。なお、Ｎ側外部制御端子３１５は、ケース１００の第１側部１１２１に埋め込まれずに、Ｎ側半導体素子３１１の第２主電極（エミッタ電極）の上方に配置されてもよい。
ここで、Ｎ側制御端子接続部３１７のボンディングワイヤ３１７２は、上面視で出力端子接続部３１４と平行に配線されてよい。これにより、直流電流が流れるＮ側導電板４０４と、制御信号が流れるボンディングワイヤ３１７２とが直交することとなる。そのため、Ｎ側導電板４０４と、ボンディングワイヤ３１７２との間でクロストークが生じて半導体装置１の動作特性が劣化してしまうのが防止される。
［２−１．半導体装置の断面構造の変形例（１）］
図７（ｂ）は、変形例（１）に係る半導体装置１の第１側部１１２１の側の側断面図である。
この図に示すように、本変形例（１）における半導体装置１のＮ側ユニット３０１では、Ｎ側制御端子接続部３１７は、制御配線基板３１７５およびボンディングワイヤ３１７２を有している。なお、図７（ｂ）と、後述の図７（ｃ）では、制御配線基板３１７５をハッチングして図示している。
制御配線基板３１７５は、配線（図示せず）が形成された基板である。この制御配線基板３１７５は、第１側部１１２１に一端部が埋め込まれ、他端部が第１側部１１２１からケース１００の内側に延伸して設けられている。例えば、制御配線基板３１７５は、Ｎ側外部制御端子３１６と同数の配線を上側の面に有している。
制御配線基板３１７５は、例えば、導電性材料からなる少なくとも１層の配線層と、耐熱性の材料から成る基板とを含むプリント回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）であってよい。なお、本変形例（１）においては、制御配線基板３１７５の下面と、Ｎ側制御端子接続部３１７の下方の出力端子接続部３１４の上面との間には、ケース１００の樹脂部材が介在している 。ケース１００の樹脂部材は絶縁性であり、例えば、ケース１００のフレーム１１２の樹脂材料（ポリフェニレンサルファイド（ＰＰＳ）で予め形成されフレーム１１２と一体成形されたスペーサであってもよいし、フレーム１１２の成型時に制御配線基板３１７５および出力端子接続部３１４の間に充填されて硬化した樹脂部分であってよい。
ボンディングワイヤ３１７２は、本変形例（１）においては、Ｎ側半導体素子３１１、３１２の制御電極（ゲート電極、ケルビンエミッタ電極、センスエミッタ電極、アノード電極およびカソード電極）と、制御配線基板３１７５の複数の配線の何れかとを電気的に接続している。例えば、ボンディングワイヤ３１７２は、第１側部１１２１からケース１００の内側に延伸した、上述の制御配線基板３１７５の他端部に接続されてよい。
また、本変形例（１）に係るＮ側ユニット３０１は、Ｎ側外部制御端子３１５の代わりにＮ側外部制御端子３１６を有している。このＮ側外部制御端子３１６は、導電性の金属を用いてピン状に形成されており、第１側部１１２１に埋め込まれ、制御配線基板３１７５との接続部から一端部がケース１００の上方へと延伸している。例えば、Ｎ側外部制御端子３１６の他端部は、制御配線基板３１７５の複数の配線のうち、対応するボンディングワイヤ３１７２に接続された配線に電気的に接続された状態で第１側部１１２１内に埋め込まれている。一例として、Ｎ側外部制御端子３１６の他端部は制御配線基板３１７５に形成されたスルーホールに圧入（プレスフィット）されて配線に接続されてよい。また、Ｎ側外部制御端子３１６の他端部は、クリップ状に形成されて制御配線基板３１７５の端部を挟むことで配線に接続されてもよい。また、Ｎ側外部制御端子３１６の他端部は、配線に半田付けされてもよい。この場合には、配線が制御配線基板３１７５におけるＮ側外部制御端子３１６とは反対側の面（下面）に設けられ、Ｎ側外部制御端子３１６の他端部が制御配線基板３１７５のスルーホールを貫通して配線に半田付けされてもよい。但し、Ｎ側外部制御端子３１６が配線に半田付けされる場合には、半田が溶融して他の部位へ流入してしまうのを防止すべく、半田付けの部分をエポキシ樹脂で覆って固めることが好ましい。
［２−２．半導体装置の断面構造の変形例（２）］
図７（ｃ）は、変形例（２）に係る半導体装置１の第１側部１１２１の側の側断面図である。この図に示すように、本変形例（２）においては、制御配線基板３１７５の下面の絶縁部と、Ｎ側制御端子接続部３１７の下方の出力端子接続部３１４の上面とが接している 。これにより、制御配線基板３１７５の下面と出力端子接続部３１４との間に樹脂部分が介在する変形例（１）の場合と比較して、半導体装置１の高さを低減することができる。なお、制御配線基板３１７５の下面の絶縁部は、ガラスエポキシによって形成されてよい。
［３．Ｎ側制御端子接続部およびＰ側制御端子接続部の端子ユニット］
図８は、Ｎ側外部制御端子３１５（または３１６）およびＰ側外部制御端子３２５を示す斜視図である。
この図に示すように、複数のＮ側外部制御端子３１５（または３１６）および複数のＰ側外部制御端子３２５は、それぞれ端子ユニット３１５０、３２５０として一体化されてよい。例えば、複数のＮ側外部制御端子３１５（または３１６）および複数のＰ側外部制御端子３２５は、それぞれ中途部に設けられた樹脂ブロック１１２６によって一体化されてよい。一例として、このような端子ユニット３１５０、３２５０は、複数のＮ側外部制御端子３１５（または３１６）または複数のＰ側外部制御端子３２５をキャビティ内に配置して樹脂ブロック１１２６を成形するインサート成形によって形成することができる。樹脂ブロック１１２６の樹脂材料としては、ケース１００の樹脂材料と同一または同種の材料を用いてよい。
［４．磁気センサ部］
図９は、磁気センサ部３０５を示す斜視図である。この図に示すように、磁気センサ部３０５は、出力端子接続部３１４における、Ｎ側導電層２０６の露出部分から出力端子３１３までの間の配線部分に設けられている。
この磁気センサ部３０５は、配線部分の外周に設けられ、当該配線部分の外周の一部にギャップ（間隙）を有する磁気コア３５０と、ギャップに配置された磁気センサ３５２とを有している。磁気コア３５０は、出力端子接続部３１４に電流が流れることで生じる磁界を出力端子接続部３１４の外周で周回させるものである。例えば、磁気コア３５０は、磁性材料（フェライト）によって概ねリング状に形成されており、配線部分の上方にギャップを有している。磁気センサ３５２は、ギャップ内の磁束密度を検出するものであり、例えば、磁束密度を検出して電圧に変換するホール素子である。
図１０は、磁気センサ部３０５の使用例を示す概念図である。この図に示すように、磁気センサ部３０５には、電流測定用の回路３５４が接続されている。回路３５４は、磁気センサ３５２に電力を供給する定電流源３５４０と、磁気センサ３５２による出力電圧を増幅する差動増幅器３５４２とを有している。この磁気センサ回路３５４では、出力端子接続部３１４を流れる電流量に比例した磁束密度が磁気センサ３５２で検出されて電圧に変換され、この電圧が差動増幅器３５４２で増幅されることで出力端子接続部３１４の電流量が検出可能になっている。なお、回路３５４は、ケース１００内に収容されてもよいし、ケース１００の封止材料１１６または蓋部の上部に配置されてもよい。
［５．回路構成］
［５−１．レグの回路構成］
図１１は、本実施形態に係る半導体装置１における３つのレグ３００を示す回路図である。この図に示すように、各レグ３００は、Ｎ側導電板４０４の側に下アームとしてＮ側ユニット３０１のＮ側半導体素子３１１を有し、Ｐ側導電板４０６の側に上アームとしてＰ側ユニット３０２のＰ側半導体素子３２１を有している。なお、簡略化のため、図１１では、Ｎ側ユニット３０１のＮ側半導体素子３１２、および、Ｐ側ユニット３０２のＰ側半導体素子３２２の図示を省略している。
Ｎ側半導体素子３１１は、温度センス用ダイオード３１１０およびＲＣ−ＩＧＢＴ素子３１１２を有している。温度センス用ダイオード３１１０は、Ｎ側半導体素子３１１の基板の温度を検知するものである。この温度センス用ダイオード３１１０は、制御電極としてのアノード電極（Ａ）およびカソード電極（Ｋ）を上面に有しており、順方向電圧を測定することで基板の温度を測定できるようになっている。
ＲＣ−ＩＧＢＴ素子３１１２は、第２主電極としてのエミッタ電極（Ｅ）と、制御電極としてのゲート電極（Ｇ）、センスエミッタ電極（Ｓ）、および、ケルビンエミッタ電極（Ｅ）とを上面に、第１主電極としてのコレクタ電極（Ｃ）を下面に有している。なお、ケルビンエミッタ電極（Ｅ）はエミッタ電極と電気的に接続される。また、エミッタ電極（Ｅ）と、コレクタ電極（Ｃ）との間には、エミッタ電極（Ｅ）からコレクタ電極（Ｃ）に向かって電流を流すフリーホイールダイオード（還流ダイオード）３１１４が接続されている。
Ｐ側半導体素子３２１は、温度センス用ダイオード３２１０およびＲＣ−ＩＧＢＴ素子３２１２を有している。温度センス用ダイオード３２１０は、Ｐ側半導体素子３２１の基板の温度を検知するものであり、制御電極としてのアノード電極（Ａ）およびカソード電極（Ｋ）を上面に有している。
ＲＣ−ＩＧＢＴ素子３２１２は、第２主電極としてのエミッタ電極（Ｅ）と、制御電極としてのゲート電極（Ｇ）、ケルビンエミッタ電極（Ｅ）およびセンスエミッタ電極（Ｓ）とを上面に、第１主電極としてのコレクタ電極（Ｃ）を下面に有している。なお、ケルビンエミッタ電極（Ｅ）とエミッタ電極とは電気的に接続される。また、エミッタ電極（Ｅ）と、コレクタ電極（Ｃ）との間には、エミッタ電極（Ｅ）からコレクタ電極（Ｃ）に向かって電流を流すフリーホイールダイオード（還流ダイオード）３２１４が接続されている。
［５−２．端子間の接続］
図１１と、上述の図１、２とに示すように、半導体装置１は、直流電源の正電極に接続されたＰ側入力端子４０２をケース１００の第３側部１１２３および第４側部１１２４に有している。このＰ側入力端子４０２は、第２側部１１２２に沿って延伸するＰ側導電板４０６に接続される。
Ｐ側導電板４０６は、複数の導電端子２７２を介して、上アームとしてのＰ側ユニット３０２のＰ側導電層２０７に接続される。このＰ側導電層２０７は、Ｐ側半導体素子３２１の下面の第１主電極（コレクタ電極（Ｃ））に接続される。
このＰ側半導体素子３２１の上面の第２主電極（エミッタ電極（Ｅ））は、Ｐ側素子間接続部３２８、ジャンパー端子３２６および導電端子２６０を介してＮ側ユニット３０１のＮ側導電層２０６に接続される。なお、Ｎ側導電層２０６には、Ｎ側半導体素子３１１の下面の第１主電極（コレクタ電極（Ｃ））が接続される。
ここで、Ｐ側半導体素子３２１の上面の制御電極（ゲート電極（Ｇ）、ケルビンエミッタ電極（Ｅ）、センスエミッタ電極（Ｓ）、アノード電極（Ａ）およびカソード電極（Ｋ））は、ボンディングワイヤ２７０およびＰ側制御端子接続部３２７などによって第２側部１１２２のＰ側外部制御端子３２５に接続され、ケース１００の外部に引き出される。
一方、半導体装置１は、直流電源の負電極に接続されたＮ側入力端子４０１をケース１００の第３側部１１２３および第４側部１１２４に有している。このＮ側入力端子４０１は、第１側部１１２１に沿って延伸するＮ側導電板４０４に接続される。
Ｎ側導電板４０４は、複数のＮ側素子間接続部３１８を介して、下アームとしてのＮ側ユニット３０１におけるＮ側半導体素子３１１上面の第２主電極（エミッタ電極（Ｅ））に電気的に接続される。このＮ側半導体素子３１１の下面の第１主電極（コレクタ電極（Ｃ））は、Ｎ側導電層２０６に接続される。これにより、Ｎ側半導体素子３１１の下面の第１主電極（コレクタ電極（Ｃ））と、Ｐ側半導体素子３２１の上面の第２主電極（エミッタ電極（Ｅ））とがＮ側導電層２０６を介して互いに接続される。
このＮ側導電層２０６は、出力端子接続部３１４を介して第１側部１１２１の出力端子３１３に接続され、出力端子３１３は、図示しない外部機器に接続される。このとき出力端子接続部３１４を電流が流れることで生じる磁界の磁束密度は、磁気センサ部３０５によって検出される。
ここで、Ｎ側半導体素子３１１の上面の制御電極（ゲート電極（Ｇ）、ケルビンエミッタ電極（Ｅ）、センスエミッタ電極（Ｓ）、アノード電極（Ａ）およびカソード電極（Ｋ））は、Ｎ側制御端子接続部３１７を介してＮ側外部制御端子３１５に接続される。そして、Ｎ側外部制御端子３１５がＮ側半導体素子３１１の制御電極をケース１００の外部へと引き出す。
［５−３．動作］
このような回路構成の半導体装置１においては、Ｎ側入力端子４０１およびＰ側入力端子４０２の間に直流電力を印加しつつＮ側半導体素子３１１およびＰ側半導体素子３２１のゲート電極（Ｇ）に対して制御信号を入力すると、Ｎ側半導体素子３１１およびＰ側半導体素子３２１のＲＣ−ＩＧＢＴ素子３１１２、３１２のスイッチング動作が制御される。これにより、３つのレグ３００の出力端子３１３からＵ相、Ｖ相、Ｗ相の交流信号が出力される。なお、温度センス用ダイオード３１１０、３２１０によって測定される温度が基準温度よりも高い場合には、エミッタ電流を減少させる等して発熱を減少させるよう制御を行ってもよい。
［６．半導体装置の作用効果］
以上の半導体装置１によれば、Ｎ側外部制御端子３１５が、フレーム１１２におけるＮ側半導体素子３１１の第１主電極（コレクタ電極）から出力端子３１３までの間の配線の上方に設けられている。また、Ｎ側制御端子接続部３１７が、フレーム１１２におけるＮ側半導体素子３１１の第１主電極（コレクタ電極）から出力端子３１３までの間の配線の上方において、Ｎ側半導体素子３１１の制御電極（ゲート電極、ケルビンエミッタ電極、センスエミッタ電極、アノード電極およびカソード電極）およびＮ側外部制御端子３１５の間を接続する。従って、複数のレグ３００のＮ側制御端子接続部３１７と出力端子３１３との全体が一方向に並んで配置される場合と比較して、レグ３００同士の間でのＮ側外部制御端子３１５の間隔、および、出力端子３１３の間隔を小さくすることが可能となる。よって、半導体装置１を小型化することができる。
また、Ｎ側外部制御端子３１５の間隔、および、出力端子３１３の間隔を小さくすることができるため、電流経路を短くして材料コストを低減することができる。また、半導体装置１を大型化させずに出力端子３１３の幅を大きくすることができるため、出力端子３１３での発熱を低減することができる。さらに、金属製で樹脂よりも固い出力端子接続部３１４がＮ側制御端子接続部３１７の下部に位置するため、Ｎ側制御端子接続部３１７のボンディングワイヤ３１７２をＮ側外部制御端子３１５に超音波振動などを利用して接続する場合に、ボンディングワイヤ３１７２の共振を防止して接続を強化することができる。
ここで、比較例としての半導体装置９００を図１２に示す。この図に示すように、半導体装置９００は、Ｕ，Ｖ，Ｗの３相の交流信号を出力する３つの外部端子９０１をケースにおける一の側部に備えており、各外部端子９０１にはレグ９１０が接続されている。各レグ９１０は上アーム、下アームとして、Ｐ側半導体素子３２１、Ｎ側半導体素子３１１と同様の半導体素子９５０、９６０を有している。このうち、下アームとしての半導体素子９５０のコレクタ電極（Ｃ）が外部端子９０１に、エミッタ電極（Ｅ）が直流電源の負電極（Ｎ）に接続されている。また、制御電極としてのゲート電極（Ｇ）、センスエミッタ電極（Ｓ）、ケルビンエミッタ電極（Ｅ）、アノード電極（Ａ）およびカソード電極（Ｋ）が５つの外部制御端子９０５によってそれぞれ上述の一の側部から半導体装置９００の外部に引き出されている。そして、本比較例の半導体装置９００では、複数のレグ９１０の５つの外部制御端子９０５と１つの外部端子９０１との全体が一方向に並んで配置されている。そのため、半導体装置９００は、本実施形態に係る半導体装置１と比較して大型化してしまう。
［７．半導体装置の製造方法］
図１３は、本実施形態に係る半導体装置１の製造方法を示すフローチャートである。この図に示すように、半導体装置１を形成するには、まずＮ側基板２０００およびＮ側半導体素子３１１を用意する（Ｓ１００、Ｓ１０２）。例えば、Ｎ側基板２０００に加えてＰ側基板２００１を用意してもよいし、これらを含んだ基板部２００を用意してもよい。また、Ｎ側半導体素子３１１に加えて、Ｎ側半導体素子３１２、Ｐ側半導体素子３２１、３２２を用意してもよい。なお、このＳ１００、Ｓ１０２の処理は逆の順に行ってもよい。
次に、Ｎ側半導体素子３１１をＮ側基板２０００のＮ側導電層２０６上に搭載して、第１主電極（コレクタ電極）をＮ側導電層２０６に接続する（Ｓ１０４）。また、Ｐ側半導体素子３２１をＰ側導電層２０７上に搭載して、第１主電極をＰ側導電層２０７に接続してもよい。一例として、Ｎ側半導体素子３１１と、Ｐ側半導体素子３２１との組が、第１側部１１２１に沿って並列に複数配置されるようにＮ側半導体素子３１１およびＰ側半導体素子３２１を配置して接着を行う。この接着は、半田によって行ってよい。また、Ｎ側半導体素子３１１およびＰ側半導体素子３２１に加えて、Ｎ側半導体素子３１２、３２２も基板部２００に接着してよい。また、このときＮ側半導体素子３１１、３１２の第２主電極同士の間をＮ側素子間接続部３１８によって、Ｐ側半導体素子３２１、３２２の第２主電極同士の間をＰ側素子間接続部３２８によって、それぞれ電気的に接続してよい。さらに、基板部２００のＮ側導電層２０６に配置された導電端子２６０と、Ｐ側素子間接続部３２８とをジャンパー端子３２６によって電気的に接続してよい。
次に、出力端子３１３およびＮ側外部制御端子３１５が設けられたフレーム１１２を用意する（Ｓ１０６）。例えば、用意されるフレーム１１２において、第３側部１１２３および第４側部１１２４にＮ側入力端子４０１およびＰ側入力端子４０２が設けられてよい。また、第２側部１１２２にＰ側外部制御端子３２５が設けられ、第１側部に出力端子接続部３１４、出力端子３１３およびＮ側外部制御端子３１５（または３１６）が設けられてよい。Ｎ側外部制御端子３１５（または３１６）を設ける場合には、フレーム１１２におけるＮ側半導体素子３１１の第１主電極から出力端子３１３までの間に設ける配線の上方に対応する位置にＮ側外部制御端子３１５（または３１６）が配置されるようにしてよい。なお、このＳ１０６の処理は、Ｓ１００の処理の前に行われてもよいし、Ｓ１００〜Ｓ１０４の間に行われてもよい。
ここで、フレーム１１２を用意するには、例えば、まずＮ側外部制御端子３１５（または３１６）およびＰ側外部制御端子３２５の端子ユニット３１５０、３２５０をインサート成形によって用意してよい。そして、第１側部１１２１内に出力端子接続部３１４と出力端子３１３とが電気的に接続された状態で埋め込まれ、かつ、これらの上方にＮ側外部制御端子３１５（または３１６）の端子ユニット３１５０が埋め込まれるように、フレーム１１２を一体成形する。但し、第１側部１１２１内で端子ユニット３１５０のＮ側外部制御端子３１６と制御配線基板３１７５とが電気的に接続され、制御配線基板３１７５の下面が出力端子接続部３１４に当接するようにフレーム１１２を成形してもよい。第１側部１１２１に出力端子接続部３１４を埋め込む場合には、その外周部に磁気センサ部３０５の磁気コア３５０および磁気センサ３５２を配設して第１側部１１２１に埋め込み、磁気センサ３５２の端子をケース１００の内側または外側に突出させてもよい。以上のようにしてフレーム１１２を成形するときに、第３側部１１２３および第４側部１１２４にＮ側入力端子４０１およびＰ側入力端子４０２が埋め込まれ、第２側部１１２２にＰ側外部制御端子３２５が埋め込まれるようにする。
次に、Ｎ側基板２０００を、フレーム１１２に収容する（Ｓ１０８）。例えば、Ｎ側半導体素子３１１およびＰ側半導体素子３２１等が搭載された基板部２００をフレーム１１２に収容してよい。一例として、Ｎ側基板２０００およびＰ側基板２００１が半田などで接合された放熱板２０２をフレーム１１２の下面に接着することで、Ｎ側基板２０００等をフレーム１１２に収容してよい。
次に、Ｎ側半導体素子３１１および出力端子３１３の間におけるＮ側導電層２０６の露出部分と出力端子３１３との間を、出力端子接続部３１４により接続する（Ｓ１１０）。この接続は、半田付けまたは溶接（レーザー溶接、超音波溶接など）等で行われてよい。
次に、Ｎ側半導体素子３１１の第１主電極から出力端子３１３までの間の配線の上方において、Ｎ側半導体素子３１１の制御電極およびＮ側外部制御端子３１５の間をＮ側制御端子接続部３１７により接続する（Ｓ１１２）。例えば、Ｎ側半導体素子３１１等の上面の制御電極に対し、ボンディングワイヤ３１７２の一端を接続する。また、このボンディングワイヤ３１７２の他端を、Ｎ側半導体素子３１１の第１主電極（コレクタ電極）から出力端子３１３までの間の配線の上方においてＮ側外部制御端子３１５（または３１６）に接続する。なお、ボンディングワイヤ３１７２とＮ側外部制御端子３１５（または３１６）との接続は半田付けまたは溶接等で行われてよく、ボンディングワイヤ３１７２とＮ側半導体素子３１１の制御電極との接続は半田付け等で行われてよい。
このＳ１１２においては、Ｎ側半導体素子３１２の制御電極およびＮ側外部制御端子３１５の間をＮ側制御端子接続部３１７により接続してもよい。また、Ｐ側半導体素子３２１、３２２の制御電極と、Ｐ側外部制御端子３２５の間をＰ側制御端子接続部３２７により接続してもよい。この場合には、例えば、Ｐ側外部制御端子３２５と、Ｐ側半導体素子３２１等の上面の制御電極とをボンディングワイヤ３２７２によって接続する。ボンディングワイヤ３２７２とＰ側外部制御端子３２５との接続は半田付けまたは溶接等で行われてよく、ボンディングワイヤ３２７２とＰ側半導体素子３２１の制御電極との接続は半田付け等で行われてよい。
また、Ｎ側導電板４０４およびＰ側導電板４０６をケース１００内に配置してもよい。例えば、Ｎ側導電板４０４を、第３側部１１２３および第４側部１１２４のＮ側入力端子４０１にそれぞれ電気的に接続し、第１側部１１２１に沿った状態でケース１００内の上部に配置する。また、Ｎ側導電板４０４と複数のＮ側素子間接続部３１８とも半田付けまたは溶接等で電気的、機械的に接続する。これにより、Ｎ側導電板４０４とＮ側半導体素子３１１の上面の第２主電極とが電気的に接続される。
また、例えば、Ｐ側導電板４０６を、第３側部１１２３および第４側部１１２４のＰ側入力端子４０２にそれぞれ電気的に接続し、第２側部１１２２に沿った状態でケース１００内の上部に配置する。また、Ｐ側導電板４０６とＰ側導電層２０７上に配設された複数の導電端子２７２とも半田付けまたは溶接等で電気的、機械的に接続する。これにより、Ｐ側導電板４０６とＰ側半導体素子３２１の下面の第１主電極とが電気的に接続される。
そして、ケース１００内に封止材料１１６を充填する（Ｓ１１４）。例えば、エポキシ樹脂などの封止材料１１６をケース１００内に充填して固化してよい。これにより、半導体装置１が製造される。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１ 半導体装置、１００ ケース、１１０ 半田、１１１ 接着層、１１２ フレーム、１１６ 封止材料、２００ 基板部、２０２ 放熱板、２０３ 伝熱層、２０４ 絶縁基板、２０５ 絶縁基板、２０６ Ｎ側導電層（第１導電層）、２０７ Ｐ側導電層（第２導電層）、２６０ 導電端子、２７０ ボンディングワイヤ、２７２ 導電端子、３００ レグ、３０１ Ｎ側ユニット（第１ユニット）、３０２ Ｐ側ユニット（第２ユニット）、３０５ 磁気センサ部、３１１ Ｎ側半導体素子（第１半導体素子）、３１２ Ｎ側半導体素子（第３半導体素子）、３１３ 出力端子（第１外部端子）、３１４ 出力端子接続部（第１端子接続部）、３１５ Ｎ側外部制御端子（第１外部制御端子）、３１６ Ｎ側外部制御端子（第１外部制御端子）、３１７ Ｎ側制御端子接続部（第１制御端子接続部）、３１８ Ｎ側素子間接続部（第１素子間接続部）、３２１ Ｐ側半導体素子（第２半導体素子）、３２２ Ｐ側半導体素子、３２５ Ｐ側外部制御端子（第２外部制御端子）、３２６ ジャンパー端子、３２７ Ｐ側制御端子接続部（第２制御端子接続部）、３２８ Ｐ側素子間接続部、３５０ 磁気コア、３５２ 磁気センサ、３５４ 回路、４００ 電力供給部、４０１ Ｎ側入力端子（第３外部端子）、４０２ Ｐ側入力端子（第４外部端子）、４０４ Ｎ側導電板（第１導電板）、４０６ Ｐ側導電板（第２導電板）、５００ 昇降圧コンバータ、５０１ Ｎ側半導体スイッチ、５０２ Ｐ側半導体スイッチ、５０３ 中間端子、９００ 半導体装置、９０１ 外部端子、９０５ 外部制御端子、９１０ レグ、９５０ 半導体素子、９６０ 半導体素子、１１２１ 第１側部、１１２２ 第２側部、１１２３ 第３側部、１１２４ 第４側部、１１２６ 樹脂ブロック、２０００ Ｎ側基板（第１基板）、２００１ Ｐ側基板（第２基板）、３１１０ 温度センス用ダイオード、３１１２ ＲＣ−ＩＧＢＴ素子、３１１４ フリーホイールダイオード、３１５０ 端子ユニット、３１７２ ボンディングワイヤ、３１７５ 制御配線基板、３２１０ 温度センス用ダイオード、３２１２ ＲＣ−ＩＧＢＴ素子、３２１４ フリーホイールダイオード、３５４０ 定電流源、３５４２ 差動増幅器、３２５０ 端子ユニット、３２７２ ボンディングワイヤ

Claims (24)

  1. フレームと、
    前記フレームの第１側部の外側面に設けられた第１外部端子と、
    前記フレームに収容され、上面に第１導電層を有する第１基板と、
    前記第１導電層上に搭載され、下面に前記第１導電層と接続する第１主電極を有し、上面に第２主電極および制御電極を有する第１半導体素子と、
    前記第１半導体素子および前記第１外部端子の間における前記第１導電層の露出部分と前記第１外部端子との間を接続する、前記第１基板とは別体の第１端子接続部と、
    前記第１半導体素子の前記第１主電極と前記第１外部端子との間を電気的に接続する前記第１導電層および前記第１端子接続部を含む配線の上方に設けられた第１外部制御端子と、
    前記配線の上方において、前記第１半導体素子の前記制御電極および前記第１外部制御端子の間を接続する第１制御端子接続部と、
    を備える半導体装置。
  2. 前記フレームにおける前記第１側部に対向する第２側部と前記第１基板との間に収容され、上面に第２導電層を有する第２基板と、
    前記第２導電層上に搭載され、下面に前記第２導電層と接続する第１主電極を有し、上面に第２主電極および制御電極を有する第２半導体素子と、
    を更に備え、
    前記第２半導体素子の前記第２主電極および前記第１導電層が電気的に接続される
    請求項１に記載の半導体装置。
  3. フレームと、
    前記フレームの第１側部の外側面に設けられた第１外部端子と、
    前記フレームに収容され、上面に第１導電層を有する第１基板と、
    前記第１導電層上に搭載され、下面に前記第１導電層と接続する第１主電極を有し、上面に第２主電極および制御電極を有する第１半導体素子と、
    前記第１半導体素子および前記第１外部端子の間における前記第１導電層の露出部分と前記第１外部端子との間を接続する第１端子接続部と、
    前記第１半導体素子の前記第１主電極と前記第１外部端子との間を電気的に接続する前記第１導電層および前記第１端子接続部を含む配線の上方に設けられた第１外部制御端子と、
    前記配線の上方において、前記第１半導体素子の前記制御電極および前記第１外部制御端子の間を接続する第１制御端子接続部と、
    前記フレームにおける前記第１側部に対向する第２側部と前記第１基板との間に収容され、上面に第２導電層を有する第２基板と、
    前記第２導電層上に搭載され、下面に前記第２導電層と接続する第１主電極を有し、上面に第２主電極および制御電極を有する第２半導体素子と、
    を備え、
    前記第２半導体素子の前記第２主電極および前記第１導電層が電気的に接続される
    半導体装置。
  4. 前記フレームにおける前記第２側部と前記第２半導体素子の間の上方または前記第２側部に設けられた第２外部制御端子と、
    前記第２半導体素子の前記制御電極および前記第２外部制御端子の間を接続する第２制御端子接続部と
    を更に備える請求項２または３に記載の半導体装置。
  5. 前記第１外部端子、前記第１外部制御端子、前記第１半導体素子、前記第１端子接続部、及び前記第１制御端子接続部を含む第１ユニット、並びに、前記第２外部制御端子、前記第２半導体素子、及び前記第２制御端子接続部を含む第２ユニットの組が、前記第１側部に沿って並列に複数配置された請求項４に記載の半導体装置。
  6. 前記フレームにおける前記第１側部および前記第２側部の間の第３側部、並びに前記第３側部に対向する第４側部の少なくとも一方に設けられた第３外部端子と、
    前記第３外部端子に接続され、前記第１基板の上方で前記第１側部に沿って延伸する第１導電板と、
    前記第３側部および前記第４側部の少なくとも一方において、前記第３外部端子よりも前記第２側部の近くに設けられた第４外部端子と、
    前記第４外部端子に接続され、前記第２基板の上方で前記第２側部に沿って延伸する第２導電板と、
    を備え、
    複数の前記第１ユニットのそれぞれにおける前記第１半導体素子の前記第２主電極は、前記第１導電板に電気的に接続され、
    複数の前記第２ユニットのそれぞれにおける前記第２導電層は、前記第２導電板に電気的に接続される
    請求項５に記載の半導体装置。
  7. 前記第１導電板は、前記第３側部に設けられた前記第３外部端子および前記第４側部に設けられた前記第３外部端子の間を接続し、
    前記第２導電板は、前記第３側部に設けられた前記第４外部端子および前記第４側部に設けられた前記第４外部端子の間を接続する
    請求項６に記載の半導体装置。
  8. 前記第１導電板および前記第２導電板は、前記第１端子接続部の延伸方向に対して直交する方向に延伸する請求項６または７に記載の半導体装置。
  9. 前記第３外部端子および前記第４外部端子のうち少なくとも前記第４外部端子と、前記第１外部端子とは、平面視において直交する方向に前記フレームから露出する請求項８に記載の半導体装置。
  10. 前記第１外部端子は出力端子であり、
    前記第３外部端子は負側の電源入力端子であり、
    前記第４外部端子は正側の電源入力端子である請求項６から９のいずれか一項に記載の半導体装置。
  11. 当該半導体装置は、インバータ装置であり、
    前記第１ユニットは、当該インバータ装置の下アームをなし、
    前記第２ユニットは、当該インバータ装置の上アームをなす
    請求項５から１０のいずれか一項に記載の半導体装置。
  12. 前記第１制御端子接続部は、前記第１半導体素子の前記制御電極および前記第１外部制御端子の間を電気的に接続するボンディングワイヤを有する請求項１から１１のいずれか一項に記載の半導体装置。
  13. 前記第１制御端子接続部は、
    前記第１外部制御端子に接続される制御配線層を有する制御配線基板と、
    前記第１半導体素子の前記制御電極及び前記制御配線基板の前記制御配線層を電気的に接続するボンディングワイヤと、
    を有する
    請求項１から１１のいずれか一項に記載の半導体装置。
  14. 前記第１外部制御端子は、前記制御配線基板との接続部から前記フレームの上方へと延伸する請求項１３に記載の半導体装置。
  15. 前記制御配線基板の下面及び前記第１端子接続部の上面の間に、前記フレームの樹脂部材が設けられる請求項１３または１４に記載の半導体装置。
  16. 前記制御配線基板は、下面の絶縁部が前記第１端子接続部の上面に接する請求項１３または１４に記載の半導体装置。
  17. フレームと、
    前記フレームの第１側部の外側面に設けられた第１外部端子と、
    前記フレームに収容され、上面に第１導電層を有する第１基板と、
    前記第１導電層上に搭載され、下面に前記第１導電層と接続する第１主電極を有し、上面に第２主電極および制御電極を有する第１半導体素子と、
    前記第１半導体素子および前記第１外部端子の間における前記第１導電層の露出部分と前記第１外部端子との間を接続する第１端子接続部と、
    前記第１半導体素子の前記第１主電極と前記第１外部端子の間を電気的に接続する前記第１導電層および前記第１端子接続部を含む配線の上方に設けられた第１外部制御端子と、
    前記配線の上方において、前記第１半導体素子の前記制御電極および前記第１外部制御端子の間を接続する第１制御端子接続部と、
    を備え、
    前記第１制御端子接続部は、
    前記第１外部制御端子に接続される制御配線層を有する制御配線基板と、
    前記第１半導体素子の前記制御電極及び前記制御配線基板の前記制御配線層を電気的に接続するボンディングワイヤと、
    を有し、
    前記制御配線基板は、下面の絶縁部が前記第１端子接続部の上面に接する半導体装置。
  18. 前記第１外部制御端子は、前記制御配線基板との接続部から前記フレームの上方へと延伸する請求項１７に記載の半導体装置。
  19. 前記第１半導体素子は、複数の前記制御電極を有し、
    前記第１半導体素子の前記複数の制御電極のそれぞれに電気的に接続される複数の前記第１外部制御端子のそれぞれは、前記第１半導体素子の前記第１主電極から前記第１外部端子までの間の配線の少なくとも１つの上方に設けられる
    請求項１２から１８のいずれか一項に記載の半導体装置。
  20. 前記ボンディングワイヤは、上面視で前記第１端子接続部と平行に配線される請求項１２から１９のいずれか一項に記載の半導体装置。
  21. 前記第１半導体素子に対し前記第１外部端子とは反対側において前記第１半導体素子と並列に前記第１基板の前記第１導電層上に搭載され、下面に前記第１導電層と接続する第１主電極を有し、上面に第２主電極および制御電極を有する第３半導体素子と、
    前記第１半導体素子の前記第２主電極及び前記第３半導体素子の前記第２主電極の間を接続する第１半導体素子間接続部と、
    を備える請求項１から２０のいずれか一項に記載の半導体装置。
  22. 前記第１端子接続部における、前記第１導電層の前記露出部分から前記第１外部端子までの間の配線部分の外周に設けられ、当該配線部分の外周の一部にギャップを有する磁気コアと、
    前記磁気コアの前記ギャップに配置された磁気センサと、
    を備える請求項１から２１のいずれか一項に記載の半導体装置。
  23. 前記第１端子接続部は、前記第１導電層のうち前記第１側部側の端部における露出部分と、前記第１外部端子との間を接続する請求項１から２２のいずれか一項に記載の半導体装置。
  24. 上面に第１導電層を有する第１基板を用意し、
    下面に第１主電極を有し、上面に第２主電極および制御電極を有する第１半導体素子を用意し、
    前記第１半導体素子を前記第１導電層上に搭載して、前記第１主電極を前記第１導電層に接続し、
    第１側部の外側面に第１外部端子が設けられ、前記第１半導体素子の前記第１主電極から前記第１外部端子までの間に設ける配線の上方に対応する位置に第１外部制御端子が設けられたフレームを用意し、
    前記第１基板を前記フレームに収容し、
    前記第１半導体素子および前記第１外部端子の間における前記第１導電層の露出部分と前記第１外部端子との間を第１端子接続部により接続し、
    前記第１半導体素子の前記第１主電極と前記第１外部端子の間を電気的に接続する前記第１導電層および前記第１端子接続部を含む配線の上方において、前記第１半導体素子の前記制御電極および前記第１外部制御端子の間を第１制御端子接続部により接続する、
    半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7317182B1 (ja) 2022-05-23 2023-07-28 三菱電機株式会社 半導体装置及びその製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130175704A1 (en) * 2012-01-05 2013-07-11 Ixys Corporation Discrete power transistor package having solderless dbc to leadframe attach
JP7119399B2 (ja) * 2018-02-06 2022-08-17 株式会社デンソー 半導体装置
JP7010167B2 (ja) * 2018-07-25 2022-01-26 株式会社デンソー 半導体装置
JP6980625B2 (ja) * 2018-09-18 2021-12-15 株式会社東芝 端子板及び半導体装置
JP7103109B2 (ja) * 2018-09-21 2022-07-20 富士電機株式会社 半導体モジュールおよび車両
JP7059970B2 (ja) * 2019-03-11 2022-04-26 株式会社デンソー 半導体装置
JP2021158232A (ja) * 2020-03-27 2021-10-07 富士電機株式会社 半導体モジュール
DE102021107074A1 (de) 2020-05-28 2021-12-02 Fuji Electric Co., Ltd. Halbleitervorrichtung und verfahren zum herstellen desselben
JP7028391B1 (ja) 2020-06-30 2022-03-02 富士電機株式会社 半導体モジュールおよび半導体モジュールの製造方法
JP2022103562A (ja) * 2020-12-28 2022-07-08 富士電機株式会社 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3466329B2 (ja) * 1995-06-16 2003-11-10 三菱電機株式会社 半導体パワーモジュール
JP3734122B2 (ja) * 1997-10-22 2006-01-11 株式会社デンソー 三相インバータ回路モジュール
DE10101086B4 (de) * 2000-01-12 2007-11-08 International Rectifier Corp., El Segundo Leistungs-Moduleinheit
JP5205836B2 (ja) * 2007-06-29 2013-06-05 富士電機株式会社 半導体装置
JP5202366B2 (ja) * 2009-01-30 2013-06-05 本田技研工業株式会社 半導体装置
US20120021707A1 (en) * 2010-07-26 2012-01-26 Qualcomm Incorporated Apparatus and method for adjustment of transmitter power in a system
JP5434857B2 (ja) 2010-09-15 2014-03-05 株式会社デンソー 半導体モジュール
JP5558405B2 (ja) * 2011-04-21 2014-07-23 三菱電機株式会社 半導体装置
JP5708583B2 (ja) * 2012-07-12 2015-04-30 株式会社豊田自動織機 インバータ装置
DE102013008193A1 (de) * 2013-05-14 2014-11-20 Audi Ag Vorrichtung und elektrische Baugruppe zum Wandeln einer Gleichspannung in eine Wechselspannung
JP5975177B2 (ja) 2013-07-16 2016-08-23 三菱電機株式会社 半導体装置
JP6252293B2 (ja) 2014-03-26 2017-12-27 株式会社デンソー 半導体装置
US9866213B1 (en) * 2016-09-08 2018-01-09 United Silicon Carbide, Inc. High voltage switch module

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7317182B1 (ja) 2022-05-23 2023-07-28 三菱電機株式会社 半導体装置及びその製造方法
DE102023200408A1 (de) 2022-05-23 2023-11-23 Mitsubishi Electric Corporation Halbleitervorrichtung und herstellungsverfahren dafür

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