JP2005197433A - 電力用半導体モジュール - Google Patents

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Abstract

【課題】半導体モジュール内部の配線インダクタンス値を低減し小型,低コスト化を図りノイズ発生量を低減する。
【解決手段】正側直流出力導体1と負側直流出力導体2を、長方形状の絶縁基板13上の長辺方向のほぼ中央部に配置するとともに、これらの導体を挟むように、IGBT等の半導体素子チップ9,11およびダイオードチップ10,12をその両側に配置して構成する。これにより、素子スイッチングの際の電流により例えば銅パターン部14,16間の相互インダクタンスを増加させ、トータルのインダクタンス値を低減する。
【選択図】図1

Description

この発明は電力用半導体モジュール、特にその内部構造および配線構造を改良した電力用半導体モジュールに関する。
図5に2素子入り(2in1)の電力用半導体モジュールの外観図を示す。同図において、1は正側直流出力端子電極(P)、2は負側直流出力端子電極(N)、3は負荷出力端子電極(U)である。また、5〜8はゲート駆動用端子である。モジュールの裏面には、熱拡散用の銅ベース板4が設置されている。
図6にモジュール内部の回路図を示す。9は上アーム側IGBT(絶縁ゲート形バイポーラトランジスタ)で、コレクタ側が正側直流出力端子電極1に接続されている。10は上アーム側ダイオード(FWD)で、カソード側が正側直流出力端子電極1に接続されている。11は下アーム側IGBTで、エミッタ側が負側直流出力端子電極2に接続されている。12は下アーム側ダイオード(FWD)で、アノード側が負側直流出力端子電極2に接続されている。また、上アーム側IGBTのエミッタとダイオードのアノードと、下アーム側IGBTのコレクタとダイオードのカソードとは、負荷出力端子電極3に接続されている。
図7に、銅ベース板4上に構成されるモジュール内部の絶縁基板構成図を示す。なお、同図(a)は上面図,(b)は側面図である。
符号13は絶縁セラミック基板である。14,15,16はそのセラミック基板上に形成された銅箔パターンで、それぞれが正側直流電位,負側直流電位,負荷出力電位となる(実際は、さらにゲート用の銅箔パターンやゲート配線もあるが、発明とは直接関係が無いので、省略する)。また、上アーム側IGBTチップ9とダイオードチップ10とは正側直流電位銅箔パターン14上に設置され(通常チップ下面が半田付づけされる)、チップ上面のエミッタ電位面およびアノード電位面と、負荷出力電位の銅箔パターン16上との間で配線(17,18)がなされる。
さらに、下アーム側IGBT11とダイオードチップ12とは負荷出力電位の銅箔パターン16に設置され、チップ上面のエミッタ電位面およびアノード電位面と、負側直流電位の銅箔パターン15との間で配線(19,20)がなされる。
また、正側直流出力端子用導体1,負側直流出力端子用導体2および負荷出力端子用導体3はそれぞれ図示の位置に、銅箔パターン上に結線される(通常半田づけ)。なお、絶縁基板上の電力半導体素子の配置等に関しては、例えば特許文献1に示すものがある。
特公平08−010748号公報(第2頁、図1)
図8に、配線インダクタンスに着目した図7の等価回路を示す。各インダクタンスは、主に配線や銅箔パターンによるものである。インダクタンス21は正側直流出力端子1と正側直流電位の銅箔パターン14との間、インダクタンス22は上アーム側IGBTチップ9と負荷出力電位の銅箔パターン16との間、インダクタンス23は上アームダイオードチップ10と負荷出力電位の銅箔パターン16との間、インダクタンス24は負荷出力端子3と負荷出力電位の銅箔パターン16との間の配線によるインダクタンスをそれぞれ示す。
また、インダクタンス25は下アームIGBT11と負側直流出力電位の銅箔パターン15との間、インダクタンス26は下アームダイオードチップ12と負側直流出力電位の銅箔パターン15との間、インダクタンス27は負側直流出力端子2と負側直流出力電位の銅箔パターン15との間の配線によるインダクタンスで、各配線ともその配線長は1cmから数cm程度あるため、その自己インダクタンス値も10nHから数10nH程度有することになる。
ところで、絶縁基板上の銅箔パターンと、銅箔パターン上のIGBTチップおよびFWDチップと、正負直流および負荷出力端子導体との設置および結線位置の関係が図7のような場合、例えば下アーム側のIGBTが定常的なオン状態(電流経路を図9に矢印で示す)からオフする場合は、図10の点線ような電流が過渡的に流れる(下アーム側IGBTと上アーム側FWDに同時に電流が流れる)。このとき、銅パターン上およびチップ上に流れる電流経路R11(負荷出力導体→下アームIGBT→負側直流出力導体)と、上アーム側FWDを流れる電流経路R12(負荷出力導体→上アームFWD→正側直流出力導体)となる。この電流の銅パターン上の経路は、図12(a)に示すように銅パターンのインピーダンスの関係で、概ね最短経路を流れることになる。図12(a)のように、電流は一方的な流れとなるので、電流自身による負の相互インダクタンスは殆ど発生しない。これは、上アーム側IGBT9がスイッチングする場合も同じで、その様子を図12(b)に示す。
実際、IGBTやダイオードがスイッチングする際の電流は高di/dtとなる。例えば図10,12の例の場合、IGBT11がターンオフすることによって、図10の等価回路ではインダクタンス21,23,25,27には図示の極性で電圧が発生する。その結果、IGBTチップ11のコレクタ−エミッタ間には最大、下記(1)式で示される電圧が印加されることになる。図11にターンオフ時のコレクタ電流(ic)とコレクタエミッタ間(Vce)波形を示す。このとき、ターンオフするIGBTのコレクタエミッタ間電圧のピーク値(Vce(peak))は、その電流経路上の配線インダクタンス値およびパターン上の配線インダクタンス値により、
ce(peak)=Ed+(L21+L23+L25+L27)・di/dt …(1)
Ed :直流出力電極1,2に印加されている直流電圧
di/dt :IGBTターンオフ時のIGBTの電流変化率
21,L23,L25,L27:配線のインダクタンス値
となる。
一般的に、数100AクラスのIGBTの場合、そのdi/dtは最大で5000A/μs程度となるため、L21+L23+L25+L27=40nHとすると、(1)式によるサージ分(L21+L23+L25+L27)・di/dtは200Vとなる。
よって、(1)式よりL21,L23,L25,L27の存在によって、IGBTターンオフ時のIGBTチップに印加されるピーク電圧値は、直流電圧(Ed)に対して上記のサージ電圧分高くなるため、IGBTチップおよび並列に接続されているFWDチップは電圧耐量が高いものが必要となる。電圧耐量が高いチップは、概ね電圧耐量に比例してチップ面積が広くなるので、モジュールの大型化およびコストアップにつながる。また、サージ電圧が高いと外部へもたらすノイズも大きくなるため、外部機器誤動作の原因ともなる。
図13にモジュール内部でチップが3並列接続されている大容量のIGBTモジュールの外観図を、図15(a)にその上面図を、また、図14にその回路図を示す。T21〜T23が上アーム側IGBT、D21〜D23が上アーム側ダイオード(FWD)、T11〜T13が下アーム側IGBT、D11〜D13が下アーム側ダイオード(FWD)を示す。
図12と同様、図15(b)に下アーム側IGBT(T11〜T13)がターンオフした時のIGBT側(T12を代表例とする)の電流経路R13と、ダイオード側(D21を代表例とする)の電流経路R14を示す。また、図15(c)に上アーム側IGBT(T21〜T23)がターンオフした時の電流経路R15,R16を示す。いずれの電流も図12(a)または(b)と同様に一方的な流れとなり、負の相互インダクタンスは殆ど発生しない。
したがって、この発明の課題は、相互インダクタンスを増加させ、トータルのインダクタンス値を低減することにある。
このような課題を解決するため、請求項1の発明では、電力用半導体素子とこの素子に逆並列に接続されるダイオードとを1アームとする素子群を直列接続し、長方形状の絶縁基板上に形成される銅箔パターン上に配置して構成される電力用半導体モジュールにおいて、
前記銅箔パターンと第1,第2の直流出力導体との結線箇所を、前記長方形状の絶縁基板上の長辺方向の中央部付近とし、かつ前記直列接続される上下アームの電力用半導体素子チップとダイオードチップとを、前記結線箇所を長辺方向の左右から挟むように長辺方向の外側にアーム単位で配置することを特徴とする。
請求項2の発明では、電力用半導体素子とこの素子に逆並列に接続されるダイオードとを1アームとする素子群を直列接続し、長方形状の絶縁基板上に形成される銅箔パターン上に配置して構成される電力用半導体モジュールにおいて、
前記銅箔パターンと第1,第2の直流出力導体との結線箇所を、前記長方形状の絶縁基板上の短辺方向の中央部付近とし、かつ前記直列接続される上下アームの電力用半導体素子チップとダイオードチップとを、前記結線箇所を短辺方向の左右から挟むように短辺方向の外側にアーム単位で配置することを特徴とする。
上記請求項1または2の発明においては、交流出力導体も前記絶縁基板上の中央部付近に設置することができ(請求項3の発明)、または前記第1と第2の直流出力導体とを互いに近接させて設置することができる(請求項4の発明)。
また、請求項5の発明では、電力用半導体素子とこの素子に逆並列に接続されるダイオードとを1アームとする素子群を直列接続し、絶縁基板上に配置して構成される電力用半導体モジュールにおいて、
外部出力用の端子電極群を前記絶縁基板のほぼ中央部に配置し、かつ前記電力用半導体素子チップとダイオードチップとを、前記外部出力用の端子電極群の外周に設置することを特徴とする。
この請求項5の発明においては。前記電力用半導体素子チップとダイオードチップとを交互にほぼ円形または楕円形を描くように設置することができる(請求項6の発明)。
この発明によれば、モジュール内部の配線インダクタンス値を低減するようにしたので、IGBTやダイオードがスイッチングする際に発生するサージ電圧値が低くなる。その結果、電圧定格の低いIGBTやダイオードの適用が可能となり、小型で安価な電力用半導体モジュールを構成することが可能となる。また、外部機器に影響を及ぼすノイズの発生量も低減することができる。
図1はこの発明の第1の実施の形態を説明するための説明図である。
図1(a)からも明らかなように、この例は正側直流出力導体1と負側直流出力導体2を絶縁基板13上の長辺方向の中央部に配置し、かつIGBTチップ9,11およびFWDチップ10,12をその両側に配置したものである。なお、この場合の各銅箔14,15,16の概略パターンは図1(a)に示すような形状となる。
ここで、負荷出力導体3の配置を図示のような位置とすると、各導体位置,チップ位置および銅箔パターン形状から、例えば下アーム側IGBT11がターンオフする際の過渡的な電流は、図1(b)に点線で示す経路R1(負荷出力導体3→銅箔パターン16→下アームIGBT11→銅箔パターン15→負側直流導体2)と経路R2(負荷出力導体3→銅箔パターン16→上アームFWD10→銅箔パターン14→正側直流導体2)となる。このとき、場所P1の付近は隣合う銅箔パターン15と16に流れる電流が反対方向になり、また場所P3の付近も同様に隣合う銅箔パターン14と16に流れる電流が反対方向になる。このことから、この箇所では相互インダクタンスが増加し、低インダクタンス化(インダクタンス23と25が低減)が図れる。また、場所P2付近では、各電流の微分値の極性が反対(経路R1では減少、経路R2では増加)となるため、交流的に相互インダクタンスが増加し、同様に低インダクタンス化(インダクタンス23と25が低減)が図れる。このような効果は、正負の出力導体1,2を中央部付近に配置するとともに、負荷出力導体3も中央部付近に配置することで、より一層顕著となる。
図2はこの発明の第2の実施の形態を説明するための説明図である。
図1(a)のように、長辺方向に上下アームチップを配置する構造は、比較的小容量の素子に適用されるのに対し、チップを多並列設置するような比較的大容量の素子は、図2(a)のように絶縁基板上の短辺方向に配置される場合もある。この場合はチップ数が増えたことと、配置方向が変わったこと以外に図1(a)とは機能的な差異はないので、説明は省略する。また、この場合の電流経路を図2(b)に示す。
なお、図1(a),図2(a)において、正側直流出力導体と負側直流出力導体とを近接配置することで、図8に示すインダクタンス21と27を低減することが可能となる。
図3にこの発明の第3の実施の形態を示す。
これは、各出力導体(正側直流出力導体1,負側直流出力導体2,負荷出力導体3)を絶縁基板13のほぼ中央部付近に密集させて配置(各銅箔パターンと接続)し、かつ上アーム側および下アーム側のIGBTチップとダイオードチップ(9,10,11,12)とを、中央部付近に密集させて配置した各出力導体(1,2,3)の外周部(楕円Eまたは概略円)に設置した例である。このときの、各銅箔14,15,16の概略パターンは図3(a)のような形状となる。
各出力導体と各半導体チップとを図3(a)のように配置すると、各導体位置,チップ位置および銅箔パターン形状から、例えば下アーム側IGBT11がターンオフする際の過渡的な電流は、図3(b)に点線で示す経路R3(負荷出力導体3→銅箔パターン16→下アームIGBT11→銅箔パターン15→負側直流導体2)と経路R4(負荷出力導体3→銅箔パターン16→上アームFWD10→銅箔パターン14→正側直流導体1)となる。このとき、場所P4の付近は隣合う銅箔パターン15と16に流れる電流が反対方向になり、また場所P5の付近も同様に隣合う銅箔パターン14と16に流れる電流が反対方向になる。このことから、この箇所では負の相互インダクタンスが増加し、低インダクタンス化(図8に示すインダクタンス23と25が低減)が図れる。
図3(c)に上アーム側IGBT9がターンオフした場合の例を示す。
原理的には図6と同様であり、IGBT9を流れる電流(経路R5参照)とダイオード12を流れる電流(経路R6参照)は、場所P6,P7付近で電流方向が反対となるため、負の相互インダクタンスが増加する。
図3(b),(c)より図8に示す各配線インダクタンス22,23,25,26のインダクタンス値が低減することになる。
図4にこの発明の第4の実施の形態を示す。3並列チップのモジュールの例である。
基本的には図3(a)と同じく、各出力導体(正側直流出力導体1,負側直流出力導体2,負荷出力導体3)を絶縁基板13のほぼ中央部付近に密集させて配置(各銅箔パターンと接続)し、かつ上アーム側および下アーム側のIGBTチップとダイオードチップ群(T11〜T13,T21〜T23,D11〜D13,D21〜D23)とを、中央部付近に密集させて配置した各出力導体(1,2,3)の外周部(概略円C)に設置した例である。
各出力導体と各半導体チップとを図4(a)のように配置すると、各導体位置,チップ位置および銅箔パターン形状から、例えば下アーム側IGBT(T11〜T13)がターンオフする際の過渡的な電流は、図4(b)に点線で示す経路R7,R8(下アームIGBT側のT12とT13を流れる)と経路R9,R10(上アームダイオード側を流れる)となる。このとき、場所P8,P9の付近は流れる電流が反対方向(経路R7,R8参照)になり、また場所P10,P11の付近も同様に流れる電流が反対方向になる(経路R9,R10参照)。このことから、この箇所では負の相互インダクタンスが増加し、低インダクタンス化が図れる。
また、図4(c)に上アーム側IGBT(T21〜T23)がターンオフする際の例を示す。原理的には図4(b)と同様で、場所P12〜P15付近で各電流が反対方向に流れるため、負の相互インダクタンスが増加する。
図3,図4の例は、各出力導体を絶縁基板の中央部付近に配置し、かつIGBTチップ,ダイオードチップを出力導体の外周に配置することで、出力導体→半導体チップ→出力導体と流れる電流の経路において、必然的に電流の流れる方向が反転する箇所が存在するという現象を利用するものといえる。
また、図4のような並列チップモジュールにおいて、チップの配置をIGBTとダイオードを交互に配置することで、チップと銅箔パターンとの配線(例えば53,54,55)どうしが遠くなるため、配線間の正の相互インダクタンス値が低減する。これに対し、図15(a)の従来例の場合は配線56,57,58は近接しているため正の相互インダクタンスは大きくなる。
この発明の第1の実施の形態を説明する説明図 この発明の第2の実施の形態を説明する説明図 この発明の第3の実施の形態を説明する説明図 この発明の第4の実施の形態を説明する説明図 電力用半導体モジュールの外観図 図5の内部回路図 図5の内部構成図 図6の等価回路図 図6の定常状態時の電流経路説明図 図6の過渡状態時の電流経路説明図 図6の素子ターンオフ時の波形図 図6の素子スイッチング時の電流経路説明図 大容量の半導体モジュール例を示す構造図 図13の回路図 大容量の半導体モジュールの説明図
符号の説明
1…正側直流出力導体、2…負側直流出力導体、3…負荷出力導体、4…銅ベース基板、9,11…IGBT(電力用半導体素子)、10,12…ダイオード、13…絶縁基板、14,15,16…銅箔パターン、17〜20,53〜58…配線、21〜27…配線インダクタンス、R1〜R16…電流経路、P1〜P15…場所。

Claims (6)

  1. 電力用半導体素子とこの素子に逆並列に接続されるダイオードとを1アームとする素子群を直列接続し、長方形状の絶縁基板上に形成される銅箔パターン上に配置して構成される電力用半導体モジュールにおいて、
    前記銅箔パターンと第1,第2の直流出力導体との結線箇所を、前記長方形状の絶縁基板上の長辺方向の中央部付近とし、かつ前記直列接続される上下アームの電力用半導体素子チップとダイオードチップとを、前記結線箇所を長辺方向の左右から挟むように長辺方向の外側にアーム単位で配置することを特徴とする電力用半導体モジュール。
  2. 電力用半導体素子とこの素子に逆並列に接続されるダイオードとを1アームとする素子群を直列接続し、長方形状の絶縁基板上に形成される銅箔パターン上に配置して構成される電力用半導体モジュールにおいて、
    前記銅箔パターンと第1,第2の直流出力導体との結線箇所を、前記長方形状の絶縁基板上の短辺方向の中央部付近とし、かつ前記直列接続される上下アームの電力用半導体素子チップとダイオードチップとを、前記結線箇所を短辺方向の左右から挟むように短辺方向の外側にアーム単位で配置することを特徴とする電力用半導体モジュール。
  3. 交流出力導体も前記絶縁基板上の中央部付近に設置することを特徴とする請求項1または2に記載の電力用半導体モジュール。
  4. 前記第1と第2の直流出力導体とを互いに近接させて設置することを特徴とする請求項1または2に記載の電力用半導体モジュール。
  5. 電力用半導体素子とこの素子に逆並列に接続されるダイオードとを1アームとする素子群を直列接続し、絶縁基板上に配置して構成される電力用半導体モジュールにおいて、
    外部出力用の端子電極群を前記絶縁基板のほぼ中央部に配置し、かつ前記電力用半導体素子チップとダイオードチップとを、前記外部出力用の端子電極群の外周に設置することを特徴とする電力用半導体モジュール。
  6. 前記電力用半導体素子チップとダイオードチップとを交互にほぼ円形または楕円形を描くように設置することを特徴とする請求項5に記載の電力用半導体モジュール。

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005216876A (ja) * 2004-01-27 2005-08-11 Fuji Electric Device Technology Co Ltd 電力用半導体モジュール
DE112009001638T5 (de) 2008-07-10 2011-05-19 Mitsubishi Electric Corporation Leistungshalbleitermodul
CN105359269A (zh) * 2013-07-03 2016-02-24 株式会社电装 半导体装置
WO2017006809A1 (ja) * 2015-07-09 2017-01-12 三菱電機株式会社 パワー半導体モジュール
CN111146160A (zh) * 2018-11-06 2020-05-12 富士电机株式会社 半导体模块和车辆

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005216876A (ja) * 2004-01-27 2005-08-11 Fuji Electric Device Technology Co Ltd 電力用半導体モジュール
DE112009001638T5 (de) 2008-07-10 2011-05-19 Mitsubishi Electric Corporation Leistungshalbleitermodul
US8461623B2 (en) 2008-07-10 2013-06-11 Mitsubishi Electric Corporation Power semiconductor module
DE112009001638B4 (de) * 2008-07-10 2020-07-16 Mitsubishi Electric Corporation Leistungshalbleitermodul
CN105359269A (zh) * 2013-07-03 2016-02-24 株式会社电装 半导体装置
CN105359269B (zh) * 2013-07-03 2017-12-01 株式会社电装 半导体装置
WO2017006809A1 (ja) * 2015-07-09 2017-01-12 三菱電機株式会社 パワー半導体モジュール
CN107851637A (zh) * 2015-07-09 2018-03-27 三菱电机株式会社 功率半导体模块
JPWO2017006809A1 (ja) * 2015-07-09 2018-05-24 三菱電機株式会社 パワー半導体モジュール
US10134718B2 (en) 2015-07-09 2018-11-20 Mitsubishi Electric Corporation Power semiconductor module
CN107851637B (zh) * 2015-07-09 2020-06-05 三菱电机株式会社 功率半导体模块
CN111146160A (zh) * 2018-11-06 2020-05-12 富士电机株式会社 半导体模块和车辆

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