JP6351731B2 - 半導体装置および電子装置 - Google Patents

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Description

本発明は、半導体装置および電子装置に関し、例えば、インバータの構成要素として機能する半導体装置および電子装置に適用して有効な技術に関する。
特開２００８−６０２５６号公報（特許文献１）には、封止体の一辺から出力用ピンが突出し、かつ、封止体の一辺と対向する辺から制御ピンが突出している半導体装置が記載されている。
特開２００８−２１７９６号公報（特許文献２）には、絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴ（Insulated Gate Bipolar Transistor）という）が形成された第１半導体チップと、ダイオードが形成された第２半導体チップとを備える半導体装置が記載されている。
特開２０１１−８６８８９号公報（特許文献３）には、ＩＧＢＴが形成された第１半導体チップと、ダイオードが形成された第２半導体チップとを同一の封止体で封止した単体パッケージを複数備える複合パッケージが記載されている。
特開２０００−９１５００号公報（特許文献４）や特開２００６−１４８０９８号公報（特許文献５）や特開２０１３−９８４２５号公報（特許文献６）には、スイッチトリラクタンスモータ（Switched Reluctance Motor、これ以降は省略してＳＲモータと呼ぶ）を制御するインバータを含むパワー型半導体モジュールに関する技術が記載されている。
特開２００８−６０２５６号公報 特開２００８−２１７９６号公報 特開２０１１−８６８８９号公報 特開２０００−９１５００号公報 特開２００６−１４８０９８号公報 特開２０１３−９８４２５号公報
例えば、電気自動車やハイブリッド自動車などには、モータが搭載されている。このモータの一例として、永久磁石同期モータ（Permanent Magnet synchronous Motor、これ以降は少略してＰＭモータと呼ぶ）があり、電気自動車やハイブリッド自動車などを駆動するモータには、一般的に、ＰＭモータが使用されている。ところが、近年では、低コスト化の観点から、ＳＲモータに対するニーズが拡大してきている。ここで、モータを制御するためには、インバータ回路を構成する電子装置（パワーモジュール）が必要であるが、この電子装置においては、従来から主に使用されているＰＭモータに適した高性能化や小型化が図られてきている。言い換えれば、低コスト化の観点からニーズが急速に拡大しつつあるＳＲモータにおいては、ＳＲモータを制御する電子装置に適した高性能化や小型化に代表される改良が進んでいない現状にある。したがって、低コスト化の観点からニーズが急速に拡大しつつあるＳＲモータを制御する電子装置においては、ＳＲモータに適した高性能化や小型化を図る観点から大幅な改善の余地がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置は、ＩＧＢＴが形成された第１半導体チップを搭載する第１チップ搭載部と、ダイオードが形成された第２半導体チップを搭載する第２チップ搭載部と、を有する。また、一実施の形態における半導体装置は、第１半導体チップのエミッタ電極パッドと第１導電性部材を介して電気的に接続された第１リードと、第２半導体チップのアノード電極パッドと第２導電性部材を介して電気的に接続された第２リードと、を有する。このとき、第１チップ搭載部と第２チップ搭載部とは、電気的に分離され、第１導電性部材と第２導電性部材とは、電気的に分離されている。
また、一実施の形態における電子装置は、配線基板と、配線基板の主面上に搭載された複数の半導体装置と、を備える。このとき、複数の半導体装置のそれぞれは、上述した構造の半導体装置から構成されている。
一実施の形態における半導体装置によれば、例えば、ＳＲモータに適した高性能化を図ることができる。
（ａ）〜（ｃ）は、ＳＲモータの回転原理を説明する図である。 直流電源とＳＲモータとの間にインバータ回路を配置した回路図である。 実施の形態１におけるインバータ回路の動作を説明する図である。 （ａ）は、ＰＭモータ用のインバータ回路の一部を示す図であり、（ｂ）は、ＳＲモータ用のインバータ回路の一部を示す図である。 ＩＧＢＴが形成された半導体チップの外形形状を示す平面図である。 半導体チップの表面とは反対側の裏面を示す平面図である。 半導体チップに形成されている回路の一例を示す回路図である。 実施の形態１におけるＩＧＢＴのデバイス構造を示す断面図である。 ダイオードが形成された半導体チップの外形形状を示す平面図である。 ダイオードのデバイス構造を示す断面図である。 （ａ）は、実施の形態１における半導体装置の表面側から見た平面図であり、（ｂ）は、実施の形態１における半導体装置の一側面から見た側面図であり、（ｃ）は、実施の形態１における半導体装置の裏面側から見た平面図である。 （ａ）は、本実施の形態１における半導体装置の内部構造を示す平面図であり、（ｂ）は、図１２（ａ）のＡ−Ａ線での断面図であり、（ｃ）は、図１２（ａ）のＢ−Ｂ線での断面図である。 図１２（ｂ）の一部領域を拡大して示す図である。 ＩＧＢＴでの熱損失とダイオードでの熱損失との割合が、ＳＲモータとＰＭモータで相違するメカニズムを説明するための図である。 図４（ｂ）に示すＳＲモータ用のインバータ回路の一部を具現化した実装構成例を示す図である。 実施の形態１における半導体装置の製造工程を示す図である。 図１６に続く半導体装置の製造工程を示す図である。 図１７に続く半導体装置の製造工程を示す図である。 図１８に続く半導体装置の製造工程を示す図である。 図１９に続く半導体装置の製造工程を示す図である。 図２０に続く半導体装置の製造工程を示す図である。 図２１に続く半導体装置の製造工程を示す図である。 図２２に続く半導体装置の製造工程を示す図である。 図２３に続く半導体装置の製造工程を示す図である。 図２４に続く半導体装置の製造工程を示す図である。 図２５に続く半導体装置の製造工程を示す図である。 （ａ）は、変形例１における半導体装置の内部構造を示す平面図であり、（ｂ）は、図２７（ａ）のＡ−Ａ線で切断した断面図であり、（ｃ）は、図２７（ａ）のＢ−Ｂ線で切断した断面図である。 （ａ）は、変形例２における半導体装置の表面側から見た平面図であり、（ｂ）は、変形例２における半導体装置の一側面から見た側面図であり、（ｃ）は、変形例２における半導体装置の裏面側から見た平面図である。 （ａ）は、変形例２における半導体装置の内部構造を示す平面図であり、（ｂ）は、図２９（ａ）のＡ−Ａ線で切断した断面図であり、（ｃ）は、図２９（ａ）のＢ−Ｂ線で切断した断面図である。 （ａ）は、変形例３における半導体装置の表面側から見た平面図であり、（ｂ）は、変形例３における半導体装置の一側面から見た側面図であり、（ｃ）は、変形例３における半導体装置の裏面側から見た平面図である。 （ａ）は、変形例３における半導体装置の内部構造を示す平面図であり、（ｂ）は、図３１（ａ）のＡ−Ａ線で切断した断面図であり、（ｃ）は、図３１（ａ）のＢ−Ｂ線で切断した断面図である。 （ａ）は、変形例４における半導体装置の表面側から見た平面図であり、（ｂ）は、変形例４における半導体装置の一側面から見た側面図であり、（ｃ）は、変形例４における半導体装置の裏面側から見た平面図である。 （ａ）は、本変形例４における半導体装置の内部構造を示す平面図であり、（ｂ）は、図３３（ａ）のＡ−Ａ線で切断した断面図であり、（ｃ）は、図３３（ａ）のＢ−Ｂ線で切断した断面図である。 変形例４における半導体装置と実施の形態１における半導体装置とを組み合わせることにより、図４（ｂ）に示すＳＲモータ用のインバータ回路の一部を具現化した実装構成例を示す図である。 （ａ）は、変形例５における半導体装置の表面側から見た平面図であり、（ｂ）は、変形例５における半導体装置の一側面から見た側面図であり、（ｃ）は、変形例５における半導体装置の裏面側から見た平面図である。 （ａ）は、変形例５における半導体装置の内部構造を示す平面図であり、（ｂ）は、図３６（ａ）のＡ−Ａ線で切断した断面図であり、（ｃ）は、図３６（ａ）のＢ−Ｂ線で切断した断面図である。 （ａ）は、変形例６における半導体装置の表面側から見た平面図であり、（ｂ）は、変形例６における半導体装置の一側面から見た側面図であり、（ｃ）は、変形例６における半導体装置の裏面側から見た平面図である。 （ａ）は、変形例６における半導体装置の内部構造を示す平面図であり、（ｂ）は、図３８（ａ）のＡ−Ａ線で切断した断面図であり、（ｃ）は、図３８（ａ）のＢ−Ｂ線で切断した断面図である。 実施の形態１における電子装置のシステム構成を示すブロック図である。 （ａ）は、実施の形態１における電子装置の構成を示す平面図であり、（ｂ）は、図４０（ａ）の紙面下側から見た側面図であり、（ｃ）は、図４０（ｂ）の紙面右側から見た側面図である。 図４０（ａ）のＡ−Ａ線で切断した断面図である。 図４０（ａ）のＢ−Ｂ線で切断した断面図である。 図４０（ａ）のＣ−Ｃ線で切断した断面図である。 実施の形態１の電子装置において、ＩＧＢＴを流れる主電流の流れと、ダイオードを流れる回生電流の流れとを示す図である。 実施の形態１の電子装置を構成する半導体装置の封止体を透視した状態でのＩＧＢＴを流れる主電流の流れと、ダイオードを流れる回生電流の流れとを示す図である。 （ａ）は、変形例における半導体装置の表面側から見た平面図であり、（ｂ）は、変形例における半導体装置の一側面から見た側面図であり、（ｃ）は、変形例における半導体装置の裏面側から見た平面図である。 （ａ）は、変形例における半導体装置の内部構造を示す平面図であり、（ｂ）は、図４７（ａ）のＡ−Ａ線で切断した断面図であり、（ｃ）は、図４７（ａ）のＢ−Ｂ線で切断した断面図である。 （ａ）は、変形例における電子装置の構成を示す平面図であり、（ｂ）は、図４８（ａ）の紙面下側から見た側面図であり、（ｃ）は、図４８（ｂ）の紙面右側から見た側面図である。 図４８（ａ）のＡ−Ａ線で切断した断面図である。 図４９の一部を拡大して示す模式図である。 （ａ）は、実施の形態２における半導体装置の表面側から見た平面図であり、（ｂ）は、実施の形態２における半導体装置の一側面から見た側面図であり、（ｃ）は、実施の形態２における半導体装置の裏面側から見た平面図である。 実施の形態２における半導体装置の内部構造を示す図である。 実施の形態２における半導体装置の製造工程を示す図である。 図５３に続く半導体装置の製造工程を示す図である。 図５４に続く半導体装置の製造工程を示す図である。 図５５に続く半導体装置の製造工程を示す図である。 図５６に続く半導体装置の製造工程を示す図である。 図５７に続く半導体装置の製造工程を示す図である。 図５８に続く半導体装置の製造工程を示す図である。 図５９に続く半導体装置の製造工程を示す図である。 図６０に続く半導体装置の製造工程を示す図である。 図６１に続く半導体装置の製造工程を示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
本実施の形態１は、ＳＲモータを制御するインバータ回路を含むパワーモジュールに関する技術的思想である。ここで、本明細書の説明では、概念的に、パワーモジュール全体が電子装置に対応し、パワーモジュールを構成する構成部品のうち、半導体チップを含む電子部品が半導体装置に対応する。
＜ＳＲモータの回転原理＞
例えば、電気自動車やハイブリッド自動車などには、モータが搭載されており、このモータとしては、ＰＭモータやＳＲモータが存在する。ＳＲモータは、ＰＭモータに比べて、低コストであるとともに、高速回転が可能という利点を有している。すなわち、ＳＲモータは、レアアース（レアメタル）を使用しない点や、ロータ（回転子）の構造が単純であるという点によって、ＰＭモータよりも低コスト化が実現できる利点を有している。また、ＳＲモータは、ロータが単純な鉄の塊で堅牢な構造をしているため、高速回転が可能という利点を有している。したがって、近年では、低コスト化の観点から、ＳＲモータに対するニーズが拡大してきており、本実施の形態１では、ＳＲモータに着目している。以下では、まず始めに、このＳＲモータの回転原理について説明する。
図１（ａ）〜（ｃ）は、ＳＲモータＭＴの回転原理を説明する図である。まず、図１（ａ）に示すように、ＳＲモータＭＴは、ステータＳＴとロータＲＴとを有し、ステータＳＴの内部に回転可能なロータＲＴが配置されている。そして、ステータＳＴの端子Ｗと端子Ｗ´との間（Ｗ−Ｗ´間）には、巻線が巻き付けられてコイルＬ（Ｗ）が形成されており、このステータＳＴのＷ−Ｗ´間に巻き付けられたコイルＬ（Ｗ）を含む閉回路Ａに電流を流すと、Ｗ−Ｗ´間に巻き付けられたコイルＬ（Ｗ）に流れる電流に起因する電磁石が形成される。この結果、例えば、鉄部材から構成されているロータＲＴは、この電磁石によって発生する磁力である引力を受けて、図１（ａ）に示す矢印の方向に引っ張られることになる。
続いて、ステータＳＴのＷ−Ｗ´間に巻き付けられたコイルＬ（Ｗ）を含む閉回路Ａを開放して、流れる電流を遮断すると、Ｗ−Ｗ´間に巻き付けられたコイルＬ（Ｗ）に流れる電流に起因する電磁石によって発生する磁力が失われる。これにより、Ｗ−Ｗ´間に巻き付けられたコイルＬ（Ｗ）に流れる電流に起因する電磁石からロータＲＴに加わる引力が無くなる。その後、図１（ｂ）に示すように、ステータＳＴの端子Ｕと端子Ｕ´との間（Ｕ−Ｕ´間）に巻き付けられたコイルＬ（Ｕ）を含む閉回路Ｂに電流を流すと、Ｕ−Ｕ´間に巻き付けられたコイルＬ（Ｕ）に流れる電流に起因する電磁石が形成される。この結果、ロータＲＴは、この電磁石から引力を受けて、ロータＲＴは、図１（ｂ）に示す矢印の方向に引っ張られることになる。
次に、ステータＳＴのＵ−Ｕ´間に巻き付けられたコイルＬ（Ｕ）を含む閉回路Ｂを開放して、流れる電流を遮断すると、Ｕ−Ｕ´間に巻き付けられたコイルＬ（Ｕ）に流れる電流に起因する電磁石によって発生する磁力が失われる。これにより、Ｕ−Ｕ´間に巻き付けられたコイルＬ（Ｕ）に流れる電流に起因する電磁石からロータＲＴに加わる引力が無くなる。その後、図１（ｃ）に示すように、ステータＳＴの端子Ｖと端子Ｖ´との間（Ｖ−Ｖ´間）に巻き付けられたコイルＬ（Ｖ）を含む閉回路Ｃに電流を流すと、Ｖ−Ｖ´間に巻き付けられたコイルＬ（Ｖ）に流れる電流に起因する電磁石が形成される。この結果、ロータＲＴは、この電磁石から引力を受けて、ロータＲＴは、図１（ｃ）に示す矢印の方向に引っ張られることになる。
以上のようにして、閉回路Ａと閉回路Ｂと閉回路Ｃとを順次切り替えて、それぞれの閉回路に逐次、電流を流すことにより電磁石を形成し、この電磁石からの引力によって、例えば、図１（ａ）〜（ｃ）に示すように、ロータＲＴは、連続して反時計回りに回転することになる。これがＳＲモータＭＴの回転原理であり、ＳＲモータＭＴを回転動作させるためには、閉回路Ａと閉回路Ｂと閉回路Ｃとを切り替えて電流を流す必要があることがわかる。この閉回路Ａと閉回路Ｂと閉回路Ｃの切り替え制御を行なう回路がインバータ回路である。すなわち、インバータ回路は、閉回路Ａと閉回路Ｂと閉回路Ｃとを順次切り替えて、それぞれの閉回路に流れる電流を制御するように構成されている。以下に、このような機能を有するインバータ回路の構成について説明する。
＜インバータ回路の構成＞
図２は、直流電源ＥとＳＲモータＭＴとの間にインバータ回路ＩＮＶを配置した回路図である。図２に示すように、インバータ回路ＩＮＶは、直流電源Ｅと並列接続された第１レグＬＧ１と第２レグＬＧ２と第３レグＬＧ３とを有している。そして、第１レグＬＧ１は、直列接続された上アームＵＡ（Ｕ）と下アームＢＡ（Ｕ）から構成され、第２レグＬＧ２は、直列接続された上アームＵＡ（Ｖ）と下アームＢＡ（Ｖ）から構成され、第３レグＬＧ３は、直列接続された上アームＵＡ（Ｗ）と下アームＢＡ（Ｗ）から構成されている。そして、上アームＵＡ（Ｕ）は、ＩＧＢＴＱ１とダイオードＦＷＤ１から構成され、かつ、下アームＢＡ（Ｕ）は、ＩＧＢＴＱ２とダイオードＦＷＤ２から構成されている。このとき、上アームＵＡ（Ｕ）のＩＧＢＴＱ１と、下アームＢＡ（Ｕ）のダイオードＦＷＤ２は、ともに端子ＴＥ（Ｕ１）と接続されており、ＩＧＢＴＱ１とダイオードＦＷＤ２は直列接続されている。一方、上アームＵＡ（Ｕ）のダイオードＦＷＤ１と、下アームＢＡ（Ｕ）のＩＧＢＴＱ２は、ともに端子ＴＥ（Ｕ２）と接続されており、ダイオードＦＷＤ１とＩＧＢＴＱ２は直列接続されている。さらに、端子ＴＥ（Ｕ１）は、ＳＲモータの端子Ｕ´と接続され、かつ、端子ＴＥ（Ｕ２）は、ＳＲモータの端子Ｕと接続されている。つまり、インバータ回路ＩＮＶの端子ＴＥ（Ｕ１）と端子ＴＥ（Ｕ２）の間には、ＳＲモータＭＴの端子Ｕと端子Ｕ´の間に存在するコイルＬ（Ｕ）が接続されていることになる。
同様に、上アームＵＡ（Ｖ）は、ＩＧＢＴＱ１とダイオードＦＷＤ１から構成され、かつ、下アームＢＡ（Ｖ）は、ＩＧＢＴＱ２とダイオードＦＷＤ２から構成されている。このとき、上アームＵＡ（Ｖ）のＩＧＢＴＱ１と、下アームＢＡ（Ｖ）のダイオードＦＷＤ２は、ともに端子ＴＥ（Ｖ１）と接続されており、ＩＧＢＴＱ１とダイオードＦＷＤ２は直列接続されている。一方、上アームＵＡ（Ｖ）のダイオードＦＷＤ１と、下アームＢＡ（Ｖ）のＩＧＢＴＱ２は、ともに端子ＴＥ（Ｖ２）と接続されており、ダイオードＦＷＤ１とＩＧＢＴＱ２は直列接続されている。さらに、端子ＴＥ（Ｖ１）は、ＳＲモータの端子Ｖ´と接続され、かつ、端子ＴＥ（Ｖ２）は、ＳＲモータの端子Ｖと接続されている。つまり、インバータ回路ＩＮＶの端子ＴＥ（Ｖ１）と端子ＴＥ（Ｖ２）の間には、ＳＲモータＭＴの端子Ｖと端子Ｖ´の間に存在するコイルＬ（Ｖ）が接続されていることになる。
また、上アームＵＡ（Ｗ）は、ＩＧＢＴＱ１とダイオードＦＷＤ１から構成され、かつ、下アームＢＡ（Ｗ）は、ＩＧＢＴＱ２とダイオードＦＷＤ２から構成されている。このとき、上アームＵＡ（Ｗ）のＩＧＢＴＱ１と、下アームＢＡ（Ｗ）のダイオードＦＷＤ２は、ともに端子ＴＥ（Ｗ１）と接続されており、ＩＧＢＴＱ１とダイオードＦＷＤ２は直列接続されている。一方、上アームＵＡ（Ｗ）のダイオードＦＷＤ１と、下アームＢＡ（Ｗ）のＩＧＢＴＱ２は、ともに端子ＴＥ（Ｗ２）と接続されており、ダイオードＦＷＤ１とＩＧＢＴＱ２は直列接続されている。さらに、端子ＴＥ（Ｗ１）は、ＳＲモータの端子Ｗ´と接続され、かつ、端子ＴＥ（Ｗ２）は、ＳＲモータの端子Ｗと接続されている。つまり、インバータ回路ＩＮＶの端子ＴＥ（Ｗ１）と端子ＴＥ（Ｗ２）の間には、ＳＲモータＭＴの端子Ｗと端子Ｗ´の間に存在するコイルＬ（Ｗ）が接続されていることになる。
次に、上アームＵＡ（Ｕ）と上アームＵＡ（Ｖ）と上アームＵＡ（Ｗ）のそれぞれの構成要素であるＩＧＢＴＱ１のゲート電極は、ゲート制御回路ＧＣＣと電気的に接続されている。そして、このゲート制御回路ＧＣＣからのゲート制御信号によって、上アームＵＡ（Ｕ）と上アームＵＡ（Ｖ）と上アームＵＡ（Ｗ）のそれぞれのＩＧＢＴＱ１のオン／オフ動作（スイッチング動作）が制御されるようになっている。同様に、下アームＢＡ（Ｕ）と下アームＢＡ（Ｖ）と下アームＢＡ（Ｗ）のそれぞれの構成要素であるＩＧＢＴＱ２のゲート電極も、ゲート制御回路ＧＣＣと電気的に接続され、このゲート制御回路ＧＣＣからのゲート制御信号によって、下アームＢＡ（Ｕ）と下アームＢＡ（Ｖ）と下アームＢＡ（Ｗ）のそれぞれのＩＧＢＴＱ２のオン／オフ動作が制御されるようになっている。
ここで、例えば、インバータ回路ＩＮＶのスイッチング素子として、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を使用することが考えられる。このパワーＭＯＳＦＥＴによれば、オン／オフ動作をゲート電極に印加する電圧で制御する電圧駆動型であるため、高速スイッチングが可能な利点がある。一方、パワーＭＯＳＦＥＴでは、高耐圧化を図るに伴ってオン抵抗が高くなり発熱量が大きくなる性質がある。なぜなら、パワーＭＯＳＦＥＴでは、低濃度のエピタキシャル層（ドリフト層）の厚さを厚くすることにより耐圧を確保しているが、低濃度のエピタキシャル層の厚さが厚くなると副作用として抵抗が大きくなるからである。
これに対し、スイッチング素子として、大きな電力を取り扱うことができるバイポーラトランジスタも存在するが、バイポーラトランジスタは、ベース電流によりオン／オフ動作を制御する電流駆動型であるため、スイッチング速度が前述のパワーＭＯＳＦＥＴに比べて一般的に遅いという性質がある。
したがって、大電力で、かつ、高速スイッチングが必要とされる電気自動車やハイブリッド車のモータなどの用途において、パワーＭＯＳＦＥＴやバイポーラトランジスタでは対応が困難となる。そこで、上述した大電力で、かつ、高速スイッチングが必要とされる用途には、ＩＧＢＴが使用される。このＩＧＢＴは、パワーＭＯＳＦＥＴとバイポーラトランジスタの組み合わせから構成されており、パワーＭＯＳＦＥＴの高速スイッチング特性と、バイポーラトランジスタの高耐圧性を兼ね備えた半導体素子である。このことから、ＩＧＢＴによれば、大電力で、かつ、高速スイッチングが可能であるため、大電流で、かつ、高速スイッチングが必要とされる用途に適している半導体素子ということになる。以上より、本実施の形態１におけるインバータ回路ＩＮＶには、スイッチング素子としてＩＧＢＴが採用されている。
本実施の形態１におけるインバータ回路ＩＮＶでは、互いに並列接続された第１レグＬＧ１〜第３レグＬＧ３を有し、第１レグＬＧ１〜第３レグＬＧ３のそれぞれは、２つのＩＧＢＴ（ＩＧＢＴＱ１とＩＧＢＴＱ２）と、２つのダイオード（ダイオードＦＷＤ１とダイオードＦＷＤ２）とを備えている。このことから、本実施の形態１におけるインバータ回路ＩＮＶは、６つのＩＧＢＴと６つのダイオードから構成されていることになる。このように構成されたインバータ回路ＩＮＶにおいて、ゲート制御回路ＧＣＣで３つのＩＧＢＴＱ１および３つのＩＧＢＴＱ２のオン／オフ動作（スイッチング動作）を制御することにより、ＳＲモータＭＴを回転させることができる。以下では、ＳＲモータＭＴを回転させるためのインバータ回路ＩＮＶの動作について、図面を参照しながら説明する。
＜インバータ回路の動作＞
図３は、本実施の形態１におけるインバータ回路ＩＮＶの動作を説明する図である。図３に示すインバータ回路ＩＮＶは、ＳＲモータＭＴを回転駆動させるための回路であり、第１レグＬＧ１〜第３レグＬＧ３を有している。このとき、例えば、第１レグＬＧ１は、ＳＲモータＭＴの端子Ｕと端子Ｕ´との間（Ｕ−Ｕ´間）に設けられているコイルＬ（Ｕ）に流す電流を制御する回路であり、第２レグＬＧ２は、ＳＲモータＭＴの端子Ｖと端子Ｖ´との間（Ｖ−Ｖ´間）に設けられているコイルＬ（Ｖ）に流す電流を制御する回路である。同様に、第３レグＬＧ３は、ＳＲモータＭＴの端子Ｗと端子Ｗ´との間（Ｗ−Ｗ´間）に設けられているコイルＬ（Ｗ）に流す電流を制御する回路である。すなわち、図３に示すインバータ回路ＩＮＶは、第１レグＬＧ１によってコイルＬ（Ｕ）に流れる電流を制御し、かつ、第２レグＬＧ２によってコイルＬ（Ｖ）に流れる電流を制御し、かつ、第３レグＬＧ３によってコイルＬ（Ｗ）に流れる電流を制御することになる。そして、図３に示すインバータ回路ＩＮＶにおいては、第１レグＬＧ１によるコイルＬ（Ｕ）への電流制御と、第２レグＬＧ２よるコイルＬ（Ｖ）への電流制御と、第３レグＬＧ３によるコイルＬ（Ｗ）への電流制御は、タイミングを変えて同等に行なわれるため、以下では、例えば、第２レグＬＧ２によるコイルＬ（Ｖ）への電流制御を例に挙げて説明する。
図３において、まず、ＳＲモータＭＴのコイルＬ（Ｖ）に電流を流し始める場合、励磁モードに示すように、ＩＧＢＴＱ１をオンし、かつ、ＩＧＢＴＱ２もオンする。このとき、直流電源ＥからオンしているＩＧＢＴＱ１を通り、端子ＴＥ（Ｖ１）からコイルＬ（Ｖ）に電流が供給される。そして、コイルＬ（Ｖ）から端子ＴＥ（Ｖ２）を介して、オンしているＩＧＢＴＱ２を通って、直流電源Ｅに電流が戻ることになる。このようにして、コイルＬ（Ｖ）に電流を流すことができる。この結果、ＳＲモータＭＴのステータＳＴのＶ−Ｖ´間に電磁石が形成され、この電磁石による引力がロータＲＴに加わることになる。その後、電磁石による引力を維持するため、ＳＲモータＭＴのコイルＬ（Ｖ）に流れる電流を維持する。具体的に、図３のフリーホイールモードに示すように、ＩＧＢＴＱ１をオフし、かつ、ＩＧＢＴＱ２をオンしたままとする。この場合、図３のフリーホイールモードに示すように、コイルＬ（Ｖ）と、オンしているＩＧＢＴＱ２と、ダイオードＦＷＤ２によって閉回路が形成され、この閉回路に電流が流れ続ける。この結果、コイルＬ（Ｖ）に流れる電流が維持され、コイルＬ（Ｖ）に起因する電磁石からの引力がロータＲＴに加わり続けることになる。続いて、コイルＬ（Ｖ）に流れる電流を消失させる。具体的には、図３の減磁モードに示すように、ＩＧＢＴＱ１をオフし、かつ、ＩＧＢＴＱ２もオフする。この場合、図３の減磁モードに示すように、コイルＬ（Ｖ）と、オンしているＩＧＢＴＱ２と、ダイオードＦＷＤ２からなる閉回路内でのコイルＬ（Ｖ）の残留電力が、ＩＧＢＴＱ２をオフすることにより、ダイオードＦＷＤ１を介して消失することになる。この結果、コイルＬ（Ｖ）に流れる電流が減少して停止することになり、コイルＬ（Ｖ）に流れる電流に起因する電磁石が消滅する。これにより、コイルＬ（Ｖ）に流れる電流に起因する電磁石からロータＲＴに加わる引力が無くなる。このような動作を第１レグＬＧ１〜第３レグＬＧ３でタイミングを変えて繰り返して実施することにより、ＳＲモータＭＴのロータＲＴを回転させることができる。以上のようにして、本実施の形態１におけるインバータ回路ＩＮＶによる電流制御によって、ＳＲモータＭＴを回転させることができることがわかる。
＜ＰＭモータ用のインバータ回路との相違点＞
次に、本実施の形態１におけるＳＲモータ用のインバータ回路と、一般的に使用されるＰＭモータ用のインバータ回路の相違点について説明する。図４は、ＰＭモータ用のインバータ回路と、ＳＲモータ用のインバータ回路との相違点を説明する図である。特に、図４（ａ）は、ＰＭモータ用のインバータ回路の一部を示す図であり、図４（ｂ）は、ＳＲモータ用のインバータ回路の一部を示す図である。
図４（ａ）では、ＰＭモータの端子Ｕ（Ｕ相）と電気的に接続されるインバータ回路の一部が図示されている。具体的には、上アームを構成するＩＧＢＴＱ１とダイオードＦＷＤ１が逆並列に接続され、かつ、下アームを構成するＩＧＢＴＱ２とダイオードＦＷＤ２が逆並列に接続されている。そして、上アームと下アームとの間に１つの端子ＴＥ（Ｕ）が設けられており、この端子ＴＥ（Ｕ）とＰＭモータの端子Ｕが接続されることになる。このように構成されているＰＭモータ用のインバータ回路では、図４（ａ）に示すように、ＰＭモータのＵ相コイルとＶ相コイルとＷ相コイルとが３相結線（例えば、スター結線）されており、各コイルを駆動するアームの素子が上下同時動作をしないように制御される。このため、ＰＭモータ用のインバータ回路は、Ｕ相＋Ｖ相→Ｖ相＋Ｗ相→Ｗ相＋Ｕ相というように２相が対になって駆動するように制御される。このことから、ＰＭモータ用のインバータ回路では、ＩＧＢＴをオンしてコイルに電流を流した後、相転換のため、ＩＧＢＴをオフすると、これによって、アーム内のダイオードに残留電力に起因した回生電流が流れて、残留電力が消失することになる。したがって、ＰＭモータ用のインバータ回路では、ＩＧＢＴとダイオードが対になって構成される必要がある。この結果、ＰＭモータ用のインバータ回路では、図４（ａ）に示すように上アームと下アームとの間に１つの端子ＴＥ（Ｕ）が設けられる構成となるのである。
一方、図４（ｂ）では、ＳＲモータの端子Ｕおよび端子Ｕ´と電気的に接続されるインバータ回路の一部が図示されている。具体的には、上アームを構成するＩＧＢＴＱ１と下アームを構成するダイオードＦＷＤ２が直列接続され、上アームを構成するＩＧＢＴＱ１と下アームを構成するダイオードＦＷＤ２との間に端子ＴＥ（Ｕ１）が設けられている。また、上アームを構成するダイオードＦＷＤ１と下アームを構成するＩＧＢＴＱ２が直列接続され、上アームを構成するダイオードＦＷＤ１と下アームを構成するＩＧＢＴＱ２との間に端子ＴＥ（Ｕ２）が設けられている。そして、インバータ回路の端子ＴＥ（Ｕ１）がＳＲモータの端子Ｕと接続され、かつ、インバータ回路の端子ＴＥ（Ｕ２）がＳＲモータの端子Ｕ´と接続されることになる。このように構成されているＳＲモータ用のインバータ回路は、ＳＲモータの各相のコイルとＨブリッジ回路からなる閉回路を構成している。このため、例えば、図４（ｂ）に示すように、タスキ掛けに配置された上アームのＩＧＢＴＱ１と下アームのＩＧＢＴＱ２をオンして、ＳＲモータのＵ−Ｕ´間に配置されたコイルに電流を流した後（図３の励磁モード参照）、相転換のため、ＩＧＢＴＱ１およびＩＧＢＴＱ２をオフさせる場合、上述した閉回路内でコイルの残留電力を消失させる必要がある。この場合、上述した閉回路でコイルの残留電力を消失させる必要はなく、ＳＲモータ用のインバータ回路では、上述した閉回路とは別の閉回路でコイルの残留電力を消失させている（図３の減磁モード）。つまり、ＳＲモータ用のインバータ回路では、図３の減磁モードに示すように、スイッチング素子であるＩＧＢＴＱ１およびＩＧＢＴＱ２ではなく、一方向だけを通電するダイオードＦＷＤ１およびダイオードＦＷＤ２によって、コイルの残留電力を消失させる別の閉回路を構成できる。このようにＳＲモータ用のインバータ回路では、図３の励磁モードでの閉回路と、図３の減磁モードでの閉回路とが別回路であるという特徴があり、この特徴によって、ＳＲモータ用のインバータ回路は、図４（ｂ）に示すように、端子ＴＥ（Ｕ１）と端子ＴＥ（Ｕ２）という２つの端子を有していることになる。このことから、図４（ｂ）に示すように、ＳＲモータ用のインバータ回路では、端子ＴＥ（Ｕ１）と端子ＴＥ（Ｕ２）という２つの端子を上アームと下アームとの間に有している点で、図４（ａ）に示すように、端子ＴＥ（Ｕ）という１つの端子を上アームと下アームとの間に有しているＰＭモータ用のインバータ回路と相違することになる。
以上のことから、インバータ回路の相違に起因して、本実施の形態１におけるＳＲモータ用のインバータ回路を具現化する電子装置（パワーモジュール）の構成と、ＰＭモータ用のインバータ回路を具現化する電子装置（パワーモジュール）の構成とは相違することになる。ここで、インバータ回路を具現化した電子装置においては、従来から主に使用されているＰＭモータに適した高性能化や小型化が図られてきているが、低コスト化の観点からニーズが急速に拡大しつつあるＳＲモータにおいては、ＳＲモータを制御する電子装置に適した高性能化や小型化があまり進んでいない現状にある。そこで、本実施の形態１では、低コスト化の観点からニーズが急速に拡大しつつあるＳＲモータに着目し、このＳＲモータ用のインバータ回路を具現化する電子装置および電子装置の構成部品となる半導体装置に対する高性能化や小型化を実現する工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について説明する。特に、本実施の形態１における主な工夫点は、ＳＲモータ用のインバータ回路を具現化する半導体装置のパッケージ構造（実装構造）および電子装置のレイアウト構成にあるが、まず、半導体装置に含まれるＩＧＢＴやダイオードについて説明し、その後、本実施の形態１における特徴点について説明することにする。
＜ＩＧＢＴの構造＞
本実施の形態１におけるインバータ回路ＩＮＶを構成するＩＧＢＴＱ１とダイオードＦＷＤ１の構造について図面を参照しながら説明することにする。本実施の形態１におけるインバータ回路ＩＮＶには、ＩＧＢＴＱ１とＩＧＢＴＱ２とが含まれ、かつ、ダイオードＦＷＤ１とダイオードＦＷＤ２とが含まれる。ただし、ＩＧＢＴＱ１とＩＧＢＴＱ２は同様の構成をし、かつ、ダイオードＦＷＤ１とダイオードＦＷＤ２は同様の構成をしていることから、ＩＧＢＴＱ１およびダイオードＦＷＤ１を代表例に挙げて説明する。
図５は、ＩＧＢＴＱ１が形成された半導体チップＣＨＰ１の外形形状を示す平面図である。図５では、半導体チップＣＨＰ１の主面（表面）が示されている。図５に示すように、本実施の形態１における半導体チップＣＨＰ１の平面形状は、長辺ＬＳ１と短辺ＳＳ１を有する長方形形状をしている。そして、長方形形状をした半導体チップＣＨＰ１の表面には、長方形形状をしたエミッタ電極パッドＥＰが形成されている。そして、半導体チップＣＨＰ１の長辺方向に沿って、複数の電極パッドが形成されている。具体的に、この電極パッドとして、図５の左側からゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰが配置されている。このように、長方形形状をした半導体チップＣＨＰ１の表面には、短辺方向に沿って、エミッタ電極パッドＥＰと電極パッドが配置され、かつ、長辺方向に沿って、複数の電極パッドが形成されていることになる。このとき、エミッタ電極パッドＥＰのサイズ（平面積）は、複数の電極パッドのそれぞれのサイズよりも遥かに大きくなっている。
図６は、半導体チップＣＨＰ１の表面とは反対側の裏面を示す平面図である。図６に示すように、半導体チップＣＨＰ１の裏面全体にわたって、長方形形状のコレクタ電極パッドＣＰが形成されていることがわかる。
続いて、半導体チップＣＨＰ１に形成されている回路構成について説明する。図７は、半導体チップＣＨＰ１に形成されている回路の一例を示す回路図である。図７に示すように、半導体チップＣＨＰ１には、ＩＧＢＴＱ１、検知用ＩＧＢＴＱＳおよび温度検知用ダイオードＴＤが形成されている。ＩＧＢＴＱ１はメインのＩＧＢＴであり、図２に示すＳＲモータＭＴの駆動制御に使用される。このＩＧＢＴＱ１には、エミッタ電極、コレクタ電極およびゲート電極が形成されている。そして、ＩＧＢＴＱ１のエミッタ電極は、図５に示すエミッタ電極パッドＥＰを介してエミッタ端子ＥＴと電気的に接続され、ＩＧＢＴＱ１のコレクタ電極は、図６に示すコレクタ電極パッドＣＰを介してコレクタ端子ＣＴと電気的に接続されている。また、ＩＧＢＴＱ１のゲート電極は、図５に示すゲート電極パッドＧＰを介してゲート端子ＧＴと電気的に接続されている。
ＩＧＢＴＱ１のゲート電極は、図２に示すゲート制御回路ＧＣＣに接続されている。このとき、ゲート制御回路ＧＣＣからの信号がゲート端子ＧＴを介してＩＧＢＴＱ１のゲート電極に印加されることにより、ゲート制御回路ＧＣＣからＩＧＢＴＱ１のスイッチング動作を制御することができるようになっている。
検知用ＩＧＢＴＱＳは、ＩＧＢＴＱ１のコレクタ−エミッタ間を流れる過電流を検知するために設けられているものである。すなわち、インバータ回路ＩＮＶとしてＩＧＢＴＱ１のコレクタ−エミッタ間を流れる過電流を検知して、ＩＧＢＴＱ１を過電流による破壊から保護するために設けられている。この検知用ＩＧＢＴＱＳにおいて、検知用ＩＧＢＴＱＳのコレクタ電極は、ＩＧＢＴＱ１のコレクタ電極と電気的に接続され、かつ、検知用ＩＧＢＴＱＳのゲート電極は、ＩＧＢＴＱ１のゲート電極と電気的に接続されている。また、検知用ＩＧＢＴＱＳのエミッタ電極は、図５に示す電流検知用電極パッドＳＥＰを介して、ＩＧＢＴＱ１のエミッタ電極とは別の電流検知用端子ＳＥＴと電気的に接続されている。この電流検知用端子ＳＥＴは、外部に設けられる電流検知回路に接続される。そして、この電流検知回路は、検知用ＩＧＢＴＱＳのエミッタ電極の出力に基づいて、ＩＧＢＴＱ１のコレクタ−エミッタ間電流を検知し、過電流が流れたときに、ＩＧＢＴＱ１のゲート電極に印加されるゲート信号を遮断し、ＩＧＢＴＱ１を保護するようになっている。
具体的に、検知用ＩＧＢＴＱＳは、負荷短絡などでＩＧＢＴＱ１に過電流が流れないようにするための電流検出素子として使用される。例えば、メインのＩＧＢＴＱ１を流れる電流と、検出用ＩＧＢＴＱＳを流れる電流の電流比が、ＩＧＢＴＱ１：検知用ＩＧＢＴＱＳ＝１０００：１となるように設計される。つまり、メインのＩＧＢＴＱ１に２００Ａの電流を流す場合、検出用ＩＧＢＴＱＳには、２００ｍＡの電流が流れることになる。
実際のアプリケーションでは、検知用ＩＧＢＴＱＳのエミッタ電極と電気的に接続されるセンス抵抗を外付けし、このセンス抵抗の両端の電圧を制御回路にフィードバックする。そして、制御回路では、センス抵抗の両端の電圧が設定電圧以上になった場合に電源を遮断するように制御される。つまり、メインのＩＧＢＴＱ１に流れる電流が過電流となった場合、検知用ＩＧＢＴＱＳに流れる電流も増加する。この結果、センス抵抗を流れる電流も増加することになるから、センス抵抗の両端の電圧が大きくなり、この電圧が設定電圧以上になった場合にメインのＩＧＢＴＱ１に流れる電流が過電流状態になっていることを把握することができるのである。
温度検知用ダイオードＴＤは、ＩＧＢＴＱ１の温度（広く言えば、半導体チップＣＨＰ１の温度）を検知するために設けられている。すなわち、ＩＧＢＴＱ１の温度によって温度検知用ダイオードＴＤの電圧が変化することにより、ＩＧＢＴＱ１の温度を検知するようになっている。この温度検知用ダイオードＴＤには、ポリシリコンに異なる導電型の不純物を導入することによりｐｎ接合が形成されており、カソード電極（陰極）およびアノード電極（陽極）を有している。カソード電極は、内部配線により半導体チップＣＨＰ１の上面に形成された温度検知用電極パッドＴＣＰ（図５参照）を介して、図７に示す温度検知用端子ＴＣＴと電気的に接続されている。同様に、アノード電極は、内部配線により半導体チップＣＨＰ１の上面に形成された温度検知用電極パッドＴＡＰ（図５参照）を介して、図７に示す温度検知用端子ＴＡＴと電気的に接続されている。
温度検知用端子ＴＣＴおよび温度検知用端子ＴＡＴは、外部に設けられる温度検知回路に接続される。この温度検知回路は、温度検知用ダイオードＴＤのカソード電極およびアノード電極に接続されている温度検知用端子ＴＣＴと温度検知用端子ＴＡＴ間の出力に基づいて、間接的にＩＧＢＴＱ１の温度を検知し、検知した温度がある一定温度以上になったとき、ＩＧＢＴＱ１のゲート電極に印加されるゲート信号を遮断することにより、ＩＧＢＴＱ１を保護するようになっている。
上述したように、ｐｎ接合ダイオードからなる温度検知用ダイオードＴＤは、ある一定値以上の順方向電圧を印加すると、急激に温度検知用ダイオードＴＤを流れる順方向電流が増加する特性を有している。そして、急激に順方向電流が流れ始める電圧値は、温度によって変化し、温度が上昇すると、この電圧値は低下する。そこで、本実施の形態１では、温度検知用ダイオードＴＤのこの特性を利用している。つまり、温度検知用ダイオードに一定の電流を流し、温度検知用ダイオードＴＤの両端の電圧値を測定することにより、間接的に温度モニタが可能となる。実際のアプリケーションでは、このようにして測定した温度検知ダイオードＴＤの電圧値（温度信号）を制御回路へフィードバックすることにより、素子動作温度が保証値（例えば、１５０℃〜１７５℃）を超えないように制御している。
次に、図７において、ＩＧＢＴＱ１のエミッタ電極は、エミッタ端子ＥＴと電気的に接続されているとともに、エミッタ端子ＥＴとは別の端子であるケルビン端子ＫＴとも電気的に接続されている。このケルビン端子ＫＴは、内部配線により半導体チップＣＨＰ１の上面に形成されているケルビン検知用電極パッドＫＰ（図５参照）と電気的に接続されている。したがって、ＩＧＢＴＱ１のエミッタ電極は、ケルビン検知用電極パッドＫＰを介してケルビン端子ＫＴと電気的に接続されていることになる。このケルビン端子ＫＴは、メインのＩＧＢＴＱ１の検査用端子として使用される。すなわち、メインのＩＧＢＴＱ１に大電流を流す検査時において、電圧センスをＩＧＢＴＱ１のエミッタ端子ＥＴから取る場合、エミッタ端子ＥＴには、大電流が流れるため、配線抵抗に起因する電圧降下が無視できなくなり、正確なオン電圧の測定が困難になる。そこで、本実施の形態１では、ＩＧＢＴＱ１のエミッタ端子ＥＴと電気的に接続されるが、大電流が流れない電圧センス端子としてケルビン端子ＫＴを設けているのである。すなわち、大電流を流す検査時において、ケルビン端子ＫＴからエミッタ電極の電圧を測定することにより、大電流の影響を受けることなく、ＩＧＢＴＱ１のオン電圧を測定することができる。さらに、ケルビン端子ＫＴは、ゲート駆動出力用の電気的に独立した基準ピンとしても使用される。
以上のことから、本実施の形態１における半導体チップＣＨＰ１によれば、電流検知回路および温度検知回路などを含む制御回路と接続することができるように構成されているので、半導体チップＣＨＰ１に含まれるＩＧＢＴＱ１の動作信頼性を向上することができる。
＜ＩＧＢＴのデバイス構造＞
続いて、ＩＧＢＴＱ１のデバイス構造について説明する。図８は、本実施の形態１におけるＩＧＢＴＱ１のデバイス構造を示す断面図である。図８において、ＩＧＢＴＱ１は、半導体チップの裏面に形成されたコレクタ電極ＣＥ（コレクタ電極パッドＣＰ）を有し、このコレクタ電極ＣＥ上にｐ＋型半導体領域ＰＲ１が形成されている。ｐ＋型半導体領域ＰＲ１上にはｎ＋型半導体領域ＮＲ１が形成され、このｎ＋型半導体領域ＮＲ１上にｎ−型半導体領域ＮＲ２が形成されている。そして、ｎ−型半導体領域ＮＲ２上にはｐ型半導体領域ＰＲ２が形成され、このｐ型半導体領域ＰＲ２を貫通し、ｎ−型半導体領域ＮＲ２に達するトレンチＴＲが形成されている。さらに、トレンチＴＲに整合してエミッタ領域となるｎ＋型半導体領域ＥＲが形成されている。トレンチＴＲの内部には、例えば、酸化シリコン膜よりなるゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥは、例えば、ポリシリコン膜から形成され、トレンチＴＲを埋め込むように形成されている。また、図８においては、トレンチゲート構造を示したが、それに限定されることはなく、例えば、図示していないが、シリコン基板上に形成されるプレーナゲート構造を用いたＩＧＢＴでもよい。
このように構成されたＩＧＢＴＱ１において、ゲート電極ＧＥは、図５に示すゲート電極パッドＧＰを介して、ゲート端子ＧＴと接続されている。同様に、エミッタ領域となるｎ＋型半導体領域ＥＲは、エミッタ電極ＥＥ（エミッタ電極パッドＥＰ）を介して、エミッタ端子ＥＴと電気的に接続されている。コレクタ領域となるｐ＋型半導体領域ＰＲ１は、半導体チップの裏面に形成されているコレクタ電極ＣＥと電気的に接続されている。
このように構成されているＩＧＢＴＱ１は、パワーＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を兼ね備えている。
なお、ｎ＋型半導体領域ＮＲ１は、バッファ層と呼ばれる。このｎ＋型半導体領域ＮＲ１は、ＩＧＢＴＱ１がターンオフしているときに、ｐ型半導体領域ＰＲ２からｎ−型半導体領域ＮＲ２内に成長する空乏層が、ｎ−型半導体領域ＮＲ２の下層に形成されているｐ＋型半導体領域ＰＲ１に接触してしまうパンチスルー現象を防止するために設けられている。また、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２へのホール注入量の制限などの目的のために、ｎ＋型半導体領域ＮＲ１が設けられている。
＜ＩＧＢＴの動作＞
次に、本実施の形態１におけるＩＧＢＴＱ１の動作について説明する。まず、ＩＧＢＴＱ１がターンオンする動作について説明する。図８において、ゲート電極ＧＥと、エミッタ領域となるｎ＋型半導体領域ＥＲの間に充分な正の電圧を印加することにより、トレンチゲート構造をしたＭＯＳＦＥＴがターンオンする。この場合、コレクタ領域を構成するｐ＋型半導体領域ＰＲ１とｎ−型半導体領域ＮＲ２の間が順バイアスされ、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２へ正孔注入が起こる。続いて、注入された正孔のプラス電荷と同じだけの電子がｎ−型半導体領域ＮＲ２に集まる。これにより、ｎ−型半導体領域ＮＲ２の抵抗低下が起こり（伝導度変調）、ＩＧＢＴＱ１はオン状態となる。
オン電圧には、ｐ＋型半導体領域ＰＲ１とｎ−型半導体領域ＮＲ２との接合電圧が加わるが、ｎ−型半導体領域ＮＲ２の抵抗値が伝導度変調により１桁以上低下するため、オン抵抗の大半を占めるような高耐圧では、パワーＭＯＳＦＥＴよりもＩＧＢＴＱ１の方が低オン電圧となる。したがって、ＩＧＢＴＱ１は、高耐圧化に有効なデバイスであることがわかる。すなわち、パワーＭＯＳＦＥＴでは、高耐圧化を図るためにドリフト層となるエピタキシャル層の厚さを厚くする必要があるが、この場合、オン抵抗も上昇することになる。これに対し、ＩＧＢＴＱ１においては、高耐圧化を図るために、ｎ−型半導体領域ＮＲ２の厚さを厚くしても、ＩＧＢＴＱ１のオン動作時には伝導度変調が生じる。このため、パワーＭＯＳＦＥＴよりもオン抵抗を低くすることができるのである。つまり、ＩＧＢＴＱ１によれば、パワーＭＯＳＦＥＴと比較して、高耐圧化を図る場合であっても、低オン抵抗なデバイスを実現することができるのである。
続いて、ＩＧＢＴＱ１がターンオフする動作について説明する。ゲート電極ＧＥと、エミッタ領域となるｎ＋型半導体領域ＥＲの間の電圧を低下させると、トレンチゲート構造をしたＭＯＳＦＥＴがターンオフする。この場合、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２への正孔注入が停止し、すでに注入された正孔も寿命がつきて減少する。残留している正孔は、ｐ＋型半導体領域ＰＲ１へ直接流出して（テイル電流）、流出が完了した時点でＩＧＢＴＱ１はオフ状態となる。このようにしてＩＧＢＴＱ１をオン／オフ動作させることができる。
＜ダイオードの構造＞
次に、図９は、ダイオードＦＷＤ１が形成された半導体チップＣＨＰ２の外形形状を示す平面図である。図９では、半導体チップＣＨＰ２の主面（表面）が示されている。図９に示すように、本実施の形態１における半導体チップＣＨＰ２の平面形状は、長辺ＬＳ２と短辺ＳＳ２を有する長方形形状をしている。そして、長方形形状をした半導体チップＣＨＰ２の表面には、長方形形状をしたアノード電極パッドＡＤＰが形成されている。一方、図示はしないが、半導体チップＣＨＰ２の表面とは反対側の裏面全体にわたって、長方形形状のカソード電極パッドが形成されている。
続いて、ダイオードＦＷＤ１のデバイス構造について説明する。図１０は、ダイオードＦＷＤ１のデバイス構造を示す断面図である。図１０において、半導体チップの裏面には、カソード電極ＣＤＥ（カソード電極パッドＣＤＰ）が形成されており、このカソード電極ＣＤＥ上にｎ＋型半導体領域ＮＲ３が形成されている。そして、ｎ＋型半導体領域ＮＲ３上にｎ−型半導体領域ＮＲ４が形成されており、ｎ−型半導体領域ＮＲ４上に、ｐ型半導体領域ＰＲ３が形成されている。ｐ型半導体領域ＰＲ３とｐ−型半導体領域ＰＲ４上には、アノード電極ＡＤＥ（アノード電極パッドＡＤＰ）が形成されている。アノード電極ＡＤＥは、例えば、アルミニウム−シリコンから構成されている。
＜ダイオードの動作＞
このように構成されたダイオードＦＷＤ１によれば、アノード電極ＡＤＥに正電圧を印加し、カソード電極ＣＤＥに負電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が順バイアスされ電流が流れる。一方、アノード電極ＡＤＥに負電圧を印加し、カソード電極ＣＤＥに正電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が逆バイアスされ電流が流れない。このようにして、整流機能を有するダイオードＦＷＤ１を動作させることができる。
＜改善の余地＞
例えば、電気自動車やハイブリッド自動車などを駆動するモータには、一般的に、ＰＭモータが使用されている。このＰＭモータを制御するためには、インバータ回路を構成する電子装置が必要であるが、この電子装置においては、従来から主に使用されているＰＭモータに適した高性能化や小型化が図られてきている。すなわち、ＰＭモータ用のインバータ回路を具現化した電子装置やこの電子装置の構成部品である半導体装置については、高性能化や小型化の観点から改良が重ねられてきている。
ところが、近年では、低コスト化の観点から、ＳＲモータに対するニーズが拡大してきているが、このＳＲモータを制御する電子装置に適した高性能化や小型化は進んでいない現状にある。例えば、ＰＭモータ用のインバータ回路の構成と、ＳＲモータ用のインバータ回路の構成とは相違することから、ＰＭモータ用のインバータ回路を構成する電子装置と、ＳＲモータ用のインバータ回路を構成する電子装置とは、必然的に異なり、ＳＲモータ用のインバータ回路を構成する電子装置として、ＰＭモータ用のインバータ回路を構成する電子装置をそのまま流用することはできない。そして、低コスト化に有利なＳＲモータが着目されてきているのは近年になってきてからであることから、ＳＲモータ用のインバータ回路を構成する電子装置の高性能化や小型化の検討が遅れている現状がある。
具体的に、ＳＲモータ用のインバータ回路を構成する従来の電子装置は、例えば、セラミック基板上に、ＩＧＢＴをそれぞれ形成した６つの半導体チップと、ダイオードをそれぞれ形成した６つの半導体チップをベアチップ実装することにより実現されている。このベアチップ実装品によれば、回路構成が基板レイアウトで対応可能という利点がある一方、生産性、汎用性及び信頼性の観点から改善の余地がある。
例えば、生産性に対する改善の余地としては、ベアチップ実装品の完成段階で１つの半導体チップでも不良であることが判明すると、その他の良品の半導体チップが無駄となり、部材のロスが大きくなる点を挙げることができる。また、汎用性に対する改善の余地としては、サイズや端子配置が固定化されることにより、実装構成の自由度が小さい点や、外形サイズが必要以上に大型化する点を挙げることができる。さらに、信頼性の観点からの改善の余地としては、半導体チップが樹脂からなる封止体によって封止されていないため、半導体チップは直接的にダメージを受けやすい点を挙げることができる。
このように、ＳＲモータ用のインバータ回路を構成する電子装置は、主に、上述したベアチップ実装品が主流であることから、生産性、汎用性及び信頼性の観点から改善の余地が存在し、さらには、電子装置の高性能化や小型化を進める観点からもさらなる改善の余地が存在する。そこで、本実施の形態１では、特に、ＳＲモータ用のインバータ回路を構成する電子装置およびこの電子装置を構成する半導体装置に対する高性能化や小型化を図るための工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について説明することにする。
＜実施の形態１における半導体装置の実装構成＞
本実施の形態１における半導体装置は、図２に示すインバータ回路ＩＮＶに関するものであり、インバータ回路ＩＮＶの構成要素となる１つのＩＧＢＴと１つのダイオードとを１パッケージ化したものである。すなわち、本実施の形態１における半導体装置を６つ使用することにより、３相モータを駆動する３相のインバータ回路ＩＮＶとなる電子装置（パワーモジュール）が構成されることになる。
図１１は、本実施の形態１における半導体装置ＰＡＣ１の外観構成を示す図である。具体的に、図１１（ａ）は、本実施の形態１における半導体装置ＰＡＣ１の表面（上面）側から見た平面図であり、図１１（ｂ）は、本実施の形態１における半導体装置ＰＡＣ１の一側面から見た側面図であり、図１１（ｃ）は、本実施の形態１における半導体装置ＰＡＣ１の裏面（下面）側から見た平面図である。
図１１に示すように、本実施の形態１における半導体装置ＰＡＣ１は、矩形形状をした樹脂からなる封止体ＭＲを有する。この封止体ＭＲは、図１１（ａ）に示す上面と、この上面とは反対側の図１１（ｃ）に示す下面と、その厚さ方向において上面と下面との間に位置する第１側面および第１側面と対向する第２側面とを有する。図１１（ａ）および図１１（ｃ）においては、第１側面を構成する辺Ｓ１が図示され、第２側面を構成する辺Ｓ２が図示されている。辺Ｓ１は、ｘ方向に延在しているとともに、辺Ｓ２もｘ方向に延在している。さらに、封止体ＭＲは、第１側面および第２側面と交差する第３側面（図１１（ｂ））と、第１側面および第２側面と交差し、第３側面と対向する第４側面とを有する。図１１（ａ）および図１１（ｃ）においては、第３側面を構成する辺Ｓ３が図示されているとともに、第４側面を構成する辺Ｓ４が図示されている。すなわち、封止体ＭＲは、ｘ方向と交差するｙ方向に延在する辺Ｓ３と、この辺Ｓ３と対向する辺Ｓ４と、を有する。
ここで、本実施の形態１における半導体装置ＰＡＣ１では、図１１に示すように、第１側面から複数のリードＬＤ１Ａのそれぞれの一部分と複数のリードＬＤ１Ｂのそれぞれの一部分とが突出し、かつ、第２側面から複数のリードＬＤ２のそれぞれの一部分が突出している。このとき、リードＬＤ１Ａはエミッタ端子ＥＴを構成し、リードＬＤ１Ｂはアノード端子ＡＴを構成し、リードＬＤ２は信号端子ＳＧＴを構成している。そして、平面視において、リードＬＤ１ＡとリードＬＤ１Ｂとは、ｘ方向（第１方向）に延在する封止体ＭＲの辺Ｓ１に沿って並んで配置されている。このとき、エミッタ端子ＥＴを構成する複数のリードＬＤ１Ａのそれぞれの幅は、信号端子ＳＧＴを構成する複数のリードＬＤ２のそれぞれの幅よりも大きくなっている。同様に、アノード端子ＡＴを構成する複数のリードＬＤ１Ｂのそれぞれの幅は、信号端子ＳＧＴを構成する複数のリードＬＤ２のそれぞれの幅よりも大きくなっている。これは、エミッタ端子ＥＴおよびアノード端子ＡＴには大電流が流れるため、できるだけ抵抗を低減する必要があるのに対し、信号端子ＳＧＴには微小な電流しか流れないことを考慮したものである。なお、本実施の形態１における半導体装置ＰＡＣ１においては、図１１（ａ）に示すように、封止体ＭＲの辺Ｓ３と辺Ｓ４に沿って配置されたリードは存在しない。
本実施の形態１における半導体装置ＰＡＣ１では、図１１（ｃ）に示すように、封止体ＭＲの裏面からチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とが露出している。このチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とは、封止体ＭＲによって物理的に分離されるように配置され、この結果、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とは、電気的に分離されている。すなわち、本実施の形態１における半導体装置ＰＡＣ１は、封止体ＭＲで電気的に分離されたチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを有し、チップ搭載部ＴＡＢ１の裏面およびチップ搭載部ＴＡＢ２の裏面は、封止体ＭＲの裏面から露出している。
続いて、本実施の形態１における半導体装置ＰＡＣ１の内部構造について説明する。図１２は、本実施の形態１における半導体装置ＰＡＣ１の内部構造を示す図である。具体的に、図１２（ａ）が平面図に対応し、図１２（ｂ）が図１２（ａ）のＡ−Ａ線での断面図に対応し、図１２（ｃ）が図１２（ａ）のＢ−Ｂ線での断面図に対応する。
まず、図１２（ａ）において、エミッタ端子ＥＴであるリードＬＤ１Ａは、封止体ＭＲで封止された部分（第１部分）と、封止体ＭＲから露出した部分（第２部分）と、を有し、リードＬＤ１Ａの第２部分は、スリットが形成されていることにより複数に分割されている。同様に、アノード端子ＡＴであるリードＬＤ１Ｂは、封止体ＭＲで封止された部分（第３部分）と、封止体ＭＲから露出した部分（第４部分）と、を有し、リードＬＤ１Ｂの第４部分は、スリットが形成されていることにより複数に分割されている。
次に、図１２（ａ）において、封止体ＭＲの内部には、矩形形状のチップ搭載部ＴＡＢ１と矩形形状のチップ搭載部ＴＡＢ２とが配置されており、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とは、互いに分離されている。これらのチップ搭載部ＴＡＢ１およびチップ搭載部ＴＡＢ２は、放熱効率を高めるためのヒートスプレッダとしても機能し、例えば、熱伝導率の高い銅を主成分とする材料から構成されている。
ここで、本明細書でいう「主成分」とは、部材を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「銅を主成分とする材料」とは、部材の材料が銅を最も多く含んでいることを意味している。本明細書で「主成分」という言葉を使用する意図は、例えば、部材が基本的に銅から構成されているが、その他に不純物を含む場合を排除するものではないことを表現するために使用している。
チップ搭載部ＴＡＢ１上には、導電性接着材ＡＤＨ１を介して、ＩＧＢＴが形成された半導体チップＣＨＰ１が搭載されている。このとき、半導体チップＣＨＰ１が搭載されている面をチップ搭載部ＴＡＢ１の第１上面と定義し、この第１上面と反対側の面を第１下面と定義する。この場合、半導体チップＣＨＰ１は、チップ搭載部ＴＡＢ１の第１上面上に搭載されているということになる。具体的に、ＩＧＢＴが形成された半導体チップＣＨＰ１は、半導体チップＣＨＰ１の裏面に形成されたコレクタ電極ＣＥ（コレクタ電極パッドＣＰ）（図６および図８参照）が、導電性接着剤ＡＤＨ１を介して、チップ搭載部ＴＡＢ１の第１上面と接触するように配置される。この場合、半導体チップＣＨＰ１の表面に形成されているエミッタ電極パッドＥＰおよび複数の電極パッドが上を向くことになる。
一方、チップ搭載部ＴＡＢ２上には、導電性接着材ＡＤＨ１を介して、ダイオードが形成された半導体チップＣＨＰ２が搭載されている。このとき、半導体チップＣＨＰ２が搭載されている面をチップ搭載部ＴＡＢ２の第２上面と定義し、この第２上面と反対側の面を第２下面と定義する。この場合、半導体チップＣＨＰ２は、チップ搭載部ＴＡＢ２の第２上面上に搭載されているということになる。具体的に、ダイオードが形成された半導体チップＣＨＰ２は、半導体チップＣＨＰ２の裏面に形成されたカソード電極パッドが、導電性接着剤ＡＤＨ１を介して、チップ搭載部ＴＡＢ２の第２上面と接触するように配置される。この場合、半導体チップＣＨＰ２の表面に形成されているアノード電極パッドＡＤＰが上を向くことになる。したがって、本実施の形態１における半導体装置ＰＡＣ１においては、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とが電気的に分離されている。このことから、チップ搭載部ＴＡＢ１の第１上面と接触するように配置された半導体チップＣＨＰ１のコレクタ電極ＣＥ（コレクタ電極パッドＣＰ）（図６および図８参照）と、チップ搭載部ＴＡＢ２の第２上面と接触するように配置された半導体チップＣＨＰ２のカソード電極パッドとは、電気的に分離されることになる。
なお、図１２（ａ）において、チップ搭載部ＴＡＢ１の平面積は、ＩＧＢＴが形成された半導体チップＣＨＰ１の平面積よりも大きく、かつ、チップ搭載部ＴＡＢ２の平面積は、ダイオードが形成された半導体チップＣＨＰ２の平面積よりも大きくなっている。
続いて、図１２（ａ）に示すように、半導体チップＣＨＰ１のエミッタ電極パッドＥＰ上には、導電性接着材を介して、導電性部材であるクリップＣＬＰ１が配置されている。そして、このクリップＣＬＰ１は、導電性接着材を介して、エミッタ端子ＥＴと接続されている。したがって、半導体チップＣＨＰ１のエミッタ電極パッドＥＰは、クリップＣＬＰ１を介してエミッタ端子ＥＴと電気的に接続されていることになる。このクリップＣＬＰ１は、例えば、銅を主成分とする板状部材から構成される。つまり、本実施の形態１では、半導体チップＣＨＰ１のエミッタ電極パッドＥＰからエミッタ端子ＥＴにわたって大電流が流れるため、大電流を流すことができるように、大きな面積を確保できるクリップＣＬＰ１を使用している。
また、図１２（ａ）に示すように、半導体チップＣＨＰ１の表面には、複数の電極パッドが形成されており、この複数の電極パッドのそれぞれは、導電性部材であるワイヤＷによって、信号端子ＳＧＴと電気的に接続されている。具体的に、複数の電極パッドは、ゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰを含んでいる。そして、ゲート電極パッドＧＰは、信号端子ＳＧＴの１つであるゲート端子ＧＴとワイヤＷで電気的に接続されている。同様に、温度検知用電極パッドＴＣＰは、信号端子ＳＧＴの１つである温度検知用端子ＴＣＴとワイヤＷで電気的に接続され、温度検知用電極パッドＴＡＰは、信号端子ＳＧＴの１つである温度検知用端子ＴＡＴとワイヤＷで電気的に接続されている。また、電流検知用電極パッドＳＥＰは、信号端子ＳＧＴの１つである電流検知用端子ＳＥＴとワイヤＷで電気的に接続され、ケルビン検知用電極パッドＫＰは、ケルビン端子ＫＴとワイヤＷで電気的に接続されている。このとき、ワイヤＷは、例えば、金、銅もしくはアルミニウムを主成分とする導電部材から構成されている。
一方、図１２（ａ）に示すように、半導体チップＣＨＰ２のアノード電極パッドＡＤＰ上には、導電性接着材を介して、導電性部材であるクリップＣＬＰ２が配置されている。そして、このクリップＣＬＰ２は、導電性接着材を介して、アノード端子ＡＴと接続されている。したがって、半導体チップＣＨＰ２のアノード電極パッドＡＤＰは、クリップＣＬＰ２を介してアノード端子ＡＴと電気的に接続されていることになる。このクリップＣＬＰ２は、例えば、銅を主成分とする板状部材から構成される。つまり、本実施の形態１では、半導体チップＣＨＰ２のアノード電極パッドＡＤＰからアノード端子ＡＴにわたって大電流が流れるため、大電流を流すことができるように、大きな面積を確保できるクリップＣＬＰ２を使用している。
ここで、図１２（ａ）に示すように、平面視において、チップ搭載部ＴＡＢ２は、封止体ＭＲの辺Ｓ１（図１１（ａ）参照）とチップ搭載部ＴＡＢ１との間に配置されている。このことから、半導体チップＣＨＰ２は、半導体チップＣＨＰ１とエミッタ端子ＥＴ（およびアノード端子ＡＴ）との間に位置するように、チップ搭載部ＴＡＢ２上に搭載され、かつ、半導体チップＣＨＰ１は、半導体チップＣＨＰ２と信号端子ＳＧＴとの間に位置するように、チップ搭載部ＴＡＢ１上に搭載されている。
言い換えれば、エミッタ端子ＥＴおよびアノード端子ＡＴ、半導体チップＣＨＰ２、半導体チップＣＨＰ１および信号端子ＳＧＴは、ｙ方向に沿って配置されている。具体的には、平面視において、半導体チップＣＨＰ２は、半導体チップＣＨＰ１よりもエミッタ端子ＥＴおよびアノード端子ＡＴに近くなるように、チップ搭載部ＴＡＢ２上に搭載され、かつ、半導体チップＣＨＰ１は、半導体チップＣＨＰ２よりも信号端子ＳＧＴに近くなるように、チップ搭載部ＴＡＢ１上に搭載されていることになる。
そして、平面視において、ゲート電極パッドＧＰがエミッタ電極パッドＥＰよりも信号端子ＳＧＴに近くなるように、半導体チップＣＨＰ１はチップ搭載部ＴＡＢ１上に搭載されている。さらに言えば、平面視において、ゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰを含む複数の電極パッドがエミッタ電極パッドＥＰよりも信号端子ＳＧＴに近くなるように、半導体チップＣＨＰ１はチップ搭載部ＴＡＢ１上に搭載されていることになる。言い換えれば、半導体チップＣＨＰ１の複数の電極パッドは、平面視において、半導体チップＣＨＰ１の辺のうち、信号端子ＳＧＴに最も近い辺に沿って配置されているということもできる。このとき、図１２（ａ）に示すように、平面視において、クリップＣＬＰ１は、ゲート電極パッドＧＰを含む複数の電極パッドおよび複数のワイヤＷのいずれとも重ならないように配置されている。
さらに、図１２（ａ）において、クリップＣＬＰ１とクリップＣＬＰ２は、電気的に分離されている。したがって、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とが電気的に分離され、かつ、クリップＣＬＰ１とクリップＣＬＰ２とが、電気的に分離されていることを考慮すると、本実施の形態１における半導体装置ＰＡＣ１において、エミッタ端子ＥＴとアノード端子ＡＴは、電気的に分離されていることになる。
そして、平面視において、クリップＣＬＰ１は、半導体チップＣＨＰ２と重なるように配置されている。具体的には、図１２（ａ）に示すように、平面視において、半導体チップＣＨＰのアノード電極パッドＡＤＰは、その一部がクリップＣＬＰ１と重なるように半導体チップＣＨＰ２の表面上に形成され、かつ、クリップＣＬＰ２が、アノード電極パッドＡＤＰを覆うようにアノード電極パッドＡＤＰと電気的に接続されている。これにより、クリップＣＬＰ１は、アノード電極パッドＡＤＰ上に位置するクリップＣＬＰ２の一部と重なるように配置されていることになる。
このように内部構成されている半導体装置ＰＡＣ１においては、半導体チップＣＨＰ１、半導体チップＣＨＰ２、チップ搭載部ＴＡＢ１の一部、チップ搭載部ＴＡＢ２の一部、リードＬＤ１Ａの一部、リードＬＤ１Ｂの一部、複数の信号端子ＳＧＴのそれぞれの一部、クリップＣＬＰ１、クリップＣＬＰ２およびワイヤＷが、封止体ＭＲで封止されている。
続いて、図１２（ｂ）および図１２（ｃ）に示すように、チップ搭載部ＴＡＢ１上には、導電性接着材ＡＤＨ１を介して、ＩＧＢＴが形成された半導体チップＣＨＰ１が搭載され、チップ搭載部ＴＡＢ２上には、導電性接着材ＡＤＨ１を介して、ダイオードが形成された半導体チップＣＨＰ２が搭載されている。
そして、図１２（ｂ）に示すように、半導体チップＣＨＰ１の表面上に、導電性接着剤ＡＤＨ２を介して、クリップＣＬＰ１が配置されている。このクリップＣＬＰ１は、半導体チップＣＨＰ２の上方を通りながら延在し、エミッタ端子ＥＴと導電性接着材ＡＤＨ２で接続されている。エミッタ端子ＥＴの一部は、封止体ＭＲから露出している。また、半導体チップＣＨＰ１は、エミッタ端子ＥＴとは反対側に配置された信号端子ＳＧＴとワイヤＷで接続され、信号端子ＳＧＴの一部も封止体ＭＲから露出している。
図１３は、図１２（ｂ）の領域ＡＲ１を拡大して示す図である。図１３に示すように、導電性接着材ＡＤＨ２を介して半導体チップＣＨＰ２上に搭載されたクリップＣＬＰ２の上方をクリップＣＬＰ１が延在していることがわかる。すなわち、図１３に示すように、クリップＣＬＰ１は、クリップＣＬＰ２と離間しながら、クリップＣＬＰ２の一部を跨ぐように配置されていることがわかる。このことから、クリップＣＬＰ１とクリップＣＬＰ２とは物理的に分離され、この結果、クリップＣＬＰ１とクリップＣＬＰ２とは、電気的に分離されるように配置されていることがわかる。
また、図１２（ｃ）に示すように、半導体チップＣＨＰ２の表面上に、導電性接着剤ＡＤＨ２を介して、クリップＣＬＰ２が配置されている。このクリップＣＬＰ２は、アノード端子ＡＴと導電性接着材ＡＤＨ２で接続されており、アノード端子ＡＴの一部は、封止体ＭＲから露出している。
ここで、図１２（ｂ）および図１２（ｃ）に示すように、チップ搭載部ＴＡＢ１の下面は、封止体ＭＲの下面から露出しており、この露出しているチップ搭載部ＴＡＢ１の下面がコレクタ端子となる。そして、チップ搭載部ＴＡＢ１の下面は、半導体装置ＰＡＣ１を実装基板に実装した際、実装基板上に形成された配線と半田付け可能な面となる。
同様に、チップ搭載部ＴＡＢ２の下面は、封止体ＭＲの下面から露出しており、この露出しているチップ搭載部ＴＡＢ２の下面がカソード端子となる。そして、チップ搭載部ＴＡＢ２の下面は、半導体装置ＰＡＣ１を実装基板に実装した際、実装基板上に形成された配線と半田付け可能な面となる。
このとき、図１２（ｂ）および図１２（ｃ）に示すように、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とは、電気的に分離されていることから、チップ搭載部ＴＡＢ１の下面であるコレクタ端子と、チップ搭載部ＴＡＢ２の下面であるカソード端子とは、電気的に分離されていることになる。
なお、図１２（ｂ）および図１２（ｃ）に示すように、チップ搭載部ＴＡＢ１の厚さやチップ搭載部ＴＡＢ２の厚さは、エミッタ端子ＥＴの厚さやアノード端子ＡＴの厚さや信号端子ＳＧＴの厚さよりも厚くなっている。
本実施の形態１における半導体装置ＰＡＣ１において、導電性接着材ＡＤＨ１および導電性接着剤ＡＤＨ２には、例えば、エポキシ樹脂等の材料をバインダとして、銀フィラー（Ａｇフィラー）を含有させた銀ペーストを使用することができる。この銀ペーストは、成分に鉛を含まない鉛フリー材料であるため、環境に優しいという利点がある。また、銀ペーストは、温度サイクル性やパワーサイクル性に優れており、半導体装置ＰＡＣ１の信頼性を向上できる利点が得られる。さらに、銀ペーストを使用する場合には、例えば、半田のリフロー処理に使用される真空リフロー装置に対して、コストの安いベーク炉で銀ペーストの熱処理が可能なため、半導体装置ＰＡＣ１の組立設備が安価になるという利点も得ることができる。
ただし、導電性接着材ＡＤＨ１および導電性接着剤ＡＤＨ２には、銀ペーストに限らず、例えば、半田を使用することもできる。導電性接着材ＡＤＨ１および導電性接着剤ＡＤＨ２として半田を使用する場合には、半田の電気伝導率が高いことから、半導体装置ＰＡＣ１のオン抵抗を低減できる利点が得られる。つまり、半田を使用することにより、例えば、オン抵抗の低減が必要とされるインバータに使用される半導体装置ＰＡＣ１の性能向上を図ることができる。
ここで、本実施の形態１における半導体装置ＰＡＣ１が製品として完成した後は、回路基板（実装基板）に実装される。この場合、半導体装置ＰＡＣ１と実装基板の接続には、半田が使用される。半田による接続の場合、半田を溶融させて接続させるため、加熱処理（リフロー）が必要とされる。
したがって、半導体装置ＰＡＣ１と実装基板との接続に使用される半田と、上述した半導体装置ＰＡＣ１の内部で使用される半田が同じ材料である場合、半導体装置ＰＡＣ１と実装基板との接続の際に加えられる熱処理（リフロー）によって、半導体装置ＰＡＣ１の内部に使用されている半田も溶融することになる。この場合、半田の溶融による体積膨張で半導体装置ＰＡＣ１を封止している樹脂にクラックが発生したり、溶融した半田が外部へ漏れ出したりする不具合が発生することになる。
このことから、半導体装置ＰＡＣ１の内部では高融点半田が使用される。この場合、半導体装置ＰＡＣ１と実装基板との接続の際に加えられる熱処理（リフロー）によって、半導体装置ＰＡＣ１の内部に使用されている高融点半田は溶融することはない。この結果、高融点半田の溶融による体積膨張で半導体装置ＰＡＣ１を封止している樹脂にクラックが発生したり、溶融した半田が外部へ漏れ出したりする不具合を防止することができる。
半導体装置ＰＡＣ１と実装基板との接続に使用される半田は、例えば、Ｓｎ（すず）−銀（Ａｇ）−銅（Ｃｕ）に代表される融点が２２０℃程度の半田が使用され、リフローの際に、半導体装置ＰＡＣ１は、２６０℃程度まで加熱される。このことから、例えば、本明細書でいう高融点半田とは、２６０℃程度に加熱しても溶融しない半田を意図している。代表的なものを挙げると、例えば、融点が３００℃以上でリフロー温度が３５０℃程度であり、Ｐｂ（鉛）を９０重量％以上含んだ半田である。
基本的に、本実施の形態１における半導体装置ＰＡＣ１では、導電性接着材ＡＤＨ１と、導電性接着材ＡＤＨ２とは同じ材料成分であることを想定している。ただし、これに限らず、例えば、導電性接着材ＡＤＨ１を構成する材料と、導電性接着材ＡＤＨ２を構成する材料とを異なる材料成分から構成することもできる。
以上のようにして、本実施の形態１における半導体装置ＰＡＣ１が実装構成されていることになる。
＜実施の形態１における半導体装置の特徴＞
次に、本実施の形態１における半導体装置ＰＡＣ１の特徴点について説明する。図１２（ａ）に示すように、本実施の形態１における第１特徴点は、ＳＲモータ用のインバータ回路の構成要素となる半導体装置として、ＩＧＢＴが形成された１つの半導体チップＣＨＰ１と、ダイオードが形成された１つの半導体チップＣＨＰ２とを、１パッケージ化した半導体装置ＰＡＣ１（パッケージ品）を実現している点にある。
例えば、ＳＲモータ用のインバータ回路を構成する従来の電子装置は、セラミック基板上に、ＩＧＢＴをそれぞれ形成した６つの半導体チップと、ダイオードをそれぞれ形成した６つの半導体チップをベアチップ実装することにより実現されている。このベアチップ実装品によれば、回路構成が基板レイアウトで対応可能という利点がある一方、生産性や汎用性の観点から改善の余地がある。
具体的に、ベアチップ実装品のデメリットとして、ベアチップ実装品の完成段階で１つの半導体チップでも不良であることが判明すると、その他の良品の半導体チップが無駄となり、部材のロスが大きくなる点を挙げることができる。また、ベアチップ実装品では、サイズや端子配置が固定化されることにより、実装構成の自由度が小さい点や、外形サイズが必要以上に大型化する点といったデメリットも存在する。さらに、半導体チップが樹脂からなる封止体によって封止されていないため、半導体チップは直接的にダメージを受けやすいといったデメリットも存在する。
このように、ＳＲモータ用のインバータ回路を構成する従来の電子装置は、ベアチップ実装品であることから、ベアチップ実装品に特有の生産性、汎用性及び信頼性の観点からの改善の余地が存在し、ＳＲモータ用のインバータ回路を構成する電子装置では、高性能化や小型化が充分に検討されていない実情がある。つまり、ＳＲモータ用のインバータ回路を構成する従来の電子装置においては、この電子装置の構成要素として、ベアチップ実装品であることが前提となっており、ベアチップ実装品以外の構成要素を採用する観点が欠落している。すなわち、ＳＲモータ用のインバータ回路を構成する電子装置の構成要素として、パッケージ化された半導体装置を使用するという思想がまったく存在していないのである。
この点に関し、本実施の形態１の基本思想は、ＳＲモータ用のインバータ回路を構成する電子装置の構成要素として、パッケージ化された半導体装置を使用する思想である。具体的に、本実施の形態１では、ＳＲモータ用のインバータ回路の構成要素となる半導体装置として、ＩＧＢＴが形成された１つの半導体チップＣＨＰ１と、ダイオードが形成された１つの半導体チップＣＨＰ２とを、１パッケージ化した半導体装置ＰＡＣ１を実現している。そして、本実施の形態１によれば、既に良品判定されたパッケージ品（半導体装置ＰＡＣ１）を複数個使用することにより、ＳＲモータ用のインバータ回路である電子装置を構成している。したがって、本実施の形態１では、例えば、複数のパッケージ品のうちの一部に不良品が紛れ込んだとしても、この不良品自体を容易に取り換えることができる。すなわち、本実施の形態１によれば、ＳＲモータ用のインバータ回路である電子装置を複数のパッケージ品から構成しているため、不良品のパッケージ品自体を容易に取り換えることができ、これによって、その他の良品のパッケージ品が無駄になることを防止できる。この結果、本実施の形態１によれば、部材のロスを大幅に減少することができ、製造コストの低減を図ることができる。
つまり、ベアチップ実装品の場合、セラミック基板上に複数の半導体チップがベアチップ実装され、それぞれの半導体チップのパッドとセラミック基板の端子とがワイヤで接続された構成をしている。この場合、複数の半導体チップのうちの一部の半導体チップが不良品であると判明しても、不良品の半導体チップ自体を容易に取り換えることができない。なぜなら、不良品の半導体チップ自体は、ワイヤでセラミック基板と接続されており、この不良品の半導体チップを取り除いて、新たな良品の半導体チップに取り換えても、この取り換えた半導体チップとセラミック基板とをワイヤボンディングすることは困難と考えられるからである。
これに対し、本実施の形態１では、ＳＲモータ用のインバータ回路である電子装置を複数のパッケージ品から構成しているため、不良品のパッケージ品自体を容易に取り換えることができる。なぜなら、不良品のパッケージ品を取り除いた後、新たな良品のパッケージ品を取り付ける際、ベアチップ実装品のようにワイヤボンディングする必要はなく、パッケージ品から突き出ている端子を半田や銀ペーストで実装基板に接合するだけでよいからである。すなわち、パッケージ品の取り換え作業は、ベアチップ実装品の取り換え作業に比べて、非常に簡単であり、この結果、その他の良品が無駄になることを防止できる。
さらに、本実施の形態１におけるパッケージ品では、ベアチップ実装品よりも、サイズや端子配置の自由度を大きくすることができ、この自由度を活用することにより、外形サイズの小型化を図ることができる利点もある。また、半導体チップを樹脂からなる封止体によって封止された複数のパッケージ品として構成しているため、ベアチップ実装品よりも、半導体チップへの直接的なダメージを軽減できる利点もある。以上のことから、ＳＲモータ用のインバータ回路である電子装置の構成要素にパッケージ品（半導体装置ＰＡＣ１）を採用するという本実施の形態１における第１特徴点によれば、電子装置のコスト低減、小型化、高信頼性を推進できる優位性を有していることになる。
続いて、本実施の形態１における第２特徴点は、１パッケージ化された半導体装置ＰＡＣ１がＳＲモータ専用の構成を実現するように工夫されている点にある。以下では、本実施の形態１における第２特徴点の具体的構成について説明する。
例えば、図４（ａ）に示すように、ＰＭモータ用のインバータ回路では、上アームがＩＧＢＴＱ１とダイオードＦＷＤ１から構成され、下アームがＩＧＢＴＱ２とダイオードＦＷＤ２から構成されており、上アームと下アームとの間にある端子ＴＥ（Ｕ）がＰＭモータのＵ相と接続されている。すなわち、ＰＭモータ用のインバータ回路では、１つの端子ＴＥ（Ｕ）とＰＭモータのＵ相が接続されていることになる。
これに対し、図４（ｂ）に示すように、ＳＲモータ用のインバータ回路でも、上アームがＩＧＢＴＱ１とダイオードＦＷＤ１から構成され、下アームがＩＧＢＴＱ２とダイオードＦＷＤ２から構成されているが、上アームと下アームとの間に２つの端子ＴＥ（Ｕ１）と端子ＴＥ（Ｕ２）とが設けられている。そして、これらの２つの端子ＴＥ（Ｕ１）と端子ＴＥ（Ｕ２）がＳＲモータと接続されている。つまり、ＳＲモータ用のインバータ回路では、上アームと下アームとの間に、互いに分離された端子ＴＥ（Ｕ１）と端子ＴＥ（Ｕ２）とが設けられている点で、上アームと下アームとの間に、１つの端子ＴＥ（Ｕ）だけが設けられているＰＭモータ用のインバータ回路と相違する。
したがって、ＳＲモータ用のインバータ回路の上アームに着目すると、ＩＧＢＴＱ１のエミッタは端子ＴＥ（Ｕ１）と接続され、ダイオードＦＷＤ１のアノードは、端子ＴＥ（Ｕ２）と接続されていることになる。このことは、端子ＴＥ（Ｕ１）と端子ＴＥ（Ｕ２）とが互いに分離されていることを考慮すると、ＩＧＢＴＱ１のエミッタとダイオードＦＷＤ１のアノードとが互いに分離されていることを意味する。一方、ＳＲモータ用のインバータ回路の下アームに着目すると、ＩＧＢＴＱ２のコレクタは端子ＴＥ（Ｕ２）と接続され、ダイオードＦＷＤ２のカソードは、端子ＴＥ（Ｕ１）と接続されていることになる。このことは、端子ＴＥ（Ｕ１）と端子ＴＥ（Ｕ２）とが互いに分離されていることを考慮すると、ＩＧＢＴＱ２のコレクタとダイオードＦＷＤ２のカソードとが互いに分離されていることを意味する。このことから、１パッケージ化された半導体装置ＰＡＣ１がＳＲモータ専用の構成を実現し、かつ、上アームと下アームの両方に適用可能なように構成するためには、ＩＧＢＴのエミッタとダイオードのアノードとが互いに分離されているとともに、ＩＧＢＴのコレクタとダイオードのカソードとが互いに分離されているように、半導体装置ＰＡＣ１が実装構成されている必要がある。実際に、本実施の形態１における半導体装置ＰＡＣ１は、ＩＧＢＴのエミッタとダイオードのアノードとが互いに分離され、かつ、ＩＧＢＴのコレクタとダイオードのカソードとが互いに分離される実装構成が実現されており、この実装構成が本実施の形態１における第２特徴点である。
具体的に、図１２（ａ）において、ＩＧＢＴが形成された半導体チップＣＨＰ１が搭載されたチップ搭載部ＴＡＢ１と、ダイオードが形成された半導体チップＣＨＰ２が搭載されたチップ搭載部ＴＡＢ２とが、電気的に分離されている。このことは、ＩＧＢＴが形成された半導体チップＣＨＰ１の裏面がコレクタとして機能し、ダイオードが形成された半導体チップＣＨＰ２の裏面がカソードとして機能することを考慮すると、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とが電気的に分離されているということは、ＩＧＢＴのコレクタとダイオードのカソードが電気的に分離されていることを意味する。これにより、本実施の形態１における半導体装置ＰＡＣ１では、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを電気的に分離する構成によって、ＩＧＢＴのコレクタとダイオードのカソードとが電気的に分離される構成が実現される。
次に、図１２（ａ）に示すように、半導体チップＣＨＰ１の表面に形成されたエミッタ電極パッドＥＰとクリップＣＬＰ１とが電気的に接続され、かつ、このクリップＣＬＰ１がエミッタ端子ＥＴと電気的に接続されている。一方、半導体チップＣＨＰ２の表面に形成されたアノード電極パッドＡＤＰとクリップＣＬＰ２とが電気的に接続され、かつ、このクリップＣＬＰ２がアノード端子ＡＴと電気的に接続されている。このとき、本実施の形態１における半導体装置ＰＡＣ１では、クリップＣＬＰ１とクリップＣＬＰ２とが電気的に分離されている。このことは、エミッタ電極パッドＥＰとアノード電極パッドＡＤＰとが電気的に分離されていることを意味する。言い換えれば、エミッタ端子ＥＴとアノード端子ＡＴとが電気的に分離されている。これにより、本実施の形態１における半導体装置ＰＡＣ１では、クリップＣＬＰ１とクリップＣＬＰ２とを電気的に分離する構成によって、ＩＧＢＴのコレクタとダイオードのカソードとが電気的に分離される構成が実現されることになる。
以上のことから、本実施の形態１における半導体装置ＰＡＣ１では、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを電気的に分離し、かつ、クリップＣＬＰ１とクリップＣＬＰ２とを電気的に分離するという第２特徴点により、ＩＧＢＴのエミッタとダイオードのアノードとが互いに分離され、かつ、ＩＧＢＴのコレクタとダイオードのカソードとが互いに分離される。この結果、本実施の形態１における半導体装置ＰＡＣ１によれば、１パッケージ化された半導体装置ＰＡＣ１がＳＲモータ専用の実装構成を実現し、かつ、上アームと下アームの両方に適用可能な構成を実現することができる。
なお、本実施の形態１における半導体装置ＰＡＣ１では、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを電気的に分離し、かつ、クリップＣＬＰ１とクリップＣＬＰ２とを電気的に分離することが望ましい。なぜなら、この構成の半導体装置ＰＡＣ１によれば、ＩＧＢＴのエミッタとダイオードのアノードとを電気的に分離する必要のある上アームに使用することができるとともに、ＩＧＢＴのコレクタとダイオードのカソードとを電気的に分離する必要のある下アームにも使用することができるからである。すなわち、本実施の形態１における第２特徴点によれば、同一の構造で上アームと下アームの両方にできるため、部品の共通化を図ることができる利点が得られる。
ただし、本実施の形態１における半導体装置ＰＡＣ１では、少なくとも、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを電気的に分離するか、または、クリップＣＬＰ１とクリップＣＬＰ２とを電気的に分離していればよい。例えば、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを電気的に分離する構成が実現されていれば、クリップＣＬＰ１とクリップＣＬＰ２とが一体化して電気的に接続されていてもよい。この場合は、エミッタ端子ＥＴとアノード端子ＡＴとが電気的に接続されるため、上アームに使用することはできないが、ＩＧＢＴのコレクタとダイオードのカソードとが電気的に分離される構成が実現されるため、下アームに使用することができるからである。一方、例えば、クリップＣＬＰ１とクリップＣＬＰ２とを電気的に分離する構成が実現されていれば、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とが一体化して電気的に接続されていてもよい。この場合は、ＩＧＢＴのコレクタとダイオードのカソードが電気的に接続されるため、下アームに使用することはできないが、ＩＧＢＴのエミッタとダイオードのアノードとが電気的に分離される構成が実現されるため、上アームに使用することができるからである。
すなわち、本実施の形態１における半導体装置ＰＡＣ１は、上アームと下アームの両方に使用する観点から、本実施の形態１における第２特徴点を有していることが望ましいが、上アーム専用の部品と下アーム専用の部品とを分けて構成してもよい場合には、少なくとも、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とが電気的に分離されているか、または、クリップＣＬＰ１とクリップＣＬＰ２とが電気的に分離されていればよい。
続いて、本実施の形態１における第３特徴点は、例えば、図１２（ａ）に示すように、平面視において、エミッタ端子ＥＴおよびアノード端子ＡＴと、ＩＧＢＴが形成された半導体チップＣＨＰ１との間に位置するように、ダイオードが形成された半導体チップＣＨＰ２がチップ搭載部ＴＡＢ２上に搭載されている点にある。言い換えれば、本実施の形態１における第３特徴点は、ＩＧＢＴが形成された半導体チップＣＨＰ１よりもエミッタ端子ＥＴおよびアノード端子ＡＴに近くなるように、ダイオードが形成された半導体チップＣＨＰ２が配置されているということもできる。
これにより、以下に示す利点を得ることができる。例えば、本実施の形態１における第３特徴点によれば、ダイオードが形成された半導体チップＣＨＰ２のアノード電極パッドＡＤＰとアノード端子ＡＴとを接続するクリップＣＬＰ２の長さを短くすることができる。このことは、クリップＣＬＰ２の寄生抵抗を小さくすることができることを意味し、この結果、ダイオードでの熱損失を低減できる。特に、ＳＲモータ用のインバータ回路では、ダイオードでの熱損失の割合が大きくなるため、ダイオードでの熱損失の割合を低減する観点から、本実施の形態１における第３特徴点は有用である。
以下に、この点について具体的に説明する。図１４は、ＩＧＢＴでの熱損失とダイオードでの熱損失との割合が、ＳＲモータとＰＭモータで相違するメカニズムを説明するための図である。図１４において、まず、ＰＭモータに着目して説明する。
ＰＭモータでは、ＰＭモータの構成要素であるＵ相コイルとＶ相コイルとＷ相コイルとがスター結線されており、Ｕ相コイル＋Ｖ相コイル→Ｖ相コイル＋Ｗ相コイル→Ｗ相コイル＋Ｕ相コイルというように２相単位で電流を切り替える。具体的に、図１４の右図に示すように、ＰＭモータ用のインバータ回路では、Ｕ相コイルに対応して、ＩＧＢＴＱ１（Ｕ）とダイオードＦＷＤ１（Ｕ）からなる上アームと、ＩＧＢＴＱ２（Ｕ）とダイオードＦＷＤ２（Ｕ）からなる下アームが設けられている。同様に、ＰＭモータ用のインバータ回路では、Ｖ相コイルに対応して、ＩＧＢＴＱ１（Ｖ）とダイオードＦＷＤ１（Ｖ）からなる上アームと、ＩＧＢＴＱ２（Ｖ）とダイオードＦＷＤ２（Ｖ）からなる下アームが設けられている。このとき、まず、ＩＧＢＴＱ１（Ｕ）→Ｕ相コイル→Ｖ相コイル→ＩＧＢＴＱ２（Ｖ）という経路で電流Ｉ１Ａが流れる。これがＩＧＢＴを流れる主電流である。そして、Ｕ相コイル＋Ｖ相コイル→Ｖ相コイル＋Ｗ相コイルへの切り替えが起こると、Ｗ相コイル→Ｖ相コイル→ＩＧＢＴＱ２（Ｖ）という経路で電流Ｉ１Ｂが流れる。このとき、Ｕ相コイルは切り離されて主電流が流れなくなるため、Ｕ相コイルに蓄えられたエネルギーは、回生電流Ｉ２として開放される。このように動作するＰＭモータ用のインバータ回路では、Ｕ相コイルとＶ相コイルとの２相にわたって主電流が流れる一方、単一相（Ｕ相）から回生電流が流れる。このことから、ＰＭモータ用のインバータ回路では、２相を駆動する主電流が単一相（Ｕ相）から発生する回生電流よりも大きくなる特徴がある。この結果、ＩＧＢＴを流れる主電流は、ダイオードを流れる回生電流よりも大きくなり、これによって、ＰＭモータ用のインバータ回路での熱損失の割合は、例えば、ＩＧＢＴ：ダイオード＝８：２となる。このことは、ＰＭモータ用のインバータ回路では、ダイオードを回生電流が流れることによる熱損失の影響が比較的少ないことを意味している。
これに対し、ＳＲモータでは、ＳＲモータの構成要素であるＵ相コイルに対応して、上アームと下アームが設けられている。具体的に、図１４の左図に示すように、ＳＲモータ用のインバータ回路では、Ｕ相コイルに対応して、ＩＧＢＴＱ１とダイオードＦＷＤ１からなる上アームと、ＩＧＢＴＱ２とダイオードＦＷＤ２からなる下アームが設けられている。このとき、まず、ＩＧＢＴＱ１→Ｕ相コイル→ＩＧＢＴＱ２という経路で電流Ｉ１が流れる。これがＩＧＢＴを流れる主電流である。そして、Ｕ相コイルからＶ相コイルへの切り替えが起こると、Ｕ相コイルは切り離されて主電流が流れなくなるため、Ｕ相コイルに蓄えられたエネルギーは、回生電流Ｉ２として開放される。このように動作するＳＲモータ用のインバータ回路では、ＩＧＢＴを流れる主電流と、ダイオードを流れる回生電流とが、同一の電流値となる特徴がある。この結果、ＩＧＢＴを流れる主電流と、ダイオードを流れる回生電流とは等しくなり、これによって、ＳＲモータ用のインバータ回路での熱損失の割合は、例えば、ＩＧＢＴ：ダイオード＝５：５となる。このことは、ＳＲモータ用のインバータ回路では、ＰＭモータ用のインバータ回路よりも、ダイオードを回生電流が流れることによる熱損失の影響が大きくなることを意味している。したがって、ＳＲモータ用のインバータ回路では、ＰＭモータ用のインバータ回路よりも、ダイオードでの熱損失を低減する必要性が高まるのである。
この点に関し、本実施の形態１における半導体装置ＰＡＣ１は、ＩＧＢＴが形成された半導体チップＣＨＰ１よりもエミッタ端子ＥＴおよびアノード端子ＡＴに近くなるように、ダイオードが形成された半導体チップＣＨＰ２が配置されているという第３特徴点を有している。この第３特徴点によれば、ダイオードが形成された半導体チップＣＨＰ２のアノード電極パッドＡＤＰとアノード端子ＡＴとを接続するクリップＣＬＰ２の長さを短くすることができる。このことは、クリップＣＬＰ２の寄生抵抗を小さくすることができることを意味し、この結果、ダイオードでの熱損失を低減できることを意味している。したがって、ＳＲモータ用のインバータ回路では、図１４に示すように、ダイオードでの熱損失の割合が大きくなるため、ダイオードでの熱損失の割合を低減する観点から、本実施の形態１における第３特徴点が有用であることがわかる。
さらに、本実施の形態１における第３特徴点によれば、以下に示す利点も得ることができる。すなわち、本実施の形態１において、ダイオードは、負荷に含まれるインダクタンスに蓄えられた電磁気エネルギーを開放するために還流電流（回生電流）を流すという機能を有している。このとき、負荷からの回生電流は、半導体チップＣＨＰ２に形成されているダイオードに流れる。この場合、例えば、アノード端子ＡＴと、ダイオードが形成された半導体チップＣＨＰ２との間の距離が長くなると、アノード端子ＡＴとダイオードとの間を結ぶ配線（クリップＣＬＰ２）の寄生インダクタンスが大きくなる。この結果、このクリップＣＬＰ２の寄生インダクタンスによって、アノード端子ＡＴからダイオードへの回生電流の流入が阻害されるのである。つまり、寄生インダクタンスは、なるべく電流の変化を起こりにくくする機能があることから、例えば、アノード端子ＡＴからダイオードへ回生電流が流れ始めようとすることを阻害することになる。したがって、アノード端子ＡＴとダイオードとの間を結ぶクリップＣＬＰ２の寄生インダクタンスが大きくなると、ダイオードへの回生電流の流れ込みが生じにくくなるのである。
このことから、回生電流を流すためにダイオードを設けたとしても、アノード端子ＡＴとダイオードとを結ぶクリップＣＬＰ２の寄生インダクタンスが大きくなると、回生電流を流すというダイオードの機能が充分に発揮されなくなるのである。このため、アノード端子ＡＴとダイオードとを結ぶクリップＣＬＰ２の長さをなるべく短くして、クリップＣＬＰ２の寄生インダクタンスを低減することが望まれることになる。
この点に関し、本実施の形態１では、上述した第３特徴点により、ダイオードを形成した半導体チップＣＨＰ２がアノード端子ＡＴに近くなるように配置されている。このため、アノード端子ＡＴとダイオードとを結ぶクリップＣＬＰ２の長さが短くなり、これによって、クリップＣＬＰ２の寄生インダクタンスを低減することができる。これにより、本実施の形態１によれば、アノード端子ＡＴからダイオードへ回生電流が流入しやすくなり、回生電流を流すというダイオードの機能を充分に発揮させることができるのである。
次に、本実施の形態１における半導体装置ＰＡＣ１は、上述した第３特徴点を有する結果、例えば、図１２（ａ）に示すように、ＩＧＢＴが形成された半導体チップＣＨＰ１のエミッタ電極パッドＥＰとエミッタ端子ＥＴとを電気的に接続するクリップＣＬＰ１が、ダイオードが形成された半導体チップＣＨＰ２を跨ぐように配置される。このことを前提として、本実施の形態１における第４特徴点は、平面視において、このクリップＣＬＰ１と、半導体チップＣＨＰ２とアノード端子ＡＴとを電気的に接続するクリップＣＬＰ２の一部とが、重なるように配置されている点にある。つまり、本実施の形態１では、上述した第３特徴点を有する結果、必然的に、半導体チップＣＨＰ２の上方をクリップＣＬＰ１が跨ぐことになるが、このクリップＣＬＰ１と平面的に重なる領域にまで、クリップＣＬＰ２を延在させている点に、本実施の形態１における第４特徴点がある。この第４特徴点によれば、半導体チップＣＨＰ２とクリップＣＬＰ２との接触面積を増大させることができる。このことは、クリップＣＬＰ２の寄生抵抗を低減できることを意味し、上述した第３特徴点によるクリップＣＬＰ２の寄生抵抗の低減効果と、第４特徴点によるクリップＣＬＰ２の寄生抵抗の低減効果の相乗効果によって、本実施の形態１によれば、特に、ＳＲモータ用のインバータ回路で顕在化しやすいダイオードの熱損失を大幅に低減できる。
続いて、本実施の形態１における第５特徴点は、例えば、図１２（ａ）に示すように、封止体ＭＲの辺Ｓ１からエミッタ端子ＥＴおよびアノード端子ＡＴが突出しており、かつ、封止体ＭＲの辺Ｓ２から信号端子ＳＧＴが突出している点にある。すなわち、エミッタ端子ＥＴおよびアノード端子ＡＴが突出している封止体ＭＲの辺と、信号端子ＳＧＴが突出している封止体ＭＲの辺が異なる点に本実施の形態１における第５特徴点がある。さらに詳細には、エミッタ端子ＥＴおよびアノード端子ＡＴが突出している封止体ＭＲの辺と対向する辺から、信号端子ＳＧＴが突出している。
この場合、例えば、以下に示す利点を得ることができる。まず、第１利点は、図１２（ａ）に示すように、エミッタ端子ＥＴおよびアノード端子ＡＴを封止体ＭＲの辺Ｓ１にわたって配置できる点である。つまり、本実施の形態１における半導体装置ＰＡＣ１は、数百Ａの大電流を流すインバータ回路に適用することを想定している。このため、大電流が流れるエミッタ端子ＥＴおよびアノード端子ＡＴにおける電流経路を充分に確保する必要がある。この点に関し、本実施の形態１では、封止体ＭＲの一辺である辺Ｓ１にわたってエミッタ端子ＥＴおよびアノード端子ＡＴを配置することができる。このことは、エミッタ端子ＥＴおよびアノード端子ＡＴにおける電流経路を充分に確保できることを意味する。この結果、本実施の形態１によれば、電流経路となるエミッタ端子ＥＴおよびアノード端子ＡＴを充分に確保できるため、数百Ａという大電流を流すインバータ回路に適用することが可能となるとともに、エミッタ端子ＥＴおよびアノード端子ＡＴにおける抵抗も低減することができる。すなわち、本実施の形態１では、エミッタ端子ＥＴおよびアノード端子ＡＴが突出する封止体ＭＲの辺と、信号端子ＳＧＴが突出する封止体ＭＲの辺が相違するため、信号端子ＳＧＴの占有スペースを考慮することなく、エミッタ端子ＥＴの幅およびアノード端子ＡＴの幅を広くすることができるのである。このことから、本実施の形態１によれば、エミッタ端子ＥＴおよびアノード端子ＡＴの占有面積を充分に確保できることに起因して、大電流に対応可能で、かつ、抵抗低減による消費電力の削減にも寄与する高性能な半導体装置ＰＡＣ１を提供することができる。
次に、第２利点は、図１２（ａ）に示すように、エミッタ端子ＥＴおよびアノード端子ＡＴと信号端子ＳＧＴとが互いに対向する辺に配置されているため、クリップＣＬＰ１およびクリップＣＬＰ２の配置位置に制約を受けることなく、ワイヤＷを配置することができる点である。例えば、図１２（ａ）において、ダイオードが形成されている半導体チップＣＨＰ２の表面のアノード電極パッドＡＤＰと封止体ＭＲの辺Ｓ１側に配置されているアノード端子ＡＴとは、クリップＣＬＰ２で電気的に接続され、かつ、ＩＧＢＴが形成されている半導体チップＣＨＰ１のエミッタ電極パッドＥＰと封止体ＭＲの辺Ｓ１側に配置されているエミッタ端子ＥＴとは、クリップＣＬＰ１で電気的に接続されている。
一方、半導体チップＣＨＰ１の表面に形成されている複数の電極パッドは、封止体ＭＲの辺Ｓ２側に配置されている信号端子ＳＧＴとワイヤＷで電気的に接続されている。したがって、エミッタ端子ＥＴおよびアノード端子ＡＴが辺Ｓ１側に配置され、かつ、信号端子ＳＧＴが辺Ｓ２側に配置されていることから、エミッタ端子ＥＴと接続するクリップＣＬＰ１やアノード端子ＡＴと接続するクリップＣＬＰ２と、信号端子ＳＧＴと接続するワイヤＷとは、互いに制約を受けることなく配置することができるのである。
特に、半導体チップＣＨＰ１において、辺Ｓ１側にエミッタ電極パッドＥＰを配置し、かつ、辺Ｓ２側に複数の電極パッドを配置するように、エミッタ電極パッドＥＰと複数の電極パッドとをレイアウト構成することとの相乗効果によって、図１２（ａ）に示すように、クリップＣＬＰ１とワイヤＷは、互いに制約を受けることなく配置できる。このことは、例えば、信号端子ＳＧＴと複数の電極パッドの距離が小さくなるようにして、ワイヤＷの長さを短くすることができることを意味する。この結果、ワイヤＷに存在する寄生インダクタンスを小さくすることができ、これによって、回路動作の安定性を向上することができる。
さらに、第３利点は、図１２（ｂ）および図１２（ｃ）に示すように、封止体ＭＲの両側からリードが突出することになり、半導体装置ＰＡＣ１を配線基板に実装する際の実装安定性が向上する点である。詳細には、本実施の形態１における半導体装置ＰＡＣ１は、封止体ＭＲから突き出たリードをガルウィング形状に加工して、この加工したリードによって、配線基板の端子と電気的に接続する。したがって、封止体ＭＲの両側からリードが突き出ている構造の場合、バランスが良く、半導体装置ＰＡＣ１の配線基板への実装安定性が向上し、これによって、半導体装置ＰＡＣ１の実装時の位置精度の向上および半田接続信頼性を向上することができる。
続いて、第４利点は、特に、数百Ａという大電流用途で顕著になる。例えば、図１２（ａ）および図１２（ｂ）において、本実施の形態１における半導体装置ＰＡＣ１では、チップ搭載部ＴＡＢ１の下面であるコレクタ端子から、半導体チップＣＨＰ１の内部に形成されたＩＧＢＴ→半導体チップＣＨＰ１の表面に形成されたエミッタ電極パッドＥＰ→クリップＣＬＰ１→エミッタ端子ＥＴという電流経路で大電流が流れる。ここで、アンペールの法則により、電流が流れると必然的に電流の周囲に磁界が発生する。この磁界の強さは、電流の大きさが大きくなるほど大きくなる。したがって、大電流を流すほど発生する磁界が大きくなる。このとき、大電流が流れるエミッタ端子ＥＴの近傍に信号端子ＳＧＴが存在する場合、信号端子ＳＧＴに磁界の影響が及ぶことになる。具体的には、発生した磁界に起因する電磁誘導ノイズが信号端子ＳＧＴに印加されることになる。この場合、特に、信号端子ＳＧＴのうち、ゲート端子ＧＴに電磁誘導ノイズが加わると、例えば、設定値以上の電圧がＩＧＢＴのゲート電極に印加される事態が生じ、これによって、ＩＧＢＴが破壊されるおそれがある。また、ゲート端子ＧＴ以外の信号端子ＳＧＴにおいても、ノイズが重畳することによって、電流検知回路や温度検知回路などの誤動作を引き起こすおそれがある。つまり、大電流の流れるエミッタ端子ＥＴの近傍に信号端子ＳＧＴを配置すると、大電流に起因する大きな磁界によって、電磁誘導ノイズも大きくなり、信号端子ＳＧＴに悪影響が及ぶことになる。つまり、信号端子ＳＧＴは、微弱な電流信号や電圧信号が伝達する経路であることから、大電流での強い磁界による電磁誘導ノイズの影響を極力抑制する必要があるのである。
この点に関し、本実施の形態１における半導体装置ＰＡＣ１では、上述した第５特徴点により、大電流の流れるエミッタ端子ＥＴと、微弱な信号が伝達する信号端子ＳＧＴとは、互いに対向する辺に配置されており、最も離れるように配置されている。したがって、本実施の形態１によれば、エミッタ端子ＥＴに大電流が流れ、この大電流で発生する大きな磁界に起因する電磁誘導ノイズの悪影響が、信号端子ＳＧＴに及ぶことを抑制することができるのである。このことは、本実施の形態１によれば、大電流を取り扱う場合であっても、半導体装置ＰＡＣ１の信頼性を向上できることを意味している。この点が第５特徴点による第４利点である。
さらに、第５利点は、信号端子ＳＧＴも封止体ＭＲの辺Ｓ２にわたって配置できる点である。例えば、本実施の形態１における半導体装置ＰＡＣ１では、信号端子ＳＧＴとして、ゲート端子ＧＴ、温度検知用端子ＴＣＴ、温度検知用端子ＴＡＴ、電流検知用端子ＳＥＴおよびケルビン端子ＫＴを使用しているが、さらなる信号端子ＳＧＴの追加も容易となる。つまり、本実施の形態１における第５特徴点によれば、さらなる高性能化や高信頼性の観点から、信号端子ＳＧＴの追加による多機能化も図りやすくなる。
次に、本実施の形態１における第６特徴点は、例えば、図１２（ａ）に示すように、ＩＧＢＴが形成された半導体チップＣＨＰ１、および、ダイオードが形成された半導体チップＣＨＰ２が長方形形状をしており、長方形形状の長辺が、ｘ方向に延在する封止体ＭＲの辺Ｓ１や辺Ｓ２と並行するように、半導体チップＣＨＰ１および半導体チップＣＨＰ２が配置されている点にある。これにより、クリップＣＬＰ１やクリップＣＬＰ２のｘ方向の幅を大きくすることができ、大電流に対応可能となる。さらに、クリップＣＬＰ１やクリップＣＬＰ２のｘ方向の幅を大きくすることで、クリップＣＬＰ１やクリップＣＬＰ２の抵抗を低減することができ、これによって、エミッタ端子ＥＴと半導体チップＣＨＰ１との接続抵抗や、アノード端子ＡＴと半導体チップＣＨＰ２との接続抵抗を低減することもできる。
つまり、本実施の形態１では、半導体チップＣＨＰ１および半導体チップＣＨＰ２の平面形状を長方形形状にすることにより、半導体チップＣＨＰ１や半導体チップＣＨＰ２が長さの長い長辺を有するように構成している。そして、本実施の形態１では、長さの長い長辺を、エミッタ端子ＥＴやアノード端子ＡＴの突出方向（ｙ方向）と交差するように、半導体チップＣＨＰ１および半導体チップＣＨＰ２を配置している。これにより、エミッタ端子ＥＴやアノード端子ＡＴの突出方向（ｙ方向）に沿うようにクリップＣＬＰ１やクリップＣＬＰ２を配置した場合、長さの長い長辺に相当する分だけ、クリップＣＬＰ１やクリップＣＬＰ２のｘ方向の幅を拡大することができる。このことは、本実施の形態１によれば、封止体ＭＲの辺Ｓ１にわたって配置されているエミッタ端子ＥＴやアノード端子ＡＴだけでなく、クリップＣＬＰ１やクリップＣＬＰ２のｘ方向の幅も拡大できることを意味する。この結果、本実施の形態１によれば、クリップＣＬＰ１からエミッタ端子Ｅに至る広い電流経路を確保することができる。これにより、本実施の形態１における半導体装置ＰＡＣ１が大電流に対応可能となるとともに、オン抵抗を低減することができる。
さらに、本実施の形態１では、長方形形状をした半導体チップＣＨＰ１および半導体チップＣＨＰ２の短辺が、エミッタ端子ＥＴおよびアノード端子ＡＴの突出方向（ｙ方向）と並行するように、半導体チップＣＨＰ１および半導体チップＣＨＰ２が配置されることになる。この結果、本実施の形態１によれば、ＩＧＢＴを形成した半導体チップＣＨＰ１とエミッタ端子ＥＴとの間のｙ方向の距離を短くできることになる。言い換えれば、ＩＧＢＴを形成した半導体チップＣＨＰ１とエミッタ端子ＥＴとを接続するクリップＣＬＰ１のｙ方向の長さを短くすることができる。このことから、本実施の形態１によれば、ＩＧＢＴを形成した半導体チップＣＨＰ１とエミッタ端子ＥＴとの間の距離を小さくすることができるので、半導体装置ＰＡＣ１のオン抵抗を低減することができる。
以上のことから、本実施の形態１における第６特徴点では、半導体チップＣＨＰ１および半導体チップＣＨＰ２の平面形状を長方形形状にすることを前提とする。そして、長方形の長辺を電流の流れる方向であるｙ方向と直交するｘ方向に沿って配置することにより、クリップＣＬＰ１およびクリップＣＬＰ２のｘ方向の幅（電流の流れる方向と直交する方向）を広くすることができる。一方、長方形の短辺は、電流の流れる方向であるｙ方向に沿って配置されることになるため、クリップＣＬＰ１およびクリップＣＬＰ２のｙ方向の長さ（電流の流れる方向の長さ）を短くすることができる。すなわち、本実施の形態１における第６特徴点によれば、クリップＣＬＰ１およびクリップＣＬＰ２において、電流の流れる方向と直交するｘ方向の幅を広くすることができ、かつ、電流の流れる方向であるｙ方向の長さを短くすることができるため、半導体装置ＰＡＣ１のオン抵抗を充分に低減することができるのである。
続いて、本実施の形態１における第７特徴点は、例えば、図１２（ｂ）および図１２（ｃ）に示すように、チップ搭載部ＴＡＢ１の厚さやチップ搭載部ＴＡＢ２の厚さが、エミッタ端子ＥＴやアノード端子や信号端子ＳＧＴを構成するリードの厚さよりも厚く、かつ、チップ搭載部ＴＡＢ１の下面とチップ搭載部ＴＡＢ２の下面とが封止体ＭＲから露出している点にある。これにより、まず、チップ搭載部ＴＡＢ１の下面とチップ搭載部ＴＡＢ２の下面とが封止体ＭＲから露出しているため、半導体装置ＰＡＣ１の放熱効率を向上することができる。さらに、本実施の形態１によれば、チップ搭載部ＴＡＢ１の厚さやチップ搭載部ＴＡＢ２の厚さが厚くなっているため、この点からも、半導体装置ＰＡＣ１の放熱効率を向上することができる。また、チップ搭載部ＴＡＢ１の厚さやチップ搭載部ＴＡＢ２の厚さが厚くなっているということは、チップ搭載部ＴＡＢ１の体積やチップ搭載部ＴＡＢ２の体積が大きくなっていることを意味し、これによって、チップ搭載部ＴＡＢ１やチップ搭載部ＴＡＢ２の熱容量が大きくなることを意味している。これにより、半導体装置ＰＡＣ１の温度上昇を抑制することができる。すなわち、本実施の形態１における半導体装置ＰＡＣ１は、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とが封止体ＭＲから露出している点と、チップ搭載部ＴＡＢ１の厚さとチップ搭載部ＴＡＢ２の厚さが厚くなっている点の相乗効果によって、放熱効率の向上と熱容量の増大を図ることができる。
したがって、本実施の形態１における半導体装置ＰＡＣ１によれば、放熱効率の向上と熱容量の増大によって、発熱に起因する温度上昇を抑制することができる。この結果、本実施の形態１における半導体装置ＰＡＣ１によれば、内部温度の上昇に起因する素子の破壊を抑制することができ、これによって、半導体装置ＰＡＣ１の信頼性を向上することができる。
なお、本実施の形態１における半導体装置ＰＡＣ１では、チップ搭載部ＴＡＢ１の下面が封止体ＭＲから露出しており、この露出面がコレクタ端子としても機能する。同様に、チップ搭載部ＴＡＢ２の下面が封止体ＭＲから露出しており、この露出面がカソード端子としても機能する。このように本実施の形態１では、チップ搭載部ＴＡＢ１が、半導体チップＣＨＰ１を搭載する機能だけでなく、その他に、放熱効率を向上させるヒートスプレッダとしての機能や、コレクタ端子としての機能も備えていることになる。同様に、チップ搭載部ＴＡＢ２は、半導体チップＣＨＰ２を搭載する機能だけでなく、その他に、放熱効率を向上させるヒートスプレッダとしての機能や、カソード端子としての機能も備えていることになる。
＜実施の形態１における半導体装置の組み合わせ例＞
以下に、本実施の形態１における半導体装置ＰＡＣ１を組み合わせることにより、インバータ回路を具現化した実装構成例について説明する。
図１５は、例えば、図４（ｂ）に示すＳＲモータ用のインバータ回路の一部を具現化した実装構成例を示す図である。図１５において、上側に配置されている半導体装置ＰＡＣ１は、上アームを構成し、下側に配置されている半導体装置ＰＡＣ１は、下アームを構成している。図１５に示すように、上アームを構成する半導体装置ＰＡＣ１は、電源電圧が供給される配線ＷＬ（Ｐ）と電気的に接続されている。具体的には、上アームを構成する半導体装置ＰＡＣ１の封止体ＭＲの下面から露出するチップ搭載部ＴＡＢ１の下面とチップ搭載部ＴＡＢ２の下面の両方に配線ＷＬ（Ｐ）が電気的に接続されている。
このとき、チップ搭載部ＴＡＢ１の下面が、コレクタ端子として機能し、チップ搭載部ＴＡＢ２の下面が、カソード端子として機能することから、上アームを構成する半導体装置ＰＡＣ１においては、コレクタ端子とカソード端子とが配線ＷＬ（ｐ）によって電気的に接続されていることになる。この構成は、図４（ｂ）に示すＩＧＢＴＱ１のコレクタとダイオードＦＷＤ１のカソードとが電気的に接続されていることに対応している。
そして、上アームを構成する半導体装置ＰＡＣ１のエミッタ端子ＥＴが配線ＷＬ（Ｕ´）と電気的に接続され、上アームを構成する半導体装置ＰＡＣ１のアノード端子ＡＴが配線ＷＬ（Ｕ）と電気的に接続されている。一方、配線ＷＬ（Ｕ´）は、下アームを構成する半導体装置ＰＡＣ１の封止体ＭＲの下面から露出するチップ搭載部ＴＡＢ２の下面と電気的に接続されている。また、配線ＷＬ（Ｕ）は、下アームを構成する半導体装置ＰＡＣ１の封止体ＭＲの下面から露出するチップ搭載部ＴＡＢ１の下面と電気的に接続されている。これにより、上アームを構成する半導体装置ＰＡＣ１のエミッタ端子ＥＴと、下アームを構成する半導体装置ＰＡＣ１のチップ搭載部ＴＡＢ２とは、配線ＷＬ（Ｕ´）を介して、電気的に接続されていることになる。同様に、上アームを構成する半導体装置ＰＡＣ１のアノード端子ＡＴと、下アームを構成する半導体装置ＰＡＣ１のチップ搭載部ＴＡＢ１とは、配線ＷＬ（Ｕ）を介して、電気的に接続されていることになる。したがって、チップ搭載部ＴＡＢ１の下面がコレクタ端子として機能し、チップ搭載部ＴＡＢ２の下面がカソード端子として機能することを考慮すると、上アームを構成する半導体装置ＰＡＣ１のエミッタ端子ＥＴと、下アームを構成する半導体装置ＰＡＣ１のカソード端子とが、電気的に接続され、上アームを構成する半導体装置ＰＡＣ１のアノード端子ＡＴと、下アームを構成する半導体装置ＰＡＣ１のコレクタ端子とが、電気的に接続されることになる。この構成は、図４（ｂ）に示すＩＧＢＴＱ１のエミッタとダイオードＦＷＤ２のカソードとが電気的に接続されていることに対応し、かつ、図４（ｂ）に示すＩＧＢＴＱ２のコレクタとダイオードＦＷＤ１のアノードとが電気的に接続されていることに対応している。
さらに、下アームを構成する半導体装置ＰＡＣ１のエミッタ端子ＥＴとアノード端子ＡＴは、ともに、基準電位（例えば、グランド電位）が供給される配線ＷＬ（Ｎ）と電気的に接続されている。この構成は、図４（ｂ）に示すＩＧＢＴＱ２のエミッタとダイオードＦＷＤ２のアノードとが電気的に接続されていることに対応している。
以上のようにして、本実施の形態１における半導体装置ＰＡＣ１を組み合わせることにより、例えば、図４（ｂ）に示すＳＲモータ用のインバータ回路の一部が具現化されることがわかる。ここでは、本実施の形態１における半導体装置ＰＡＣ１を使用することにより、ＳＲモータ用のインバータ回路の一部が具現化される一例について説明したが、最終的に、本実施の形態１における半導体装置ＰＡＣ１は、ＳＲモータ用のインバータ回路を含む電子装置の構成要素となる。この電子装置の実装構成例については、後述する。
＜実施の形態１における半導体装置の製造方法＞
本実施の形態１における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
１．チップ搭載部準備工程
まず、図１６に示すように、互いに分離されたチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを準備する。これらのチップ搭載部ＴＡＢ１およびチップ搭載部ＴＡＢ２は、例えば、同一サイズの矩形形状から構成されている。ここで、チップ搭載部ＴＡＢ１のサイズとチップ搭載部ＴＡＢ２のサイズとは、同一サイズである必要はなく、異なるサイズであってもよい。ただし、ＳＲモータ用の半導体装置では、図１４でも説明したように、ＩＧＢＴの熱損失とダイオードの熱損失とが同等であるため、ＩＧＢＴが形成された半導体チップからの放熱効率と、ダイオードが形成された半導体チップからの放熱効率とを同等にすることが望ましいと考えられる。したがって、ＩＧＢＴが形成された半導体チップが搭載されるチップ搭載部ＴＡＢ１のサイズと、ダイオードが形成された半導体チップが搭載されるチップ搭載部ＴＡＢ２のサイズとを同一にして、放熱効率を同等とすることが、半導体装置全体の放熱効率の向上させる観点から望ましいといえる。
２．チップ搭載工程
次に、図１７に示すように、チップ搭載部ＴＡＢ１上に導電性接着材ＡＤＨ１を供給するとともに、チップ搭載部ＴＡＢ２上にも導電性接着材ＡＤＨ１を供給する。導電性接着材ＡＤＨ１としては、例えば、銀ペーストや高融点半田を使用することができる。
続いて、図１８に示すように、チップ搭載部ＴＡＢ１上に、ＩＧＢＴが形成された半導体チップＣＨＰ１を搭載し、チップ搭載部ＴＡＢ２上に、ダイオードが形成された半導体チップＣＨＰ２を搭載する。具体的には、ＩＧＢＴを備え、エミッタ電極パッドＥＰが形成された第１表面と、コレクタ電極が形成され、第１表面とは反対側の面である第１裏面と、を有する半導体チップＣＨＰ１をチップ搭載部ＴＡＢ１上に搭載して、チップ搭載部ＴＡＢ１と半導体チップＣＨＰ１の第１裏面とを電気的に接続する。同様に、ダイオードを備え、アノード電極パッドＡＤＰが形成された第２表面と、カソード電極が形成され、第２表面とは反対側の面である第２裏面と、を有する半導体チップＣＨＰ２をチップ搭載部ＴＡＢ２上に搭載して、チップ搭載部ＴＡＢ２と半導体チップＣＨＰ２の第２裏面とを電気的に接続する。
これにより、ダイオードが形成された半導体チップＣＨＰ２においては、半導体チップＣＨＰ２の裏面に形成されたカソード電極パッドが、導電性接着材ＡＤＨ１を介してチップ搭載部ＴＡＢ２と接触するように配置される。この結果、半導体チップＣＨＰ２の表面に形成されているアノード電極パッドＡＤＰが上を向くことになる。
一方、ＩＧＢＴが形成された半導体チップＣＨＰ１においては、半導体チップＣＨＰ１の裏面に形成されたコレクタ電極パッドが、導電性接着材ＡＤＨ１を介してチップ搭載部ＴＡＢ１と接触するように配置される。
また、半導体チップＣＨＰ１の表面に形成されているエミッタ電極パッドＥＰ、および、複数の電極パッドであるゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰは上を向くことになる。
なお、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２の搭載順は、半導体チップＣＨＰ１が前で、半導体チップＣＨＰ２が後でもよいし、半導体チップＣＨＰ２が前で、半導体チップＣＨＰ１が後であってもよい。
その後、半導体チップＣＨＰ１が搭載されたチップ搭載部ＴＡＢ１と半導体チップＣＨＰ２が搭載されたチップ搭載部ＴＡＢ２とに対して、加熱処理が実施される。
３．基材（リードフレーム）準備工程
次に、図１９に示すように、リードＬＤ１ＡとリードＬＤ１ＢとリードＬＤ２とを備えたリードフレームＬＦを準備する。このとき、チップ搭載部ＴＡＢ２がリードＬＤ１Ａとチップ搭載部ＴＡＢ１との間に位置し、かつ、リードＬＤ１Ｂとチップ搭載部ＴＡＢ１との間に位置するように、チップ搭載部ＴＡＢ１およびチップ搭載部ＴＡＢ２とリードフレームＬＦとが配置される。これにより、ＩＧＢＴが形成された半導体チップＣＨＰ１は、リードＬＤ２に近くなる位置に配置され、ダイオードが形成された半導体チップＣＨＰ２は、リードＬＤ１ＡおよびリードＬＤ１Ｂに近くなる位置に配置される。言い換えれば、平面視において、リードＬＤ１ＡおよびリードＬＤ１Ｂと半導体チップＣＨＰ１との間に挟まれるように半導体チップＣＨＰ２が搭載され、リードＬＤ２と半導体チップＣＨＰ２との間に挟まれるように半導体チップＣＨＰ１が配置される。なお、チップ搭載部ＴＡＢ１の厚さとチップ搭載部ＴＡＢ２の厚さは、リードフレームＬＦの厚さよりも厚い。
４．電気的接続工程
続いて、図２０に示すように、半導体チップＣＨＰ２のアノード電極パッドＡＤＰ上に、導電性接着材ＡＤＨ２を供給し、半導体チップＣＨＰ１のエミッタ電極パッドＥＰ上にも、導電性接着材ＡＤＨ２を供給する。さらに、リードＬＤ１Ａの一部領域上やリードＬＤ１Ｂの一部領域上にも、導電性接着材ＡＤＨ２を供給する。
この導電性接着材ＡＤＨ２にも、例えば、銀ペーストや高融点半田を使用することができる。この導電性接着材ＡＤＨ２は、上述した導電性接着材ＡＤＨ１と同じ材料成分であってもよいし、異なる材料成分であってもよい。
そして、リードＬＤ１Ａと半導体チップＣＨＰ１とを電気的に接続し、リードＬＤ１Ｂと半導体チップＣＨＰ２とを電気的に接続する。具体的には、まず、図２１に示すように、半導体チップＣＨＰ２のアノード電極パッドＡＤＰとリードＬＤ１ＢとにクリップＣＬＰ２を搭載することにより、アノード電極パッドＡＤＰとリードＬＤ１Ｂとを電気的に接続する。その後、図２２に示すように、半導体チップＣＨＰ１のエミッタ電極パッドＥＰとリードＬＤ１ＡとにクリップＣＬＰ１を搭載することにより、エミッタ電極パッドＥＰとリードＬＤ１Ａとを電気的に接続する。このとき、図２２に示すように、クリップＣＬＰ１がクリップＣＬＰ２の一部を跨ぐようにクリップＣＬＰ１が搭載される。この工程を経ることにより、リードフレームＬＦとチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とが一体化する。その後、一体化したリードフレームＬＦとチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とに対して、加熱処理を実施する。
次に、図２３に示すように、ワイヤボンディング工程を実施する。例えば、図２３に示すように、リードＬＤ２とゲート電極パッドＧＰがワイヤＷで電気的に接続され、リードＬＤ２と温度検知用電極パッドがワイヤＷで電気的に接続される。また、リードＬＤ２と温度検知用電極パッドがワイヤＷで電気的に接続され、リードＬＤ２と電流検知用電極パッドがワイヤＷで電気的に接続される。さらに、リードＬＤ２とケルビン検知用電極パッドＫＰがワイヤＷで電気的に接続される。ここで、本実施の形態１では、リードＬＤ２が、クリップＣＬＰ１が接続されているリードＬＤ１ＡやクリップＣＬＰ２が接続されているリードＬＤ１Ｂとは反対側に配置されているため、ワイヤＷとクリップＣＬＰ１やクリップＣＬＰ２との干渉を考慮することなく、ワイヤボンディング工程を実施できる。
５．封止（モールド）工程
次に、図２４に示すように、半導体チップＣＨＰ１、半導体チップＣＨＰ２、チップ搭載部ＴＡＢ１の一部、チップ搭載部ＴＡＢ２の一部、リードＬＤ１Ａの一部、リードＬＤ１Ｂの一部、複数のリードＬＤ２のそれぞれの一部、クリップＣＬＰ１、クリップＣＬＰ２およびワイヤＷを封止して封止体ＭＲを形成する。
このとき、封止体ＭＲは上面、上面とは反対側の下面、その厚さ方向において上面と下面との間に位置する第１側面および第１側面と対向する第２側面を有する。図２４では、第１側面の辺Ｓ１と、第２側面の辺Ｓ２が図示されている。そして、封止体ＭＲにおいては、リードＬＤ１ＡおよびリードＬＤ１Ｂが封止体ＭＲの第１側面（辺Ｓ１）から突出し、かつ、複数のリードＬＤ２が封止体ＭＲの第２側面（辺Ｓ２）から突出する。
なお、図２４では図示されていないが、上述した封止体ＭＲの下面からは、チップ搭載部ＴＡＢ１の下面とチップ搭載部ＴＡＢ２の下面とが露出する。
６．外装めっき工程
その後、図２５に示すように、リードフレームＬＦに設けられているタイバーを切断する。そして、図２６に示すように、封止体ＭＲの下面から露出するチップ搭載部ＴＡＢ１、チップ搭載部ＴＡＢ２、リードＬＤ１Ａの一部の表面、リードＬＤ１Ｂの一部の表面およびリードＬＤ２の一部の表面に導体膜であるめっき層（錫膜）を形成する。すなわち、リードＬＤ１ＡやリードＬＤ１Ｂの封止体ＭＲから露出した部分、複数のリードＬＤ２の封止体ＭＲから露出した部分およびチップ搭載部ＴＡＢ１の下面やチップ搭載部ＴＡＢ２の下面にめっき層を形成する。
７．マーキング工程
そして、樹脂からなる封止体ＭＲの表面に製品名や型番などの情報（マーク）を形成する。なお、マークの形成方法としては、印刷方式により印字する方法やレーザを封止体の表面に照射することによって刻印する方法を用いることができる。
８．個片化工程
続いて、リードＬＤ１Ａの一部、リードＬＤ１Ｂの一部および複数のリードＬＤ２のそれぞれの一部を切断することにより、リードＬＤ１Ａ、リードＬＤ１Ｂおよび複数のリードＬＤ２をリードフレームＬＦから分離する。これにより、本実施の形態１における半導体装置ＰＡＣ１を製造することができる。その後、リードＬＤ１Ａ、リードＬＤ１Ｂおよび複数の第２リードＬＤ２のそれぞれを成形する。そして、例えば、電気的特性をテストするテスト工程を実施した後、良品と判定された半導体装置ＰＡＣ１が出荷される。
＜変形例１＞
次に、本実施の形態１における半導体装置ＰＡＣ１の変形例１について説明する。図２７は、本変形例１における半導体装置ＰＡＣ２の内部構造を示す図である。具体的に、図２７（ａ）は、本変形例１における半導体装置ＰＡＣ２の内部構造を示す平面図であり、図２７（ｂ）は、図２７（ａ）のＡ−Ａ線で切断した断面図であり、図２７（ｃ）は、図２７（ａ）のＢ−Ｂ線で切断した断面図である。
図２７（ａ）において、本変形例１における半導体装置ＰＡＣ２の特徴点は、半導体装置ＰＡＣ２のクリップＣＬＰ１が、図１２（ａ）に示す半導体装置ＰＡＣ１のクリップＣＬＰ１よりも幅広化されている点にある。つまり、半導体装置ＰＡＣ２のクリップＣＬＰ１のサイズが、図１２（ａ）に示す半導体装置ＰＡＣ１のクリップＣＬＰ１のサイズよりも大きくなっている。この結果、本変形例１では、平面視において、半導体チップＣＨＰ２のアノード電極パッドＡＤＰは、クリップＣＬＰ１と重なる第１領域と、クリップＣＬＰ１と重ならない第２領域と、を有することを前提として、クリップＣＬＰ１の幅広化に伴って、アノード電極パッドＡＤＰの第１領域の面積が、アノード電極パッドＡＤＰの第２領域の面積より大きくなる。
本変形例１におけるクリップＣＬＰ１によれば、幅広化によって、半導体チップＣＨＰ１のエミッタ電極パッドＥＰとエミッタ端子ＥＴとの間の寄生抵抗および寄生インダクタンスを低減することができる。すなわち、本変形例１における半導体装置ＰＡＣ２でも、エミッタ端子ＥＴと半導体チップＣＨＰ２との間に半導体チップＣＨＰ１が配置されている。このため、エミッタ端子ＥＴと半導体チップＣＨＰ２とを接続するクリップＣＬＰ１の長さが長くなり、クリップＣＬＰ１の寄生抵抗や寄生インダクタンスが大きくなりやすいが、本変形例１では、クリップＣＬＰ１の幅広化が図られているため、クリップＣＬＰ１の寄生抵抗および寄生インダクタンスを低減することができ、これによって、半導体装置ＰＡＣ２の性能向上を図ることができる。
なお、本変形例１における半導体装置ＰＡＣ２は、インバータ回路の上アームと下アームのいずれにも適用することができる。
＜変形例２＞
続いて、本実施の形態１における半導体装置ＰＡＣ１の変形例２について説明する。図２８は、本変形例２における半導体装置ＰＡＣ３の外観構成を示す図である。特に、図２８（ａ）は、本変形例２における半導体装置ＰＡＣ３の表面（上面）側から見た平面図であり、図２８（ｂ）は、本変形例２における半導体装置ＰＡＣ３の一側面から見た側面図であり、図２８（ｃ）は、本変形例２における半導体装置ＰＡＣ３の裏面（下面）側から見た平面図である。また、図２９は、本変形例２における半導体装置ＰＡＣ３の内部構造を示す図である。特に、図２９（ａ）は、本変形例２における半導体装置ＰＡＣ３の内部構造を示す平面図であり、図２９（ｂ）は、図２９（ａ）のＡ−Ａ線で切断した断面図であり、図２９（ｃ）は、図２９（ａ）のＢ−Ｂ線で切断した断面図である。
図２８（ａ）および図２８（ｃ）において、本変形例２における半導体装置ＰＡＣ３の特徴点は、エミッタ端子ＥＴとアノード端子ＡＴとの間の距離Ｌが大きくなっている点にある。具体的には、図２９（ａ）に示すように、エミッタ端子ＥＴとなるリードＬＤ１Ａは、封止体ＭＲで封止された第１部分と、封止体ＭＲから露出した第２部分と、を有する。同様に、アノード端子ＡＴとなるリードＬＤ１Ｂは、封止体ＭＲで封止された第３部分と、封止体ＭＲから露出した第４部分と、を有する。このとき、平面視において、リードＬＤ１Ａの第２部分とリードＬＤ１Ｂの第４部分との最も離間している部分の距離Ｌは、リードＬＤ１Ａの第１部分とリードＬＤ１Ｂの第３部分との最も近接している部分の距離より大きくなっている。
これにより、本変形例２における半導体装置ＰＡＣ３によれば、エミッタ端子ＥＴとアノード端子ＡＴとの間の絶縁耐圧を向上することができる。
特に、本変形例２における半導体装置ＰＡＣ３をインバータ回路の構成要素に使用する場合、本変形例２における半導体装置ＰＡＣ３を上アームに適用する際に効果を得ることができる。なぜなら、例えば、図１５に示すように、上アームを構成する半導体装置においては、エミッタ端子ＥＴとアノード端子ＡＴとが別々の配線に接続されており、エミッタ端子ＥＴとアノード端子ＡＴとの間に電位差が生じるからである。
一方、本変形例２における半導体装置ＰＡＣ３をインバータ回路の構成要素に使用する場合、本変形例２における半導体装置ＰＡＣ３を下アームに適用する際には、技術的意義はない。なぜなら、例えば、図１５に示すように、下アームを構成する半導体装置においては、エミッタ端子ＥＴとアノード端子ＡＴと同じ配線ＷＬ（Ｎ）に接続されており、エミッタ端子ＥＴとアノード端子ＡＴとの間に電位差が生じないからである。
＜変形例３＞
次に、本実施の形態１における半導体装置ＰＡＣ１の変形例３について説明する。図３０は、本変形例３における半導体装置ＰＡＣ４の外観構成を示す図である。特に、図３０（ａ）は、本変形例３における半導体装置ＰＡＣ４の表面（上面）側から見た平面図であり、図３０（ｂ）は、本変形例３における半導体装置ＰＡＣ４の一側面から見た側面図であり、図３０（ｃ）は、本変形例３における半導体装置ＰＡＣ４の裏面（下面）側から見た平面図である。また、図３１は、本変形例３における半導体装置ＰＡＣ４の内部構造を示す図である。特に、図３１（ａ）は、本変形例３における半導体装置ＰＡＣ４の内部構造を示す平面図であり、図３１（ｂ）は、図３１（ａ）のＡ−Ａ線で切断した断面図であり、図３１（ｃ）は、図３１（ａ）のＢ−Ｂ線で切断した断面図である。
図３０（ａ）および図３０（ｃ）において、本変形例３における半導体装置ＰＡＣ４の特徴点は、エミッタ端子ＥＴとなるリードＬＤ１Ａのスリットを省いて一体化することにより幅広化し、かつ、アノード端子ＡＴとなるリードＬＤ１Ｂのスリットを省いて一体化することにより幅広化している点にある。このとき、図３１（ａ）に示すように、リードＬＤ１ＡとリードＬＤ１Ｂのそれぞれには開口部ＯＰ１が形成されており、この開口部ＯＰ１には、封止体ＭＲの一部が充填されている。
このように構成されている本変形例３における半導体装置ＰＡＣ４によれば、エミッタ端子ＥＴとなるリードＬＤ１Ａの幅広化とアノード端子ＡＴとなるリードＬＤ１Ｂの幅広化によって、リードＬＤ１ＡおよびリードＬＤ１Ｂの電流容量の許容値を大きくすることができ、大電流化に対応した半導体装置ＰＡＣ４を提供することができる。
なお、本変形例３における半導体装置ＰＡＣ４は、インバータ回路の上アームと下アームのいずれにも適用することができる。
＜変形例４＞
続いて、本実施の形態１における半導体装置ＰＡＣ１の変形例４について説明する。図３２は、本変形例４における半導体装置ＰＡＣ５の外観構成を示す図である。特に、図３２（ａ）は、本変形例４における半導体装置ＰＡＣ５の表面（上面）側から見た平面図であり、図３２（ｂ）は、本変形例４における半導体装置ＰＡＣ５の一側面から見た側面図であり、図３２（ｃ）は、本変形例４における半導体装置ＰＡＣ５の裏面（下面）側から見た平面図である。また、図３３は、本変形例４における半導体装置ＰＡＣ５の内部構造を示す図である。特に、図３３（ａ）は、本変形例４における半導体装置ＰＡＣ５の内部構造を示す平面図であり、図３３（ｂ）は、図３３（ａ）のＡ−Ａ線で切断した断面図であり、図３３（ｃ）は、図３３（ａ）のＢ−Ｂ線で切断した断面図である。
図３２（ｃ）および図３３（ａ）〜（ｃ）に示すように、本変形例４における半導体装置ＰＡＣ５の特徴点は、チップ搭載部ＴＡＢが一体化しており、この１つのチップ搭載部ＴＡＢ上に、ＩＧＢＴが形成された半導体チップＣＨＰ１とダイオードが形成された半導体チップＣＨＰ２とが搭載されることになる。この場合、半導体チップＣＨＰ１の裏面と半導体チップＣＨＰ２の裏面とは、１つのチップ搭載部ＴＡＢによって電気的に接続されることになる。したがって、半導体チップＣＨＰ１の裏面に形成されているコレクタ電極パッドと、半導体チップＣＨＰ２の裏面に形成されているカソード電極パッドとは、電気的に接続されていることになる。一方、図３３（ａ）に示すように、本変形例４における半導体装置ＰＡＣ５においても、クリップＣＬＰ１とクリップＣＬＰ２とが電気的に分離されているため、クリップＣＬＰ１と接続されているエミッタ端子ＥＴと、クリップＣＬＰ２と接続されているアノード端子ＡＴとは、電気的に分離されることになる。
このように構成されている本変形例４における半導体装置ＰＡＣ５は、実施の形態１における半導体装置ＰＡＣ１と組み合わせることにより、インバータ回路を具現化することができる。図３４は、例えば、本変形例４における半導体装置ＰＡＣ５と実施の形態１における半導体装置ＰＡＣ１とを組み合わせることにより、図４（ｂ）に示すＳＲモータ用のインバータ回路の一部を具現化した実装構成例を示す図である。図３４において、上側に配置されている半導体装置ＰＡＣ５は、上アームを構成し、下側に配置されている半導体装置ＰＡＣ１は、下アームを構成している。つまり、上アームにおいては、例えば、図１５に示すように、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とは、同じ配線ＷＬ（Ｐ）と電気的に接続されることから、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを分離する必要はなく、図３４に示すように、１つのチップ搭載部ＴＡＢを有する本変形例４における半導体装置ＰＡＣ５に置き換えることができる。
ただし、図３４に示すように、下アームにおいては、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とが電気的に分離している必要があるため、本変形例４における半導体装置ＰＡＣ５を使用することはできない。したがって、本変形例４における半導体装置ＰＡＣ５を使用して、図４（ｂ）に示すＳＲモータ用のインバータ回路の一部を具現化する場合には、図３４に示すように、本変形例４における半導体装置ＰＡＣ５を上アームに使用し、かつ、実施の形態１における半導体装置ＰＡＣ１を下アームに使用する必要がある。
以上のことから、図４（ｂ）に示すＳＲモータ用のインバータ回路の一部を具現化する実装構成例としては、例えば、図１５に示すように、上アームと下アームのいずれにも実施の形態１における半導体装置ＰＡＣ１を使用する構成や、図３４に示すように、上アームに本変形例４における半導体装置ＰＡＣ５を使用し、下アームに実施の形態１における半導体装置ＰＡＣ１を使用する構成を取ることができる。
ここで、図１５に示すように、上アームと下アームのいずれにも実施の形態１における半導体装置ＰＡＣ１を使用する構成の場合には、上アームと下アームとに同じ半導体装置ＰＡＣ１を使用することができるため、部品の共通化を図る利点を得ることができる。このことから、部品の共通化を図る観点からは、図１５に示すように、上アームと下アームのいずれにも実施の形態１における半導体装置ＰＡＣ１を使用する構成が望ましいが、図４（ｂ）に示すＳＲモータ用のインバータ回路の一部を具現化する実装構成例は、これに限らず、図３４に示す実装構成例を採用することもできる。
＜変形例５＞
次に、本実施の形態１における半導体装置ＰＡＣ１の変形例５について説明する。図３５は、本変形例５における半導体装置ＰＡＣ６の外観構成を示す図である。特に、図３５（ａ）は、本変形例５における半導体装置ＰＡＣ６の表面（上面）側から見た平面図であり、図３５（ｂ）は、本変形例５における半導体装置ＰＡＣ６の一側面から見た側面図であり、図３５（ｃ）は、本変形例５における半導体装置ＰＡＣ６の裏面（下面）側から見た平面図である。また、図３６は、本変形例５における半導体装置ＰＡＣ６の内部構造を示す図である。特に、図３６（ａ）は、本変形例５における半導体装置ＰＡＣ６の内部構造を示す平面図であり、図３６（ｂ）は、図３６（ａ）のＡ−Ａ線で切断した断面図であり、図３６（ｃ）は、図３６（ａ）のＢ−Ｂ線で切断した断面図である。
図３５（ｃ）および図３６（ａ）に示すように、本変形例５における半導体装置ＰＡＣ６の特徴点は、チップ搭載部ＴＡＢ１に開口部ＯＰ２が設けられているとともに、チップ搭載部ＴＡＢ２に開口部ＯＰ２が設けられており、この開口部ＯＰ２に封止体ＭＲの一部が充填されている点にある。つまり、平面視において、チップ搭載部ＴＡＢ１の半導体チップＣＨＰ１と重ならない部分と、チップ搭載部ＴＡＢ２の半導体チップＣＨＰ２と重ならない部分とには、それぞれ開口部ＯＰ２が形成され、これらの開口部ＯＰ２には、封止体ＭＲの一部が充填されている。
これにより、本変形例５における半導体装置ＰＡＣ６によれば、チップ搭載部ＴＡＢ１に設けられた開口部ＯＰ２に封止体ＭＲの一部が充填されていることによるアンカー効果によって、チップ搭載部ＴＡＢ１と封止体ＭＲとの密着性を向上することができる。同様に、本変形例５における半導体装置ＰＡＣ６によれば、チップ搭載部ＴＡＢ２に設けられた開口部ＯＰ２に封止体ＭＲの一部が充填されていることによるアンカー効果によって、チップ搭載部ＴＡＢ２と封止体ＭＲとの密着性を向上することができる。
この結果、本変形例５における半導体装置ＰＡＣ６によれば、耐湿性や温度サイクル性を向上することができるので、半導体装置ＰＡＣ６の信頼性を向上することができる。
なお、本変形例５における半導体装置ＰＡＣ６は、インバータ回路の上アームと下アームのいずれにも適用することができる。
＜変形例６＞
続いて、本実施の形態１における半導体装置ＰＡＣ１の変形例６について説明する。図３７は、本変形例６における半導体装置ＰＡＣ７の外観構成を示す図である。特に、図３７（ａ）は、本変形例６における半導体装置ＰＡＣ７の表面（上面）側から見た平面図であり、図３７（ｂ）は、本変形例６における半導体装置ＰＡＣ７の一側面から見た側面図であり、図３７（ｃ）は、本変形例６における半導体装置ＰＡＣ７の裏面（下面）側から見た平面図である。また、図３８は、本変形例６における半導体装置ＰＡＣ７の内部構造を示す図である。特に、図３８（ａ）は、本変形例６における半導体装置ＰＡＣ７の内部構造を示す平面図であり、図３８（ｂ）は、図３８（ａ）のＡ−Ａ線で切断した断面図であり、図３８（ｃ）は、図３８（ａ）のＢ−Ｂ線で切断した断面図である。
ここで、本変形例６における半導体装置ＰＡＣ７の特徴点は、図３７（ａ）および図３７（ｃ）に示すように、封止体ＭＲの下面からチップ搭載部ＴＡＢ１の下面とチップ搭載部ＴＡＢ２の下面とが露出しているとともに、封止体ＭＲの側面からチップ搭載部ＴＡＢ１の一部およびチップ搭載部ＴＡＢ２の一部が突出している点にある。
これにより、本変形例６によれば、チップ搭載部ＴＡＢ１の露出面積とチップ搭載部ＴＡＢ２の露出面積とを増加させることができるため、放熱効率を向上することができる。
また、本変形例６によれば、例えば、大電流を測定するテスト工程などにおいて、封止体ＭＲの側面から露出しているチップ搭載部ＴＡＢ１の一部やチップ搭載部ＴＡＢ２の一部にテスト端子を接触させることができるため、テスト工程におけるコンタクト性を向上することができる。
さらに、本変形例６における半導体装置ＰＡＣ７では、封止体ＭＲからチップ搭載部ＴＡＢ１の一部とチップ搭載部ＴＡＢ２の一部とを突出させるため、封止体ＭＲ自体のサイズが小さくなる。このことは、本変形例６における半導体装置ＰＡＣ７のパッケージサイズ（封止体ＭＲのサイズ）が小さくなることを意味し、これによって、半導体装置ＰＡＣ７の実装面積を小さくできる。
また、本変形例６では、封止体ＭＲの側面からチップ搭載部ＴＡＢ１の一部とチップ搭載部ＴＡＢ２の一部とが突出し、かつ、露出していることから、この部分に半田フィレットを形成することができる。つまり、本変形例６における半導体装置ＰＡＣ７によれば、エミッタ端子ＥＴやアノード端子ＡＴや信号端子ＳＧＴだけでなく、チップ搭載部ＴＡＢ１の突出している部分やチップ搭載部ＴＡＢ２の突出している部分も半田によって実装基板と接続することができる。このため、半導体装置ＰＡＣ７の実装基板への実装信頼性を向上することができる。この点に関して、さらに、本変形例６によれば、半田の濡れ拡がりを確認することが容易となり、半導体装置ＰＡＣ７の実装時における半田付けの信頼性を向上することもできる。
なお、本変形例６における半導体装置ＰＡＣ７は、インバータ回路の上アームと下アームのいずれにも適用することができる。
＜実施の形態１における電子装置のシステム構成＞
本実施の形態１における半導体装置ＰＡＣ１は、図２に示すＳＲモータ用のインバータ回路ＩＮＶの構成要素となる１つのＩＧＢＴと１つのダイオードとを１パッケージ化したものである。このことから、本実施の形態１における半導体装置ＰＡＣ１を６つ使用することにより、３相のインバータ回路ＩＮＶを含む電子装置（パワーモジュール）が構成されることになる。
以下に、まず、本実施の形態１における電子装置ＥＡ１のシステム構成について説明する。図３９は、本実施の形態１における電子装置ＥＡ１のシステム構成を示すブロック図である。図３９において、本実施の形態１における電子装置ＥＡ１は、制御基板ＣＷＢ１と、制御基板ＣＷＢ２と、インバータ回路ＩＮＶと、電流センサＣＲＳと、ＳＲモータＭＴとを備えている。
ＳＲモータＭＴは、Ｕ相モータコイルとＶ相モータコイルとＷ相モータコイルとを有しており、これらのコイルに順次切り換えて電流を流すことにより、ＳＲモータＭＴは、回転するように構成されている。また、ＳＲモータＭＴには、ＳＲモータの回転角度を検知するレゾルバが設けられている。
そして、インバータ回路ＩＮＶは、ＳＲモータＭＴを構成するＵ相モータコイルとＶ相モータコイルとＷ相モータコイルとに順次切り換えて電流を流す機能を有し、６つのＩＧＢＴと６つのダイオード（ＦＷＤ）から構成されている。具体的に、本実施の形態１では、１つのＩＧＢＴと１つのダイオードとを１パッケージ化した半導体装置ＰＡＣ１を６つ使用することにより、図２に示すインバータ回路ＩＮＶが構成されている。
続いて、制御基板ＣＷＢ２には、外部電源とドライバＩＣとが搭載されている。外部電源は、例えば、車載バッテリ（１２Ｖ）からドライバＩＣの駆動電圧を生成する機能を有する回路である（ＤＣ／ＤＣコンバータ）。そして、ドライバＩＣは、インバータ回路ＩＮＶを構成するＩＧＢＴを制御する機能を有し、例えば、図２に示すインバータ回路ＩＮＶでのゲート制御回路ＧＣＣに対応する。具体的に、ドライバＩＣは、インバータ回路ＩＮＶを構成するＩＧＢＴのオン／オフ（スイッチング）を制御する機能を有するとともに、ＩＧＢＴの短絡保護や温度検知（温度監視）をする機能を有している。
次に、制御基板ＣＷＢ１は、マイコンが搭載された基板である。具体的に、制御基板ＣＷＢ１には、電源ＩＣ、ＭＣＵ（Micro Controller Unit）、レゾルバ（角度）制御ＩＣ、ＣＡＮ（Controller Area Network）トランシーバＩ／Ｆ用ＩＣが搭載されている。
電源ＩＣは、例えば、車載バッテリ（１２Ｖ）からＭＣＵの駆動電圧を生成する機能を有する回路であり、制御基板ＣＷＢ２に搭載されている外部電源（例えば、ＤＣ／ＤＣコンバータ）と同様の機能を有する。
ＭＣＵは、例えば、ＳＲモータのモータ相（Ｕ相、Ｖ相、Ｗ相）を制御する機能を有する。具体的に、ＭＣＵは、サイン波に代表される波形の制御などを行なうことによって、ＳＲモータを回転させるための制御信号を生成する機能を有する。また、ＭＣＵは、電流センサＣＲＳからの出力信号に基づいて、モータ電流検知（モータ電流監視）を行なう機能も有しているとともに、筐体温度センサからの出力信号に基づいて、ケース（筐体）の温度検知（温度監視）を行なう機能も有している。
ＣＡＮトランシーバＩ／Ｆ用ＩＣは、レゾルバや電流センサＣＲＳとＭＣＵとのインターフェースを構築する機能を有する。また、レゾルバ制御ＩＣは、ＣＡＮトランシーバＩ／Ｆ用ＩＣを介して、レゾルバから出力されたＳＲモータの回転角度に関する回転角度信号を入力し、この回転角度信号を処理するように構成されている。
そして、ＭＣＵは、レゾルバ制御ＩＣで処理された回転角度信号に基づいて、適切なタイミングで、ＳＲモータのモータ相（Ｕ相、Ｖ相、Ｗ相）のそれぞれを制御する制御信号を、制御基板ＣＷＢ２に搭載されているドライバＩＣに出力し、ドライバＩＣは、ＭＣＵからの出力された制御信号に基づいて、インバータ回路ＩＮＶを駆動する。
以上のようにして、本実施の形態１における電子装置ＥＡ１がシステム構成されている。以下では、このようにシステム構成された本実施の形態１における電子装置ＥＡ１の実装構成について説明する。
＜実施の形態１における電子装置の実装構成＞
図４０は、本実施の形態１における電子装置ＥＡ１の実装構成を示す図である。特に、図４０（ａ）は、本実施の形態１における電子装置ＥＡ１の構成を示す平面図であり、図４０（ｂ）は、図４０（ａ）の紙面下側から見た側面図であり、図４０（ｃ）は、図４０（ｂ）の紙面右側から見た側面図である。
まず、本実施の形態１における電子装置ＥＡ１に含まれるインバータ回路の実装構成について説明する。
図４０（ａ）に示すように、本実施の形態１における電子装置ＥＡ１は、ケースＣＳに囲まれた配線基板ＷＢを備えており、この配線基板ＷＢ上に６つの半導体装置ＰＡＣ１（Ｕ１）、ＰＡＣ１（Ｕ２）、ＰＡＣ１（Ｖ１）、ＰＡＣ１（Ｖ２）、ＰＡＣ１（Ｗ１）、ＰＡＣ１（Ｗ２）が搭載されている。なお、６つの半導体装置ＰＡＣ１（Ｕ１）、ＰＡＣ１（Ｕ２）、ＰＡＣ１（Ｖ１）、ＰＡＣ１（Ｖ２）、ＰＡＣ１（Ｗ１）、ＰＡＣ１（Ｗ２）を特に区別する必要がないときには、総称して単に「半導体装置ＰＡＣ１」と呼ぶことがある。
図４０（ａ）において、ケースＣＳの右辺（右側面）には、外部から電源電位が供給可能な電源端子ＰＴと、外部から基準電位（例えば、接地電位）が供給可能な基準端子（グランド端子）ＮＴと、が設けられている。また、ケースＣＳの上辺（上側面）には、ＳＲモータと接続されるＵ端子ＵＴ、Ｕ´端子Ｕ´Ｔ、Ｖ端子ＶＴ、Ｖ´端子Ｖ´Ｔ、Ｗ端子ＷＴ、Ｗ´端子Ｗ´Ｔが設けられている。
そして、ケースＣＳの下面に配置される配線基板ＷＢの主面には、電源配線ＷＬ（Ｐ）、基準配線ＷＬ（Ｎ）、配線ＷＬ（Ｕ）、配線ＷＬ（Ｕ´）、配線ＷＬ（Ｖ）、配線ＷＬ（Ｖ´）、配線ＷＬ（Ｗ）、配線ＷＬ（Ｗ´）、複数の配線ＷＬ（Ｓ）が形成されている。なお、電源配線ＷＬ（Ｐ）、基準配線ＷＬ（Ｎ）、配線ＷＬ（Ｕ）、配線ＷＬ（Ｕ´）、配線ＷＬ（Ｖ）、配線ＷＬ（Ｖ´）、配線ＷＬ（Ｗ）、配線ＷＬ（Ｗ´）、配線ＷＬ（Ｓ）を特に区別する必要のないときには、総称して単に「配線ＷＬ」と呼ぶことがある。
このとき、電源配線ＷＬ（Ｐ）は、電源端子ＰＴと電気的に接続されており、基準配線ＷＬ（Ｎ）は、基準端子ＮＴと電気的に接続されている。そして、配線ＷＬ（Ｕ）は、バスバーＢＢ（Ｕ）を介して、Ｕ端子ＵＴと電気的に接続されており、配線ＷＬ（Ｕ´）は、バスバーＢＢ（Ｕ´）を介して、Ｕ´端子Ｕ´Ｔと電気的に接続されている。
また、配線ＷＬ（Ｖ）は、バスバーＢＢ（Ｖ）を介して、Ｖ端子ＶＴと電気的に接続されており、配線ＷＬ（Ｖ´）は、バスバーＢＢ（Ｖ´）を介して、Ｖ´端子Ｖ´Ｔと電気的に接続されている。
同様に、配線ＷＬ（Ｗ）は、バスバーＢＢ（Ｗ）を介して、Ｗ端子ＷＴと電気的に接続されており、配線ＷＬ（Ｗ´）は、バスバーＢＢ（Ｗ´）を介して、Ｗ´端子Ｗ´Ｔと電気的に接続されている。なお、バスバーＢＢ（Ｕ）、バスバーＢＢ（Ｕ´）、バスバーＢＢ（Ｖ）、バスバーＢＢ（Ｖ´）、バスバーＢＢ（Ｗ）、バスバーＢＢ（Ｗ´）を特に区別する必要のないときには、総称して単位「バスバーＢＢ」と呼ぶことがある。ここで、平面視において、バスバーＢＢは、電源配線ＷＬ（Ｐ）を跨ぐように配置されている。
配線ＷＬ（Ｓ）は、接続端子ＣＮＴを介して、制御基板ＣＷＢ２上に配置されているドライバＩＣ１０と電気的に接続されている。
配線基板ＷＢは、例えば、絶縁金属基板（ＩＭＳ：Insulated Metal Substrate）から構成されている。この絶縁金属基板は、例えば、アルミニウムからなるＡｌベース上に樹脂絶縁層が形成され、この樹脂絶縁層上に配線ＷＬを構成する銅箔を有している。そして、６つの半導体装置ＰＡＣ１は、絶縁金属基板の表面に形成されている銅箔からなる配線ＷＬと半田によって接続されている。
本実施の形態１では、配線基板ＷＢとして絶縁金属基板を使用することにより、熱抵抗を低減することができる。なぜなら、絶縁金属基板によれば、樹脂絶縁層は薄く、かつ、熱伝導率の高いＡｌベースが厚くなっていることから、放熱効率の向上を図ることができるからである。この結果、本実施の形態１における電子装置ＥＡ１の温度上昇を抑制することができ、これによって、電子装置ＥＡ１の信頼性を向上することができる。また、本実施の形態１では、配線基板ＷＢとして絶縁金属基板を使用しているが、それに限定されることはなく、例えば、セラミック基板を使用することもできる。しかし、本実施の形態１では、配線基板ＷＢとして、セラミック基板に比べて安価な絶縁金属基板を使用することにより、部材コストを下げることもできる。
図４０（ａ）において、配線基板ＷＢの主面上には、６つの半導体装置ＰＡＣ１が搭載されている。このとき、図１５および図４０（ａ）との組み合わせから、半導体装置ＰＡＣ１（Ｕ１）のエミッタ端子ＥＴと、配線ＷＬ（Ｕ´）とが電気的に接続され、かつ、半導体装置ＰＡＣ１（Ｕ２）のチップ搭載部ＴＡＢ２と、配線ＷＬ（Ｕ´）とが電気的に接続されている。この結果、配線ＷＬ（Ｕ´）を介して、半導体装置ＰＡＣ１（Ｕ１）のエミッタ端子ＥＴと半導体装置ＰＡＣ１（Ｕ２）のチップ搭載部ＴＡＢ２（カソード端子）とは、電気的に接続されることになる。
一方、半導体装置ＰＡＣ１（Ｕ１）のアノード端子ＡＴと、配線ＷＬ（Ｕ）とが電気的に接続され、かつ、半導体装置ＰＡＣ１（Ｕ２）のチップ搭載部ＴＡＢ１と、配線ＷＬ（Ｕ）とが電気的に接続されている。この結果、配線ＷＬ（Ｕ）を介して、半導体装置ＰＡＣ１（Ｕ１）のアノード端子ＡＴと半導体装置ＰＡＣ１（Ｕ２）のチップ搭載部ＴＡＢ１（コレクタ端子）とは、電気的に接続されることになる。
さらに、図１５および図４０（ａ）の組み合わせから、半導体装置ＰＡＣ１（Ｕ１）の下面から露出するチップ搭載部ＴＡＢ１（コレクタ端子）およびチップ搭載部ＴＡＢ２（カソード端子）は、電源配線ＷＬ（Ｐ）と電気的に接続されている。一方、半導体装置ＰＡＣ１（Ｕ２）のエミッタ端子ＥＴとアノード端子ＡＴとの両方とも、基準配線ＷＬ（Ｎ）と電気的に接続されている。したがって、半導体装置ＰＡＣ１（Ｕ２）のエミッタ端子ＥＴとアノード端子ＡＴとは、基準配線ＷＬ（Ｎ）を介して、電気的に接続されていることになる。
図１５および図４０（ａ）の組み合わせから、半導体装置ＰＡＣ１（Ｕ１）の信号端子ＳＧＴは、配線ＷＬ（Ｓ）と接続されており、配線ＷＬ（Ｓ）は、接続端子ＣＮＴを介して、制御基板ＣＷＢ２上に配置されているドライバＩＣ１０と電気的に接続されている。また、半導体装置ＰＡＣ１（Ｕ２）の信号端子ＳＧＴは、配線ＷＬ（Ｓ）と接続されており、配線ＷＬ（Ｓ）は、接続端子ＣＮＴを介して、制御基板ＣＷＢ２上に配置されているドライバＩＣ１０と電気的に接続されている。
同様に、図１５と図４０（ａ）の組み合わせから、半導体装置ＰＡＣ１（Ｖ１）のエミッタ端子ＥＴと、配線ＷＬ（Ｖ´）とが電気的に接続され、かつ、半導体装置ＰＡＣ１（Ｖ２）のチップ搭載部ＴＡＢ２と、配線ＷＬ（Ｖ´）とが電気的に接続されている。この結果、配線ＷＬ（Ｖ´）を介して、半導体装置ＰＡＣ１（Ｖ１）のエミッタ端子ＥＴと半導体装置ＰＡＣ１（Ｖ２）のチップ搭載部ＴＡＢ２（カソード端子）とは、電気的に接続されることになる。
一方、半導体装置ＰＡＣ１（Ｖ１）のアノード端子ＡＴと、配線ＷＬ（Ｖ）とが電気的に接続され、かつ、半導体装置ＰＡＣ１（Ｖ２）のチップ搭載部ＴＡＢ１と、配線ＷＬ（Ｖ）とが電気的に接続されている。この結果、配線ＷＬ（Ｖ）を介して、半導体装置ＰＡＣ１（Ｖ１）のアノード端子ＡＴと半導体装置ＰＡＣ１（Ｖ２）のチップ搭載部ＴＡＢ１（コレクタ端子）とは、電気的に接続されることになる。
さらに、図１５および図４０（ａ）の組み合わせから、半導体装置ＰＡＣ１（Ｖ１）の下面から露出するチップ搭載部ＴＡＢ１（コレクタ端子）およびチップ搭載部ＴＡＢ２（カソード端子）は、電源配線ＷＬ（Ｐ）と電気的に接続されている。一方、半導体装置ＰＡＣ１（Ｖ２）のエミッタ端子ＥＴとアノード端子ＡＴとの両方とも、基準配線ＷＬ（Ｎ）と電気的に接続されている。したがって、半導体装置ＰＡＣ１（Ｖ２）のエミッタ端子ＥＴとアノード端子ＡＴとは、基準配線ＷＬ（Ｎ）を介して、電気的に接続されていることになる。
図１５および図４０（ａ）の組み合わせから、半導体装置ＰＡＣ１（Ｖ１）の信号端子ＳＧＴは、配線ＷＬ（Ｓ）と接続されており、配線ＷＬ（Ｓ）は、接続端子ＣＮＴを介して、制御基板ＣＷＢ２上に配置されているドライバＩＣ１０と電気的に接続されている。また、半導体装置ＰＡＣ１（Ｖ２）の信号端子ＳＧＴは、配線ＷＬ（Ｓ）と接続されており、配線ＷＬ（Ｓ）は、接続端子ＣＮＴを介して、制御基板ＣＷＢ２上に配置されているドライバＩＣ１０と電気的に接続されている。
同様に、図１５と図４０（ａ）の組み合わせから、半導体装置ＰＡＣ１（Ｗ１）のエミッタ端子ＥＴと、配線ＷＬ（Ｗ´）とが電気的に接続され、かつ、半導体装置ＰＡＣ１（Ｗ２）のチップ搭載部ＴＡＢ２と、配線ＷＬ（Ｗ´）とが電気的に接続されている。この結果、配線ＷＬ（Ｗ´）を介して、半導体装置ＰＡＣ１（Ｗ１）のエミッタ端子ＥＴと半導体装置ＰＡＣ１（Ｗ２）のチップ搭載部ＴＡＢ２（カソード端子）とは、電気的に接続されることになる。
一方、半導体装置ＰＡＣ１（Ｗ１）のアノード端子ＡＴと、配線ＷＬ（Ｗ）とが電気的に接続され、かつ、半導体装置ＰＡＣ１（Ｗ２）のチップ搭載部ＴＡＢ１と、配線ＷＬ（Ｗ）とが電気的に接続されている。この結果、配線ＷＬ（Ｗ）を介して、半導体装置ＰＡＣ１（Ｗ１）のアノード端子ＡＴと半導体装置ＰＡＣ１（Ｗ２）のチップ搭載部ＴＡＢ１（コレクタ端子）とは、電気的に接続されることになる。
さらに、図１５および図４０（ａ）の組み合わせから、半導体装置ＰＡＣ１（Ｗ１）の下面から露出するチップ搭載部ＴＡＢ１（コレクタ端子）およびチップ搭載部ＴＡＢ２（カソード端子）は、電源配線ＷＬ（Ｐ）と電気的に接続されている。一方、半導体装置ＰＡＣ１（Ｗ２）のエミッタ端子ＥＴとアノード端子ＡＴとの両方とも、基準配線ＷＬ（Ｎ）と電気的に接続されている。したがって、半導体装置ＰＡＣ１（Ｗ２）のエミッタ端子ＥＴとアノード端子ＡＴとは、基準配線ＷＬ（Ｎ）を介して、電気的に接続されていることになる。
図１５および図４０（ａ）の組み合わせから、半導体装置ＰＡＣ１（Ｗ１）の信号端子ＳＧＴは、配線ＷＬ（Ｓ）と接続されており、配線ＷＬ（Ｓ）は、接続端子ＣＮＴを介して、制御基板ＣＷＢ２上に配置されているドライバＩＣ１０と電気的に接続されている。また、半導体装置ＰＡＣ１（Ｗ２）の信号端子ＳＧＴは、配線ＷＬ（Ｓ）と接続されており、配線ＷＬ（Ｓ）は、接続端子ＣＮＴを介して、制御基板ＣＷＢ２上に配置されているドライバＩＣ１０と電気的に接続されている。
続いて、本実施の形態１における電子装置ＥＡ１では、例えば、図４０（ａ）に示すように、半導体装置ＰＡＣ１（Ｕ１）と半導体装置ＰＡＣ１（Ｕ２）とがｙ方向に並ぶように配置され、かつ、半導体装置ＰＡＣ１（Ｖ１）と半導体装置ＰＡＣ１（Ｖ２）とがｙ方向に並ぶように配置され、かつ、半導体装置ＰＡＣ１（Ｗ１）と半導体装置ＰＡＣ１（Ｗ２）とがｙ方向に並ぶように配置されている。
このとき、半導体装置ＰＡＣ１（Ｕ１）が、図２に示す第１レグＬＧ１の上アームＵＡ（Ｕ）を構成し、半導体装置ＰＡＣ１（Ｕ２）が、図２に示す第１レグＬＧ１の下アームＢＡ（Ｕ）を構成する。同様に、半導体装置ＰＡＣ１（Ｖ１）が、図２に示す第２レグＬＧ２の上アームＵＡ（Ｖ）を構成し、半導体装置ＰＡＣ１（Ｖ２）が、図２に示す第２レグＬＧ２の下アームＢＡ（Ｖ）を構成する。また、半導体装置ＰＡＣ１（Ｗ１）が、図２に示す第３レグＬＧ３の上アームＵＡ（Ｗ）を構成し、半導体装置ＰＡＣ１（Ｗ２）が、図２に示す第３レグＬＧ３の下アームＢＡ（Ｗ）を構成する。
そして、例えば、図４０（ａ）に示すように、半導体装置ＰＡＣ１（Ｕ１）と半導体装置ＰＡＣ１（Ｖ１）と半導体装置ＰＡＣ１（Ｗ１）とが、ｘ方向に並ぶように配置され、半導体装置ＰＡＣ１（Ｕ２）と半導体装置ＰＡＣ１（Ｖ２）と半導体装置ＰＡＣ１（Ｗ２）とが、ｘ方向に並ぶように配置されている。
したがって、本実施の形態１における電子装置ＥＡ１では、配線基板ＷＢの上側にｘ方向に沿って並んで配置された３つの半導体装置ＰＡＣ１（Ｕ１）、ＰＡＣ１（Ｖ１）、ＰＡＣ１（Ｗ１）のそれぞれは、第１レグＬＧ１〜第３レグＬＧ３のそれぞれにおける上アームの構成要素となる。一方、配線基板ＷＢの下側にｘ方向に沿って並んで配置された３つの半導体装置ＰＡＣ１（Ｕ２）、ＰＡＣ１（Ｖ２）、ＰＡＣ１（Ｗ２）のそれぞれは、第１レグＬＧ１〜第３レグＬＧ３のそれぞれにおける下アームの構成要素となる。
このとき、半導体装置ＰＡＣ１（Ｕ１）と半導体装置ＰＡＣ１（Ｕ２）に着目すると、平面視において、半導体装置ＰＡＣ１（Ｕ１）および半導体装置ＰＡＣ１（Ｕ２）は、配線基板ＷＢの主面上にそれぞれ異なる向きで搭載されている。
例えば、図４０（ａ）において、半導体装置ＰＡＣ１（Ｕ１）は、エミッタ端子およびアノード端子が封止体から−ｙ方向に突出するように、配線基板ＷＢ上に搭載されている。一方、図４０（ａ）において、半導体装置ＰＡＣ１（Ｕ２）は、エミッタ端子およびアノード端子が封止体から＋ｘ方向に突出するように、配線基板ＷＢ上に搭載されている。
同様に、半導体装置ＰＡＣ１（Ｖ１）と半導体装置ＰＡＣ１（Ｖ２）に着目しても、平面視において、半導体装置ＰＡＣ１（Ｖ１）および半導体装置ＰＡＣ１（Ｖ２）は、配線基板ＷＢの主面上にそれぞれ異なる向きで搭載されている。
例えば、図４０（ａ）において、半導体装置ＰＡＣ１（Ｖ１）は、エミッタ端子およびアノード端子が封止体から−ｙ方向に突出するように、配線基板ＷＢ上に搭載されている。一方、図４０（ａ）において、半導体装置ＰＡＣ１（Ｖ２）は、エミッタ端子およびアノード端子が封止体から＋ｘ方向に突出するように、配線基板ＷＢ上に搭載されている。
同様に、同様に、半導体装置ＰＡＣ１（Ｗ１）と半導体装置ＰＡＣ１（Ｗ２）に着目しても、平面視において、半導体装置ＰＡＣ１（Ｗ１）および半導体装置ＰＡＣ１（Ｗ２）は、配線基板ＷＢの主面上にそれぞれ異なる向きで搭載されている。
例えば、図４０（ａ）において、半導体装置ＰＡＣ１（Ｗ１）は、エミッタ端子およびアノード端子が封止体から−ｙ方向に突出するように、配線基板ＷＢ上に搭載されている。一方、図４０（ａ）において、半導体装置ＰＡＣ１（Ｗ２）は、エミッタ端子およびアノード端子が封止体から＋ｘ方向に突出するように、配線基板ＷＢ上に搭載されている。
さらに、本実施の形態１における電子装置ＥＡ１において、例えば、図１５および図４０（ａ）を参照しながら、半導体装置ＰＡＣ１（Ｕ１）と半導体装置ＰＡＣ１（Ｕ２）との配置関係に着目する。
この場合、平面視において、半導体装置ＰＡＣ１（Ｕ１）のチップ搭載部ＴＡＢ１およびチップ搭載部ＴＡＢ２は、封止体ＭＲの辺Ｓ１と辺Ｓ２の間に配置され、かつ、チップ搭載部ＴＡＢ２は、半導体チップＣＨＰ１が搭載されたチップ搭載部ＴＡＢ１と辺Ｓ１との間に配置されている。
また、平面視において、半導体装置ＰＡＣ１（Ｕ２）のチップ搭載部ＴＡＢ１およびチップ搭載部ＴＡＢ２は、封止体ＭＲの辺Ｓ１と辺Ｓ２の間に配置され、かつ、チップ搭載部ＴＡＢ２は、半導体チップＣＨＰ１が搭載されたチップ搭載部ＴＡＢ１と辺Ｓ１との間に配置されている。
さらに、平面視において、半導体装置ＰＡＣ１（Ｕ１）のエミッタ端子ＥＴおよびアノード端子ＡＴは、封止体ＭＲの辺Ｓ１に沿って並んで配置され、かつ、エミッタ端子ＥＴは、辺Ｓ１と辺Ｓ４で構成される角部とアノード端子ＡＴとの間に配置されている。
同様に、平面視において、半導体装置ＰＡＣ１（Ｕ２）のエミッタ端子ＥＴおよびアノード端子ＡＴは、封止体ＭＲの辺Ｓ１に沿って並んで配置され、かつ、エミッタ端子ＥＴは、辺Ｓ１と辺Ｓ４で構成される角部とアノード端子ＡＴとの間に配置されている。
そして、平面視において、半導体装置ＰＡＣ１（Ｕ１）の封止体ＭＲの辺Ｓ１と半導体装置ＰＡＣ１（Ｕ２）の封止体ＭＲの辺Ｓ４とが対向し、かつ、半導体装置ＰＡＣ１（Ｕ１）の封止体ＭＲの辺Ｓ４と半導体装置ＰＡＣ１（Ｕ２）の封止体ＭＲの辺Ｓ１とが同一方向を向くように、半導体装置ＰＡＣ１（Ｕ１）および半導体装置ＰＡＣ１（Ｕ２）は、配線基板ＷＢの主面上に搭載されている。
なお、半導体装置ＰＡＣ１（Ｕ１）と半導体装置ＰＡＣ１（Ｕ２）との配置関係に着目して説明したが、ここでの説明は、半導体装置ＰＡＣ１（Ｖ１）と半導体装置ＰＡＣ１（Ｖ２）との配置関係や、半導体装置ＰＡＣ１（Ｗ１）と半導体装置ＰＡＣ１（Ｗ２）との配置関係にも同様に当てはまる。
以上のことから、図４０（ａ）において、配線基板ＷＢの主面上には、電源端子ＰＴと半導体装置ＰＡＣ１（Ｕ１）と半導体装置ＰＡＣ１（Ｖ１）と半導体装置ＰＡＣ１（Ｗ１）に電気的に接続された電源配線ＷＬ（Ｐ）が形成されていることになる。
また、図４０（ａ）において、配線基板ＷＢの主面上には、基準端子ＮＴと半導体装置ＰＡＣ１（Ｕ２）と半導体装置ＰＡＣ１（Ｖ２）と半導体装置ＰＡＣ１（Ｗ２）とに電気的に接続された基準配線ＷＬ（Ｎ）が形成されていることになる。
そして、平面視において、半導体装置ＰＡＣ１（Ｕ１）と半導体装置ＰＡＣ１（Ｖ１）と半導体装置ＰＡＣ１（Ｗ１）とは、電源配線ＷＬ（Ｐ）の一部と重なるように、電源配線ＷＬ（Ｐ）上に搭載されていることにより、半導体装置ＰＡＣ１（Ｕ１）と半導体装置ＰＡＣ１（Ｖ１）と半導体装置ＰＡＣ１（Ｗ１）のそれぞれのチップ搭載部ＴＡＢ１およびチップ搭載部ＴＡＢ２は、電源配線ＷＬ（Ｐ）と電気的に接続されている。
次に、本実施の形態１における電子装置ＥＡ１に含まれる制御基板ＣＷＢ２の実装構成について説明する。
まず、図４０（ａ）において、６つの半導体装置ＰＡＣ１のそれぞれには、信号端子ＳＧＴ（図１５参照）が設けられており、この信号端子ＳＧＴと電気的に接続するように、配線基板ＷＢの主面には、接続端子ＣＮＴが設けられている。この接続端子ＣＮＴは、図４０（ｂ）および図４０（ｃ）に示すように、＋ｚ方向に折り曲げられている。
そして、図４０（ｂ）および図４０（ｃ）に示すように、ケースＣＳの上方（＋ｚ方向）には、制御基板ＣＷＢ２が配置されており、＋ｚ方向に折り曲げられている接続端子ＣＮＴと制御基板ＣＷＢ２とが電気的に接続されている。すなわち、上述した接続端子ＣＮＴが制御基板ＣＷＢ２を貫通するように、接続端子ＣＮＴと制御基板ＣＷＢ２とが配置されている。これにより、制御基板ＣＷＢ２上に形成されている電子部品と、配線基板ＷＢ上に搭載されている半導体装置ＰＡＣ１とが、電気的に接続されることになる。具体的に、接続端子ＣＮＴは、インバータ回路の構成要素となる半導体装置ＰＡＣ１の制御端子ＳＧＴと電気的に接続され、かつ、ドライバＩＣが搭載された制御基板ＣＷＢ２と電気的に接続されていることから、結果的に、インバータ回路の構成要素となる半導体装置ＰＡＣ１とドライバＩＣとが電気的に接続されることになる。
続いて、図４１は、図４０（ａ）のＡ−Ａ線で切断した断面図である。図４１に示すように、本実施の形態１における電子装置ＥＡ１では、ケースＣＳの内部に、半導体装置ＰＡＣ１とバスバーＢＢとが配置されてインバータ回路が実装構成され、かつ、ケースＣＳの上方（＋ｚ方向）に、ドライバＩＣが搭載された制御基板ＣＷＢ２が配置されていることがわかる。
また、図４２は、図４０（ａ）のＢ−Ｂ線で切断した断面図であり、図４３は、図４０（ａ）のＣ−Ｃ線で切断した断面図である。図４２および図４３に示すように、＋ｚ方向に折り曲げられた接続端子ＣＮＴが、ケースＣＳの上方（＋ｚ方向）に配置された制御基板ＣＷＢ２を貫通するように配置されていることがわかる。
なお、図４０（ｂ）、図４０（ｃ）、図４２および図４３には、図示していないが、さらに、制御基板ＣＷＢ２の上方（＋ｚ方向）には、ＭＣＵが搭載された制御基板ＣＷＢ１が搭載される。この結果、本実施の形態１では、インバータ回路（６つの半導体装置ＰＡＣ１）と、ドライバＩＣが搭載された制御基板ＣＷＢ２と、ＭＣＵが搭載された制御基板ＣＷＢ１とを備える電子装置ＥＡ１が実装構成されることになる。以上のようにして、本実施の形態１における電子装置ＥＡ１の実装構成が実現される。
次に、本実施の形態１の電子装置ＥＡ１における電流の流れについて説明する。図４４は、本実施の形態１の電子装置ＥＡにおいて、ＩＧＢＴを流れる主電流の流れと、ダイオードを流れる回生電流の流れとを示す図である。また、図４５は、本実施の形態１の電子装置ＥＡを構成する半導体装置ＰＡＣ１の封止体を透視した状態でのＩＧＢＴを流れる主電流の流れと、ダイオードを流れる回生電流の流れとを示す図である。
まず、図４４において、ＩＧＢＴを流れる主電流の流れが実線の矢印で示されている。具体的に、ＩＧＢＴを流れる主電流Ｉ１は、電源端子ＰＴ→電源配線ＷＬ（Ｐ）→半導体装置ＰＡＣ１（Ｕ１）→配線ＷＬ（Ｕ´）→バスバーＢＢ（Ｕ´）→Ｕ´端子Ｕ´Ｔ→ＳＲモータ→Ｕ端子ＵＴ→バスバーＢＢ（Ｕ）→配線ＷＬ（Ｕ）→半導体装置ＰＡＣ１（Ｕ２）→基準配線ＷＬ（Ｎ）→基準端子ＮＴの経路で流れる。
一方、図４４において、ダイオードを流れる回生電流の流れが破線の矢印で示されている。具体的に、ダイオードを流れる回生電流Ｉ２は、基準端子ＮＴ→基準配線ＷＬ（Ｎ）→半導体装置ＰＡＣ１（Ｕ２）→配線ＷＬ（Ｕ´）→バスバーＢＢ（Ｕ´）→Ｕ´端子Ｕ´Ｔ→ＳＲモータ→Ｕ端子ＵＴ→バスバーＢＢ（Ｕ）→配線ＷＬ（Ｕ）→半導体装置ＰＡＣ１（Ｕ１）→電源配線ＷＬ（Ｐ）→電源端子ＰＴの経路で流れる。
続いて、図４５を使用して、半導体装置ＰＡＣ１（Ｕ１）の内部および半導体装置ＰＡＣ１（Ｕ２）の内部における主電流Ｉ１と回生電流Ｉ２の流れについて説明する。
図４５において、ＩＧＢＴを流れる主電流Ｉ１は、電源配線ＷＬ（Ｐ）→チップ搭載部ＴＡＢ１（半導体装置ＰＡＣ１（Ｕ１））→半導体チップＣＨＰ１→クリップＣＬＰ１→エミッタ端子ＥＴ→図４４→チップ搭載部ＴＡＢ１（半導体装置ＰＡＣ１（Ｕ２））→半導体チップＣＨＰ１→クリップＣＬＰ１→エミッタ端子→図４４という経路を流れる。
一方、図４５において、ダイオードを流れる回生電流Ｉ２は、基準配線ＷＬ（Ｎ）→アノード端子ＡＴ（半導体装置ＰＡＣ１（Ｕ２））→クリップＣＬＰ２→半導体チップＣＨＰ２→チップ搭載部ＴＡＢ２→図４４→アノード端子ＡＴ（半導体装置ＰＡＣ１（Ｕ１））→クリップＣＬＰ２→半導体チップＣＨＰ２→チップ搭載部ＴＡＢ２→図４４という経路を流れる。
以上のことから、Ｕ´端子Ｕ´Ｔは、電子装置ＥＡ１の外部に出力電流を出力可能な電流出力端子として機能し、Ｕ端子ＵＴは、電子装置ＥＡ１の外部からの入力電流を入力可能な電流入力端子として機能することがわかる。同様に、Ｖ´端子Ｖ´ＴおよびＷ´端子Ｗ´Ｔは、電子装置ＥＡ１の外部に出力電流を出力可能な電流出力端子として機能し、Ｖ端子ＶＴおよびＷ端子ＷＴは、電子装置ＥＡ１の外部からの入力電流を入力可能な電流入力端子として機能することになる。
＜実施の形態１における電子装置の特徴＞
次に、本実施の形態１における電子装置ＥＡ１の特徴点について説明する。本実施の形態１における電子装置ＥＡ１の第１特徴点は、例えば、図４０（ａ）に示すように、電源端子ＰＴと電気的に接続される電源配線ＷＬ（Ｐ）がｘ方向に延在し、かつ、半導体装置ＰＡＣ１（Ｕ１）と半導体装置ＰＡＣ１（Ｖ１）と半導体装置ＰＡＣ１（Ｗ１）とがｘ方向に並びながら、電源配線ＷＬ（Ｐ）上に配置されている点にある。これにより、半導体装置ＰＡＣ１（Ｕ１）と半導体装置ＰＡＣ１（Ｖ１）と半導体装置ＰＡＣ１（Ｗ１）のそれぞれと、電源端子ＰＴと、を電気的に接続する電源配線ＷＬ（Ｐ）の配線長を可能な限り短くすることができる。この結果、本実施の形態１における電子装置ＥＡ１によれば、電源配線ＷＬ（Ｐ）の寄生抵抗および寄生インダクタンスを低減することができる。
続いて、本実施の形態１における電子装置ＥＡ１の第２特徴点は、例えば、図４０（ａ）の中の半導体装置ＰＡＣ１（Ｕ１）と半導体装置ＰＡＣ１（Ｕ２）とに着目すると、半導体装置ＰＡＣ１（Ｕ１）と半導体装置ＰＡＣ１（Ｕ２）とを電気的に接続する配線ＷＬ（Ｕ）や配線ＷＬ（Ｕ´）の配線長が可能な限り短くなっている点にある。
これは、平面視において、半導体装置ＰＡＣ１（Ｕ１）および半導体装置ＰＡＣ１（Ｕ２）が、配線基板ＷＢの主面上にそれぞれ異なる向きで搭載されることによって実現されている。すなわち、図４０（ａ）において、半導体装置ＰＡＣ１（Ｕ１）は、エミッタ端子およびアノード端子が封止体から−ｙ方向に突出するように、配線基板ＷＢ上に搭載されている。一方、図４０（ａ）において、半導体装置ＰＡＣ１（Ｕ２）は、エミッタ端子およびアノード端子が封止体から＋ｘ方向に突出するように、配線基板ＷＢ上に搭載されている。この結果、例えば、図１５に示すように、半導体装置ＰＡＣ１（Ｕ１）のエミッタ端子ＥＴと半導体装置ＰＡＣ１（Ｕ２）のチップ搭載部ＴＡＢ２とがｙ方向に沿って一直線状に配置されることになる。このため、半導体装置ＰＡＣ１（Ｕ１）のエミッタ端子ＥＴと半導体装置ＰＡＣ１（Ｕ２）のチップ搭載部ＴＡＢ２とを接続する配線ＷＬ（Ｕ´）の配線長を短くすることができるのである。同様に、図１５に示すように、半導体装置ＰＡＣ１（Ｕ１）のアノード端子ＥＴと半導体装置ＰＡＣ１（Ｕ２）のチップ搭載部ＴＡＢ１とがｙ方向に沿って一直線状に配置されることになる。このため、半導体装置ＰＡＣ１（Ｕ１）のアノード端子ＡＴと半導体装置ＰＡＣ１（Ｕ２）のチップ搭載部ＴＡＢ１とを接続する配線ＷＬ（Ｕ）の配線長を短くすることができるのである。
これにより、本実施の形態１における電子装置ＥＡ１によれば、配線ＷＬ（Ｕ）および配線ＷＬ（Ｕ´）の寄生抵抗および寄生インダクタンスを低減することができる。
なお、配線ＷＬ（Ｖ）、配線ＷＬ（Ｖ´）、配線ＷＬ（Ｗ）および配線ＷＬ（Ｗ´）についても、同様の構成を取ることになるため、これらの配線の配線長も、配線ＷＬ（Ｕ）および配線ＷＬ（Ｕ´）の配線長と同様に短くすることができる。したがって、本実施の形態１における電子装置ＥＡ１によれば、配線ＷＬ（Ｖ）、配線ＷＬ（Ｖ´）、配線ＷＬ（Ｗ）および配線ＷＬ（Ｗ´）の寄生抵抗および寄生インダクタンスも低減することができる。
このように、本実施の形態１における電子装置ＥＡ１の第１特徴点および第２特徴点により、電源配線ＷＬ（Ｐ）、配線ＷＬ（Ｕ）、配線ＷＬ（Ｕ´）、配線ＷＬ（Ｖ）、配線ＷＬ（Ｖ´）、配線ＷＬ（Ｗ）および配線ＷＬ（Ｗ´）の配線長を可能な限り短くすることができる。一方、図４０（ａ）に示すように、基準配線ＷＬ（Ｎ）の配線長は、上述した第１特徴点および第２特徴点を実現した結果、最短長にはならないが、可能な限り短くなるように形成されている。このことから、本実施の形態１における電子装置ＥＡ１によれば、電源配線ＷＬ（Ｐ）、基準配線ＷＬ（Ｎ）、配線ＷＬ（Ｕ）、配線ＷＬ（Ｕ´）、配線ＷＬ（Ｖ）、配線ＷＬ（Ｖ´）、配線ＷＬ（Ｗ）および配線ＷＬ（Ｗ´）の配線長を全体で可能な限り短くすることができるように工夫されていることになる。
この結果、本実施の形態１における電子装置ＥＡ１によれば、上述した配線ＷＬに起因する寄生抵抗および寄生インダクタンスを低減することができ、これによって、ＳＲモータ用のインバータ回路を含む電子装置ＥＡ１の性能向上を図ることができる。さらに、上述した配線ＷＬの配線長を全体で可能な限り短くすることができるということは、電子装置ＥＡ１の小型化を図ることができることを意味する。
したがって、本実施の形態１における電子装置ＥＡ１によれば、上述した第１特徴点および第２特徴点を有することにより、電子装置ＥＡ１の性能向上を図ることができるだけでなく、電子装置ＥＡ１の小型化も実現することができる。
次に、本実施の形態１における電子装置ＥＡ１の第３特徴点は、例えば、図４０（ａ）に示すように、ケースＣＳの一辺（一側面）にＵ端子ＵＴ、Ｕ´端子Ｕ´Ｔ、Ｖ端子ＶＴ、Ｖ´端子Ｖ´Ｔ、Ｗ端子ＷＴ、Ｗ´端子Ｗ´Ｔが設けられている点にある。これらの端子は、すべてＳＲモータと接続されるため、これらのすべての端子が、ケースＣＳの一辺（一側面）にまとめて設けられている場合には、これらの端子とＳＲモータとの接続容易性を向上することができるのである。さらに、本実施の形態１における電子装置ＥＡ１の第３特徴点によれば、上述した第１特徴点および第２特徴点を採用しながら、バスバーＢＢの配置も容易となる利点を得ることもできる。
続いて、本実施の形態１における電子装置ＥＡ１の第４特徴点は、例えば、図４０（ａ）に示すように、配線ＷＬが配線基板ＷＢの表面に密着して形成されている一方、バスバーＢＢが中空配置されている点にある。つまり、本実施の形態１における電子装置ＥＡ１の第１特徴点〜第３特徴点をすべて実現するにあたっては、必然的に、配線ＷＬとバスバーＢＢとが交差することになる。したがって、配線ＷＬとバスバーＢＢとのいずれか一方は、配線基板ＷＢの表面に密着した密着配線とし、配線ＷＬとバスバーＢＢとのいずれか他方は、中空配線とする必要がある。
ここで、中空配線は、密着配線よりも、寄生インダクタンスが大きくなることから、本実施の形態１では、配線ＷＬを密着配線から形成し、バスバーＢＢを中空配線から形成している。なぜなら、電源端子ＰＴと基準端子ＮＴとの間に接続される配線ＷＬの寄生インダクタンスが大きくなると、高速スイッチング動作を行なうインバータ回路の性能を低下させる原因となるからである。一方、バスバーＢＢは、ＳＲモータのコイルと接続される部位に設けられるため、バスバーＢＢ自体の寄生インダクタンスが大きくなっても、ＳＲモータのコイル自体に大きなインダクタンスが存在するため、バスバーＢＢ自体の寄生インダクタンスの影響は顕在化しないからである。
すなわち、配線ＷＬの寄生インダクタンスは、インバータ回路の性能に大きな影響を及ぼす一方、バスバーＢＢの寄生インダクタンスは、インバータ回路の性能に影響を及ぼさないことから、本実施の形態１における電子装置ＥＡ１では、配線ＷＬを密着配線から形成し、バスバーＢＢを中空配線から形成しているのである。
以上のことから、本実施の形態１における電子装置ＥＡ１によれば、上述した第１特徴点〜第４特徴点を有することにより、ＳＲモータ用のインバータ回路を含む電子装置ＥＡ１の性能向上を図ることができるとともに、小型化を図ることができる。
＜変形例＞
次に、本実施の形態１における電子装置ＥＡ１の変形例について説明する。まず、本変形例における電子装置の構成要素である半導体装置ＰＡＣ８の構成について説明する。
図４６は、本変形例における半導体装置ＰＡＣ８の外観構成を示す図である。具体的に、図４６（ａ）は、本変形例における半導体装置ＰＡＣ８の表面（上面）側から見た平面図であり、図４６（ｂ）は、本変形例における半導体装置ＰＡＣ８の一側面から見た側面図であり、図４６（ｃ）は、本変形例における半導体装置ＰＡＣ８の裏面（下面）側から見た平面図である。
図４６（ａ）〜（ｃ）のうち、特に、図４６（ｂ）に示すように、本変形例における半導体装置ＰＡＣ８の特徴点は、信号端子ＳＧＴが＋ｚ方向に折れ曲がっている点にある。言い換えれば、複数の信号端子ＳＧＴのそれぞれは、その先端が封止体ＭＲの上面より上方に位置するように折り曲げられている。本変形例における半導体装置ＰＡＣ８のこれ以外の構成は、図１１に示す半導体装置ＰＡＣ１の構成と同様である。
図４７は、本変形例における半導体装置ＰＡＣ８の内部構造を示す図である。具体的に、図４７（ａ）が平面図に対応し、図４７（ｂ）が図４７（ａ）のＡ−Ａ線での断面図に対応し、図４７（ｃ）が図４７（ａ）のＢ−Ｂ線での断面図に対応する。
図４７（ｂ）および図４７（ｃ）に示すように、本変形例における半導体装置ＰＡＣ８では、信号端子ＳＧＴが、＋ｚ方向に折れ曲がっていることがわかる。本変形例における半導体装置ＰＡＣ８のこれ以外の構成は、図１２に示す半導体装置ＰＡＣ１の構成と同様である。以上のようにして、本変形例における半導体装置ＰＡＣ８が構成されている。
以下では、本変形例における半導体装置ＰＡＣ８を使用した電子装置ＥＡ２の実装構成について説明する。図４８は、本変形例における電子装置ＥＡ２の実装構成を示す図である。特に、図４８（ａ）は、本変形例における電子装置ＥＡ２の構成を示す平面図であり、図４８（ｂ）は、図４８（ａ）の紙面下側から見た側面図であり、図４８（ｃ）は、図４８（ｂ）の紙面右側から見た側面図である。また、図４９は、図４８（ａ）のＡ−Ａ線で切断した断面図である。
図４８（ａ）に示すように、本変形例における電子装置ＥＡ２は、ケースＣＳに囲まれた配線基板ＷＢを備えており、この配線基板ＷＢ上に６つの半導体装置ＰＡＣ８（Ｕ１）、ＰＡＣ８（Ｕ２）、ＰＡＣ８（Ｖ１）、ＰＡＣ８（Ｖ２）、ＰＡＣ８（Ｗ１）、ＰＡＣ８（Ｗ２）が搭載されている。なお、６つの半導体装置ＰＡＣ８（Ｕ１）、ＰＡＣ８（Ｕ２）、ＰＡＣ８（Ｖ１）、ＰＡＣ８（Ｖ２）、ＰＡＣ８（Ｗ１）、ＰＡＣ８（Ｗ２）を特に区別する必要がないときには、総称して単に「半導体装置ＰＡＣ８」と呼ぶことがある。
そして、本変形例における電子装置ＥＡ２では、ケースＣＳの一辺（一側面）にＵ端子ＵＴ、Ｕ´端子Ｕ´Ｔ、Ｖ端子ＶＴ、Ｖ´端子Ｖ´Ｔ、Ｗ端子ＷＴ、Ｗ´端子Ｗ´Ｔが設けられており、これらの端子のそれぞれとバスバーＢＢとが電気的に接続されている。このとき、バスバーＢＢは、基準配線ＷＬ（Ｎ）を跨ぐように配置されている。
ここで、図４８（ｂ）、（ｃ）および図４９に示すように、本変形例における電子装置ＥＡ２に搭載されている半導体装置ＰＡＣ８は、信号端子ＳＧＴが＋ｚ方向に折り曲げられており、この折り曲げられた信号端子ＳＧＴが直接、制御基板ＣＷＢ２を貫通するように配置されている。この結果、本変形例における電子装置ＥＡ２によれば、例えば、図４２に示す電子装置ＥＡ１のように、接続端子ＣＮＴを設ける必要がない。このため、接続端子ＣＮＴを配置するスペースを確保する必要がなくなる点によって、電子装置ＥＡ２の小型化を図ることができるとともに、部材としての接続端子ＣＮＴが不要となる点によって、電子装置ＥＡ２のコストを削減することができる。
例えば、図５０は、図４９の一部を拡大して示す模式図である。図５０の領域ＡＲ２に着目すると、半導体装置ＰＡＣ８（Ｖ２）の折れ曲がった信号端子ＳＧＴと、半導体装置ＰＡＣ８（Ｕ２）と電気的に接続されている基準配線ＷＬ（Ｎ）とを平面的にオーバラップさせることができる。これにより、本変形例における電子装置ＥＡ２の小型化を図ることができることがわかる。
（実施の形態２）
本実施の形態２では、リードフレームとチップ搭載部が機械的に締結されている構成例について説明する。すなわち、本実施の形態２においては、リードフレームは吊りリードを有し、チップ搭載部と吊りリードとは、機械的に締結されている点に特徴点がある。なお、リードフレームに設けられている吊リードは、リードフレームを切断して半導体装置を取得する際、切断され、半導体装置には、吊りリードの切断後の残骸が残存することになる。本明細書では、半導体装置に残存する吊りリードの切断後の残骸も、表現の便宜上、「吊りリード」と呼ぶことにする。
図５１は、本実施の形態２における半導体装置ＰＡＣ９の外観構成を示す図である。具体的に、図５１（ａ）は、本実施の形態２における半導体装置ＰＡＣ９の表面（上面）側から見た平面図であり、図５１（ｂ）は、本実施の形態２における半導体装置ＰＡＣ９の一側面から見た側面図であり、図５１（ｃ）は、本実施の形態２における半導体装置ＰＡＣ９の裏面（下面）側から見た平面図である。
図５１（ｂ）に示すように、本実施の形態２における半導体装置ＰＡＣ９では、封止体ＭＲの側面から吊りリードＨＬの切断面が露出している。
図５２は、本実施の形態２における半導体装置ＰＡＣ９の内部構造を示す図である。図５２に示すように、本実施の形態２における半導体装置ＰＡＣ９は、チップ搭載部ＴＡＢ１と機械的に締結されている吊リードＨＬが封止体ＭＲの内部に残存しているとともに、チップ搭載部ＴＡＢ２と機械的に締結されている吊リードＨＬも封止体ＭＲの内部に残存している。なお、本実施の形態２における半導体装置ＰＡＣ９のその他の構造は、図１２（ａ）に示す前記実施の形態１における半導体装置ＰＡＣ１の構造と同様である。
以下に、このように構成されている本実施の形態２における半導体装置ＰＡＣ９の製造方法について図面を参照しながら説明する。
１．基材（リードフレーム）準備工程
まず、図５３に示すように、リードフレームＬＦとチップ搭載部ＴＡＢ１およびチップ搭載部ＴＡＢ２を準備する。このとき、本実施の形態２では、リードフレームＬＦとチップ搭載部ＴＡＢ１とは、吊りリードＨＬによって機械的に締結されており、かつ、リードフレームＬＦとチップ搭載部ＴＡＢ２とは、吊りリードＨＬによって機械的に締結されている。つまり、本実施の形態２では、リードＬＤ１ＡとリードＬＤ１Ｂと複数の吊リードＨＬとを備えたリードフレームＬＦを準備する。具体的には、リードＬＤ１Ａとチップ搭載部ＴＡＢ１との間にチップ搭載部ＴＡＢ２が配置され、かつ、リードＬＤ１Ｂとチップ搭載部ＴＡＢ１との間にチップ搭載部ＴＡＢ２が配置され、かつ、チップ搭載部ＴＡＢ１およびチップ搭載部ＴＡＢ２とリードフレームＬＦの複数の吊リードＨＬのそれぞれとが連結されたリードフレームＬＦを準備する。
このように本実施の形態２では、吊りリードＨＬによってチップ搭載部ＴＡＢ１と接続され、かつ、吊りリードＨＬによってチップ搭載部ＴＡＢ２と接続されたリードフレームＬＦが準備される。このため、本実施の形態２では、リードフレームＬＦとチップ搭載部ＴＡＢ１との間や、リードフレームＬＦとチップ搭載部ＴＡＢ２との間の位置決め治具を使用する必要がなくなり、位置合わせが不要となる利点が得られる。なお、チップ搭載部ＴＡＢ１の厚さやチップ搭載部ＴＡＢ２の厚さは、リードフレームＬＦの厚さよりも厚くなっている。つまり、本実施の形態２では、リードフレームＬＦの厚さと、チップ搭載部ＴＡＢ１の厚さやチップ搭載部ＴＡＢ２の厚さが異なっていることから、リードフレームＬＦと一体的にチップ搭載部ＴＡＢ１やチップ搭載部ＴＡＢ２が形成されておらず、別体となっている。ただし、本実施の形態２では、別体として構成されているリードフレームＬＦとチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを吊りリードＨＬで機械的に締結することにより、製造工程における取扱いを容易にしている。
２．チップ搭載工程
次に、図５４に示すように、チップ搭載部ＴＡＢ１上に導電性接着材ＡＤＨ１を供給するとともに、チップ搭載部ＴＡＢ２上にも導電性接着材ＡＤＨ１を供給する。導電性接着材ＡＤＨ１としては、例えば、銀ペーストや高融点半田を使用することができる。
続いて、図５５に示すように、チップ搭載部ＴＡＢ１上に、ＩＧＢＴが形成された半導体チップＣＨＰ１を搭載し、チップ搭載部ＴＡＢ２上に、ダイオードが形成された半導体チップＣＨＰ２を搭載する。具体的には、ＩＧＢＴを備え、エミッタ電極パッドＥＰが形成された第１表面と、コレクタ電極が形成され、第１表面とは反対側の面である第１裏面と、を有する半導体チップＣＨＰ１をチップ搭載部ＴＡＢ１上に搭載して、チップ搭載部ＴＡＢ１と半導体チップＣＨＰ１の第１裏面とを電気的に接続する。同様に、ダイオードを備え、アノード電極パッドＡＤＰが形成された第２表面と、カソード電極が形成され、第２表面とは反対側の面である第２裏面と、を有する半導体チップＣＨＰ２をチップ搭載部ＴＡＢ２上に搭載して、チップ搭載部ＴＡＢ２と半導体チップＣＨＰ２の第２裏面とを電気的に接続する。
これにより、ダイオードが形成された半導体チップＣＨＰ２においては、半導体チップＣＨＰ２の裏面に形成されたカソード電極パッドが、導電性接着材ＡＤＨ１を介してチップ搭載部ＴＡＢ２と接触するように配置される。この結果、半導体チップＣＨＰ２の表面に形成されているアノード電極パッドＡＤＰが上を向くことになる。
一方、ＩＧＢＴが形成された半導体チップＣＨＰ１においては、半導体チップＣＨＰ１の裏面に形成されたコレクタ電極パッドが、導電性接着材ＡＤＨ１を介してチップ搭載部ＴＡＢ１と接触するように配置される。
また、半導体チップＣＨＰ２の表面に形成されているエミッタ電極パッドＥＰ、および、複数の電極パッドであるゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰは上を向くことになる。
なお、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２の搭載順は、半導体チップＣＨＰ１が前で、半導体チップＣＨＰ２が後でもよいし、半導体チップＣＨＰ２が前で、半導体チップＣＨＰ１が後であってもよい。
その後、半導体チップＣＨＰ１が搭載されたチップ搭載部ＴＡＢ１と半導体チップＣＨＰ２が搭載されたチップ搭載部ＴＡＢ２とに対して、加熱処理が実施される。
３．電気的接続工程
続いて、図５６に示すように、半導体チップＣＨＰ２のアノード電極パッドＡＤＰ上に、導電性接着材ＡＤＨ２を供給し、半導体チップＣＨＰ１のエミッタ電極パッドＥＰ上にも、導電性接着材ＡＤＨ２を供給する。さらに、リードＬＤ１Ａの一部領域上やリードＬＤ１Ｂの一部領域上にも、導電性接着材ＡＤＨ２を供給する。
この導電性接着材ＡＤＨ２にも、例えば、銀ペーストや高融点半田を使用することができる。この導電性接着材ＡＤＨ２は、上述した導電性接着材ＡＤＨ１と同じ材料成分であってもよいし、異なる材料成分であってもよい。
そして、リードＬＤ１Ａと半導体チップＣＨＰ１とを電気的に接続し、リードＬＤ１Ｂと半導体チップＣＨＰ２とを電気的に接続する。具体的には、まず、図５７に示すように、半導体チップＣＨＰのアノード電極パッドＡＤＰとリードＬＤ１ＢとにクリップＣＬＰ２を搭載することにより、アノード電極パッドＡＤＰとリードＬＤ１Ｂとを電気的に接続する。その後、図５８に示すように、半導体チップＣＨＰ１のエミッタ電極パッドＥＰとリードＬＤ１ＡとにクリップＣＬＰ１を搭載することにより、エミッタ電極パッドＥＰとリードＬＤ１Ａとを電気的に接続する。このとき、図５８に示すように、クリップＣＬＰ１がクリップＣＬＰ２の一部を跨ぐようにクリップＣＬＰ１が搭載される。その後、吊りリードＨＬでチップ搭載部ＴＡＢ１と接続され、かつ、吊りリードＨＬでチップ搭載部ＴＡＢ２と接続されたリードフレームＬＦに対して、加熱処理を実施する。
次に、図５９に示すように、ワイヤボンディング工程を実施する。例えば、図５９に示すように、リードＬＤ２とゲート電極パッドＧＰがワイヤＷで電気的に接続され、リードＬＤ２と温度検知用電極パッドがワイヤＷで電気的に接続される。また、リードＬＤ２と温度検知用電極パッドがワイヤＷで電気的に接続され、リードＬＤ２と電流検知用電極パッドがワイヤＷで電気的に接続される。さらに、リードＬＤ２とケルビン検知用電極パッドＫＰがワイヤＷで電気的に接続される。ここで、本実施の形態２では、リードＬＤ２が、クリップＣＬＰ１が接続されているリードＬＤ１ＡやクリップＣＬＰ２が接続されているリードＬＤ１Ｂとは反対側に配置されているため、ワイヤＷとクリップＣＬＰ１やクリップＣＬＰ２との干渉を考慮することなく、ワイヤボンディング工程を実施できる。
４．封止（モールド）工程
次に、図６０に示すように、半導体チップＣＨＰ１、半導体チップＣＨＰ２、チップ搭載部ＴＡＢ１の一部、チップ搭載部ＴＡＢ２の一部、リードＬＤ１Ａの一部、リードＬＤ１Ｂの一部、複数のリードＬＤ２のそれぞれの一部、クリップＣＬＰ１、クリップＣＬＰ２およびワイヤＷを封止して封止体ＭＲを形成する。
このとき、封止体ＭＲは上面、上面とは反対側の下面、その厚さ方向において上面と下面との間に位置する第１側面および第１側面と対向する第２側面を有する。図６０では、第１側面の辺Ｓ１と、第２側面の辺Ｓ２が図示されている。そして、封止体ＭＲにおいては、リードＬＤ１ＡおよびリードＬＤ１Ｂが封止体ＭＲの第１側面（辺Ｓ１）から突出し、かつ、複数のリードＬＤ２が封止体ＭＲの第２側面（辺Ｓ２）から突出する。
なお、図６０では図示されていないが、上述した封止体ＭＲの下面からは、チップ搭載部ＴＡＢ１の下面とチップ搭載部ＴＡＢ２の下面とが露出する。
５．外装めっき工程
その後、図６１に示すように、リードフレームＬＦに設けられているタイバーを切断する。そして、図６２に示すように、封止体ＭＲの下面から露出するチップ搭載部ＴＡＢ１、チップ搭載部ＴＡＢ２、リードＬＤ１Ａの一部の表面、リードＬＤ１Ｂの一部の表面およびリードＬＤ２の一部の表面に導体膜であるめっき層（錫膜）を形成する。すなわち、リードＬＤ１ＡやリードＬＤ１Ｂの封止体ＭＲから露出した部分、複数のリードＬＤ２の封止体ＭＲから露出した部分およびチップ搭載部ＴＡＢ１の下面やチップ搭載部ＴＡＢ２の下面にめっき層を形成する。
６．マーキング工程
そして、樹脂からなる封止体ＭＲの表面に製品名や型番などの情報（マーク）を形成する。なお、マークの形成方法としては、印刷方式により印字する方法やレーザを封止体の表面に照射することによって刻印する方法を用いることができる。
７．個片化工程
続いて、リードＬＤ１Ａの一部、リードＬＤ１Ｂの一部および複数のリードＬＤ２のそれぞれの一部を切断することにより、リードＬＤ１ＡとリードＬＤ１Ｂと複数のリードＬＤ２とをリードフレームＬＦから分離する。このとき、リードフレームＬＦとチップ搭載部ＴＡＢ１を接続している吊りリードＨＬや、リードフレームＬＦとチップ搭載部ＴＡＢ２を接続している吊りリードＨＬも切断される。これにより、図５１（ａ）〜（ｃ）に示すように、本実施の形態２における半導体装置ＰＡＣ９を製造することができる。
このとき、図５１（ｂ）に示すように、封止体ＭＲの側面から吊りリードＨＬの切断面が露出する。これによって、本実施の形態２における半導体装置９の製造方法において、リードフレームＬＦとチップ搭載部ＴＡＢ１とが吊りリードＨＬＤで締結され、かつ、リードフレームＬＦとチップ搭載部ＴＡＢ２とが吊りリードＨＬＤで締結されていたことがわかることになる。もちろん、封止体ＭＲの内部を見れば、図５２に示すように、チップ搭載部ＴＡＢ１の角部に吊りリードＨＬとチップ搭載部ＴＡＢ１とを機械的に締結した痕跡が残ることになるとともに、チップ搭載部ＴＡＢ１の角部に吊りリードＨＬとチップ搭載部ＴＡＢ１とを機械的に締結した痕跡が残ることになる。その後、リードＬＤ１Ａ、リードＬＤ１Ｂおよび複数のリードＬＤ２のそれぞれを成形する。そして、例えば、電気的特性をテストするテスト工程を実施した後、良品と判定された半導体装置ＰＡＣ９が出荷される。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態は、下記の形態を含む。
（付記１）
（ａ）絶縁ゲートバイポーラトランジスタを備え、エミッタ電極パッドが形成された第１表面と、コレクタ電極が形成され、前記第１表面とは反対側の面である第１裏面と、を有する第１半導体チップ、
（ｂ）ダイオードを備え、アノード電極パッドが形成された第２表面と、カソード電極が形成され、前記第２表面とは反対側の面である第２裏面と、を有する第２半導体チップ、
（ｃ）前記第１半導体チップが搭載され、前記第１半導体チップの前記第１裏面と電気的に接続された第１上面と、前記第１上面とは反対側の面である第１下面と、を有する第１チップ搭載部、
（ｄ）前記第２半導体チップが搭載され、前記第２半導体チップの前記第２裏面と電気的に接続された第２上面と、前記第２上面とは反対側の面である第２下面と、を有する第２チップ搭載部、
（ｅ）前記第１半導体チップの前記エミッタ電極パットと第１導電性部材を介して電気的に接続された第１リード、
（ｆ）前記第２半導体チップの前記アノード電極パットと第２導電性部材を介して電気的に接続された第２リード、
（ｇ）第１辺および前記第１辺と対向する第２辺を備えた第１主面と、前記第１主面とは反対側の面である第２主面と、を有し、前記第１半導体チップ、前記第２半導体チップ、前記第１チップ搭載部の一部、前記第２チップ搭載部の一部、前記第１リードの一部、および前記第２リードの一部、を封止する封止体、
を有し、
前記第１チップ搭載部の前記第１下面、および、前記第２チップ搭載部の前記第２下面は、前記封止体の前記第２主面から露出し、
平面視において、前記第１リードと前記第２リードは、第１方向に延在する前記封止体の前記第１辺に沿って並んで配置され、
前記第１チップ搭載部と前記第２チップ搭載部とは、分離され、
前記第１導電性部材と前記第２導電性部材とは、分離されている、半導体装置。
（付記２）(ＰＫＧ実施例１（複数に分割））
付記１に記載の半導体装置において、
前記第１リードは、前記封止体で封止された第１部分と、前記封止体から露出した第２部分と、を有し、
前記第２リードは、前記封止体で封止された第３部分と、前記封止体から露出した第４部分と、を有し、
前記第１リードの前記第２部分は、第１スリットが形成されていることにより複数に分割され、
前記第２リードの前記第４部分は、第２スリットが形成されていることにより複数に分割されている、半導体装置。
（付記３）(ＰＫＧ変形例２（異なるリード間の幅が広い）：絶縁耐圧を確保）
付記１に記載の半導体装置において、
前記第１リードは、前記封止体で封止された第１部分と、前記封止体から露出した第２部分と、を有し、
前記第２リードは、前記封止体で封止された第３部分と、前記封止体から露出した第４部分と、を有し、
平面視において、前記第１リードの前記第２部分と前記第２リードの第４部分との最も離間している部分の距離は、前記第１リードの前記第１部分と前記第２リードの第３部分との最も近接している部分の距離より大きい、半導体装置。
（付記４）(ＰＫＧ変形例３（大電流対応のリード大型化に必須な開口部)）
付記１に記載の半導体装置において、
前記第１リードと前記第２リードのそれぞれには開口部が形成され、
前記開口部には、前記封止体の一部が充填されている、半導体装置。
（付記５）(ＰＫＧ変形例６（チップ搭載部に開口）：抜け防止)
付記１に記載の半導体装置において、
平面視において、前記第１チップ搭載部の前記第１半導体チップと重ならない部分と、前記第２チップ搭載部の前記第２半導体チップと重ならない部分とには、それぞれ開口部が形成され、
前記開口部には、前記封止体の一部が充填されている、半導体装置。
（付記６）(ＰＫＧ変形例７(チップ搭載部が突出)：接合性向上)
付記１に記載の半導体装置において、
平面視において、前記第２チップ搭載部は、前記封止体の前記第１辺と前記第１チップ搭載部との間に配置され、
前記第１半導体チップの前記第１表面上には、平面視において前記封止体の前記第２辺と前記エミッタ電極パッドとの間に配置されたゲート電極パッドを含む複数の制御電極パッドが形成され、
前記半導体装置は、さらに、
前記封止体の前記第２辺に沿って並んで配置された複数の第３リードと、
前記複数の制御電極パッドのそれぞれと前記複数の第３リードのそれぞれとに電気的に接続された複数の第３導電性部材と、
を有し、
前記封止体の前記第１主面は、前記第１方向と交差する第２方向に延在する第３辺と、前記第３辺と対向する第４辺と、
を有し、
前記封止体の前記第３辺と前記第４辺に沿って配置されたリードは無く、
前記封止体は、前記第１主面と前記第３辺を共有する第３側面と、前記第１主面と前記第４辺を共有する第４側面と、を有し、
前記第１チップ搭載部と前記第２チップ搭載部のそれぞれの一部は、前記封止体の前記第３側面と前記第４側面とから突出している、半導体装置。
（付記７）(製造方法)(実施例１（カシメなし）)
（ａ）第１チップ搭載部と第２チップ搭載部とを準備する工程、
（ｂ）絶縁ゲートバイポーラトランジスタを備え、エミッタ電極パッドが形成された第１表面と、コレクタ電極が形成され、前記第１表面とは反対側の面である第１裏面と、を有する第１半導体チップを前記第１チップ搭載部上に搭載して、前記第１チップ搭載部と前記第１半導体チップの前記第１裏面とを電気的に接続する工程、
（ｃ）ダイオードを備え、アノード電極パッドが形成された第２表面と、カソード電極が形成され、前記第２表面とは反対側の面である第２裏面と、を有する第２半導体チップを前記第２チップ搭載部上に搭載して、前記第２チップ搭載部と前記第２半導体チップの前記第２裏面とを電気的に接続する工程、
（ｄ）第１リードと第２リードとを備えたリードフレームを準備し、前記第２チップ搭載部が前記第１リードと第１チップ搭載部との間に位置し、かつ、前記第２リードと前記第１チップ搭載部との間に位置するように、前記第１チップ搭載部および前記第２チップ搭載部と前記リードフレームとを配置する工程、
（ｅ）前記第１リードと前記第１半導体チップとを電気的に接続し、前記第２リードと前記第２半導体チップとを電気的に接続する工程、
（ｆ）前記（ｅ）工程の後、前記第１チップ搭載部の一部および前記第２チップ搭載部の一部、前記第１半導体チップおよび前記第２半導体チップ、前記第１リードの一部および前記第２リードの一部を封止して封止体を形成する工程、
を備え、
前記（ｅ）工程は、
（ｅ１）前記第２半導体チップの前記アノード電極パッドと前記第２リードとに第２導電性部材を搭載することにより、前記アノード電極パッドと前記第２リードとを電気的に接続する工程、
（ｅ２）前記（ｅ１）工程の後、前記第１半導体チップの前記エミッタ電極パッドと前記第１リードとに第１導電性部材を搭載することにより、前記エミッタ電極パッドと前記第１リードとを電気的に接続する工程、
を有し、
前記（ｅ２）工程は、前記第１導電性部材が前記第２導電性部材の一部を跨ぐように前記第１導電性部材を搭載する、半導体装置の製造方法。
（付記８）(製造方法)(実施例２（カシメ有り）)
（ａ）第１リードと第２リードと複数の吊リードとを備えたリードフレームであって、前記第１リードと第１チップ搭載部との間に第２チップ搭載部が配置され、かつ、前記第２リードと前記第１チップ搭載部との間に前記第２チップ搭載部が配置され、かつ、前記第１チップ搭載部および前記第２チップ搭載部と前記リードフレームの前記複数の吊リードのそれぞれとが連結された前記リードフレームを準備する工程、
（ｂ）絶縁ゲートバイポーラトランジスタを備え、エミッタ電極パッドが形成された第１表面と、コレクタ電極が形成され、前記第１表面とは反対側の面である第１裏面と、を有する第１半導体チップを前記第１チップ搭載部上に搭載して、前記第１チップ搭載部と前記第１半導体チップの前記第１裏面とを電気的に接続する工程、
（ｃ）ダイオードを備え、アノード電極パッドが形成された第２表面と、カソード電極が形成され、前記第２表面とは反対側の面である第２裏面と、を有する第２半導体チップを前記第２チップ搭載部上に搭載して、前記第２チップ搭載部と前記第２半導体チップの前記第２裏面とを電気的に接続する工程、
（ｄ）前記第１リードと前記第１半導体チップとを電気的に接続し、前記第２リードと前記第２半導体チップとを電気的に接続する工程、
（ｅ）前記（ｄ）工程の後、前記第１チップ搭載部の一部および第２チップ搭載部の一部、前記第１半導体チップおよび前記第２半導体チップ、前記第１リードの一部と前記第２リードの一部と前記複数の吊リードのそれぞれの一部を封止して封止体を形成する工程、
を備え、
前記（ｄ）工程は、
（ｄ１）前記第２半導体チップの前記アノード電極パッドと前記第２リードとに第２導電性部材を搭載することにより、前記アノード電極パッドと前記第２リードとを電気的に接続する工程、
（ｄ２）前記（ｄ１）工程の後、前記第１半導体チップの前記エミッタ電極パッドと前記第１リードとに第１導電性部材を搭載することにより、前記エミッタ電極パッドと前記第１リードとを電気的に接続する工程、
を有し、
前記（ｄ２）工程は、前記第１導電性部材が前記第２導電性部材の一部を跨ぐように前記第１導電性部材を搭載する、半導体装置の製造方法。
ＡＤＰ アノード電極パッド
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＬＰ１ クリップ
ＣＬＰ２ クリップ
ＥＰ エミッタ電極パッド
ＬＤ１Ａ リード
ＬＤ１Ｂ リード
ＴＡＢ１ チップ搭載部
ＴＡＢ２ チップ搭載部

Claims (14)

  1. （ａ）絶縁ゲートバイポーラトランジスタを備え、エミッタ電極パッドが形成された第１表面と、コレクタ電極が形成され、前記第１表面とは反対側の面である第１裏面と、を有する第１半導体チップ、
    （ｂ）ダイオードを備え、アノード電極パッドが形成された第２表面と、カソード電極が形成され、前記第２表面とは反対側の面である第２裏面と、を有する第２半導体チップ、
    （ｃ）前記第１半導体チップが搭載され、前記第１半導体チップの前記第１裏面と電気的に接続された第１上面と、前記第１上面とは反対側の面である第１下面と、を有する第１チップ搭載部、
    （ｄ）前記第２半導体チップが搭載され、前記第２半導体チップの前記第２裏面と電気的に接続された第２上面と、前記第２上面とは反対側の面である第２下面と、を有する第２チップ搭載部、
    （ｅ）前記第１半導体チップの前記エミッタ電極パッドと第１導電性部材を介して電気的に接続された第１リード、
    （ｆ）前記第２半導体チップの前記アノード電極パッドと第２導電性部材を介して電気的に接続された第２リード、
    （ｇ）第１辺および前記第１辺と対向する第２辺を備えた第１主面と、前記第１主面とは反対側の面である第２主面と、を有し、前記第１半導体チップ、前記第２半導体チップ、前記第１チップ搭載部の一部、前記第２チップ搭載部の一部、前記第１リードの一部、および前記第２リードの一部、を封止する封止体、
    を有し、
    前記第１チップ搭載部の前記第１下面、および、前記第２チップ搭載部の前記第２下面は、前記封止体の前記第２主面から露出し、
    平面視において、前記第１リードと前記第２リードは、第１方向に延在する前記封止体の前記第１辺に沿って並んで配置され、
    前記第１チップ搭載部と前記第２チップ搭載部とは、電気的に分離され、
    前記第１導電性部材と前記第２導電性部材とは、電気的に分離されている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    平面視において、前記第２チップ搭載部は、前記封止体の前記第１辺と前記第１チップ搭載部との間に配置されている、半導体装置。
  3. 請求項２に記載の半導体装置において、
    平面視において、前記第１導電性部材は、前記第２半導体チップと重なるように配置されている、半導体装置。
  4. 請求項３に記載の半導体装置において、
    平面視において、前記第２半導体チップの前記アノード電極パッドは、その一部が前記第１導電性部材と重なるように前記第２半導体チップの前記第２表面上に形成され、かつ、前記第２導電性部材が、前記アノード電極パッドを覆うように前記アノード電極パッドと電気的に接続されていることにより、前記第１導電性部材は、前記アノード電極パッド上に位置する前記第２導電性部材の一部と重なっている、半導体装置。
  5. 請求項４に記載の半導体装置において、
    平面視において、前記第２半導体チップの前記アノード電極パッドは、前記第１導電性部材と重なる第１領域と、前記第１導電性部材と重ならない第２領域と、を有し、
    前記アノード電極パッドの前記第１領域の面積は、前記アノード電極パッドの前記第２領域の面積より大きい、半導体装置。
  6. 請求項２に記載の半導体装置において、
    前記第１半導体チップの前記第１表面上には、平面視において前記封止体の前記第２辺と前記エミッタ電極パッドとの間に配置されたゲート電極パッドを含む複数の制御電極パッドが形成され、
    前記半導体装置は、さらに、
    前記封止体の前記第２辺に沿って並んで配置された複数の第３リードと、
    前記複数の制御電極パッドのそれぞれと前記複数の第３リードのそれぞれとに電気的に接続された複数の第３導電性部材と、
    を有し、
    前記封止体の前記第１主面は、前記第１方向と交差する第２方向に延在する第３辺と、前記第３辺と対向する第４辺と、
    を有し、
    前記封止体の前記第３辺と前記第４辺に沿って配置されたリードは無い、半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記封止体は、
    その厚さ方向において、前記第１主面と前記第２主面との間に位置し、前記第１主面と前記第１辺を共有する第１側面と、
    前記第１主面と前記第２辺を共有する第２側面と、
    を有し、
    前記第１リードと前記第２リードは、前記封止体の前記第１側面から突出し、
    前記複数の第３リードは、前記封止体の前記第２側面から突出している、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記複数の第３リードのそれぞれは、その先端が前記封止体の前記第１主面より上方に位置するように折り曲げられている、半導体装置。
  9. （ａ）第１配線と第２配線とが形成された主面を有する配線基板、
    （ｂ）前記配線基板の前記主面上に搭載された第１半導体装置、
    （ｃ）前記配線基板の前記主面上に搭載された第２半導体装置、
    を備え、
    前記第１半導体装置および前記第２半導体装置のそれぞれは、
    （ｄ１）絶縁ゲートバイポーラトランジスタを備えた第１半導体チップ、
    （ｄ２）ダイオードを備えた第２半導体チップ、
    （ｄ３）前記第１半導体チップの第１表面に形成されたエミッタ電極パッドと電気的に接続された第１リード、
    （ｄ４）前記第２半導体チップの第２表面に形成されたアノード電極パッドと電気的に接続された第２リード、
    （ｄ５）前記第１半導体チップの第１裏面に形成されたコレクタ電極と電気的に接続された第１端子、
    （ｄ６）前記第２半導体チップの第２裏面に形成されたカソード電極と電気的に接続された第２端子、
    （ｄ７）前記第１半導体チップおよび前記第２半導体チップを封止する封止体、
    を有し、
    前記第１半導体装置の前記第１リードと前記第２半導体装置の前記第２端子とは、前記配線基板の前記第１配線を介して電気的に接続され、
    前記第１半導体装置の前記第２リードと前記第２半導体装置の前記第１端子は、前記配線基板の前記第２配線を介して電気的に接続されている、電子装置。
  10. 請求項９に記載の電子装置において、
    前記第１半導体装置と前記第２半導体装置は、前記配線基板の前記主面上にそれぞれ異なる向きで搭載されている、電子装置。
  11. 請求項１０に記載の電子装置において、
    前記第１半導体装置および前記第２半導体装置のそれぞれの前記封止体は、
    第１辺、前記第１辺と対向する第２辺、前記第１辺および前記第２辺のそれぞれの延在方向と交差する方向に延在する第３辺、を備えた第１主面と、
    前記第１主面とは反対側の面である第２主面と、
    を有し、
    平面視において、前記第１半導体装置の前記第１端子および前記第２端子は、前記封止体の前記第１辺と前記第２辺の間に配置され、かつ、前記第２端子は、前記第１半導体チップが搭載された第１チップ搭載部と前記第１辺との間に配置され、
    平面視において、前記第２半導体装置の前記第１端子および前記第２端子は、前記封止体の前記第１辺と前記第２辺の間に配置され、かつ、前記第２端子は、前記第１半導体チップが搭載された第１チップ搭載部と前記第１辺との間に配置され、
    平面視において、前記第１半導体装置の前記第１リードおよび前記第２リードは、前記封止体の前記第１辺に沿って並んで配置され、かつ、前記第１リードは、前記第１辺と前記第３辺で構成される第１角部と前記第２リードとの間に配置され、
    平面視において、前記第２半導体装置の前記第１リードおよび前記第２リードは、前記封止体の前記第１辺に沿って並んで配置され、かつ、前記第１リードは、前記第１辺と前記第３辺で構成される第１角部と前記第２リードとの間に配置され、
    平面視において、前記第１半導体装置の前記封止体の前記第１辺と前記第２半導体装置の前記封止体の前記第３辺とが対向し、かつ、前記第１半導体装置の前記封止体の前記第３辺と前記第２半導体装置の前記封止体の前記第１辺とが同一方向を向くように、前記第１半導体装置および前記第２半導体装置は、前記配線基板の前記主面上に搭載されている、電子装置。
  12. 請求項１１に記載の電子装置において、
    前記電子装置は、さらに、
    外部から電源電位が供給可能な電源端子と、
    外部から接地電位が供給可能なグランド端子と、
    前記配線基板の前記主面上に搭載され、前記第１半導体装置と同一構造の第３半導体装置と、
    前記配線基板の前記主面上に搭載され、前記第２半導体装置と同一構造の第４半導体装置と、
    を有し、
    前記配線基板の前記主面上には、前記電源端子と前記第１半導体装置および前記第３半導体装置とに電気的に接続された第３配線が形成され、
    前記配線基板の前記主面上には、前記グランド端子と前記第２半導体装置および前記第４半導体装置とに電気的に接続された第４配線が形成され、
    前記第１半導体装置の前記第１リードおよび前記第２リードは、前記封止体の前記第１主面と前記第２主面との間に位置する第１側面から突出し、
    前記第３半導体装置の前記第１リードおよび前記第２リードは、前記封止体の前記第１主面と前記第２主面との間に位置する第１側面から突出し、
    平面視において、前記第１半導体装置および前記第３半導体装置は、前記第３配線の一部と重なるように前記第３配線上に搭載されていることにより、前記第１半導体装置および前記第３半導体装置のそれぞれの前記第１端子および前記第２端子は、前記第３配線と電気的に接続されている、電子装置。
  13. 請求項１２に記載の電子装置において、
    前記電子装置は、さらに、
    外部に出力電流を出力可能な電流出力端子と、
    外部からの入力電流を入力可能な電流入力端子と、
    前記電流出力端子と前記第１配線とに電気的に接続された第１板状導電性部材と、
    前記電流入力端子と前記第２配線とに電気的に接続された第２板状導電性部材と、
    を有し、
    平面視において、前記第１板状導電性部材および前記第２板状導電性部材は、前記第３配線または前記第４配線のいずれかを跨ぐように配置されている、電子装置。
  14. 請求項９に記載の電子装置において、
    前記第１半導体装置および前記第２半導体装置のそれぞれの前記封止体は、
    第１辺、前記第１辺と対向する第２辺、前記第１辺および前記第２辺のそれぞれの延在方向と交差する方向に延在する第３辺、を備えた第１主面と、
    前記第１主面とは反対側の面である第２主面と、
    を有し、
    前記第１半導体装置および前記第２半導体装置のそれぞれは、前記第１半導体チップの前記第１表面に形成されたゲート電極パッドを含む複数の制御電極パッドのそれぞれと電気的に接続された複数の第３リードを有し、
    平面視において、前記複数の第３リードのそれぞれは、前記封止体の前記第２辺に沿って並んで配置され、その先端が前記封止体の前記第１主面より上方に位置するように折り曲げられている、電子装置。
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