JP7282147B1 - 半導体装置および電力変換装置 - Google Patents
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Abstract
【解決手段】半導体装置20は、第1電極、第2電極、および第3電極を有し、第1電極と第3電極との間の電圧に応じて、第2電極と第3電極との間が導通あるいは非導通に制御される半導体スイッチング素子11を並列接続した第1回路3と、各半導体スイッチング素子11の第1電極に接続され、第1電極と第3電極との間の電圧を制御する制御部15と、を備え、各半導体スイッチング素子11の第1電極間の第1経路におけるインピーダンスZgが、各半導体スイッチング素子11の第3電極間を接続する第3経路におけるインピーダンスZsよりも設定値以上大きくなる第1条件を確保して構成される。
【選択図】図1
Description
従来より、このスイッチングタイミングのずれにより、パワーモジュール間において電流のアンバランスが発生しており、例えば、最も早くオンしたパワーモジュールに電流が集中し損失が増大して、そのパワーモジュールに不具合が生じる場合があった。このような不具合を解決するために、例えば以下のような構成の半導体装置としての半導体モジュールを有する電力変換装置が開示されている。
しかしながら、上記特許文献1に示される構成を用いた場合でも、並列接続された半導体モジュールに内蔵される半導体スイッチング素子において、誤点弧等の動作不具合が生じる場合があるという課題があった。
本願は、上記のような課題を解決するための技術を開示するものであり、並列接続された半導体スイッチング素子間において発生する動作不具合を抑制する半導体装置と、この半導体装置を備えた電力変換装置とを提供することを目的とする。
第1電極、第2電極、および第3電極を有し、前記第1電極と前記第3電極との間の電圧に応じて、前記第2電極と前記第3電極との間が導通あるいは非導通に制御される半導体スイッチング素子を並列接続した第1回路と、
各前記半導体スイッチング素子の前記第1電極に接続され、前記第1電極と前記第3電極との間の電圧を制御する制御部と、を備えた半導体装置において、
各前記半導体スイッチング素子の前記第1電極間の第1経路におけるインピーダンスZgが、各前記半導体スイッチング素子の前記第3電極間を接続する第3経路におけるインピーダンスZsよりも設定値以上大きくなる第1条件を確保して構成され、
前記第1条件は、
各前記半導体スイッチング素子の前記第2電極間を接続する第2経路におけるインダクタンス成分と、前記第1経路におけるインダクタンス成分および抵抗成分と、前記半導体スイッチング素子の容量成分と、を含む直列共振回路の共振周波数におけるインピーダンスに基づき確保され、
第1容量成分と第1インダクタンス成分を有するLC直列回路を、前記第3経路に並列接続して備え、
さらに前記第1条件は、
前記第1容量成分および前記第1インダクタンス成分が、前記直列共振回路の共振周波数において、前記LC直列回路におけるインピーダンスが前記第3経路におけるインピーダンスよりも低くなるように調整されて確保される、
ものである。
また、本願に開示される半導体装置は、
第1電極、第2電極、および第3電極を有し、前記第1電極と前記第3電極との間の電圧に応じて、前記第2電極と前記第3電極との間が導通あるいは非導通に制御される半導体スイッチング素子を並列接続した第1回路と、
各前記半導体スイッチング素子の前記第1電極に接続され、前記第1電極と前記第3電極との間の電圧を制御する制御部と、を備えた半導体装置において、
各前記半導体スイッチング素子の前記第1電極間の第1経路におけるインピーダンスZgが、各前記半導体スイッチング素子の前記第3電極間を接続する第3経路におけるインピーダンスZsよりも設定値以上大きくなる第1条件を確保して構成され、
前記第1条件は、
各前記半導体スイッチング素子ごとに前記制御部がそれぞれ独立して設けられ、
電源部から電源経路を介して各前記制御部に電力を供給する、前記電源経路のインピーダンスが調整されて確保される、
ものである。
また、本願に開示される半導体装置は、
第1電極、第2電極、および第3電極を有し、前記第1電極と前記第3電極との間の電圧に応じて、前記第2電極と前記第3電極との間が導通あるいは非導通に制御される半導体スイッチング素子を並列接続した第1回路と、
各前記半導体スイッチング素子の前記第1電極に接続され、前記第1電極と前記第3電極との間の電圧を制御する制御部と、を備えた半導体装置において、
各前記半導体スイッチング素子の前記第1電極間の第1経路におけるインピーダンスZgが、各前記半導体スイッチング素子の前記第3電極間を接続する第3経路におけるインピーダンスZsよりも設定値以上大きくなる第1条件を確保して構成され、
前記第1条件は、
各前記半導体スイッチング素子ごとに前記制御部がそれぞれ独立して設けられ、
各前記制御部に電力を供給する電源部が、前記制御部ごとに独立して設けられ、
前記第1条件は、各前記電源部間におけるインピーダンスが調整されて確保される、
ものである。
また、本願に開示される電力変換装置は、
上記のように構成された半導体装置を、直流と交流との間で電力変換を行う電力変換器の各相に備え、
前記制御部は、前記電力変換器を制御して、直流と交流との間で電力変換を行う、
ものである。
図1は、実施の形態1による半導体装置20を示す概略構成図である。
図2は、図1に示した半導体装置20を備えた、本実施の形態1による電力変換装置100を示す概略構成図である。
電力変換装置100は、主回路部としてのインバータ回路30と、このインバータ回路30を制御する制御部50とを備える。
インバータ回路30の入力側には直流回路としての直流蓄電部1が接続され、出力側には交流回路としてのモータ5が接続されて、電力変換装置100は、交流と直流との間で電力変換を行う。ここで、直流蓄電部1の電圧は少なくとも100V以上あり、インバータ回路30は、以下に説明するような高電圧、大電流に対応する構成を有する。
インバータ回路30は、この半導体スイッチング素子群3Uと半導体スイッチング素子群3Dとを直列接続したレグ回路4を、直流蓄電部1の正負間において、u相、v相、w相の各相に備えた3相構成である。
レグ回路4の上アームの半導体スイッチング素子群3Uと、下アームの半導体スイッチング素子群3Dとの各相接続点が、3相の交流入出力端子Vu、Vv、Vwであり、これら交流入出力端子Vu、Vv、Vwにモータ5の各相が接続される。
また、この平滑用コンデンサ2と並列に、電圧センサ回路SV1が設けられる。
電圧センサ回路SV1は、平滑用コンデンサ2の両端電圧であるインバータ回路30の入力電圧Vinを検出して、検出した入力電圧Vinを信号線41を介して制御部50に入力する。
そして制御部50は、入力されたこれらのトルク指令値Trq*、直流電圧指令値Vin*、各センサ回路により取得された入力電圧Vin、出力電流Iu、Iv、Iw、回転角θmに基づき、制御線40(40Uu、40Du、40Uv、40Dv、40Uw、40Dw)を介して、各相の各半導体スイッチング素子群3をそれぞれ設定されたデッドタイムを挟んでスイッチング制御する。
具体的には、制御部50は、u相の上アームの半導体スイッチング素子群3Uを、制御線40Uuを介してスイッチング制御し、u相の下アームの半導体スイッチング素子群3Dを制御線40Duを介してスイッチング制御する。
また、制御部50は、v相の上アームの半導体スイッチング素子群3Uを、制御線40Uvを介してスイッチング制御し、v相の下アームの半導体スイッチング素子群3Dを制御線40Dvを介してスイッチング制御する。
また、制御部50は、w相の上アームの半導体スイッチング素子群3Uを、制御線40Uwを介してスイッチング制御し、w相の下アームの半導体スイッチング素子群3Dを制御線40Dwを介してスイッチング制御する。
電力変換装置100が、電気自動車、ハイブリッド自動車等のパワートレインに適用される場合には、直流蓄電部1は、代表的には、ニッケル水素またはリチウムイオン等の二次電池から構成される。
また、上記では、交流回路として、電動機であるモータを示したが、発電機でもよい。この場合、交流回路としての発電機からインバータ回路30を介して、直流回路としての直流蓄電部1に蓄電してもよい。
なお、インバータ回路30のレグ回路4における上アームを構成する半導体スイッチング素子群3Uと、下アームを構成する半導体スイッチング素子群3Dとは、それぞれ同じ構成であるが、上アームと下アームの半導体スイッチング素子群をそれぞれ区別して説明する場合には、半導体スイッチング素子群3U、半導体スイッチング素子群3Dと符号を変えて説明する。
半導体スイッチング素子群3(3U、3D)は、パワーモジュール10(10a、10b)を複数個、並列接続して構成される。本実施の形態の半導体スイッチング素子群3(3U、3D)では、パワーモジュール10aと、パワーモジュール10bとの2つのパワーモジュール10を並列接続している。
パワーモジュール10a、10bのドレイン端子同士の接続点を、第1接続点としてのPU接続点とする。また、パワーモジュール10a、10bのソース端子同士の接続点を第2接続点としての、前述の3相出力端子Vu、Vv、Vwとする。
また、図1における左側のパワーモジュール10aのアームをA相、右側のパワーモジュール10bのアームをB相とする。
また、半導体スイッチング素子群3は、3つ以上のパワーモジュール10を並列接続した構成でもよい。並列接続されるパワーモジュール10の数は、処理する電力容量に対応したものであればよい。
また、パワーモジュール10(10a、10b)は、その内部に、1つのMOSFET11が収容された構成を示しているが、例えば、複数のMOSFET11が収容された構成、あるいは、MOSFET11に加えて抵抗等の他の半導体素子が収容された構成でもよい。
そして、ゲートドライバ回路15は、ゲート抵抗10Ra、10Rbを介して、各パワーモジュール10a、10bの第1端子としてのゲート端子に接続されて、ゲート端子とソース端子との間の電圧を制御する。
こうして、MOSFET11は、ゲートドライバ回路15により制御されるゲート端子とソース端子との間の電圧に応じて、ドレイン端子とソース端子との間が、導通あるいは非導通に制御される。
また、上記では、インバータ回路30に使用する半導体スイッチング素子として、MOSFETを示したが、これに限るものではない。例えば、半導体スイッチング素子として、IGBTと、このIGBTに逆並列に接続されるダイオードDiを用いてもよい。
図3は、本実施の形態1の電力変換装置100のインバータ回路30において、u相のレグ回路4における半導体スイッチング素子群3(3U、3D)の構成を詳細化して示した図である。
さらに、各配線の抵抗成分、インダクタンス成分を以下のように示す。
10Lga、10Lgb:パワーモジュール10aU(10aD)内のMOSFET11のゲート端子と、パワーモジュール10bU(10bD)内のMOSFET11のゲート端子とを接続する、第1経路としてのゲートラインのインダクタンス成分。このゲートラインは、ゲートドライバ回路15に接続される。
なお、上アームの主回路ソースラインは交流入出力端子Vuを介してモータ5に接続され、下アームの主回路ソースラインは、第2接続点としての接続点PDを介して平滑用コンデンサ2の負極側に接続される。
また、各インダクタンス成分は、リアクトル等の部品のインダクタンスだけでなく、寄生インダクタンス成分を含めたものでもよい。
図4~図9は、本実施の形態1による半導体装置20において、A相、B相のパワーモジュール10間において生じる共振について説明するための図である。
上アームの半導体スイッチング素子群3U、下アームの半導体スイッチング素子群3D内において、MOSFET11は上下アーム共にオフ状態であって、インバータ回路30の出力段のモータ5から電流が入流している状態を考える。このとき、モータ5側から流れ込む電流は、上アームの半導体スイッチング素子群3U内のMOSFET11の内部ダイオードを介して、ソース端子側からドレイン端子側に電流が流れている。
下アームの半導体スイッチング素子群3D内のMOSFET11がターンオンする。
ここで、下アームの半導体スイッチング素子群3Dにおいて、パワーモジュール10aD、10bD間における特性差、インダクタンスのばらつき等の影響により、A相のパワーモジュール10aDに対して、B相のパワーモジュール10bD内のMOSFET11が遅れてターンオンしたとする。このため、A相のパワーモジュール10aDのMOSFET11のドレイン電流は、B相のパワーモジュール10bD内のMOSFET11のドレイン電流に対して大きくなる。一方で、上アームの半導体スイッチング素子群3Uにおいて、A相のパワーモジュール10aU内のMOSFET11の内部ダイオードに流れている電流は、B相のパワーモジュール10bU内のMOSFET11の内部ダイオードに流れている電流に比べて小さくなる。このため、上アームにおいて、A相のパワーモジュール10aUに流れる電流が先に0となり、リカバリが発生する。
上アームの半導体スイッチング素子群3Uにおいて、A相のパワーモジュール3aU内のダイオードにリカバリが発生するため、リカバリ電流がA相側に流れる。このとき、B相のパワーモジュール10bU内のダイオードにリカバリは発生しておらず、B相のパワーモジュール10bU内の内部ダイオードは導通状態である。
上アームの半導体スイッチング素子群3UのA相のパワーモジュール10aU内のダイオードのリカバリ後、このA相のパワーモジュール10aU内のMOSFET11のドレインソース間の寄生容量が充電され、ドレイン-ソース間電圧Vdsが上昇する。一方で、上アームの半導体スイッチング素子群3UのB相のパワーモジュール10bU内の内部ダイオードは導通状態のためドレイン―ソース間電圧Vdsはほぼ0Vである。
このとき、A相のパワーモジュール10aUと、B相のパワーモジュール10bU間において、電位差が発生する。即ち、A相のパワーモジュール10aUのドレイン-ソース間電圧Vds>B相のパワーモジュール10bUのドレイン-ソース間電圧Vds、の状態となっている。
上アームの半導体スイッチング素子群3Uにおいて、A相のパワーモジュール10aU内のMOSFET11のドレイン-ソース間電圧Vdsが増加し、B相と電位差が発生したため、A相からB相に共振電流である電流I1、I2が流れる。
電流I1は、A相のパワーモジュール10aU内のMOSFET11のドレイン端子からB相のパワーモジュール10bU内のMOSFET11を通り、各パワーモジュール10aU、10bUの共通部であるゲートラインを流れる。
電流I2は、A相のパワーモジュール10aU内のMOSFET11のドレイン端子からB相のパワーモジュール10bU内のMOSFET11を通り、主回路ソースライン(交流入出力端子Vuを介する経路)、制御ソースライン(ゲートドライバ回路15に接続される経路)を流れる。
なお、下アームの半導体スイッチング素子群3D内のMOSFET11に流れるターンオン電流は、説明簡略化のため図示および説明を割愛する。
上アームの半導体スイッチング素子群3UのA相のパワーモジュール10aU内のダイオードのリカバリが完了し、B相のパワーモジュール10bUのMOSFET11のドレイン―ソース間の寄生容量が見え始め、直前まで流れていた電流がこの容量を充電する。
そして、B相のパワーモジュール10bU内のMOSFET11のドレイン-ソース間電圧Vdsが増加し、A相と電位差が発生し、B相からA相に電流I3、I4が流れる。
電流I3は、B相のパワーモジュール10bU内のMOSFET11のドレイン端子からA相のパワーモジュール10aU内のMOSFET11を通り、各パワーモジュール10aU、10bUの共通部であるゲートラインを流れる。
電流I4は、B相のパワーモジュール10bU内のMOSFET11のドレイン端子からA相のパワーモジュール10aU内のMOSFET11を通り、主回路ソースライン(交流入出力端子Vuを介する経路)を流れる。
即ち、図9で示すA相のパワーモジュール10aU内のMOSFET11のゲート-ソース間容量は放電→充電となり、B相のパワーモジュール10aU内のMOSFET11のドレイン-ソース間容量は充電→放電となる。また、B相のパワーモジュール10bU内のMOSFET11のゲート-ソース間容量は放電→充電となり、A相のパワーモジュール10bU内のMOSFET11のゲート-ソース間容量は充電→放電となる。
なお、ここでも、下アームの半導体スイッチング素子群3Dに流れるターンオン電流は説明簡略化のため図示および説明を割愛する。
これは特に、損失を減らすために、高di/dtにてスイッチング(高速スイッチング)を行う場合に顕著に現れる課題である。
以下、このMOSFET11の誤点弧(誤オン)が誘発される状態を、MOSFET11における電圧を示す波形図を用いて説明する。
VgsUa:上アームのパワーモジュール10aU内のMOSFET11のゲート-ソース電圧。
VgsUb:上アームのパワーモジュール10bU内のMOSFET11のゲート-ソース電圧。
VgsDa:下アームのパワーモジュール10aD内のMOSFET11のゲート-ソース電圧。
VgsDb:下アームのパワーモジュール10bD内のMOSFET11のゲート-ソース電圧。
VdsUb:上アームのパワーモジュール10bU内のMOSFET11のドレイン-ソース電圧。
VdsDa:下アームのパワーモジュール10aD内のMOSFET11のドレイン-ソース電圧。
VdsDb:下アームのパワーモジュール10bD内のMOSFET11のドレイン-ソース電圧。
図4~図9において説明した各動作モードにおいて、MOSFET11のゲート浮きを抑制するためには、図8に示した動作モード(MODE e)で発生する、ゲートラインを流れる電流I1を抑制することが重要になる。
ここで、図9に示した動作モード(MODE f)は、A相B相間における電位差の発生後に、惰性で生じる寄生容量(コンデンサ)間の共振のため、起因となるのは、この図8に示した動作モード(MODE e)時における共振電流である。
また、ソースラインのインピーダンスZsは、主ソースラインのインピーダンスを10La2+10Lb2+ACL_a+ACL_bとし、制御ソースラインのインピーダンスを10Lsa+10Lsbとすると、これらの合成インピーダンスである、10Lsa+10Lsb//10La2+10Lb2+ACL_a+ACL_bで示される。
よって、上記のように、ゲートラインのインピーダンスZgを、ソースラインのインピーダンスZsに対して設定値Sv以上大きくする第1条件を確保した構成とすることで、ゲートライン側に流れる電流量を抑制し、ゲート容量が充電されることで発生するゲート浮き量を低減できる。
このため、実施の形態1に係る電力変換装置では、ゲートラインのインピーダンスZgは、ソースラインのインピーダンスZsに対して、10倍以上大きくしている。
即ち、上記第1条件における設定値Svは、ゲートラインにおけるインピーダンスZgの、ソースラインにおけるインピーダンスZsによる倍数値(Zg/Zs)で示され、該倍数値は10に設定されている。
VgsUa:上アームのパワーモジュール10aU内のMOSFET11のゲート-ソース電圧。
VgsDa:下アームのパワーモジュール10aD内のMOSFET11のゲート-ソース電圧。
なお、VgsUaとVgsDaとして、それぞれ複数の波形が示されているが、これは、パワーモジュール10を3つ以上並列接続して実験を行ったためである。
図12に示すように、上アームのパワーモジュール10aU内のMOSFET11のゲート-ソース電圧がピーク値の12Vから、10Vまで抑制されており、2Vの抑制量ΔVが得られたことが判る。
なお、電流I1が流れる共振経路において、B相のパワーモジュール10bUのMOSFET11はリカバリ開始前であり導通しているため、上記共振回路を構成するMOSFET11の容量成分はB相のパワーモジュール10bUのMOSFET11のみの容量となる。
ここで、上記第1条件を確保する目的でゲートラインのインピーダンスを増加させる際において、例えば、ゲート抵抗10Ra、10Rbの抵抗値を大きくすると、スイッチング損失が悪化し、チップサイズが大型化してしまう。よって、ゲートラインのインピーダンスを増加させるための手段として、電流I1の経路である直列共振回路の共振周波数において高インピーダンスとなる、誘導性インダクタンス素子としてのフェライトビーズをソースラインに備える構成としてもよい。
そして、上記フェライトビーズを含む直列共振回路の共振周波数におけるインピーダンスにおいて第1条件が確保されるように、ゲートラインとソースラインとのインピーダンスの大小関係を調整することで、共振電流の周波数に関わらず、第1条件を確実に確保できると共に、装置を小型化できる。
なお、上記では、上アームの半導体スイッチング素子群3UのA相、B相間におけるリカバリタイミングのズレについて主に説明した。しかしながら、下アームの半導体スイッチング素子群3Dにおいてリカバリタイミングのズレが生じた場合にも、下アームを構成する半導体装置において上記第1条件を確保することで、同様の効果を奏する。
図13は、実施の形態1による半導体装置20exを示す概略構成図である。
図13に示すように、第1容量成分としてのコンデンサ10C1と、第1インダクタンス成分としてのインダクタンス10L1とを有するLC直列回路を、ソースラインに並列接続して備えて、このLC直列経路を介してA相B相間のMOSFET11のソース端子同士を接続している。
ここで、インダクタンス10L1は、基板上の配線パターンの寄生インダクタンスでもいし、あるいは、リアクトル等の部品でもよい。
このように、コンデンサ10C1およびインダクタンス10L1は、直列共振回路の共振周波数において、LC直列回路におけるインピーダンスが、ソースラインのインピーダンスよりも低くなるように調整されており、これにより、上記第1条件が確保される。
第1電極、第2電極、および第3電極を有し、前記第1電極と前記第3電極との間の電圧に応じて、前記第2電極と前記第3電極との間が導通あるいは非導通に制御される半導体スイッチング素子を並列接続した第1回路と、
各前記半導体スイッチング素子の前記第1電極に接続され、前記第1電極と前記第3電極との間の電圧を制御する制御部と、を備えた半導体装置において、
各前記半導体スイッチング素子の前記第1電極間の第1経路におけるインピーダンスZgが、各前記半導体スイッチング素子の前記第3電極間を接続する第3経路におけるインピーダンスZsよりも設定値以上大きくなる第1条件を確保して構成される、
ものである。
ここで、例えば、ゲート電流のアンバランスを抑制して、並列接続された半導体スイッチング素子間においてスイッチングタイミングのずれの低減のみを行う構成とすると、たとえスイッチングタイミングが揃っていたとしても、各半導体スイッチング素子間においてインピーダンスにばらつきがある場合、各相でリカバリが発生するタイミングが異なってしまう。
本実施の形態の半導体装置では、上記のように、リカバリが発生するタイミングが異なった場合でも、このリカバリに起因する共振電流がゲートラインに回りこむことを抑制できるため、半導体スイッチング素子の誤動作を効果的に抑制できる。
本実施の形態の半導体装置は、このようなリカバリタイミングを合わせるための半導体スイッチング素子などの部品選別を不要とできるため、コスト削減を図れる。
本実施の形態の半導体装置は、高速スイッチングを行って大きい共振電流が生じた場合でも、この共振電流がゲートラインに回りこむことを抑制できるため、半導体スイッチング素子の動作不具合を抑制しつつ、高効率で小型の半導体装置を提供できる。
前記第1条件は、
各前記半導体スイッチング素子の前記第2電極間を接続する第2経路におけるインダクタンス成分と、前記第1経路におけるインダクタンス成分および抵抗成分と、前記半導体スイッチング素子の容量成分と、を含む直列共振回路の共振周波数におけるインピーダンスに基づき確保される、
ものである。
このように、最もインピーダンスが低下する条件下においても上記第1条件が確保されるように、インピーダンスの調整が行われているため、共振電流の周波数に関わらず、安定的に半導体スイッチング素子のゲート浮きを抑制して、動作不具合を抑制できる。
前記設定値は、
前記第1経路におけるインピーダンスZgの、前記第3経路におけるインピーダンスZsに対する倍数値であるZg/Zsで示され、該倍数値Zg/Zsは10に設定される、
ものである。
前記直列共振回路の共振周波数においてインピーダンスが増加する周波数特性を有する誘導性インダクタンス素子を前記第1経路に備え、
前記第1条件は、前記誘導性インダクタンス素子を含む前記直列共振回路の共振周波数におけるインピーダンスに基づき確保される、
ものである。
前記誘導性インダクタンス素子は、フェライトビーズインダクタンス素子である。
第1容量成分と第1インダクタンス成分を有するLC直列回路を、前記第3経路に並列接続して備え、
前記第1条件は、
前記第1容量成分および前記第1インダクタンス成分が、前記直列共振回路の共振周波数において、前記LC直列回路におけるインピーダンスが前記第3経路におけるインピーダンスよりも低くなるように調整されて確保される、
ものである。
上記のように構成された半導体装置を、直流と交流との間で電力変換を行う電力変換器の各相に備え、
前記制御部は、前記電力変換回路を制御して、直流と交流との間で電力変換を行う、
ものである。
以下、本願の実施の形態2を、上記実施の形態1と異なる箇所を中心に図を用いて説明する。上記実施の形態1と同様の部分は同一符号を付して説明を省略する。
図14は、実施の形態2による半導体装置220の概略構成図である。
図15は、実施の形態2による半導体装置220の効果を説明するための図である。
なお、本実施の形態では、説明を簡素化するため、半導体スイッチング素子群3Uのゲート部に着目して説明する。
このような構成とすることで、各ゲートドライバ電源15P間におけるインピーダンスが十分に大きく確保される。そのため、A相のMOSFET11とB相のMOSFET11のゲート端子間におけるインピーダンスが大きく確保される。
これにより、A相のMOSFET11とB相のMOSFET11のゲート端子間におけるインピーダンスが大きくすることができ、上記第1条件を確保できる。
前記第1条件は、
各前記半導体スイッチング素子ごとに前記制御部がそれぞれ独立して設けられて確保される、
ものである。
これにより、実施の形態1と同様の効果を奏し、並列接続された半導体スイッチング素子間で共振が発生しても、共振電流がゲートラインに回り込む電流量を低減できる。そのため、半導体スイッチング素子のゲート浮きを抑制して、誤点弧を抑制できる。
各前記制御部に電力を供給する電源部を、前記制御部ごとに独立して設け、
前記第1条件は、各前記電源部間におけるインピーダンスが調整されて確保される、
ものである。
これにより、共振電流がゲートラインに回り込む電流量をさらに低減して、半導体スイッチング素子のゲート浮きをさらに効果的に抑制できる。
前記第1条件は、
電源部から電源経路を介して各前記制御部に電力を供給する、前記電源経路のインピーダンスが調整されて確保される、
ものである。
以下、本願の実施の形態3を、上記実施の形態1と異なる箇所を中心に図を用いて説明する。上記実施の形態1と同様の部分は同一符号を付して説明を省略する。
図16は、実施の形態2による半導体装置320の概略構成図である。
図17は、実施の形態2による半導体装置320の効果を説明するための図である。
実施の形態3の半導体装置320における、本願の課題への対策案は、前述の実施の形態2と同様に共振経路を分離させるというものである。
そして、ゲートドライバ回路15は、MOSFET11が導通状態の時に、これらスイッチング素子312を閉路状態に制御し、MOSFET11が非導通状態の時に開閉装置を開路状態に制御する。即ち、共振電流が流れる状態となる、図8の動作モード(MODE e)におけるMOSFET11のOFF状態時において、並列接続されたMSOFET11のゲート端子間におけるインピーダンスを大きく、即ち、インピーダンス無限大として、上記第1条件を確保している。これにより、図17に示すように、共振電流の共振経路をなくすことができゲート浮きを抑制できる。
ゲートラインに設けられる開閉装置としてMOSFETを用いる場合、寄生のダイオードが存在する。このため、MOSFETがオフ状態においても、ゲートドライバ回路15の電位がMOSFET11のゲート電圧より低い場合、開閉装置であるMOSFETの寄生ダイオードがONしてしまう。このため、完全に共振経路を分離するために、開閉装置として、MOSFET312-1とMOSFET312-2とを逆直列接続した構成とする。これにより、交流である共振電流を遮断して、第1条件を確実に確保できる。
前記第1経路に開閉装置を備え、
前記第1条件は、
前記半導体スイッチング素子が導通状態の時に前記開閉装置が閉路状態に制御され、
前記半導体スイッチング素子が非導通状態の時に前記開閉装置が開路状態に制御されることで、確保される、
ものである。
これにより、実施の形態1と同様の効果を奏し、並列接続された半導体スイッチング素子間で共振が発生しても、共振電流がゲートラインに回り込む電流量を低減できる。そのため、半導体スイッチング素子のゲート浮きを抑制して、誤点弧を抑制できる。
以下、本願の実施の形態4を、上記実施の形態1と異なる箇所を中心に図を用いて説明する。上記実施の形態1と同様の部分は同一符号を付して説明を省略する。
前述のように、本願の課題としている、半導体スイッチング素子のゲート浮きのメカニズムは、並列接続された複数のパワーモジュールを有する構成の回路において、スイッチング後のリカバリタイミングがずれて、各パワーモジュール間のドレインソース間に電位差が発生することで、生じる。即ち、電圧が高いパワーモジュールの方から、電圧が低いパワーモジュールの方に電流が流れ込む。
図20は、実施の形態4による半導体装置420の効果を説明するための図である。
本実施の形態4に係る半導体装置420では、スイッチングタイミングが揃っている場合において共振を抑制するために、図19に示すように、半導体スイッチング素子群3の各パワーモジュール10の主回路ラインの、上アームのA相のインダクタンス成分L410LU-Aと、B相のインダクタンス成分L410LU-Bとをバランス化させる。
また、下アームのA相のインダクタンス成分L410LD-Aと、B相のインダクタンス成分L410LD-Bとをバランス化させる。
また、下アームの半導体スイッチング素子群3では、各パワーモジュール10aD、10bDのドレイン部端子側から平滑用コンデンサ2までの経路において、各パワーモジュール10aD、10bDのドレイン端子間の接続点から各相パワーモジュール10aD、10bDを介して接続点PDに至る各第4経路におけるインダクタンス成分L410LD-AとL410LD-Bとを等しくする。
これにより、スイッチング時のターンオン電流をバランス化させ、リカバリタイミングを合わせる。これにより、各パワーモジュール間での電位差が抑制でき共振電流を抑制できる。
前記第2経路上の、各前記半導体スイッチング素子の前記第2電極同士の接続点を第1接続点とし、前記第3経路上の、各前記半導体スイッチング素子の前記第3電極同士の接続点を第2接続点とし、
前記第1接続点から各前記半導体スイッチング素子を介して前記第2接続点に至る各第4経路のインピーダンスがそれぞれ等しくなるように構成される、
ものである。
このような構成を、上記実施の形態1から実施の形態3に示した構成と併用することで、ターンオン時の電流ばらつきを抑制しつつ、半導体スイッチング素子のゲート浮きを抑制できる。
即ち、各実施の形態における半導体スイッチング素子は、炭化珪素、窒化ガリウム系材料、または、ダイアモンドによるワイドバンドギャップ半導体が使用される、ものである。
また、各実施の形態に係る半導体装置では、パワーモジュール内部の、半導体スイッチング素子のチップ数については図示していないが、パッケージ内のチップ数では1つでも複数でもよく同様の課題が発生し、対策も同様の効果を奏する。
また、各実施の形態に係る半導体装置では、半導体スイッチング素子の並列数は2並列構成として説明したが、これに限るものではなく、複数並列であれば3並列でもよい。
なお、制御部50は、ハードウエアの一例を図21に示すように、プロセッサ51と記憶装置52から構成される。記憶装置52は、図示していない、ランダムアクセスメモリ等の揮発性記憶装置と、フラッシュメモリ等の不揮発性の補助記憶装置とを備える。
また、フラッシュメモリの代わりにハードディスクの補助記憶装置を備えてもよい。プロセッサ51は、記憶装置521から入力されたプログラムを実行する。この場合、補助記憶装置から揮発性記憶装置を介してプロセッサ51にプログラムが入力される。また、プロセッサ51は、演算結果等のデータを記憶装置52の揮発性記憶装置に出力してもよいし、揮発性記憶装置を介して補助記憶装置にデータを保存してもよい。
従って、例示されていない無数の変形例が、本願に開示される技術の範囲内において想定される。例えば、少なくとも1つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも1つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
3,3U,3D 半導体スイッチング素子群(第1回路)、
15 ゲートドライバ回路(制御部)、15P ゲートドライバ電源(電源部)、
20,20ex,220,320,320ex,420 半導体装置、50 制御部、
312,312-1,312-2 スイッチング素子(開閉装置)、
100 電力変換装置。
Claims (15)
- 第1電極、第2電極、および第3電極を有し、前記第1電極と前記第3電極との間の電圧に応じて、前記第2電極と前記第3電極との間が導通あるいは非導通に制御される半導体スイッチング素子を並列接続した第1回路と、
各前記半導体スイッチング素子の前記第1電極に接続され、前記第1電極と前記第3電極との間の電圧を制御する制御部と、を備えた半導体装置において、
各前記半導体スイッチング素子の前記第1電極間の第1経路におけるインピーダンスZgが、各前記半導体スイッチング素子の前記第3電極間を接続する第3経路におけるインピーダンスZsよりも設定値以上大きくなる第1条件を確保して構成され、
前記第1条件は、
各前記半導体スイッチング素子の前記第2電極間を接続する第2経路におけるインダクタンス成分と、前記第1経路におけるインダクタンス成分および抵抗成分と、前記半導体スイッチング素子の容量成分と、を含む直列共振回路の共振周波数におけるインピーダンスに基づき確保され、
第1容量成分と第1インダクタンス成分を有するLC直列回路を、前記第3経路に並列接続して備え、
さらに前記第1条件は、
前記第1容量成分および前記第1インダクタンス成分が、前記直列共振回路の共振周波数において、前記LC直列回路におけるインピーダンスが前記第3経路におけるインピーダンスよりも低くなるように調整されて確保される、
半導体装置。 - 前記第1条件は、
各前記半導体スイッチング素子ごとに前記制御部がそれぞれ独立して設けられて確保される、
請求項1に記載の半導体装置。 - 第1電極、第2電極、および第3電極を有し、前記第1電極と前記第3電極との間の電圧に応じて、前記第2電極と前記第3電極との間が導通あるいは非導通に制御される半導体スイッチング素子を並列接続した第1回路と、
各前記半導体スイッチング素子の前記第1電極に接続され、前記第1電極と前記第3電極との間の電圧を制御する制御部と、を備えた半導体装置において、
各前記半導体スイッチング素子の前記第1電極間の第1経路におけるインピーダンスZgが、各前記半導体スイッチング素子の前記第3電極間を接続する第3経路におけるインピーダンスZsよりも設定値以上大きくなる第1条件を確保して構成され、
前記第1条件は、
各前記半導体スイッチング素子ごとに前記制御部がそれぞれ独立して設けられ、
電源部から電源経路を介して各前記制御部に電力を供給する、前記電源経路のインピーダンスが調整されて確保される、
半導体装置。 - 第1電極、第2電極、および第3電極を有し、前記第1電極と前記第3電極との間の電圧に応じて、前記第2電極と前記第3電極との間が導通あるいは非導通に制御される半導体スイッチング素子を並列接続した第1回路と、
各前記半導体スイッチング素子の前記第1電極に接続され、前記第1電極と前記第3電極との間の電圧を制御する制御部と、を備えた半導体装置において、
各前記半導体スイッチング素子の前記第1電極間の第1経路におけるインピーダンスZgが、各前記半導体スイッチング素子の前記第3電極間を接続する第3経路におけるインピーダンスZsよりも設定値以上大きくなる第1条件を確保して構成され、
前記第1条件は、
各前記半導体スイッチング素子ごとに前記制御部がそれぞれ独立して設けられ、
各前記制御部に電力を供給する電源部が、前記制御部ごとに独立して設けられ、
前記第1条件は、各前記電源部間におけるインピーダンスが調整されて確保される、
半導体装置。 - 前記第1条件は、
各前記半導体スイッチング素子の前記第2電極間を接続する第2経路におけるインダクタンス成分と、前記第1経路におけるインダクタンス成分および抵抗成分と、前記半導体スイッチング素子の容量成分と、を含む直列共振回路の共振周波数におけるインピーダンスに基づき確保される、
請求項3または請求項4に記載の半導体装置。 - 第1容量成分と第1インダクタンス成分を有するLC直列回路を、前記第3経路に並列接続して備え、
前記第1条件は、
前記第1容量成分および前記第1インダクタンス成分が、前記直列共振回路の共振周波数において、前記LC直列回路におけるインピーダンスが前記第3経路におけるインピーダンスよりも低くなるように調整されて確保される、
請求項5に記載の半導体装置。 - 前記直列共振回路の共振周波数においてインピーダンスが増加する周波数特性を有する誘導性インダクタンス素子を前記第1経路に備え、
前記第1条件は、前記誘導性インダクタンス素子を含む前記直列共振回路の共振周波数におけるインピーダンスに基づき確保される、
請求項1、請求項2、請求項5、請求項6のいずれか1項に記載の半導体装置。 - 前記設定値は、
前記第1経路におけるインピーダンスZgの、前記第3経路におけるインピーダンスZsに対する倍数値であるZg/Zsで示され、該倍数値Zg/Zsは10に設定される、
請求項1から請求項7のいずれか1項に記載の半導体装置。 - 前記第1経路に開閉装置を備え、
前記第1条件は、
前記半導体スイッチング素子が導通状態の時に前記開閉装置が閉路状態に制御され、
前記半導体スイッチング素子が非導通状態の時に前記開閉装置が開路状態に制御されることで、確保される、
請求項1から請求項7のいずれか1項に記載の半導体装置。 - 各前記半導体スイッチング素子の前記第2電極間を接続する第2経路上の、各前記半導体スイッチング素子の前記第2電極同士の接続点を第1接続点とし、前記第3経路上の、各前記半導体スイッチング素子の前記第3電極同士の接続点を第2接続点とし、
前記第1接続点から各前記半導体スイッチング素子を介して前記第2接続点に至る各第4経路のインピーダンスがそれぞれ等しくなるように構成される、
請求項1から請求項9のいずれか1項に記載の半導体装置。 - 各前記第4経路間におけるインピーダンスのばらつきを、±3%以下となるように構成される、
請求項10に記載の半導体装置。 - 前記誘導性インダクタンス素子は、フェライトビーズインダクタンス素子である、
請求項7に記載の半導体装置。 - 前記半導体スイッチング素子は、炭化珪素、窒化ガリウム系材料、または、ダイアモンドによるワイドバンドギャップ半導体が使用される、
請求項1から請求項12のいずれか1項に記載の半導体装置。 - 前記半導体スイッチング素子のスイッチング速度は、10kA/us以上に調整される、
請求項1から請求項13のいずれか1項に記載の半導体装置。 - 請求項1から請求項14のいずれか1項に記載の半導体装置を、直流と交流との間で電力変換を行う電力変換器の各相に備え、
前記制御部は、前記電力変換器を制御して、直流と交流との間で電力変換を行う、
電力変換装置。
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