JP2023081422A - 半導体装置および電力変換装置 - Google Patents

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Abstract

Figure 2023081422000001
【課題】半導体スイッチング素子の動作不具合が抑制された半導体装置を提供する。
【解決手段】半導体装置２０は、第１電極、第２電極、および第３電極を有し、第１電極と第３電極との間の電圧に応じて、第２電極と第３電極との間が導通あるいは非導通に制御される半導体スイッチング素子１１を並列接続した第１回路３と、各半導体スイッチング素子１１の第１電極に接続され、第１電極と第３電極との間の電圧を制御する制御部１５と、を備え、各半導体スイッチング素子１１の第１電極間の第１経路におけるインピーダンスＺｇが、各半導体スイッチング素子１１の第３電極間を接続する第３経路におけるインピーダンスＺｓよりも設定値以上大きくなる第１条件を確保して構成される。
【選択図】図１

Description

本願は、半導体装置および電力変換装置に関するものである。
近年、ハイブリッド自動車、電気自動車等において用いられる、エンジンと駆動輪との間で動力を伝達する電動パワートレイン用の電力変換装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体スイッチング素子を内蔵したパワーモジュールを用いて構成される。そして、このパワーモジュールを複数並列接続し、同時にスイッチング駆動させることで、処理する電力容量を増大化させている。
この種の電力変換装置では、並列接続された複数のパワーモジュールに内蔵される半導体スイッチング素子の特性差に起因するパワーモジュール間における特性差、このパワーモジュールが組み込まれる主回路あるいは制御回路のインダクタンスのばらつき、等により、パワーモジュール間において半導体スイッチング素子のスイッチングのタイミングがずれる場合がある。
従来より、このスイッチングタイミングのずれにより、パワーモジュール間において電流のアンバランスが発生しており、例えば、最も早くオンしたパワーモジュールに電流が集中し損失が増大して、そのパワーモジュールに不具合が生じる場合があった。このような不具合を解決するために、例えば以下のような構成の半導体装置としての半導体モジュールを有する電力変換装置が開示されている。
即ち、従来の電力変換装置は、並列接続された複数の半導体モジュールから主回路部が構成され、各半導体モジュールをオン／オフ駆動するゲート駆動回路と、半導体モジュールごとにそれぞれ設けられ、当該半導体モジュールと、ゲート駆動回路又は他の半導体モジュールとの間を接続するオフ動作時用の第１のゲート配線とが設けられる。そして、オフ動作時における各半導体モジュールのゲート電流の値が同じ値となるように、ゲート閾値電圧が低い半導体モジュールほど、よりインピーダンスが低い第１のゲート配線でゲート駆動回路又は他の半導体モジュールと接続する（例えば、特許文献１参照）。
特開２０２０－１５６３０４号公報
上記従来の電力変換装置では、並列接続された半導体モジュール間のスイッチングタイミングのずれに起因する電流のアンバランスを抑制するために、構造的にゲート閾値電圧が低い半導体モジュールほど、よりインピーダンスが低い第１のゲート配線でゲート駆動回路又は他の半導体モジュールと接続する構成とすることで、各半導体モジュール間におけるゲート電流のアンバランスを抑制している。
しかしながら、上記特許文献１に示される構成を用いた場合でも、並列接続された半導体モジュールに内蔵される半導体スイッチング素子において、誤点弧等の動作不具合が生じる場合があるという課題があった。
本願は、上記のような課題を解決するための技術を開示するものであり、並列接続された半導体スイッチング素子間において発生する動作不具合を抑制する半導体装置と、この半導体装置を備えた電力変換装置とを提供することを目的とする。
本願に開示される半導体装置は、
第１電極、第２電極、および第３電極を有し、前記第１電極と前記第３電極との間の電圧に応じて、前記第２電極と前記第３電極との間が導通あるいは非導通に制御される半導体スイッチング素子を並列接続した第１回路と、
各前記半導体スイッチング素子の前記第１電極に接続され、前記第１電極と前記第３電極との間の電圧を制御する制御部と、を備えた半導体装置において、
各前記半導体スイッチング素子の前記第１電極間の第１経路におけるインピーダンスＺｇが、各前記半導体スイッチング素子の前記第３電極間を接続する第３経路におけるインピーダンスＺｓよりも設定値以上大きくなる第１条件を確保して構成される、
ものである。
また、本願に開示される電力変換装置は、
上記のように構成された半導体装置を、直流と交流との間で電力変換を行う電力変換器の各相に備え、
前記制御部は、前記電力変換回路を制御して、直流と交流との間で電力変換を行う、
ものである。
本願に開示される半導体装置および電力変換装置によれば、半導体スイッチング素子の動作不具合を抑制することができる。
実施の形態１による半導体装置を示す概略構成図である。 実施の形態１による電力変換装置を示す概略構成図である。 実施の形態１による半導体装置が備える半導体スイッチング素子群の構成を詳細化して示した図である。 実施の形態１による半導体装置において、半導体スイッチング素子間の共振について説明するための図である。 実施の形態１による半導体装置において、半導体スイッチング素子間の共振について説明するための図である。 実施の形態１による半導体装置において、半導体スイッチング素子間の共振について説明するための図である。 実施の形態１による半導体装置において、半導体スイッチング素子間の共振について説明するための図である。 実施の形態１による半導体装置において、半導体スイッチング素子間の共振について説明するための図である。 実施の形態１による半導体装置において、半導体スイッチング素子間の共振について説明するための図である。 実施の形態１による半導体装置において、半導体スイッチング素子間の共振について説明するための波形図である。 実施の形態１による半導体装置において、半導体スイッチング素子間のゲート浮きの抑制量を説明するための図である。 実施の形態１による半導体装置において、半導体スイッチング素子間のゲート浮きの抑制量を説明するための波形図である。 実施の形態１による半導体装置の変形例を示す概略構成図である。 実施の形態２による半導体装置の概略構成図である。 実施の形態２による半導体装置の効果を説明するための図である。 実施の形態３による半導体装置の概略構成図である。 実施の形態３による半導体装置の効果を説明するための図である。 実施の形態３による半導体装置の変形例を示す概略構成図である。 実施の形態４による半導体装置の概略構成図である。 実施の形態４による半導体装置の効果を説明するための波形図である。 実施の形態１～４による制御部のハードウエア構成を示す概略構成図である。
以下、本願に開示される半導体装置および電力変換装置の好適な実施の形態について、図面を用いて説明する。各図において同一、または相当する部分については、同一符号を付して、重複する説明を省略する。
実施の形態１．
図１は、実施の形態１による半導体装置２０を示す概略構成図である。
図２は、図１に示した半導体装置２０を備えた、本実施の形態１による電力変換装置１００を示す概略構成図である。
先ず、本実施の形態の電力変換装置１００について図２を用いて説明する。
電力変換装置１００は、主回路部としてのインバータ回路３０と、このインバータ回路３０を制御する制御部５０とを備える。
インバータ回路３０の入力側には直流回路としての直流蓄電部１が接続され、出力側には交流回路としてのモータ５が接続されて、電力変換装置１００は、交流と直流との間で電力変換を行う。ここで、直流蓄電部１の電圧は少なくとも１００Ｖ以上あり、インバータ回路３０は、以下に説明するような高電圧、大電流に対応する構成を有する。
インバータ回路３０は、複数の半導体スイッチング素子を有する、第１回路としての半導体スイッチング素子群３（３Ｕ、３Ｄ）を備えて構成される。この半導体スイッチング素子群３（３Ｕ、３Ｄ）の詳細構成は後述する。
インバータ回路３０は、この半導体スイッチング素子群３Ｕと半導体スイッチング素子群３Ｄとを直列接続したレグ回路４を、直流蓄電部１の正負間において、ｕ相、ｖ相、ｗ相の各相に備えた３相構成である。
レグ回路４の上アームの半導体スイッチング素子群３Ｕと、下アームの半導体スイッチング素子群３Ｄとの各相接続点が、３相の交流入出力端子Ｖｕ、Ｖｖ、Ｖｗであり、これら交流入出力端子Ｖｕ、Ｖｖ、Ｖｗにモータ５の各相が接続される。
インバータ回路３０の入力段において、直流蓄電部１が出力する直流電圧の電圧リプル、ノイズを除去する平滑用コンデンサ２が、直流蓄電部１と並列に設けられる。
また、この平滑用コンデンサ２と並列に、電圧センサ回路ＳＶ１が設けられる。
電圧センサ回路ＳＶ１は、平滑用コンデンサ２の両端電圧であるインバータ回路３０の入力電圧Ｖｉｎを検出して、検出した入力電圧Ｖｉｎを信号線４１を介して制御部５０に入力する。
また、インバータ回路３０の各相の出力電流Ｉｕ、Ｉｖ、Ｉｗを検出するための電流センサ回路ＳＣ１、ＳＣ２、ＳＣ３が、インバータ回路３０出力段において各相に設けられる。電流センサ回路ＳＣ１、ＳＣ２、ＳＣ３は、３相入出力端子Ｖｕ、Ｖｖ、Ｖｗとモータ５との間を流れる出力電流Ｉｕ、Ｉｖ、Ｉｗを検出して、検出した出力電流Ｉｕ、Ｉｖ、Ｉｗを信号線４２ｕ、４２ｖ、４２ｗを介して制御部５０に入力する。
また、モータ５の回転角θｍを検出するための、図示しない回転角センサＳｎｓθｍがモータ５に対して設けられる。回転角センサＳｎｓθｍは、検出したモータ５の回転角θｍを、信号線４３を介して制御部５０に入力する。
制御部５０には、モータ５に対するトルク指令値Ｔｒｑ＊と、インバータ回路３０に入力される入力電圧Ｖｉｎの直流電圧指令値Ｖｉｎ＊とが、図示しない上位の制御装置等から入力される。
そして制御部５０は、入力されたこれらのトルク指令値Ｔｒｑ＊、直流電圧指令値Ｖｉｎ＊、各センサ回路により取得された入力電圧Ｖｉｎ、出力電流Ｉｕ、Ｉｖ、Ｉｗ、回転角θｍに基づき、制御線４０（４０Ｕｕ、４０Ｄｕ、４０Ｕｖ、４０Ｄｖ、４０Ｕｗ、４０Ｄｗ）を介して、各相の各半導体スイッチング素子群３をそれぞれ設定されたデッドタイムを挟んでスイッチング制御する。
各制御線４０（４０Ｕｕ、４０Ｄｕ、４０Ｕｖ、４０Ｄｖ、４０Ｕｗ、４０Ｄｗ）は、各半導体スイッチング素子群３に対してそれぞれ設けられる。
具体的には、制御部５０は、ｕ相の上アームの半導体スイッチング素子群３Ｕを、制御線４０Ｕｕを介してスイッチング制御し、ｕ相の下アームの半導体スイッチング素子群３Ｄを制御線４０Ｄｕを介してスイッチング制御する。
また、制御部５０は、ｖ相の上アームの半導体スイッチング素子群３Ｕを、制御線４０Ｕｖを介してスイッチング制御し、ｖ相の下アームの半導体スイッチング素子群３Ｄを制御線４０Ｄｖを介してスイッチング制御する。
また、制御部５０は、ｗ相の上アームの半導体スイッチング素子群３Ｕを、制御線４０Ｕｗを介してスイッチング制御し、ｗ相の下アームの半導体スイッチング素子群３Ｄを制御線４０Ｄｗを介してスイッチング制御する。
こうして、インバータ回路３０は、制御部５０による制御により、平滑用コンデンサ２における直流電圧を３相交流に変換し、３相出力端子Ｖｕ、Ｖｖ、Ｖｗを介して、三相交流電圧をモータ５に供給する。
なお、直流回路としての直流蓄電部１には、バッテリ等の蓄電装置を用いてもよい。
電力変換装置１００が、電気自動車、ハイブリッド自動車等のパワートレインに適用される場合には、直流蓄電部１は、代表的には、ニッケル水素またはリチウムイオン等の二次電池から構成される。
また、上記では、交流回路として、電動機であるモータを示したが、発電機でもよい。この場合、交流回路としての発電機からインバータ回路３０を介して、直流回路としての直流蓄電部１に蓄電してもよい。
次に、並列回路としての半導体スイッチング素子群３（３Ｕ、３Ｄ）について図１を用いて説明する。
なお、インバータ回路３０のレグ回路４における上アームを構成する半導体スイッチング素子群３Ｕと、下アームを構成する半導体スイッチング素子群３Ｄとは、それぞれ同じ構成であるが、上アームと下アームの半導体スイッチング素子群をそれぞれ区別して説明する場合には、半導体スイッチング素子群３Ｕ、半導体スイッチング素子群３Ｄと符号を変えて説明する。
図１に示すように、本実施の形態の半導体装置２０は、ゲートドライバ回路１５と、半導体スイッチング素子群３（３Ｕ、３Ｄ）とを備える。
半導体スイッチング素子群３（３Ｕ、３Ｄ）は、パワーモジュール１０（１０ａ、１０ｂ）を複数個、並列接続して構成される。本実施の形態の半導体スイッチング素子群３（３Ｕ、３Ｄ）では、パワーモジュール１０ａと、パワーモジュール１０ｂとの２つのパワーモジュール１０を並列接続している。
パワーモジュール１０ａ、１０ｂのドレイン端子同士の接続点を、第１接続点としてのＰＵ接続点とする。また、パワーモジュール１０ａ、１０ｂのソース端子同士の接続点を第２接続点としての、前述の３相出力端子Ｖｕ、Ｖｖ、Ｖｗとする。
また、図１における左側のパワーモジュール１０ａのアームをＡ相、右側のパワーモジュール１０ｂのアームをＢ相とする。
なお、このパワーモジュール１０ａ、１０ｂは、それぞれ半導体スイッチング素子としてのＭＯＳＦＥＴ１１を内部に収容した、例えばディスクリートタイプのパッケージ部品である。
また、半導体スイッチング素子群３は、３つ以上のパワーモジュール１０を並列接続した構成でもよい。並列接続されるパワーモジュール１０の数は、処理する電力容量に対応したものであればよい。
また、パワーモジュール１０（１０ａ、１０ｂ）は、その内部に、１つのＭＯＳＦＥＴ１１が収容された構成を示しているが、例えば、複数のＭＯＳＦＥＴ１１が収容された構成、あるいは、ＭＯＳＦＥＴ１１に加えて抵抗等の他の半導体素子が収容された構成でもよい。
Ａ相のパワーモジュール１０ａ内のＭＯＳＦＥＴ１１の第２電極としてのドレイン端子と、Ｂ相のパワーモジュール１０ｂ内のＭＯＳＦＥＴ１１の第２電極としてのドレイン端子とが接続されている。また、Ａ相のパワーモジュール１０ａ内のＭＯＳＦＥＴ１１の第３電極としてのソース端子と、Ｂ相のパワーモジュール１０ｂ内のＭＯＳＦＥＴ１１の第３電極としてのソース端子とが接続されている。
そして、ゲートドライバ回路１５は、ゲート抵抗１０Ｒａ、１０Ｒｂを介して、各パワーモジュール１０ａ、１０ｂの第１端子としてのゲート端子に接続されて、ゲート端子とソース端子との間の電圧を制御する。
こうして、ＭＯＳＦＥＴ１１は、ゲートドライバ回路１５により制御されるゲート端子とソース端子との間の電圧に応じて、ドレイン端子とソース端子との間が、導通あるいは非導通に制御される。
なお、このゲートドライバ回路１５は、図２に示した制御部５０内に組み込まれた構成としているため、図２において図示していない。
また、上記では、インバータ回路３０に使用する半導体スイッチング素子として、ＭＯＳＦＥＴを示したが、これに限るものではない。例えば、半導体スイッチング素子として、ＩＧＢＴと、このＩＧＢＴに逆並列に接続されるダイオードＤｉを用いてもよい。
ここで、本願の発明者らは、このように、複数のパワーモジュールを並列接続した半導体装置において、パワーモジュールに内蔵される半導体スイッチング素子（ＭＯＳＦＥＴ）に誤点弧等の動作不具合が生じることに着目した。そして、この不具合を解決すべく鋭意研究を重ねた結果、発明者らは、この不具合を誘発する原因が、以下に説明するように、パワーモジュール１０間においてスイッチングタイミングにずれが生じた場合に生じる、パワーモジュール１０間における共振現象に起因することを解明した。
以下、複数のパワーモジュール１０が並列接続されている構成によって発生する、ＭＯＳＦＥＴにおける誤点弧などの動作不具合のメカニズムについて説明し、次に発明者らが想到した対策について述べる。
図３は、本実施の形態１の電力変換装置１００のインバータ回路３０において、ｕ相のレグ回路４における半導体スイッチング素子群３（３Ｕ、３Ｄ）の構成を詳細化して示した図である。
なお、前述のように、上アームの半導体スイッチング素子群３Ｕと、下アームの半導体スイッチング３Ｄ内は同じ構成である。しかしながら以降の説明で用いる図において、区別を容易にするため、上アームの半導体スイッチング素子群３Ｕ内のパワーモジュール１０ａ、１０ｂは、パワーモジュール１０ａＵ、１０ｂＵと示し、下アームの半導体スイッチング素子群３Ｄ内のパワーモジュール１０ａ、１０ｂは、パワーモジュール１０ａＤ、１０ｂＤと示す。
さらに、各配線の抵抗成分、インダクタンス成分を以下のように示す。
１０Ｒａ、１０Ｒｂ：パワーモジュール１０ａＵ（１０ａＤ）、１０ｂＵ（１０ｂＤ）内の各ＭＯＳＦＥＴ１１のゲート抵抗。
１０Ｌｇａ、１０Ｌｇｂ：パワーモジュール１０ａＵ（１０ａＤ）内のＭＯＳＦＥＴ１１のゲート端子と、パワーモジュール１０ｂＵ（１０ｂＤ）内のＭＯＳＦＥＴ１１のゲート端子とを接続する、第１経路としてのゲートラインのインダクタンス成分。このゲートラインは、ゲートドライバ回路１５に接続される。
１０Ｌａ１、１０Ｌｂ１：パワーモジュール１０ａＵ（１０ａＤ）内のＭＯＳＦＥＴ１１のドレイン端子と、パワーモジュール１０ｂＵ（１０ｂＵ）内のＭＯＳＦＥＴ１１のドレイン端子とを接続する、第２経路としてのドレインラインのインダクタンス成分。
１０Ｌｓａ、１０Ｌｓｂ：パワーモジュール１０ａＵ（１０ａＤ）内のＭＯＳＦＥＴ１１のソース端子と、パワーモジュール１０ｂＵ（１０ｂＵ）内のＭＯＳＦＥＴ１１のソース端子とを接続する、第３経路としての制御ソースラインのインダクタンス成分。この制御ソースラインは、ゲートドライバ回路１５に接続される。
１０Ｌａ２、１０Ｌｂ２、ＡＣＬ＿ａ、ＡＣＬ＿ｂ：パワーモジュール１０ａＵ（１０ａＤ）内のＭＯＳＦＥＴ１１のソース端子と、パワーモジュール１０ｂＵ（１０ｂＵ）内のＭＯＳＦＥＴ１１のソース端子とを接続する、第３経路としてのパワーモジュール１０ａ、１０ｂの主回路ソースラインのインダクタンス成分。
なお、上アームの主回路ソースラインは交流入出力端子Ｖｕを介してモータ５に接続され、下アームの主回路ソースラインは、第２接続点としての接続点ＰＤを介して平滑用コンデンサ２の負極側に接続される。
なお、ゲート抵抗１０Ｒａ、１０Ｒｂは、配線抵抗を含めたものでもよい。
また、各インダクタンス成分は、リアクトル等の部品のインダクタンスだけでなく、寄生インダクタンス成分を含めたものでもよい。
さらに、図３に示すように、各パワーモジュール１０のドレイン－ソース間、ドレイン－ゲート間、ゲート－ソース間には寄生容量が存在する。以下、下アームの半導体スイッチング素子群３Ｄがターンオンしたときの、上アームの半導体スイッチング素子群３Ｕ内の各パワーモジュール１０間において共振が発生するメカニズムの一例を、図４から図９を用いて説明する。
図４～図９は、本実施の形態１による半導体装置２０において、Ａ相、Ｂ相のパワーモジュール１０間において生じる共振について説明するための図である。
図４に示す動作モード（ＭＯＤＥ ａ）
上アームの半導体スイッチング素子群３Ｕ、下アームの半導体スイッチング素子群３Ｄ内において、ＭＯＳＦＥＴ１１は上下アーム共にオフ状態であって、インバータ回路３０の出力段のモータ５から電流が入流している状態を考える。このとき、モータ５側から流れ込む電流は、上アームの半導体スイッチング素子群３Ｕ内のＭＯＳＦＥＴ１１の内部ダイオードを介して、ソース端子側からドレイン端子側に電流が流れている。
図５に示す動作モード（ＭＯＤＥ ｂ）
下アームの半導体スイッチング素子群３Ｄ内のＭＯＳＦＥＴ１１がターンオンする。
ここで、下アームの半導体スイッチング素子群３Ｄにおいて、パワーモジュール１０ａＤ、１０ｂＤ間における特性差、インダクタンスのばらつき等の影響により、Ａ相のパワーモジュール１０ａＤに対して、Ｂ相のパワーモジュール１０ｂＤ内のＭＯＳＦＥＴ１１が遅れてターンオンしたとする。このため、Ａ相のパワーモジュール１０ａＤのＭＯＳＦＥＴ１１のドレイン電流は、Ｂ相のパワーモジュール１０ｂＤ内のＭＯＳＦＥＴ１１のドレイン電流に対して大きくなる。一方で、上アームの半導体スイッチング素子群３Ｕにおいて、Ａ相のパワーモジュール１０ａＵ内のＭＯＳＦＥＴ１１の内部ダイオードに流れている電流は、Ｂ相のパワーモジュール１０ｂＵ内のＭＯＳＦＥＴ１１の内部ダイオードに流れている電流に比べて小さくなる。このため、上アームにおいて、Ａ相のパワーモジュール１０ａＵに流れる電流が先に０となり、リカバリが発生する。
図６に示す動作モード（ＭＯＤＥ ｃ）
上アームの半導体スイッチング素子群３Ｕにおいて、Ａ相のパワーモジュール３ａＵ内のダイオードにリカバリが発生するため、リカバリ電流がＡ相側に流れる。このとき、Ｂ相のパワーモジュール１０ｂＵ内のダイオードにリカバリは発生しておらず、Ｂ相のパワーモジュール１０ｂＵ内の内部ダイオードは導通状態である。
図７に示す動作モード（ＭＯＤＥ ｄ）
上アームの半導体スイッチング素子群３ＵのＡ相のパワーモジュール１０ａＵ内のダイオードのリカバリ後、このＡ相のパワーモジュール１０ａＵ内のＭＯＳＦＥＴ１１のドレインソース間の寄生容量が充電され、ドレイン－ソース間電圧Ｖｄｓが上昇する。一方で、上アームの半導体スイッチング素子群３ＵのＢ相のパワーモジュール１０ｂＵ内の内部ダイオードは導通状態のためドレイン―ソース間電圧Ｖｄｓはほぼ０Ｖである。
このとき、Ａ相のパワーモジュール１０ａＵと、Ｂ相のパワーモジュール１０ｂＵ間において、電位差が発生する。即ち、Ａ相のパワーモジュール１０ａＵのドレイン－ソース間電圧Ｖｄｓ＞Ｂ相のパワーモジュール１０ｂＵのドレイン－ソース間電圧Ｖｄｓ、の状態となっている。
図８に示す動作モード（ＭＯＤＥ ｅ）
上アームの半導体スイッチング素子群３Ｕにおいて、Ａ相のパワーモジュール１０ａＵ内のＭＯＳＦＥＴ１１のドレイン－ソース間電圧Ｖｄｓが増加し、Ｂ相と電位差が発生したため、Ａ相からＢ相に共振電流である電流Ｉ１、Ｉ２が流れる。
電流Ｉ１は、Ａ相のパワーモジュール１０ａＵ内のＭＯＳＦＥＴ１１のドレイン端子からＢ相のパワーモジュール１０ｂＵ内のＭＯＳＦＥＴ１１を通り、各パワーモジュール１０ａＵ、１０ｂＵの共通部であるゲートラインを流れる。
電流Ｉ２は、Ａ相のパワーモジュール１０ａＵ内のＭＯＳＦＥＴ１１のドレイン端子からＢ相のパワーモジュール１０ｂＵ内のＭＯＳＦＥＴ１１を通り、主回路ソースライン（交流入出力端子Ｖｕを介する経路）、制御ソースライン（ゲートドライバ回路１５に接続される経路）を流れる。
なお、下アームの半導体スイッチング素子群３Ｄ内のＭＯＳＦＥＴ１１に流れるターンオン電流は、説明簡略化のため図示および説明を割愛する。
図９に示す動作モード（ＭＯＤＥ ｆ）
上アームの半導体スイッチング素子群３ＵのＡ相のパワーモジュール１０ａＵ内のダイオードのリカバリが完了し、Ｂ相のパワーモジュール１０ｂＵのＭＯＳＦＥＴ１１のドレイン―ソース間の寄生容量が見え始め、直前まで流れていた電流がこの容量を充電する。
そして、Ｂ相のパワーモジュール１０ｂＵ内のＭＯＳＦＥＴ１１のドレイン－ソース間電圧Ｖｄｓが増加し、Ａ相と電位差が発生し、Ｂ相からＡ相に電流Ｉ３、Ｉ４が流れる。
電流Ｉ３は、Ｂ相のパワーモジュール１０ｂＵ内のＭＯＳＦＥＴ１１のドレイン端子からＡ相のパワーモジュール１０ａＵ内のＭＯＳＦＥＴ１１を通り、各パワーモジュール１０ａＵ、１０ｂＵの共通部であるゲートラインを流れる。
電流Ｉ４は、Ｂ相のパワーモジュール１０ｂＵ内のＭＯＳＦＥＴ１１のドレイン端子からＡ相のパワーモジュール１０ａＵ内のＭＯＳＦＥＴ１１を通り、主回路ソースライン（交流入出力端子Ｖｕを介する経路）を流れる。
その後は、Ａ相のパワーモジュール１０ａＵと、Ｂ相のパワーモジュール１０ｂＵの寄生容量間で共振する。
即ち、図９で示すＡ相のパワーモジュール１０ａＵ内のＭＯＳＦＥＴ１１のゲート－ソース間容量は放電→充電となり、Ｂ相のパワーモジュール１０ａＵ内のＭＯＳＦＥＴ１１のドレイン－ソース間容量は充電→放電となる。また、Ｂ相のパワーモジュール１０ｂＵ内のＭＯＳＦＥＴ１１のゲート－ソース間容量は放電→充電となり、Ａ相のパワーモジュール１０ｂＵ内のＭＯＳＦＥＴ１１のゲート－ソース間容量は充電→放電となる。
また、上アームの半導体スイッチング素子群３Ｕ内におけるＡ相、Ｂ相間の寄生容量間の共振だけでなく、上アームの半導体スイッチング素子群３Ｕと平滑用コンデンサ２との間でも共振する。
なお、ここでも、下アームの半導体スイッチング素子群３Ｄに流れるターンオン電流は説明簡略化のため図示および説明を割愛する。
以上のように、並列接続されたパワーモジュール１０ａ、１０ｂ間で、ＭＯＳＦＥＴ１１のスイッチングタイミングがずれると、パワーモジュール１０ａ、１０ｂ間で電位差が生じて、パワーモジュール１０ａ、１０ｂ内のＭＯＳＦＥＴ１１の寄生容量とパワーモジュール１０ａ、１０ｂ間のインダクタンス成分による共振現象が発生する。
本願の発明者らは、この共振電流により、ＭＯＳＦＥＴ１１のゲート電圧が上昇することで、ＭＯＳＦＥＴ１１における誤点弧（誤オン）が誘発されることを発見した。
これは特に、損失を減らすために、高ｄｉ／ｄｔにてスイッチング（高速スイッチング）を行う場合に顕著に現れる課題である。
以下、このＭＯＳＦＥＴ１１の誤点弧（誤オン）が誘発される状態を、ＭＯＳＦＥＴ１１における電圧を示す波形図を用いて説明する。
図１０は、前述の図８に示したＭＯＤＥ ｅ時のＭＯＳＦＥＴ１１の各寄生容量における電圧を説明するための波形図である。各波形はそれぞれ以下を示す。
ＶｇｓＵａ：上アームのパワーモジュール１０ａＵ内のＭＯＳＦＥＴ１１のゲート－ソース電圧。
ＶｇｓＵｂ：上アームのパワーモジュール１０ｂＵ内のＭＯＳＦＥＴ１１のゲート－ソース電圧。
ＶｇｓＤａ：下アームのパワーモジュール１０ａＤ内のＭＯＳＦＥＴ１１のゲート－ソース電圧。
ＶｇｓＤｂ：下アームのパワーモジュール１０ｂＤ内のＭＯＳＦＥＴ１１のゲート－ソース電圧。
ＶｄｓＵａ：上アームのパワーモジュール１０ａＵ内のＭＯＳＦＥＴ１１のドレイン－ソース電圧。
ＶｄｓＵｂ：上アームのパワーモジュール１０ｂＵ内のＭＯＳＦＥＴ１１のドレイン－ソース電圧。
ＶｄｓＤａ：下アームのパワーモジュール１０ａＤ内のＭＯＳＦＥＴ１１のドレイン－ソース電圧。
ＶｄｓＤｂ：下アームのパワーモジュール１０ｂＤ内のＭＯＳＦＥＴ１１のドレイン－ソース電圧。
ｔ＝１．２５ｕｓにおいて、先にリカバリが生じたＡ相の上アームのパワーモジュール１０ａＵ内のＭＯＳＦＥＴ１１のゲート－ソース電圧ＶｇｓＵａが大きくなっていることが判る。この時、Ａ相のパワーモジュール１０ａＵのゲート－ソース電圧ＶｇｓＵａが上昇してゲート浮きが発生しており、このゲート－ソース電圧ＶｇｓＵａが閾値を越えた場合に、誤オンが生じることが判る。
以下、本実施の形態１における半導体装置２０における、上記の課題に対する対策について説明する。
図４～図９において説明した各動作モードにおいて、ＭＯＳＦＥＴ１１のゲート浮きを抑制するためには、図８に示した動作モード（ＭＯＤＥ ｅ）で発生する、ゲートラインを流れる電流Ｉ１を抑制することが重要になる。
ここで、図９に示した動作モード（ＭＯＤＥ ｆ）は、Ａ相Ｂ相間における電位差の発生後に、惰性で生じる寄生容量（コンデンサ）間の共振のため、起因となるのは、この図８に示した動作モード（ＭＯＤＥ ｅ）時における共振電流である。
本実施の形態１に係る半導体装置２０は、図８に示す動作モード（ＭＯＤＥ ｅ）において発生する、ＭＯＳＦＥＴ１１のゲート容量を充電する電流Ｉ１を抑制するために、パワーモジュール１０ａ、１０ｂ間の共振経路である、第１経路としてのゲートラインのインピーダンスＺｇを、第３経路としてのソースライン（制御ソースラインと主回路ソースライン）におけるインピーダンスＺｓよりも、予め設定された設定値Ｓｖ以上大きくなる第１条件を確保して構成される。
ここで、ゲートラインのインピーダンスＺｇは、１０Ｒａ＋１０Ｌｇａ＋１０Ｒｂ＋１０Ｌｇｂで示される。
また、ソースラインのインピーダンスＺｓは、主ソースラインのインピーダンスを１０Ｌａ２＋１０Ｌｂ２＋ＡＣＬ＿ａ＋ＡＣＬ＿ｂとし、制御ソースラインのインピーダンスを１０Ｌｓａ＋１０Ｌｓｂとすると、これらの合成インピーダンスである、１０Ｌｓａ＋１０Ｌｓｂ／／１０Ｌａ２＋１０Ｌｂ２＋ＡＣＬ＿ａ＋ＡＣＬ＿ｂで示される。
つまり、図８の動作モード（ＭＯＤＥ ｅ）において、Ａ相のパワーモジュール１０ａＵ内のＭＯＳＦＥＴ１１のドレインソース間の寄生容量からの電流が、Ｂ相のパワーモジュール１０ｂＵを通ったあと、ゲートライン側かソースライン側に分流する量は、インピーダンス比で決まる。ここで、パワーモジュール１０ｂＵ内のＭＯＳＦＥＴ１１の入力容量Ｃｉｓｓは十分大きく、インピーダンス１／ｊωＣは無視できるほど小さいと仮定する。
よって、上記のように、ゲートラインのインピーダンスＺｇを、ソースラインのインピーダンスＺｓに対して設定値Ｓｖ以上大きくする第１条件を確保した構成とすることで、ゲートライン側に流れる電流量を抑制し、ゲート容量が充電されることで発生するゲート浮き量を低減できる。
図１１は、ある設定条件において、ゲートラインのインピーダンスＺｇを増加させたときの、ゲート浮きの抑制量とソースラインのインピーダンスＺｓとの比（Ｚｇ／Ｚｓ）との関係を示す。このときの周波数は共振周波数としている。Ｚ＝Ｒ＋ｊωＬにおいて、ωは共振角周波数。
図１１より、ゲートラインのインピーダンスＺｇを、ソースラインのインピーダンスＺｓよりも１０倍以上大きくすることで、ゲート浮きの抑制効果が得られることがわかる。
このため、実施の形態１に係る電力変換装置では、ゲートラインのインピーダンスＺｇは、ソースラインのインピーダンスＺｓに対して、１０倍以上大きくしている。
即ち、上記第１条件における設定値Ｓｖは、ゲートラインにおけるインピーダンスＺｇの、ソースラインにおけるインピーダンスＺｓによる倍数値（Ｚｇ／Ｚｓ）で示され、該倍数値は１０に設定されている。
図１２は、本実施の形態１による半導体装置２０において、半導体スイッチング素子間のゲート浮きの抑制量を説明するための波形図である。各波形はそれぞれ以下を示す。
ＶｇｓＵａ：上アームのパワーモジュール１０ａＵ内のＭＯＳＦＥＴ１１のゲート－ソース電圧。
ＶｇｓＤａ：下アームのパワーモジュール１０ａＤ内のＭＯＳＦＥＴ１１のゲート－ソース電圧。
なお、ＶｇｓＵａとＶｇｓＤａとして、それぞれ複数の波形が示されているが、これは、パワーモジュール１０を３つ以上並列接続して実験を行ったためである。
図１２に示すように、上アームのパワーモジュール１０ａＵ内のＭＯＳＦＥＴ１１のゲート－ソース電圧がピーク値の１２Ｖから、１０Ｖまで抑制されており、２Ｖの抑制量ΔＶが得られたことが判る。
さらに、本実施の形態に係る半導体装置２０では、図８の動作モード（ＭＯＤＥ ｅ）に示される電流Ｉ１の経路、即ち、Ａ相、Ｂ相のパワーモジュール１０ａＵ、１０ｂＵ内のＭＯＳＦＥＴ１１のドレイン端子間におけるドレインラインにおけるインダクタンス成分１０Ｌａ１、１０Ｌｂ１と、ゲートラインにおけるインダクタンス成分１０Ｌｇａ、１０Ｌｇｂと、ゲート抵抗１０Ｒａ、１０Ｒｂの抵抗成分と、ＭＯＳＦＥＴ１１の容量成分とを含む直列共振回路における共振周波数ｆ０におけるインピーダンスに基づき、上記第１条件が確保されている。
即ち、共振電流であるＩ１が流れる際に、このインピーダンスが極小となる共振周波数ｆ０においても、上記第１条件が確保されるように、ゲートラインのインピーダンスと、ソースラインのインピーダンスとが調整されている。これにより、最もインピーダンスが低下する条件下においても上記第１条件が確保されるため、共振電流の周波数に関わらず、常にＭＯＳＦＥＴ１１のゲート浮きを抑制して、動作不具合を抑制できる。
なお、電流Ｉ１が流れる共振経路において、Ｂ相のパワーモジュール１０ｂＵのＭＯＳＦＥＴ１１はリカバリ開始前であり導通しているため、上記共振回路を構成するＭＯＳＦＥＴ１１の容量成分はＢ相のパワーモジュール１０ｂＵのＭＯＳＦＥＴ１１のみの容量となる。
本実施の形態において、上記第１条件を確保するためのゲートラインとソースラインのインピーダンスの調整は、例えば、基板パターンの長さを調整することによる配線抵抗の調整により行ってもよいし、また、例えば、コイルなどの部品を設けることにより行うものでもよい。
ここで、上記第１条件を確保する目的でゲートラインのインピーダンスを増加させる際において、例えば、ゲート抵抗１０Ｒａ、１０Ｒｂの抵抗値を大きくすると、スイッチング損失が悪化し、チップサイズが大型化してしまう。よって、ゲートラインのインピーダンスを増加させるための手段として、電流Ｉ１の経路である直列共振回路の共振周波数において高インピーダンスとなる、誘導性インダクタンス素子としてのフェライトビーズをソースラインに備える構成としてもよい。
そして、上記フェライトビーズを含む直列共振回路の共振周波数におけるインピーダンスにおいて第１条件が確保されるように、ゲートラインとソースラインとのインピーダンスの大小関係を調整することで、共振電流の周波数に関わらず、第１条件を確実に確保できると共に、装置を小型化できる。
なお、上記では、上アームの半導体スイッチング素子群３ＵのＡ相、Ｂ相間におけるリカバリタイミングのズレについて主に説明した。しかしながら、下アームの半導体スイッチング素子群３Ｄにおいてリカバリタイミングのズレが生じた場合にも、下アームを構成する半導体装置において上記第１条件を確保することで、同様の効果を奏する。
以下、第１条件を確実に確保するための更なる変形例として、上記半導体装置２０とは異なる半導体装置２０ｅｘについて説明する。
図１３は、実施の形態１による半導体装置２０ｅｘを示す概略構成図である。
図１３に示すように、第１容量成分としてのコンデンサ１０Ｃ１と、第１インダクタンス成分としてのインダクタンス１０Ｌ１とを有するＬＣ直列回路を、ソースラインに並列接続して備えて、このＬＣ直列経路を介してＡ相Ｂ相間のＭＯＳＦＥＴ１１のソース端子同士を接続している。
ここで、インダクタンス１０Ｌ１は、基板上の配線パターンの寄生インダクタンスでもいし、あるいは、リアクトル等の部品でもよい。
ここで、このＬＣ直列回路の共振周波数（Ｚ→０）を、図８で説明したパワーモジュール１０ａＵ、１０ｂＵ間に流れる電流Ｉ１の共振周波数とすることで、この動作モード（ＭＯＤＥ ｅ）において、図１３に実線矢印で示すように、共振電流はＬＣ直列回路を流れる。つまり、設定された周波数において、ソースラインのインピーダンスを低減させる。
このように、コンデンサ１０Ｃ１およびインダクタンス１０Ｌ１は、直列共振回路の共振周波数において、ＬＣ直列回路におけるインピーダンスが、ソースラインのインピーダンスよりも低くなるように調整されており、これにより、上記第１条件が確保される。
上記のように構成された本実施の形態の半導体装置は、
第１電極、第２電極、および第３電極を有し、前記第１電極と前記第３電極との間の電圧に応じて、前記第２電極と前記第３電極との間が導通あるいは非導通に制御される半導体スイッチング素子を並列接続した第１回路と、
各前記半導体スイッチング素子の前記第１電極に接続され、前記第１電極と前記第３電極との間の電圧を制御する制御部と、を備えた半導体装置において、
各前記半導体スイッチング素子の前記第１電極間の第１経路におけるインピーダンスＺｇが、各前記半導体スイッチング素子の前記第３電極間を接続する第３経路におけるインピーダンスＺｓよりも設定値以上大きくなる第１条件を確保して構成される、
ものである。
このように、複数の半導体スイッチング素子を並列接続した第１回路と、この第１回路における半導体スイッチング素子の第１端子に接続される、ゲートドライバ回路である制御部とを備え、このゲートドライバ回路により各半導体スイッチング素子を制御する構成の半導体装置において、各半導体スイッチング素子の第１電極間の第１経路であるゲートラインにおけるインピーダンスＺｇが、各半導体スイッチング素子の第３電極間を接続するソースラインである第３経路におけるインピーダンスＺｓよりも設定値以上大きくなる第１条件を確保して構成されている。
これにより、並列接続された各半導体スイッチング時のリカバリタイミングがばらつくこと等により、並列接続された半導体スイッチング素子間で共振が発生しても、共振電流がゲートラインに回り込む電流量を低減できる。そのため、半導体スイッチング素子のゲート浮きを抑制して、誤点弧を抑制できる。
ここで、例えば、ゲート電流のアンバランスを抑制して、並列接続された半導体スイッチング素子間においてスイッチングタイミングのずれの低減のみを行う構成とすると、たとえスイッチングタイミングが揃っていたとしても、各半導体スイッチング素子間においてインピーダンスにばらつきがある場合、各相でリカバリが発生するタイミングが異なってしまう。
本実施の形態の半導体装置では、上記のように、リカバリが発生するタイミングが異なった場合でも、このリカバリに起因する共振電流がゲートラインに回りこむことを抑制できるため、半導体スイッチング素子の誤動作を効果的に抑制できる。
また例えば、リカバリのタイミングを合わせるために、半導体スイッチング素子を選別して使うことで、半導体スイッチング素子の素子ばらつきを抑制することも考えられるが、この場合、歩留まりが悪化し、コスト増加してしまう。
本実施の形態の半導体装置は、このようなリカバリタイミングを合わせるための半導体スイッチング素子などの部品選別を不要とできるため、コスト削減を図れる。
また例えば、共振が起こらないように半導体スイッチング素子のスイッチング速度そのものを低下させる構成とすると損失が悪化してしまう。この場合、損失が発生することを許容する設計として生じる熱を許容値以内に抑える熱成立をさせるためには、半導体スイッチング素子は、高速スイッチングでなく低速スイッチングを行う設定としなければならない。この場合においても、コストの高い大きいサイズの半導体スイッチング素子、高価な高性能の半導体スイッチング素子を使う必要があるため、コストが増加してしまう。
本実施の形態の半導体装置は、高速スイッチングを行って大きい共振電流が生じた場合でも、この共振電流がゲートラインに回りこむことを抑制できるため、半導体スイッチング素子の動作不具合を抑制しつつ、高効率で小型の半導体装置を提供できる。
また、上記のように構成された本実施の形態の半導体装置においては、
前記第１条件は、
各前記半導体スイッチング素子の前記第２電極間を接続する第２経路におけるインダクタンス成分と、前記第１経路におけるインダクタンス成分および抵抗成分と、前記半導体スイッチング素子の容量成分と、を含む直列共振回路の共振周波数におけるインピーダンスに基づき確保される、
ものである。
このように、第１条件は、各半導体スイッチング素子の第２電極間を接続する第２経路におけるインダクタンス成分と、第１経路におけるインダクタンス成分および抵抗成分と、半導体スイッチング素子の容量成分と、を含む、共振電流が流れる経路である直列共振回路の共振周波数におけるインピーダンスに基づき確保される。
このように、最もインピーダンスが低下する条件下においても上記第１条件が確保されるように、インピーダンスの調整が行われているため、共振電流の周波数に関わらず、安定的に半導体スイッチング素子のゲート浮きを抑制して、動作不具合を抑制できる。
また、上記のように構成された本実施の形態の半導体装置においては、
前記設定値は、
前記第１経路におけるインピーダンスＺｇの、前記第３経路におけるインピーダンスＺｓに対する倍数値であるＺｇ／Ｚｓで示され、該倍数値Ｚｇ／Ｚｓは１０に設定される、
ものである。
発明者らによる鋭意研究が重ねた結果、ゲートラインである第１経路のインピーダンスを、ソースラインである第３経路の１０倍以上とすることで、ゲートラインに回りこむ電流を効果的に抑制できることが判明した。こうして、さらに効果的に半導体スイッチング素子のゲート浮きを抑制し、動作不具合の抑制が図れる。
また、上記のように構成された本実施の形態の半導体装置においては、
前記直列共振回路の共振周波数においてインピーダンスが増加する周波数特性を有する誘導性インダクタンス素子を前記第１経路に備え、
前記第１条件は、前記誘導性インダクタンス素子を含む前記直列共振回路の共振周波数におけるインピーダンスに基づき確保される、
ものである。
また、上記のように構成された本実施の形態の半導体装置においては、
前記誘導性インダクタンス素子は、フェライトビーズインダクタンス素子である。
このように、共振周波数においてインピーダンスが増加する周波数特性を有する、フェライトビーズ等の誘導性インダクタンス素子をゲートラインである第１経路に備え、この共振周波数におけるインピーダンスに基づき、第１条件を確保するように半導体装置のインピーダンスを調整することで、例えば、第１条件を確保するために、ゲート抵抗の抵抗値を大きくする必要がない。そのため、スイッチング損失を悪化させることなく、小型の半導体装置を提供できる。
また、上記のように構成された本実施の形態の半導体装置においては、
第１容量成分と第１インダクタンス成分を有するＬＣ直列回路を、前記第３経路に並列接続して備え、
前記第１条件は、
前記第１容量成分および前記第１インダクタンス成分が、前記直列共振回路の共振周波数において、前記ＬＣ直列回路におけるインピーダンスが前記第３経路におけるインピーダンスよりも低くなるように調整されて確保される、
ものである。
このように、第１容量成分および第１インダクタンス成分とで構成されるＬＣ直列回路を、ゲートラインである第３経路に並列接続する構成とする。また、この第１容量成分および第１インダクタンス成分は、直列共振回路の共振周波数において、ＬＣ直列回路におけるインピーダンスがソースラインの第３経路におけるインピーダンスよりも低くなるように調整されている。このように、共振周波数において半導体スイッチング素子のソース端子側のインピーダンスをさらに低下させることができるため、共振電流の周波数に関わらず、さらに安定的に半導体スイッチング素子のゲート浮きを抑制して、動作不具合を抑制できる。
また、上記のように構成された本実施の形態の電力変換装置は、
上記のように構成された半導体装置を、直流と交流との間で電力変換を行う電力変換器の各相に備え、
前記制御部は、前記電力変換回路を制御して、直流と交流との間で電力変換を行う、
ものである。
このような構成とすることで、半導体スイッチング素子の誤動作が抑制され、小型で、高効率のインバータなどの電力変換器を備えた電力変換装置を提供できる。
実施の形態２．
以下、本願の実施の形態２を、上記実施の形態１と異なる箇所を中心に図を用いて説明する。上記実施の形態１と同様の部分は同一符号を付して説明を省略する。
図１４は、実施の形態２による半導体装置２２０の概略構成図である。
図１５は、実施の形態２による半導体装置２２０の効果を説明するための図である。
なお、本実施の形態では、説明を簡素化するため、半導体スイッチング素子群３Ｕのゲート部に着目して説明する。
本実施の形態に係る半導体装置２２０は、ＭＯＳＦＥＴ１１を制御するゲートドライバ回路１５を、Ａ相のパワーモジュール１０ａＵ、Ｂ相のパワーモジュール１０ｂＵごとに、独立して設ける構成としている。即ち、Ａ相のパワーモジュール１０ａＵ内のＭＯＳＦＥＴ１１と、Ｂ相のパワーモジュール１０ｂＵ内のＭＯＳＦＥＴ１１とは、それぞれ異なるゲートドライバ回路１５により制御される。
ここで、各ゲートドライバ回路１５には、電源部としてのドライブ用のゲートドライバ電源１５Ｐがそれぞれ設けられており、各ゲートドライバ回路１５を駆動する電圧は、各ゲートドライバ電源１５Ｐによりそれぞれ生成される。
このような構成とすることで、各ゲートドライバ電源１５Ｐ間におけるインピーダンスが十分に大きく確保される。そのため、Ａ相のＭＯＳＦＥＴ１１とＢ相のＭＯＳＦＥＴ１１のゲート端子間におけるインピーダンスが大きく確保される。
即ち、ゲートドライバ１５を独立して設けて、分離する構成だけでは、ゲートドライバ電源１５Ｐ間を伝って共振する経路が発生する恐れがある。しかしながら、本実施の形態の半導体装置２２０では、第１条件を確保するために、各ゲートドライバ電源１５Ｐ間におけるインピーダンスを高くして、ゲートラインにおけるインピーダンスを調整している。これにより、図１５に示すように、ゲートラインに回りこむ共振電流の共振経路をなくす、即ち、共振経路を分離させることができ、ＭＯＳＦＥＴ１１のゲート浮きを抑制できる。
なお、図示は行わないが、１つのゲートドライバ電源１５Ｐのみを設ける構成とし、この１つのゲートドライバ電源から各ゲートドライバ回路１５を駆動する構成とする半導体装置においては、１つのゲートドライバ電源１５Ｐから各ゲートドライバ回路１５にそれぞれ接続される電源経路を、高インピーダンスとなるように構成すればよい。この場合、電源経路を長い配線経路にするなどの方法が挙げられる。
これにより、Ａ相のＭＯＳＦＥＴ１１とＢ相のＭＯＳＦＥＴ１１のゲート端子間におけるインピーダンスが大きくすることができ、上記第１条件を確保できる。
上記のように構成された本実施の形態の半導体装置においては、
前記第１条件は、
各前記半導体スイッチング素子ごとに前記制御部がそれぞれ独立して設けられて確保される、
ものである。
このように、各半導体スイッチング素子ごとに制御部としてのゲートドライブ回路をそれぞれ独立して設ける構成とすることで、並列接続された半導体スイッチング素子のゲート端子間におけるインピーダンスを大きくして、上記第１条件を確保できる。
これにより、実施の形態１と同様の効果を奏し、並列接続された半導体スイッチング素子間で共振が発生しても、共振電流がゲートラインに回り込む電流量を低減できる。そのため、半導体スイッチング素子のゲート浮きを抑制して、誤点弧を抑制できる。
また、上記のように構成された本実施の形態の半導体装置においては、
各前記制御部に電力を供給する電源部を、前記制御部ごとに独立して設け、
前記第１条件は、各前記電源部間におけるインピーダンスが調整されて確保される、
ものである。
このように、各ゲートドライブ回路に電力を供給するゲートドライバ電源を、ゲートドライブ回路ごとに独立して設けている。そして、ゲートドライバ電源間におけるインピーダンスが大きくなるように調整することで、並列接続された半導体スイッチング素子のゲート端子間におけるインピーダンスを大きくして、上記第１条件を確実に確保できる。
これにより、共振電流がゲートラインに回り込む電流量をさらに低減して、半導体スイッチング素子のゲート浮きをさらに効果的に抑制できる。
また、上記のように構成された本実施の形態の半導体装置においては、
前記第１条件は、
電源部から電源経路を介して各前記制御部に電力を供給する、前記電源経路のインピーダンスが調整されて確保される、
ものである。
例えば、１つのゲートドライバ電源のみを設ける構成とした場合でも、ゲートドライブ回路に電力を供給する電源経路のインピーダンスを調整することで、並列接続された半導体スイッチング素子のゲート端子間におけるインピーダンスを大きくして、第１条件を確保できる。これにより、共振電流がゲートラインに回り込む電流量を低減して、半導体スイッチング素子のゲート浮きを効果的に抑制できる。
実施の形態３．
以下、本願の実施の形態３を、上記実施の形態１と異なる箇所を中心に図を用いて説明する。上記実施の形態１と同様の部分は同一符号を付して説明を省略する。
図１６は、実施の形態２による半導体装置３２０の概略構成図である。
図１７は、実施の形態２による半導体装置３２０の効果を説明するための図である。
実施の形態３の半導体装置３２０における、本願の課題への対策案は、前述の実施の形態２と同様に共振経路を分離させるというものである。
図１６に示すように、Ａ相のパワーモジュール１０ａＵ内のＭＯＳＦＥＴ１１のゲート端子と、Ｂ相のパワーモジュール１０ｂＵ内のＭＯＳＦＥＴ１１のゲート端子とを接続する、第１経路としてのゲートラインにおいて、このゲートラインを開閉するための、開閉装置としてのスイッチング素子３１２が設けられている。
そして、ゲートドライバ回路１５は、ＭＯＳＦＥＴ１１が導通状態の時に、これらスイッチング素子３１２を閉路状態に制御し、ＭＯＳＦＥＴ１１が非導通状態の時に開閉装置を開路状態に制御する。即ち、共振電流が流れる状態となる、図８の動作モード（ＭＯＤＥ ｅ）におけるＭＯＳＦＥＴ１１のＯＦＦ状態時において、並列接続されたＭＳＯＦＥＴ１１のゲート端子間におけるインピーダンスを大きく、即ち、インピーダンス無限大として、上記第１条件を確保している。これにより、図１７に示すように、共振電流の共振経路をなくすことができゲート浮きを抑制できる。
なお、図において、各スイッチング素子３１２はＰチャネルのＭＯＳＦＥＴを示しているが、これに限るものではなく、開閉機能を有するものであればよい。
以下、第１条件を確実に確保するための更なる変形例として、図１８に示す上記半導体装置３２０とは異なる半導体装置３２０ｅｘについて説明する。
ゲートラインに設けられる開閉装置としてＭＯＳＦＥＴを用いる場合、寄生のダイオードが存在する。このため、ＭＯＳＦＥＴがオフ状態においても、ゲートドライバ回路１５の電位がＭＯＳＦＥＴ１１のゲート電圧より低い場合、開閉装置であるＭＯＳＦＥＴの寄生ダイオードがＯＮしてしまう。このため、完全に共振経路を分離するために、開閉装置として、ＭＯＳＦＥＴ３１２－１とＭＯＳＦＥＴ３１２－２とを逆直列接続した構成とする。これにより、交流である共振電流を遮断して、第１条件を確実に確保できる。
また、上記のように構成された本実施の形態の半導体装置においては、
前記第１経路に開閉装置を備え、
前記第１条件は、
前記半導体スイッチング素子が導通状態の時に前記開閉装置が閉路状態に制御され、
前記半導体スイッチング素子が非導通状態の時に前記開閉装置が開路状態に制御されることで、確保される、
ものである。
このように、開閉装置がパワーモジュール内の半導体スイッチング素子に応じて開閉する構成とすることで、並列接続されたパワーモジュール内の半導体スイッチング素子間におけるＭＯＳＦＥＴのゲート端子間におけるインピーダンスを大きく、即ち、インピーダンス無限大として、上記第１条件を確実に確保している。
これにより、実施の形態１と同様の効果を奏し、並列接続された半導体スイッチング素子間で共振が発生しても、共振電流がゲートラインに回り込む電流量を低減できる。そのため、半導体スイッチング素子のゲート浮きを抑制して、誤点弧を抑制できる。
実施の形態４．
以下、本願の実施の形態４を、上記実施の形態１と異なる箇所を中心に図を用いて説明する。上記実施の形態１と同様の部分は同一符号を付して説明を省略する。
前述のように、本願の課題としている、半導体スイッチング素子のゲート浮きのメカニズムは、並列接続された複数のパワーモジュールを有する構成の回路において、スイッチング後のリカバリタイミングがずれて、各パワーモジュール間のドレインソース間に電位差が発生することで、生じる。即ち、電圧が高いパワーモジュールの方から、電圧が低いパワーモジュールの方に電流が流れ込む。
また前述のように、スイッチングタイミングが揃っている場合でも、各パワーモジュールのドレイン端子、ソース端子部のインピーダンスが異なると、ターンオン時の電流が異なる。即ち、図５の動作モード（ＭＯＤＥ ｂ）に示す状態と同じとなる。
図１９は、実施の形態４による半導体装置４２０の概略構成図である。
図２０は、実施の形態４による半導体装置４２０の効果を説明するための図である。
本実施の形態４に係る半導体装置４２０では、スイッチングタイミングが揃っている場合において共振を抑制するために、図１９に示すように、半導体スイッチング素子群３の各パワーモジュール１０の主回路ラインの、上アームのＡ相のインダクタンス成分Ｌ４１０ＬＵ－Ａと、Ｂ相のインダクタンス成分Ｌ４１０ＬＵ－Ｂとをバランス化させる。
また、下アームのＡ相のインダクタンス成分Ｌ４１０ＬＤ－Ａと、Ｂ相のインダクタンス成分Ｌ４１０ＬＤ－Ｂとをバランス化させる。
即ち、上アームの半導体スイッチング素子群３Ｕでは、平滑用コンデンサ２から、各パワーモジュール１０ａＵ、１０ｂＵの主ソースラインまでの経路において、接続点ＰＵから各相パワーモジュール１０ａＵ、１０ｂＵを介して３相出力端子Ｖｕ、Ｖｖ、Ｖｗに至る各第４経路におけるインダクタンス成分Ｌ４１０ＬＵ－ＡとＬ４１０ＬＵ－Ｂとを等しくする。
また、下アームの半導体スイッチング素子群３では、各パワーモジュール１０ａＤ、１０ｂＤのドレイン部端子側から平滑用コンデンサ２までの経路において、各パワーモジュール１０ａＤ、１０ｂＤのドレイン端子間の接続点から各相パワーモジュール１０ａＤ、１０ｂＤを介して接続点ＰＤに至る各第４経路におけるインダクタンス成分Ｌ４１０ＬＤ－ＡとＬ４１０ＬＤ－Ｂとを等しくする。
これにより、スイッチング時のターンオン電流をバランス化させ、リカバリタイミングを合わせる。これにより、各パワーモジュール間での電位差が抑制でき共振電流を抑制できる。
図２０に示すように、発明者らは、パワーモジュールのスイッチング速度とインダクタンスのばらつきとの関係を解析により求めた結果、パワーモジュールのスイッチング速度（ｄｉ／ｄｔ）が１０ｋＡ／ｕｓの条件において、インダクタンスのばらつきを３％以下（約３３ｎＨに対して、インダクタンスのばらつき１ｎＨ以下）とすることで、ターンオン時の電流ばらつきがほぼなくなることを確認した。これにより、各パワーモジュール間での電位差が抑制でき共振電流を抑制できる。
上記のように構成された本実施の形態の半導体装置においては、
前記第２経路上の、各前記半導体スイッチング素子の前記第２電極同士の接続点を第１接続点とし、前記第３経路上の、各前記半導体スイッチング素子の前記第３電極同士の接続点を第２接続点とし、
前記第１接続点から各前記半導体スイッチング素子を介して前記第２接続点に至る各第４経路のインピーダンスがそれぞれ等しくなるように構成される、
ものである。
このように、並列接続された半導体スイッチング素子のドレイン端子同士を接続する第２経路であるドレインライン上の第１接続点ＰＵから、Ａ相、Ｂ相の各半導体スイッチング素子を介して、ソース端子同士を接続する第３経路である主ソースラインにおける第２接続点である交流入出力端子まで至る経路におけるインピーダンスがそれぞれ等しくなるように構成される。
このような構成を、上記実施の形態１から実施の形態３に示した構成と併用することで、ターンオン時の電流ばらつきを抑制しつつ、半導体スイッチング素子のゲート浮きを抑制できる。
上記実施の形態１から実施の形態３にて説明した、本願の課題であるパワーモジュール間の電位差による共振現象は、電位差が大きいほど発生する。スイッチングタイミング、リカバリのタイミングのずれを抑えることができても、スイッチング速度（ｄＶ／ｄｔ）が早いと、少しのタイミングのずれでも電位差が発生する可能性がある。このため、本実施の形態の半導体装置では、高速でスイッチングする（電位差が発生しやすい）素子ほど効果を奏する。つまり、半導体スイッチング素子はワイドバンドギャップ半導体であるＳｉＣ素子ほど共振が、発生しやすく効果を奏する。
即ち、各実施の形態における半導体スイッチング素子は、炭化珪素、窒化ガリウム系材料、または、ダイアモンドによるワイドバンドギャップ半導体が使用される、ものである。
また、各実施の形態の電力変換装置では、電力変換器としてインバータ回路を用いた例を説明しているが、これに限るものではなくコンバータ回路でもよい。並列接続された複数の半導体スイッチング素子を備えた電力変換器であれば、同様の課題が発生し、上記対策にて解決可能である。
また、各実施の形態に係る半導体装置では、パワーモジュール内部の、半導体スイッチング素子のチップ数については図示していないが、パッケージ内のチップ数では１つでも複数でもよく同様の課題が発生し、対策も同様の効果を奏する。
また、各実施の形態に係る半導体装置では、半導体スイッチング素子の並列数は２並列構成として説明したが、これに限るものではなく、複数並列であれば３並列でもよい。
図２１は、実施の形態１～４による制御部のハードウエア構成を示す概略構成図である。
なお、制御部５０は、ハードウエアの一例を図２１に示すように、プロセッサ５１と記憶装置５２から構成される。記憶装置５２は、図示していない、ランダムアクセスメモリ等の揮発性記憶装置と、フラッシュメモリ等の不揮発性の補助記憶装置とを備える。
また、フラッシュメモリの代わりにハードディスクの補助記憶装置を備えてもよい。プロセッサ５１は、記憶装置５２１から入力されたプログラムを実行する。この場合、補助記憶装置から揮発性記憶装置を介してプロセッサ５１にプログラムが入力される。また、プロセッサ５１は、演算結果等のデータを記憶装置５２の揮発性記憶装置に出力してもよいし、揮発性記憶装置を介して補助記憶装置にデータを保存してもよい。
本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
従って、例示されていない無数の変形例が、本願に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
１１ ＭＯＳＦＥＴ（半導体スイッチング素子）、
３，３Ｕ，３Ｄ 半導体スイッチング素子群（第１回路）、
１５ ゲートドライバ回路（制御部）、１５Ｐ ゲートドライバ電源（電源部）、
２０，２０ｅｘ，２２０，３２０，３２０ｅｘ，４２０ 半導体装置、５０ 制御部、
３１２，３１２－１，３１２－２ スイッチング素子（開閉装置）、
１００ 電力変換装置。
本願に開示される半導体装置は、
第１電極、第２電極、および第３電極を有し、前記第１電極と前記第３電極との間の電圧に応じて、前記第２電極と前記第３電極との間が導通あるいは非導通に制御される半導体スイッチング素子を並列接続した第１回路と、
各前記半導体スイッチング素子の前記第１電極に接続され、前記第１電極と前記第３電極との間の電圧を制御する制御部と、を備えた半導体装置において、
各前記半導体スイッチング素子の前記第１電極間の第１経路におけるインピーダンスＺｇが、各前記半導体スイッチング素子の前記第３電極間を接続する第３経路におけるインピーダンスＺｓよりも設定値以上大きくなる第１条件を確保して構成され、
前記第１条件は、
各前記半導体スイッチング素子の前記第２電極間を接続する第２経路におけるインダクタンス成分と、前記第１経路におけるインダクタンス成分および抵抗成分と、前記半導体スイッチング素子の容量成分と、を含む直列共振回路の共振周波数におけるインピーダンスに基づき確保され、
第１容量成分と第１インダクタンス成分を有するＬＣ直列回路を、前記第３経路に並列接続して備え、
さらに前記第１条件は、
前記第１容量成分および前記第１インダクタンス成分が、前記直列共振回路の共振周波数において、前記ＬＣ直列回路におけるインピーダンスが前記第３経路におけるインピーダンスよりも低くなるように調整されて確保される、
ものである。
また、本願に開示される半導体装置は、
第１電極、第２電極、および第３電極を有し、前記第１電極と前記第３電極との間の電圧に応じて、前記第２電極と前記第３電極との間が導通あるいは非導通に制御される半導体スイッチング素子を並列接続した第１回路と、
各前記半導体スイッチング素子の前記第１電極に接続され、前記第１電極と前記第３電極との間の電圧を制御する制御部と、を備えた半導体装置において、
各前記半導体スイッチング素子の前記第１電極間の第１経路におけるインピーダンスＺｇが、各前記半導体スイッチング素子の前記第３電極間を接続する第３経路におけるインピーダンスＺｓよりも設定値以上大きくなる第１条件を確保して構成され、
前記第１条件は、
各前記半導体スイッチング素子ごとに前記制御部がそれぞれ独立して設けられ、
電源部から電源経路を介して各前記制御部に電力を供給する、前記電源経路のインピーダンスが調整されて確保される、
ものである。
また、本願に開示される半導体装置は、
第１電極、第２電極、および第３電極を有し、前記第１電極と前記第３電極との間の電圧に応じて、前記第２電極と前記第３電極との間が導通あるいは非導通に制御される半導体スイッチング素子を並列接続した第１回路と、
各前記半導体スイッチング素子の前記第１電極に接続され、前記第１電極と前記第３電極との間の電圧を制御する制御部と、を備えた半導体装置において、
各前記半導体スイッチング素子の前記第１電極間の第１経路におけるインピーダンスＺｇが、各前記半導体スイッチング素子の前記第３電極間を接続する第３経路におけるインピーダンスＺｓよりも設定値以上大きくなる第１条件を確保して構成され、
前記第１条件は、
各前記半導体スイッチング素子ごとに前記制御部がそれぞれ独立して設けられ、
各前記制御部に電力を供給する電源部が、前記制御部ごとに独立して設けられ、
前記第１条件は、各前記電源部間におけるインピーダンスが調整されて確保される、
ものである。
また、本願に開示される電力変換装置は、
上記のように構成された半導体装置を、直流と交流との間で電力変換を行う電力変換器の各相に備え、
前記制御部は、前記電力変換器を制御して、直流と交流との間で電力変換を行う、
ものである。

Claims (15)

  1. 第１電極、第２電極、および第３電極を有し、前記第１電極と前記第３電極との間の電圧に応じて、前記第２電極と前記第３電極との間が導通あるいは非導通に制御される半導体スイッチング素子を並列接続した第１回路と、
    各前記半導体スイッチング素子の前記第１電極に接続され、前記第１電極と前記第３電極との間の電圧を制御する制御部と、を備えた半導体装置において、
    各前記半導体スイッチング素子の前記第１電極間の第１経路におけるインピーダンスＺｇが、各前記半導体スイッチング素子の前記第３電極間を接続する第３経路におけるインピーダンスＺｓよりも設定値以上大きくなる第１条件を確保して構成される、
    半導体装置。
  2. 前記第１条件は、
    各前記半導体スイッチング素子の前記第２電極間を接続する第２経路におけるインダクタンス成分と、前記第１経路におけるインダクタンス成分および抵抗成分と、前記半導体スイッチング素子の容量成分と、を含む直列共振回路の共振周波数におけるインピーダンスに基づき確保される、
    請求項１に記載の半導体装置。
  3. 前記直列共振回路の共振周波数においてインピーダンスが増加する周波数特性を有する誘導性インダクタンス素子を前記第１経路に備え、
    前記第１条件は、前記誘導性インダクタンス素子を含む前記直列共振回路の共振周波数におけるインピーダンスに基づき確保される、
    請求項２に記載の半導体装置。
  4. 前記設定値は、
    前記第１経路におけるインピーダンスＺｇの、前記第３経路におけるインピーダンスＺｓに対する倍数値であるＺｇ／Ｚｓで示され、該倍数値Ｚｇ／Ｚｓは１０に設定される、
    請求項２または請求項３に記載の半導体装置。
  5. 第１容量成分と第１インダクタンス成分を有するＬＣ直列回路を、前記第３経路に並列接続して備え、
    前記第１条件は、
    前記第１容量成分および前記第１インダクタンス成分が、前記直列共振回路の共振周波数において、前記ＬＣ直列回路におけるインピーダンスが前記第３経路におけるインピーダンスよりも低くなるように調整されて確保される、
    請求項２から請求項４のいずれか１項に記載の半導体装置。
  6. 前記第１条件は、
    各前記半導体スイッチング素子ごとに前記制御部がそれぞれ独立して設けられて確保される、
    請求項２から請求項５のいずれか１項に記載の半導体装置。
  7. 前記第１条件は、
    電源部から電源経路を介して各前記制御部に電力を供給する、前記電源経路のインピーダンスが調整されて確保される、
    請求項６に記載の半導体装置。
  8. 各前記制御部に電力を供給する電源部を、前記制御部ごとに独立して設け、
    前記第１条件は、各前記電源部間におけるインピーダンスが調整されて確保される、
    請求項６に記載の半導体装置。
  9. 前記第１経路に開閉装置を備え、
    前記第１条件は、
    前記半導体スイッチング素子が導通状態の時に前記開閉装置が閉路状態に制御され、
    前記半導体スイッチング素子が非導通状態の時に前記開閉装置が開路状態に制御されることで、確保される、
    請求項２から請求項８のいずれか１項に記載の半導体装置。
  10. 前記第２経路上の、各前記半導体スイッチング素子の前記第２電極同士の接続点を第１接続点とし、前記第３経路上の、各前記半導体スイッチング素子の前記第３電極同士の接続点を第２接続点とし、
    前記第１接続点から各前記半導体スイッチング素子を介して前記第２接続点に至る各第４経路のインピーダンスがそれぞれ等しくなるように構成される、
    請求項２から請求項９のいずれか１項に記載の半導体装置。
  11. 各前記第４経路間におけるインピーダンスのばらつきを、±３％以下となるように構成される、
    請求項１０に記載の半導体装置。
  12. 前記誘導性インダクタンス素子は、フェライトビーズインダクタンス素子である、
    請求項３に記載の半導体装置。
  13. 前記半導体スイッチング素子は、炭化珪素、窒化ガリウム系材料、または、ダイアモンドによるワイドバンドギャップ半導体が使用される、
    請求項１から請求項１２のいずれか１項に記載の半導体装置。
  14. 前記半導体スイッチング素子のスイッチング速度は、１０ｋＡ／ｕｓ以上に調整される、
    請求項１から請求項１３のいずれか１項に記載の半導体装置。
  15. 請求項１から請求項１４のいずれか１項に記載の半導体装置を、直流と交流との間で電力変換を行う電力変換器の各相に備え、
    前記制御部は、前記電力変換回路を制御して、直流と交流との間で電力変換を行う、
    電力変換装置。
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