JP5345404B2 - 集積回路の製造方法 - Google Patents

Description

本発明は、集積回路を製造する方法であって、
第１面および第２面を有する半導体ウエハを設ける工程と、
少なくとも一つの回路構造を、第１面の領域の規定されたウエハ部に生成する工程と、
半導体ウエハから規定されたウエハ部を解除する工程であって、ウエハ部は、局所ウェブ状接続部を経てのみ残りの半導体ウエハ上に保持されるように、第１工程シーケンスで解放され、かつウェブ状接続部は、第２工程シーケンスで分断される、工程とを含む方法に関する。

上記のような方法は、下記特許文献１から公知である。
より特定的には、本発明は、集積電子回路を備えるいわゆるチップを製造する方法に関する。チップおよびチップ材料は、それぞれ非常に薄い。本発明によるチップは、３００μｍよりかなり薄い厚さ、たとえば、ほぼ５０μｍ以下の厚さを有してもよい。そのような薄型チップは、いわゆる３Ｄチップを製造するのによく適しており、各々集積回路を備える複数の薄型チップは、上下に積み重ねられる。さらに、そのような薄型チップは、例えばプラスチックフィルム等の可撓性キャリア材料上で用いることができるように、薄い材料厚さの結果としてある可撓性を有する。

そのような薄型チップを製造する一つの可能性は、まず第一に例えば５００μｍから１ｍｍまでの厚さを有する半導体ウエハ上に集積回路を製造することにある。集積回路が製造された後、半導体ウエハの後面は、機械的および／または化学的工程によって侵食される。典型的に複数の集積回路を搭載する半導体ウエハは、次に、チップを形成するために分割されなければならない。このことは、従来、のこ引き、研磨による分離、切断、またはスクライビングおよび破壊によってなされる。半導体ウエハを分割してチップを形成する一つの方法は、下記特許文献２に記載されている。

公知の手順には、ウエハ材料のかなりの部分が侵食の結果として失われるという欠点がある。さらに、のこ引き、研磨による分離等に利用可能な十分な空間があるように、ウエハ上の個々のチップ間に比較的大きな距離を提供する必要がある。典型的な距離は、この場合、およそ５００μｍ〜１ｍｍである。このことが、薄型集積回路、すなわち、１５０μｍ未満の材料厚さを有するチップの製造費に不利な影響を及ぼす。

冒頭に挙げた下記特許文献１は、複数の垂直トレンチが、まず異方性エッチング工程を用いて半導体ウエハの第１面で生成される方法を記載している。その後、開かれた第１面は、エピタキシャル層を用いて再び閉鎖され、かつ半導体ウエハは、熱処理（アニーリング）される。その目的は、それによって第１面の下方に個々の閉鎖チャネルを形成することである。隠れたチャネルの垂直入口は、次にさらなる異方性エッチング工程で生成される。チャネルおよび垂直入口の内壁には、その後酸化工程を用いて酸化物層が設けられる。チャネルおよび垂直入口は、第１面でウエハ部を取り囲み、該部分には、回路構造が次に従来の方法で生成される。その後、酸化物層は、ウエハ部がその下側のウェブ状接続部を経てのみウエハの残りに接続されるように、さらなるエッチング工程を用いてチャネルおよび垂直入口で除去される。これらの接続部は、残りの半導体ウエハから上方にウエハ部を引き抜くことによって破壊され、ねじれ移動も提案されている。本方法は、１０μｍ未満の厚さを有するチップを製造することができるとされている。

本方法についての欠点と思われることは、前者のウェブ状接続部の不規則な破断端縁がウエハ部の下側に残っているので、分離されたチップの下側が、（チップの材料厚さと比べて）高い粗度を有すると予想されることである。しかも、ウエハ部の下方で深部に位置する酸化物層を生成しかつ後に該酸化物層を選択的にエッチングすることは、複雑でありかつ困難である。

下記非特許文献１は、さまざまなエッチング工程を用いてのみシリコン材料からマイクロメカニカルセンサ、すなわち傾斜計を解除することを開示している。この場合、ＳＯＩウエハ（絶縁体上シリコン）は、出発材料として役立つ。傾斜センサを解除するために、トレンチおよび正孔は、ウエハ材料の前面および後面の両方からエッチングされる。さらに、半導体材料にある酸化物層は、フッ化水素酸蒸気を前面および後面の正孔を通して半導体ウエハの内部に導入することによって部分的にエッチアウトされる。

下記特許文献３は、可撓性基板に該基板を曲げることによって固定された薄型チップを解除する方法を開示している。下記特許文献４は、基板からチップを分離する方法であって、該チップの下方の領域がレーザによって加熱される方法を開示している。
下記特許文献５は、いわゆる擬似基板を用いてチップを除去することを記載している。
最後に、多孔質シリコンの生成および使用は、先行技術において公知である。下記特許文献６は、膜センサを製造する方法であって、炭化珪素または窒化珪素の薄層を、多孔質シリコンの領域上に被着する方法を開示している。多孔質シリコンは、その後アンモニアを用いて犠牲材料として除去される。結果として、キャビティは、炭化珪素または窒化珪素の膜層の下方に生じ、該キャビティは、センサ膜を残りの基板から熱的に減結合する。

さらに、多孔質シリコンは、ＳＯＩウエハを生成するために用いることができるＥＬＴＲＡＮ工程（エピタキシャル層転写）で用いられる。その手順は、下記非特許文献２に記載されている。
国際公開第２００５／１０４２２３号パンフレット 独国特許出願第４０２９９７３号明細書 米国特許第６，１６５，８１３号明細書 米国特許第６，５２１，０６８号明細書 特開平２００２−２９９５００号公報 独国特許出願第１９７５２２０８号明細書 Overstolz et al., "A Clean Wafer-Scale Chip-Release Process without Dicing Based on Vapor Phase Etching"（「ダイシングしないでウエハからチップを取る方法」）, 17thIEEE International Conference on Micro Electro Mechanical Systems, January 2004, Pages 717 to 720 T. Yonehara and K. Sakaguchi, "ELTRAN; Novel SOI Wafer Technology"（「新しいＳＯＩウエハ技術」）, JSAP International No.4, July 2001

こうした背景において、本発明の目的は、薄型集積回路を、費用効率が高い方法でかつ高品質および高歩留まりで製造する方法を提供することである。

本発明の一態様によれば、本目的は、冒頭で述べた種類の方法を用いて達成され、ウエハ部は、ウェブ状接続部がウエハ部の横周縁部に配置されるようにして第１工程シーケンスで解放される。
本新規方法は、最後の分離工程の前にウエハ部を保持する支持ウェブ状接続部が、本質的に横方向にウエハ部に作用するという点で、導入部で述べた上記特許文献１の方法と異なる。ウェブ状接続部は、好ましくは、複数の対向角部または側面でウエハ部を保持し、該接続部はウエハ部を取り囲む。本発明のある改良形態では、ウェブ状接続部は、矩形ウエハ部の角部に配置される。他の改良形態では、ウェブ状接続部は、矩形ウエハ部の縦側面に位置することがある。さらに、本発明は、矩形ウエハ部（および対応するチップ）に限定されない。一例として、ウェブ状接続部を、円形または楕円形ベース領域を有するウエハ部の外周に配置することもできる。

本発明は、解除されるべきウエハ部の下方にもいくらかのウェブ状接続部があるという状況は排除しない。しかしながら、ウエハ部が第１工程シーケンスで解放される方法によっては、これは、「残留効果」（以下でさらに説明する）であってもよい。第一に、本発明によるウエハ部は、その横周縁部で局所ウェブ状接続部によって保持される。
ウエハ部のその周縁部での「懸垂」の新規種類によって、ウェブ状接続部を破壊するために、ウエハ部を半導体ウエハに押し付けることが可能になる。したがって、新規方法によれば、ウエハ部を、上方からの圧力によって半導体ウエハの残りの材料から破壊して取り外すことができる。これと対照的に、冒頭で述べた上記特許文献１による方法では、引張力をかけなければならず、かつ該引張力は、その縦方向でウェブ状接続部を分断するのに十分強くなければならない。これとは対照的に、新規方法では、ウェブ状接続部を分断するためのせん断力を用いることが可能である。本発明の好ましい改良形態において、ウエハ部が非常に薄い（１５０μｍより薄く、好ましくは５０μｍ未満の範囲の材料厚さ）ことを考慮に入れるならば、新規方法の場合、ウエハ部への損傷の危険性がより低いことは明らかである。さらに、分離点は、ウエハ部の高感度回路構造からある一定距離のところであってもよいウエハ部の横周縁部にある。対照的に、強制的に破裂された分離点は、公知の方法の場合には高感度回路構造のすぐ下方にある。

したがって、本発明によって、ウエハ部が分離工程中に損傷されるという危険性を著しく減じることが可能になる。さらに、好ましい改良形態では、分離工程を、ＳＭＤ表（面実装型装置）部品の取り扱いおよび配置のために用いられる公知の装置を用いて、非常に費用効率のよい方法で行うことができる。
しかも、新規方法には、第１面の残りのウェブ残留物が研削されるならば、集積回路を製造するために残りの半導体ウエハを再度用いることができるという利点がある。半導体ウエハは、このように最適に利用することができる。薄型集積回路の製造コストを減じることができる。

最後に、新規方法には、ウエハ部の下部に破壊点およびアーチファクトが（少なくとも実質的に）ないという利点があり、その結果ウエハ部またはチップは、例えば、３Ｄチップについて一つ一つ順に積み重ねる場合にまたは薄箔上に配置する場合に、より容易にかつより正確にさらなる処理をされることがある。
要約すると、新規方法によって、このように薄型集積回路チップの費用効率の高いかつ高品質製造が可能になる。したがって、上記目的が完全に達成される。

既に上述したように、本方法の好ましい改良形態では、ウェブ状接続部は、第１面上に上方からかけられる圧力によって破壊される。あるいはまたはこれに加えて、ウェブ状接続部を、ねじれ移動によって破壊することもできる。
本改良形態によって、ウエハ部は、ＳＭＤ部品の取り扱いのためにも用いられるような把持具を用いて取り扱うことができるようになる。したがって、薄型チップの特に費用効率の高いかつ効率的な製造が可能である。

さらなる改良形態では、第１工程シーケンスは、規定されたウエハ部の下方に、閉鎖ウエハキャビティを生成することを含む。好ましくは、回路構造は、閉鎖ウエハキャビティの上方に生成される。
閉鎖キャビティを用いる新規方法を実現することには、半導体ウエハを、キャビティにもかかわらず（または、複数のそのようなウエハ部については複数のそのようなキャビティを用いて）貯蔵しておくことができるという利点があり、それによって製造工程を、さらに合理化しかつさらにより費用効率を高くすることができる。

さらなる改良形態では、ウエハキャビティを生成する工程は、第１半導体材料、特に高濃度ｐドープシリコンからなる頂側面を有する基板ウエハを生成する工程と、第１半導体材料に複数の多孔質領域を生成する工程であって、各多孔質領域が、規定されたウエハ部の面積範囲にほぼ対応する面積範囲を有する工程と、頂側面上に多孔質領域を被覆する被覆層を生成する工程とを含む。

好ましくは、被覆層は、外面的には半導体ウエハが、キャビティのない半導体ウエハから実質的にまたは完全に区別ができないように、半導体ウエハの全面を被覆している。
好適なウエハキャビティを、本改良形態を用いて、非常に費用効率よく生成することができる。したがって、本改良形態は、集積回路の大量生産に特に有利である。
さらなる改良形態では、大孔下方層および細孔上方層を持つ各多孔質領域が生成される。

層の侵入深さおよび孔径を、例えば、単結晶シリコンからなる半導体ウエハが陽極として配置されるフッ化水素酸およびエタノールからなる溶液を流れる電流の電流密度を変化させる多孔質領域の生成中に変化させることができる（上記非特許文献２を参照）。大孔下方層および細孔上方層を生成することによって、ウエハキャビティを、頂部の方へより簡単に閉鎖することができる。底部では、大孔下方層は、ウエハ部がウエハ材料の残りの上方にできるだけ自由に「浮遊する」ことを保証するのに役立つ。ここでは、孔径が大きくなればなるほど、ウエハ部が下にあるウエハ材料に接続される範囲が少なくなる。

さらなる改良形態では、基板ウエハは、被覆層を生成するために、多孔質領域が生成された後加熱される。
本改良形態では、基板ウエハは、多孔質領域が生成された後、熱処理（アニーリング）される。その結果、孔は、頂部側で閉じる。しかも、孔径を、より深部に位置する領域でこのようにさらに大きくすることができる。一種のリフロー工程が起こり、それを用いて頂部側の（好ましくは細孔）材料が、単結晶構造に再び変形される。本目的に必要な材料は、より深部に位置している、好ましくは大孔層から生じる。本改良形態は、費用効率のよい方法で好適なキャビティを生成するのに特に有利である。

さらなる改良形態では、第２半導体材料は、被覆層を生成するために頂側面に塗布される。本発明の好ましい実施形態では、エピタキシャル層は、前述のリフロー工程を用いてキャビティの上方に生成された最上部結晶層上に成長される。
本改良形態は、回路構造を「従来の」単結晶半導体材料で生成することができるので、後にウエハ部に回路構造を生成するのを容易にする。したがって、本改良形態における新規方法を、特に簡単な方法で既存の製造工程に組み込むことができる。

さらなる改良形態では、基板ウエハは、第３半導体材料、好ましくは第１半導体材料の下方に配置されるより低濃度ｐドープされた半導体材料（例えば、シリコン）を含み、多孔質領域は、第１半導体材料にのみ生成される。
本改良形態は、キャビティの上方にできるだけ平らである面を得るために特に有利である。これは、多孔質層の生成のために高濃度ｐドープシリコンを用いるのが有利であるからである。対照的に、しばしばさほど高濃度ドープされていない領域が、回路構造に必要とされる。したがって、半導体ウエハの頂側面に既に述べたエピタキシャル層を塗布するのが有利である。しかしながら、異なる高ドーピングは、異なる格子定数の結果として材料に応力をもたらすことがある。これらの応力は、半導体ウエハの面が起伏するという結果をもたらすことがある。第３半導体材料上に配置される高濃度ドープ層に今生成されている多孔質領域によって、工程パラメータの好適な選択を通して、材料の格子定数が多孔質層の生成の後互いにより一致することを確実にすることが可能である。応力および結果として生じる起伏を、結果として少なくとも減じることができる。

本発明のさらなる改良形態では、ウエハ部は、第１工程シーケンスで第２面から解放される。
本改良形態では、解除されるべきウエハ部の下の材料は、下方から、すなわち第２面から除去される。このことを、ウエハ部の下方のキャビティに加えて行うことができる。しかしながら、本改良形態は、好ましくは、ウエハ部の下方のキャビティなしで実現される。方法の本改良形態は、好ましくは、ＳＯＩウエハを用いて実現され、回路構造を持つウエハ部は、ＳＯＩの上方半導体層に形成され、かつ下方材料層（バルクシリコン）は、回路構造の生成の前後にエッチアウトされる。

本改良形態は、ウエハ部の下側に非常に滑らかな面を得るために有利である。よって、本改良形態は、チップの後面の面品質の要求を非常に厳しくする応用に特に好適である。それにもかかわらず、本改良形態はまた、新規方法の基本的な利点、特に従来のＳＭＤ把持具を用いることによってチップを分離しかつ該チップをさらに処理する可能性を活用している。

さらなる改良形態では、第１工程シーケンスは、回路構造がウエハ部に生成された後、半導体ウエハの第１面にトレンチを生成することを含む。
本改良形態では、第１工程シーケンスを、２つのサブシーケンスに、すなわち一時的に互いに分離する少なくとも２つの段階に分割することができる。例えば、回路構造がウエハ部に生成される前に有利に生成されるキャビティを用いてウエハ部が解放される場合がそうである。他方、方法の本改良形態によれば、トレンチは、回路構造が生成された後、エッチングされるかまたは何か他の方法で生成される。しかしながら、本改良形態は、キャビティなしですます新規方法の代わりの変形例でも有利である。一般に、本改良形態には、半導体ウエハが回路構造の生成中に（少なくとも実質的に）閉じられた面を有するので、集積回路の製造を、既存の製造シーケンスにより簡単に、ひいてはより費用効率よく組み込むことができるという利点がある。

さらなる改良形態では、少なくとも一つの上方、一つの中間、および一つの下方材料層を有する半導体ウエハが設けられ、該回路構造は、上方材料層に生成され、かつ中間材料層は、ウエハ部を解放するために第１工程シーケンスでエッチアウトされる。本改良形態では、ＳＯＩウエハは、好ましくは出発材料として用いられる。
さらに既に上述したように、非常に滑らかなかつ高品質の後面を有するチップを、多層半導体ウエハを用いて製造することができる。ＳＯＩ出発材料の使用は、ＳＯＩウエハが標準製品として費用効率よく利用可能であるので、さらに製造コストの軽減の一因となる。

さらなる改良形態では、少なくとも一つの通過開口部は、中間材料層までエッチング剤を通過させるために、ウエハ部に生成される。
本改良形態は、ウエハ部の正確な「下方侵食」を容易にするので、特にウエハ部が第２材料層の厚さよりかなり大きい範囲を横方向に有するならば有利である。集積回路の製造は、このように加速され、かつ歩留まりが大きくなる。

さらなる改良形態では、ウエハ部は、半導体ウエハ内で［１００]方向または[１１０]方向に配置され、かつウェブ状接続部は、ウエハ部の角部または横端縁に配置される。
特に半導体ウエハの破壊行動が、結晶格子に対する破断端縁の位置によって異なるので、本改良形態によって、接続部を分断するのに必要な力、また分離点の形成にも影響を及ぼすことが可能である。ウエハ部の最適解除を、好ましい改良形態を用いて達成することができる。

上で述べた特徴および以下でなお説明すべき特徴を、それぞれ示した組合せのみならず、本発明の範囲を逸脱することなく、他の組合せまたは単独で用いることができるのは言うまでもない。

本発明の実施形態を、図で示し、かつ以下の説明でより詳細に説明する。
図１では、半導体ウエハを、参照番号１０で表記する。半導体ウエハ１０は、第１面１２および対向第２（下方）面１４を有する。図１（ａ）に図示するように、半導体ウエハ１０は、半導体材料内に隠れている複数のキャビティ１６を有する。キャビティ１６は、ウエハ部１８が該キャビティ１６の上方に「懸垂」形で支持されるように、第１面１２の下方に配置される。

本発明の第１の実施形態では、そのような半導体ウエハ１０が提供される（図１（ａ））。その後、各回路構造が、キャビティ１６の上方のそれぞれのウエハ部１８に従来の方法で生成される。これらの回路構造を、図１ｂでは参照番号２０を用いて模式的に示す。本実施形態では、該回路構造は、ウエハ材料の結晶格子に対して[１００]または[１１０]方向にある。回路構造２０を持つウエハ部１８は、次に半導体ウエハ１０から解除される集積回路を備えるフューチャチップを形成する。

図示した実施形態では、この解除は、複数のトレンチ２２が半導体ウエハ１０の面１２内にエッチングされることによってなされ、個々のトレンチ２２は、ウェブ状領域２４によって互いに分離される。好ましい実施形態では、トレンチ２２は、半導体ウエハ１０の面１２上に格子状に配置され、かつ該トレンチは、垂直および水平トレンチのパターンを形成する。垂直および水平トレンチ２２が出会うところに、エッチアウトされなかったウェブ状領域２４が残っている。４つのトレンチは、いずれの場合にも、集積回路構造２０を持つウエハ部１８を取り囲む。よって、ここで各ウエハ部１８は、その４つの角部においてのみウェブ状接続部２４によって保持される。代わりに、ウエハ部１８を、各ウエハ部１８の角部に配置されないで、むしろ例えば横端縁の中央に配置されるウェブ状接続部を経て保持することもできる。

図１（ｃ）に示すように、個々のウエハ部１８を、トレンチ２２の格子蓋から破壊して取り外すことができ、かつ集積半導体構造を備えるチップ２６は、このようにして得られる。
図２は、図１による半導体ウエハ１０を製造する好ましい実施形態を示す。図２（ａ）に従って、まず第一に、例えば、単結晶の、弱ｐドープされたシリコンからなる基板ウエハ３２が設けられる。図２（ｂ）に従って、基板ウエハ３２には、フォトマスク３４が設けられ、かつ該半導体ウエハは露出される。フォトマスク３４は、基板ウエハ３２の面を部分的にのみ被覆し、かつ開放位置を公知の方法で処理することができる。

図示した実施形態では、基板ウエハ３２は、高濃度ｐドープ半導体領域３６を得るために、マスク３４を通してｐドープされる。下にある基板材料３２’は、まだ下方ｐ型ドーピングのみ有する。
図２（ｃ）に従って、多孔質層３８，４０は、その後高濃度ドープ半導体材料３６に生成される。このために、本実施形態では、基板ウエハは、フッ化水素酸およびエタノールからなる溶液に、電流が該溶液を基板ウエハまで流れるように、陽極として配置される。その結果、多孔質シリコンが、高濃度ドープ半導体材料３６の領域に生じ、電流密度を変化させることによって孔径を変化させることができる。好ましい実施形態では、細孔層３８は、基板ウエハの面に生成され、かつ大孔層４０は、下部に生成される。これらの層の生成のより詳細な説明は、冒頭で述べた上記非特許文献２でなされており、該刊行物を本願に引用して援用する。

図２（ｄ）に従って、フォトマスク３４は、その後除去され、かつ多孔質層３８，４０を持つウエハ３２”は、熱処理される。この結果は、上方細孔層３８の孔が、再び少なくとも部分的に閉じ、かつ上方層３８は、その下方に大孔層４０’があり、その孔径がさらに大きくなった実質的に均一な単結晶層４２に再び変換されるということである。大孔層４０は、図１の参照番号１６で表記するキャビティを形成する。底部に位置する基板材料３２'''に上方層４２を接続する分離ウェブ（ここでは図示せず）が、該キャビティ内に残っていてもよい。しかしながら、そのようなウェブは、キャビティ１６を生成する際の工程変動および実施上の不備の結果である。図１のウエハ部１８は、まず第一にキャビティ１６の横方向に沿って残っておりかつマスク構造３４のために残されているウェブ２４によって保持される。

図２（ｆ）に従って、次の工程は、さらなる層４４を基板材料３２'''の面に被覆層として塗布することを含む。好ましい実施形態では、これは、層４２上にまたは半導体ウエハの全面上に成長される単結晶の適度にｐドープされたシリコンからなるエピタキシャル層を含む。この結果、半導体ウエハ１０が、図１に従って工程ステップ１０のための出発材料として設けられる。

図１および図２を合わせて考慮するとわかるように、多孔質層３８，４０の側面積範囲は、キャビティ１６の側面積範囲にほぼ対応し、かつこの点において、回路構造２２が生成されるウエハ部１８の側面積範囲にほぼ対応する。したがって、多孔質層３８，４０の側面積範囲はまた、後のチップ２６のチップ面積を決定する。
図３は、チップ２６を分離する好ましい実施形態を示す。これによれば、個々のチップは、チップ２６（より正確には、ウェブ状接続部２４上になお懸垂されているウエハ部１８）を真空によって吸い上げる把持具５０を用いて把持される。上方からの圧力を通して（矢印５４）、ウェブ状接続部２４は、個々のチップ２６がキャビティ内に下方に押し付けられることによって破壊される。チップ２６を、その後把持具５０を用いて上方に取り除くことができ、かつさらに処理することができる。あるいはまたはさらに、チップ２６は、引張力および／またはねじり力によってウエハ１０から破壊して取り外すこともできる。

図１および図２に示す方法の利点には、残りの半導体ウエハ１０を、チップ２６のすべてが除去された後再利用することができるということがある。このために、残余ウェブ領域２４（図３（ｄ））を持つ半導体ウエハ１０は、その頂側面上で研削されかつ研磨されるが、このことを図３（ｅ）では参照番号５４で記号的に示す。この結果、（やや薄い）基板ウエハ３２は、再び図２からの工程シーケンスの対象となることができる。

図３に示すように、把持具５０は、個々のチップ２６を実質的にまとめて把持する。よって、把持具５０は、その下方把持面積５６の領域では、チップ２６の側面積範囲とほぼちょうど同じにされている。その結果、把持具５０は、高感度チップ２６を確実に保持することができる。半導体ウエハ１０から破壊して取り外す過程での損傷の危険性は、さらに最小にされる。

図４は、新規方法の他の実施形態を示す。本明細書では、半導体ウエハ６０は、出発材料として設けられ、該ウエハは、上方材料層６２、中間材料層６４、および下方材料層６６を有する。好ましい実施形態では、上方および下方材料層６２，６６が単結晶シリコンからなり、一方中間材料層６４が二酸化シリコンからなるＳＯＩウエハが含まれる。一般に、上方材料層６２および中間材料層６４が下方材料層６６と比較して相対的に薄いならば好ましい。

図４（ｂ）に従って、（明確にするためにここでは図示しない回路構造の生成前または後の）半導体ウエハ６０には、その下側にフォトマスク６８が設けられ、該フォトマスクは、フューチャチップ２６の下方の領域を空いたままにしている。その後、図４（ｃ）に従って、下方材料層は、フォトマスク６８によって被覆されていない限りにおいて除去される。図示した実施形態では、下方材料層６６は、中間材料層６４に達すると停止されるエッチング工程を用いて除去される。ウエットエッチング法またはドライエッチング法を用いることができる。

図４（ｄ）に従って、次の工程は、下方材料層６６を除去することによって被覆を取り外した限りにおいて中間材料層を除去することを含む。図４（ｄ）に図示するように、（フューチャ）チップ２６は、今横方向にのみ保持されている。次の工程は、トレンチ２２を生成することを含み、ウェブ状接続部２４のみが残っている。トレンチを、図４（ｃ）に図示する工程ステップの後あるいはそれより前に導入することができる。

チップ２６は、図３に図示するように、その後半導体ウエハ６０から破壊して取り外される。
あるいはまたはさらに、中間材料層６４が、ウェブ状接続部をチップ２６とウエハ材料の残りとの間に形成するために全体的にまたは部分的に残ることもある。この場合、上方材料層６２のトレンチ２２は、全チップ領域（ここでは示さず）を取り囲むことがある。ウェブ状接続部２４は、次に、中間材料層６４の面１２の下方にあるが、まだフューチャチップ２６の周縁部にもある。

図５は、さらなる実施形態を示し、互いに上下に配置される少なくとも３つの材料層６２，６４，６６を有する半導体６０は、出発材料として用いられる。この場合にも、ＳＯＩウエハは、出発材料として好適である。
図５（ｂ）に従って、トレンチ２２は、図示した実施形態では、また再度互いの方に延びているトレンチ２２が出会う角領域にあるウェブ状接続部２４のみが残るように、上方から２つの上方材料層６２，６４内にエッチングされる。図５（ｂ）に図示するように、トレンチ２２は、下方材料層６６まで下方に伸びる。

トレンチ２２は、回路構造（ここでは図示せず）が従来の方法で生成される矩形領域が生じるように、格子蓋の形で再度配置される。回路構造が、半導体ウエハ６０の上方材料層６２のトレンチ２２のエッチングの前に生成されるならば好ましい。
本実施形態の好ましい変形例では、通過開口部７２は、チップ面積２６の領域でさらにエッチングされ、該開口部７２は、上方材料層６２を通ってのみ伸びる。これは、チップ面積２６の領域の中間材料層６４への入口を生成する。

図５（ｂ）でわかるように、本実施形態では、いずれの場合にも、二つのトレンチ２２は、狭いウェブ領域７２が２つの平行なトレンチ２２間に残るように、互いに平行な形でエッチングされる。図５（ｃ）に従って、これらのウェブ領域７４は、その後チップ領域２６の被覆されていない側面を被覆しないようにして形成されるフォトマスク７６で被覆される。

図５（ｄ）に従って、中間材料層（酸化物層）は、次にフッ化水素酸を用いて除去される。チップ２６は、このように、角領域のウェブ状接続部２４上にのみ懸垂される。チップ２６を、次に、図３を参照して説明したのと同じようにして解除することができる。残りの半導体ウエハ（図５（ｆ））を、その後再び再利用することができ、かつ新規製造工程のために利用することができる。

本発明の新規方法の第１の例示的な実施形態を説明する簡略化された模式図を示す。 ウエハキャビティがウエハ部の下方に生成される方法の変形例を説明する簡略化された図を示す。 新規方法の例示的な実施形態でチップの分離の模式図を示す。 新規方法のさらなる例示的な実施形態を説明する模式図を示す。 さらなる例示的な実施形態を説明する模式図を示す。

Claims (13)

1. 集積回路を製造する方法であって、
   第１面および第２面（１２，１４）を有する半導体ウエハ（１０，６０）を設ける工程（ａ）と、
   前記第１面（１２）の領域の規定されたウエハ部（１８）の下方に閉鎖ウエハキャビティ（１６）を生成する工程（ｂ）と、
   前記ウエハ部（１８）に少なくとも一つの回路構造（２０）を生成する工程（ｃ）と、
   前記半導体ウエハ（１０，６０）から前記ウエハ部（１８）を取り外す工程（ｄ）とを有し、
   前記工程（ｄ）は、前記第１面（１２）の前記ウエハ部（１８）の横周縁部に、前記ウエハ部（１８）を少なくとも一重に取り囲むように複数の溝部（２２）を形成し、互いに隣接する溝部（２２）の間にはウェブ状接続部（２４）を配置し、前記ウエハ部（１８）を、前記ウェブ状接続部（２４）を介して前記半導体ウエハ（１０，６０）上に保持されるように、前記ウエハ部（１８）を解放する第１工程シーケンスと、前記ウェブ状接続部（２４）を分断する第２工程シーケンスとを含む、ことを特徴とする方法。
2. 前記ウェブ状接続部（２４）は、前記第１面（１２）上に上方からかけられる圧力（５２）を用いて破壊されることを特徴とする、請求項１に記載の方法。
3. 前記回路構造（２０）は、前記閉鎖ウエハキャビティ（１６）の上方に生成されることを特徴とする、請求項１に記載の方法。
4. 前記工程（ｂ）は、
   第１半導体材料（３６）からなる頂側面を有する基板ウエハ（３２）を設ける工程と、
   前記第１半導体材料（３６）に複数の多孔質領域（３８，４０）を生成する工程であって、各多孔質領域（３８，４０）は、前記各ウエハ部（１８）の面積範囲にほぼ対応する面積範囲を有する工程と、
   前記頂側面上に、前記多孔質領域（３８，４０）を被覆する被覆層（４２）を生成する工程とを含むことを特徴とする、請求項３に記載の方法。
5. 各多孔質領域（３８，４０）は、大孔下方層（４０）および細孔上方層（３８）からなることを特徴とする、請求項４に記載の方法。
6. 前記基板ウエハ（３２）は、前記被覆層（４２）を生成するために、前記多孔質領域（３８，４０）が生成された後に加熱されることを特徴とする、請求項４または請求項５に記載の方法。
7. 第２半導体材料（４４）が、前記頂側面に成長することを特徴とする、請求項４〜請求項６のいずれか１項に記載の方法。
8. 前記基板ウエハ（３２）は、前記第１半導体材料（３６）の下方に配置される第３半導体材料を含み、前記多孔質領域（３８，４０）は、前記第１半導体材料（３６）にのみ生成されることを特徴とする、請求項４〜請求項７のいずれか１項に記載の方法。
9. 前記第１工程シーケンスは、前記回路構造（２０）が前記ウエハ部（１８）に生成された後、前記第１面（１２）に前記溝部（２２）を生成することを含むことを特徴とする、請求項１〜請求項８のいずれか１項に記載の方法。
10. 少なくとも一つの上方、一つの中間、および一つの下方材料層（６２，６４，６６）を有する半導体ウエハ（６０）が設けられ、前記回路構造は、前記上方材料層（６２）に生成され、かつ前記中間材料層（６４）は、前記ウエハ部（１８）を解放するために、前記第１工程シーケンスでエッチアウトされることを特徴とする、請求項９に記載の方法。
11. 少なくとも一つの通過開口部（７２）が、前記中間材料層（６４）までエッチング剤を通過させるために、前記ウエハ部（１８）に生成されることを特徴とする、請求項１０に記載の方法。
12. 前記ウエハ部（１８）は、前記半導体ウエハ内で［１００］方向または［１１０］方向に配置され、かつ前記ウェブ状接続部（２４）は、前記ウエハ部（１８）の角部または横端縁に配置されることを特徴とする、請求項１〜請求項１１のいずれか１項に記載の方法。
13. 前記閉鎖ウエハキャビティ（１６）は、まず前記第１面（１２）の前記領域に第１半導体材料（３６）であるｐドープシリコンからなる基板ウエハ（３２）を設けることによって生成され、前記ｐドープシリコンは、前記ウエハ部（１８）の領域では、陽極エッチング工程を用いて、複数の孔を有する多孔質領域（３８，４０）に変換され、かつ前記多孔質領域（３８，４０）は、その後熱処理され、その過程で前記複数の孔は、前記第１面（１２）で再び閉じ、このために必要とされる材料は、前記多孔質領域（３８，４０）のより深部に位置する層から供給されることを特徴とする、請求項１〜請求項１２のいずれか１項に記載の方法。

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