KR20090013755A - 집적 회로의 제조 방법 - Google Patents

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Abstract

집적 회로를 제조하는 방법은 반도체 웨이퍼(10)의 정의된 웨이퍼 섹션(18)에 회로 구조체(20)를 형성하는 단계를 포함한다. 정의된 웨이퍼 섹션(18)이 후속하여 반도체 웨이퍼(10)로부터 떼어놓여지며, 정의된 웨이퍼 섹션(18)이 남아있는 반도체 웨이퍼(10) 상에 국부의 웹형 접속부들(24)을 통해서만 유지되도록, 정의된 웨이퍼 섹션(18)이 먼저 제거된다. 웹형 접속부들(24)이 후속하여 제거된다. 본 발명의 일 양태에 따르면, 정의된 웨이퍼 섹션(18)은 그 정의된 웨이퍼 섹션(18) 아래에 있는 다공성 실리콘에 의해 캐비티(16)를 형성함으로써 제거된다.

Description

집적 회로의 제조 방법{METHOD FOR PRODUCING AN INTEGRATED CIRCUIT}
본 발명은 집적 회로를 제조하는 방법에 관한 것으로, 이 방법은,
- 제1 및 제2 표면을 갖는 반도체 웨이퍼를 제공하는 단계와,
- 제1 표면의 영역에서의 1이상의 정의된 웨이퍼 섹션에 웨이퍼 캐비티를 형성하는 단계와,
- 상기 정의된 웨이퍼 섹션에 회로 구조체를 형성하는 단계와,
- 반도체 웨이퍼로부터 상기 정의된 웨이퍼 섹션을 떼어놓는(release) 단계 - 상기 정의된 웨이퍼 섹션이 제1 공정 시퀀스에서 제거(free)되어 상기 정의된 웨이퍼 섹션이 남아있는 반도체 웨이퍼 상에서 국부의 웹형 접속부들을 통해서만 유지되며, 상기 웹형 접속부는 제2 공정 시퀀스에서 절단(sever)됨 -
를 포함한다.
위 방법은 WO 2005/104223 A1에서 알려져 있다.
보다 자세하게는, 본 발명은 집적화된 전자 회로를 포함하는 소위 칩들을 형성하는 방법에 관한 것이며, 칩들 및 칩 재료는 각각 매우 얇다. 본 발명에 따른 칩은 100㎛ 보다 상당히 작은 두께를 가질 수 있고, 보다 더 바람직하게는 대략 20㎛ 이하의 두께를 가질 수 있다. 이러한 박막 칩은 각각 집적 회로를 포함하는 복수의 박막 칩이 하나를 다른 하나 위에 쌓은 소위 3D 칩을 형성하기에 매우 적합하 다. 또한, 이러한 박막 칩은 얇은 재료 두께의 결과로서 특정 가요성을 가짐으로써, 이들 칩이 예를 들어, 플라스틱 막과 같은 가요성 캐리어 재료 상에 이용될 수 있다.
집적 회로를 포함하는 이러한 박막 칩들을 형성하기 위한 가능한 방식은 예를 들어, 500 ㎛, 최대 800 ㎛ 까지의 두께를 갖는 반도체 웨이퍼 상에 집적 회로를 먼저 형성하는 단계로 구성된다. 집적 회로가 형성된 후, 반도체 웨이퍼의 후면은 기계 및/또는 화학 공정에 의해 부식된다. 그 후, 일반적으로 복수의 집적 회로를 지닌 반도체 웨이퍼는 칩들을 형성하기 위해 분할되어야 한다. 이것은 소잉과, 그라인딩, 커팅, 또는 스크라이빙에 의한 분리와 절단(break)에 의해 일반적으로 행해진다. 칩들을 형성하기 위해 반도체 웨이퍼를 분할하기 위한 방법은 DE 40 29 973 A1에 의해 개시되어 있다.
기존의 과정은 웨이퍼 재료의 상당한 부분이 부식의 결과로 손상되는 단점을 갖고 있다. 또한, 충분한 공간이 소잉, 그라인딩 등에 의한 분리에 이용가능하기 위하여, 웨이퍼 상의 개개의 칩들 사이에 비교적 큰 거리를 제공할 필요가 있다. 통상의 거리는 150 ㎛의 크기 정도의 경우에 있다. 이 모든 것은 박막의 집적 회로, 즉, 150 ㎛ 미만의 재료 두께를 갖는 칩들의 제조 비용에 바람직하지 못한 영향을 준다.
도입부에서 언급된 WO 2005/104223 A1는 이방성 에칭 공정에 의해 복수의 수직 트렌치가 반도체 웨이퍼의 제1 표면에 먼저 형성되는 방법을 개시한다. 이후, 개구된 제1 표면이 에피택셜 층에 의해 다시 폐쇄되고, 반도체 웨이퍼가 열처리(어닐링)를 받는다. 목적은 이에 의해 제1 표면 아래에 개개의 폐쇄된 채널들을 형성하는 것이다. 그 후, 감추어진 채널들에 대한 수직 입구가 추가의 이방성 에칭 공정에서 형성된다. 채널들과 수직 입구의 내부벽에는, 후속하여 산화 공정에 의해 산화물층이 제공된다. 채널들과 수직 입구는 제1 표면에서 웨이퍼 섹션을 둘러싸며 이후, 이 웨이퍼 섹션에 회로 구조체가 통상의 방식으로 형성된다. 그 후, 산화물층은 추가의 에칭 처리에 의해 채널들과 수직 입구에서 제거됨으로써, 웨이퍼 섹션이 웨이퍼 섹션의 하측면 상의 웹형 접속부를 통해서만 웨이퍼의 나머지 부분에 접속된다. 이들 접속부는 남아있는 반도체 웨이퍼로부터 상부방향으로 웨이퍼 섹션을 파단시킴으로써 절단되며, 여기서, 비틀림 동작이 또한 제안된다. 이러한 방법은 이른바 10㎛ 미만의 두께를 갖는 칩들을 형성할 수 있게 한다.
이러한 기존의 방법에서, 웨이퍼 섹션 아래에 깊이 위치된 산화물층들을 형성한 이후에 이들을 선택적으로 에칭하는 것은 복잡하고 어렵다. 또한, 이 방법은 웹형 접속부의 형성이 여러 방식으로 변할 수 있는 개개의 공정 파라미터들에 매우 의존한다는 단점을 갖는다. 따라서, 정확하게 정의된 특성들을 갖는 웹형 접속부의 형성은 불가능한 것은 아니지만 극도로 어렵다. 웹형 접속부들이 너무 두껍게 제조될 경우에는, 떼어내는 과정에서 칩이 손상될 위험이 상당하다. 웹형 접속부들이 너무 얇게 제조되는 경우에는, 회로 구조체의 제조에 필요한 안정성이 결여된다. 따라서, 웹형 접속부들의 재현성과 공정 신뢰성이 그럴 가능성도 낮지만 매우 높은 비용에서만 보장될 수 있다.
Overstolz 등의 제목이 "A Clean Wafer-Scale ChipRelease Process without Dicing Based on Vapor Phase Etching"[마이크로 일렉트로 메카니칼 시스템에 대한 17차 IEEE 국제 회의(2004년 1월, 페이지 717 내지 720)]인 논문에는, 여러 에칭 공정에 의해 실리콘 재료 단독으로부터 마이크로메카니컬 센서, 즉, 경사계를 떼어놓는 것이 개시되어 있다. 이 경우에, SOI(실리콘 온 인슐레이터) 웨이퍼는 출발 재료로서 기능한다. 경사계 센서를 떼어놓기 위하여, 트렌치들 및 홀들이 웨이퍼 재료의 전면 및 후면 양쪽 모두로부터 에칭된다. 또한, 반도체 재료에 놓이는 산화물 층은 반도체 웨이퍼의 전면 및 후면에서의 홀들을 통하여 반도체 웨이퍼의 내부로 플루오르화수소 산 증기를 도입함으로써 부분적으로 에칭된다.
미국 특허 제6,165,813호에는, 기판을 구부림으로써 가요성 기판에 고정되어 있는 박막 칩들을 떼어놓는 방법이 개시되어 있다. 미국 특허 제6,521,068호에는, 기판으로부터 칩을 분리하는 방법이 개시되어 있으며, 여기서 칩 아래의 영역이 레이저에 의해 가열된다.
JP2002-299500에는, 소위 더미 기판에 의한 칩들의 제거가 개시되어 있다.
마지막으로, 다공성 실리콘의 제조 및 이용이 종래 기술에 알려져 있다. DE 197 52 208 A1에는, 멤브레인 센서를 제조하는 방법이 개시되어 있으며, 여기서 실리콘 카바이드 또는 실리콘 나이트라이트의 박막층이 다공성 실리콘의 영역 상에 성막된다. 다공성 실리콘은 후속하여 암모니아를 이용하여 희생 재료로서 제거된다. 그 결과, 캐비티가 실리콘 카바이드 또는 실리콘 나이트라이트의 멤브레인 층 아래에 발생하며, 이 캐비티는 남아있는 기판으로부터 센서 멤브레인을 열적으로 결합 해제한다.
단결정 실리콘으로 구성되고 자유롭게 떠있는 멤브레인을 갖는 압전저항형 압력 센서를 제조하는 유사 방법은, Armbruster 등에 의한, 제목이 "Surface Micromachining of Monocrystalline Silicon Membranes Using a Silicon Micro Grid of Sintered Porous Silicon"(Technical Digest of Eurosensors XVIII, Rome, 12. 2004년 9월 12일, 페이지 22/23)인 공개물에 설명되어 있다. 이 방법에서, 제1 단계에서, p형으로 도핑된 실리콘 기판에는 얕게 n형으로 도핑된 영역 및 깊게 n+ 형으로 도핑된 영역이 제공된다. 얕게 n형으로 도핑된 영역은 p형으로 도핑된 실리콘 기판의 표면에 격자 구조를 형성한다. 격자 구조 아래의 p형으로 도핑된 실리콘 기판은 후속하여 다공성 실리콘으로 변환된다. 이러한 목적을 위하여, n형으로 도핑된 격자 영역 아래의 p형으로 도핑된 기판의 영역들은 농축된 플루오르화수소 산으로 언더커팅된다. 후속하는 소결공정은 소결된 다공성 실리콘이 격자 구조 아래에 캐비티를 형성하는 작용을 한다. 후속하여, 격자 구조 상에 에피택셜층이 제공되며, 상기 에피택셜층은 압력 센서의 센서 멤브레인을 형성한다. 다공성 실리콘에 의해 형성되는 캐비티는 이러한 방식으로 다시 폐쇄된다.
또한, 다공성 실리콘은 SOI 웨이퍼를 제조하는데 이용될 수 있는 소위 ELTRAN(에피택셜 층 트랜스퍼) 공정에 이용된다. 이 과정은 T. Yonehara 및 K. Sakaguchi의 제목이 "ELTRAN; Novel SOI-Wafer Technology"(JSAP International No. 4, 2001년 7월)인 공개 공보에 개시되어 있다.
이러한 배경기술에 대하여, 본 발명의 목적은 비용 효과적인 방법 및 높은 품질 및 수율로 박막의 집적 회로 칩들을 제조하기 위한 대안의 방법을 제공하는 것이다. 추가적으로 본 발명의 목적은 이러한 방법에 의해 간단하고 비용 효과적으로 제조될 수 있는 집적 회로를 제공하는 것이다.
본 발명의 일 양태에 따르면, 본 발명의 목적은 도입부에서 언급된 유형의 방법에 의해 달성되며, 여기서, 웨이퍼 캐비티는 제1 표면의 영역에 p형으로 도핑된 실리콘으로 구성된 기판 웨이퍼를 제공함으로써 형성되며, 여기서, 정의된 웨이퍼 섹션의 영역에서의 p형으로 도핑된 실리콘은 애노드 에칭 공정에 의해 복수의 구멍들을 갖는 다공성 실리콘으로 변환되며, 다공성 실리콘은 후속하여 열 처리를 받아, 이 열처리 과정에서 구멍들이 제1 표면에서 적어도 실질적으로 다시 폐쇄되며, 이것에 필요한 재료들은 다공성 실리콘의 보다 깊게 위치된 층으로부터 발생한다.
바람직하게는, 복수의 웨이퍼 캐비티가 이러한 방식으로 반도체 웨이퍼의 제1 표면의 영역에 형성되며, 여기서, 개개의 웨이퍼 캐비티는 측면벽에 의해 서로로부터 분리된다. 따라서, 복수의 웨이퍼 섹션들은 상기 웨이퍼 섹션의 각각 아래에 위치되는 각각의 웨이퍼 캐비티를 갖고 형성된다. 회로 구조체는 각각의 정의된 웨이퍼 섹션에 바람직하게 형성됨으로써, 동일하거나 또는 서로 다른 회로 구조체를 갖는 복수의 박막 칩들이 공통의 공정 사이클에서 형성될 수 있다.
본 발명의 다른 양태에 따르면, 본 발명의 목적은 적어도 제1 재료층과 제2 재료층을 갖는 반도체 재료에 형성되어 있는 회로 구조체를 포함하는 집적 회로에 의해 달성되며, 여기서, 제1 재료층과 제2 재료층은 서로 위에 포개져 배치되며, 회로 구조체는 본질적으로 제1 재료층에 형성되며 절단된 웹형 접속부들의 잔류부들이 제2 재료층의 영역에 배치되며, 제2 재료층은 열처리를 받은 p형으로 도핑된 실리콘을 포함한다.
신규의 방법은 개개의 웨이퍼 캐비티가 매우 높은 재현성과 공정 신뢰성을 갖고 제조될 수 있어, 박막 칩들의 제조에 있어 높은 수율을 가능하게 한다는 이점을 갖는다. 또한, 절단하기 전에 개개의 정의된 웨이퍼 섹션들을 유지시키는 웹형 접속부는 매우 정확하게 치수조정되고 위치결정될 수 있다. 이것은 웨이퍼 섹션의 측면 주변부에 웹형 접속부들을 그리고 정의된 웨이퍼 섹션 아래에 웹형 접속부들을 양쪽 모두 제공한다. 정의된 웨이퍼 섹션 아래에 웹형 접속부들을 제공하는 것은 도입부에서 언급된 WO 2005/104223 A1으로부터 대체로 알려진 바와 같이, 남아있는 반도체 웨이퍼 상에서 아래쪽으로 필라형 방식으로 그 외에 제거된 웨이퍼 섹션을 지지한다. 여기서 설명된 과정과 대조적으로, 본 발명은 예시적인 바람직한 실시예에 기초하여 아래 설명될 바와 같이, 여러 간단한 방법으로 그리고 높은 재현성을 갖고 웨이퍼 캐비티 내에 깊게 위치된 수직의 웹형 접속부들을 형성하는 것을 가능하게 한다. 또한, 웹형 접속부들의 수직 변형체, 측면 변형체 및 수직 및 측면 변형체가 공통의 공정 시퀀스로, 동일한 기술을 이용하여 형성될 수 있으며, 이에 의해 신규 방법이 이후의 칩들의 부유 상태에 대해 상당히 더 유연성을 갖는다. 따라서, 이후의 칩들의 "부유 상태"는 정의된 웨이퍼 섹션의 측면 주변부 및/또는 아래부분에 선택적으로 비교적 정확하게 정의된 치수들을 갖는 웹형 접속부들을 배치함으로써 후속하는 공정 단계에 대해 보다 우수하게 최적화될 수 있다. 따라서, 떼어냄 공정(releasing process)에서 칩들의 균열 양태와 웨이퍼의 안정성을 최적화하는 것이 가능하다.
결국, 따라서, 신규의 방법은 박막의 집적 회로를 양호하게 제어가능하고 비용 효과적이며 고품질인 제조를 가능하게 한다. 따라서, 상술한 목적이 완벽하게 달성된다.
본 발명의 개선예에서, 정의된 웨이퍼 섹션 아래의 웨이퍼 캐비티는 폐쇄형 웨이퍼 캐비티로서 형성된다.
이 개선예에서, 웨이퍼 캐비티는 바깥쪽을 향하여 폐쇄되며, 결과적으로 반도체 웨이퍼 내에 감추어질 수 있다. 바깥쪽으로부터 캐비티내로 입구는 의도된 것이 아니다. 이러한 캐비티는 반도체 웨이퍼가 캐비티에도 불구하고 비축되어 저장될 수 있어, 이에 의해 제조 공정이 합리화될 수 있고 훨씬 더 비용 효과적으로 이루어질 수 있다는 이점을 갖는다.
이 방법은 폐쇄형 캐비티 내로의 오염물질의 진입을 불가능하게 하기 때문에 웨이퍼 캐비티가 전체 제조 공정 동안에 폐쇄형 캐비티로서 형성되는 경우인 것이 특히 바람직하다. 애노드 에칭 공정 동안에 구멍의 형성은 애노드 전류 및 작용 시간에 의존하여 변할 수 있기 때문에 이러한 바람직한 개선예가 다공성 실리콘에 의해 바람직하게 실현될 수 있다. 즉, 웨이퍼 캐비티는 다공성 반도체 재료에 의해 항상 피복되어 있는 경우에 있다. 다공성 반도체 재료가 구멍을 갖고 있다 하더라도, 이들 구멍은 구멍크기에 비해 비교적 넓은 영역 상에 넓게 확산되어 있는 공간적으로 매우 협소한 개구부를 나타낸다. 따라서, 실질적으로 폐쇄된 피복부가 캐비티 위에 위치된다. 이러한 개선예는 캐비티들 상에 매우 균일한 표면을 가져와, 이에 의해 회로 구조체를 형성하는데 이용가능한 반도체 재료가 보다 고품질로 이루어진다. 따라서, 이러한 개선예는 수율에 있어 추가의 증가를 가능하게 한다.
추가의 개선예에서, 다공성 실리콘은 정의된 웨이퍼 섹션의 영역 범위에 대응하는 영역 범위를 갖고 있다.
이 개선예에서, 정의된 웨이퍼 섹션이 나머지의 반도체 웨이퍼 상에서 "플로팅"되는 범위로, 측면으로 연장되어 있는 정의된 웨이퍼 섹션 아래에 웨이퍼 캐비티가 형성된다. 캐비티와 웨이퍼 섹션의 영역 범위는 실질적으로 일치한다. 이에 대한 대안으로서, 웨이퍼 캐비티의 영역 범위가 정의된 웨이퍼 섹션의 영역 범위보다 측면으로 상당히 더 큰 웨이퍼 캐비티를 형성할 수 있다. 바람직한 개선예는 종래에 비해 보다 큰 안정성을 갖고 있고 이는 수율에 있어서 추가의 증가에 기여한다.
추가의 개선예에서, p형으로 도핑된 실리콘이 애노드 에칭 공정에 의해 다공성 실리콘으로 변환되기 전에, 복수의 n형으로 도핑된 국부의 영역들이 기판 웨이퍼의 p형으로 도핑된 실리콘에 형성된다.
이러한 개선예는, n형으로 도핑된 영역들이 애노드 에칭 공정의 과정에서 공격받지 않기 때문에 특히 바람직하다. 따라서, 웨이퍼 캐비티의 치수들과, 웹형 접속부들의 치수들 및 위치들이 이러한 개선예에서 매우 정확하게 설정될 수 있다.
추가의 개선예에서, 제1 그룹의 n형으로 도핑된 스트립형 영역들이 생성되며, 이 그룹은 p형으로 도핑된 패시트(facet)들을 둘러싸는 n형으로 도핑된 격자 구조를 제1 표면에 형성한다. 바람직하게는, p형으로 도핑된 패시트들이 정의된 웨이퍼 섹션의 영역 범위에 대응하는 측면 영역 범위를 갖는다, 즉, p형으로 도핑된 패시트들은 회로 구조체를 처리하기 위한 정의된 웨이퍼 섹션을 형성한다.
스트립형 영역들이 캐비티들 간의 파티션으로 기능하기 때문에 이들 개선예를 이용하여 감추어진 웨이퍼 캐비티들의 크기를 매우 정확하게 설정할 수 있다. 또한, 웨이퍼 섹션들 간의 측면 거리는 이러한 스트립형 n형 영역에 의해 설정될 수 있어, 이에 의해, 효과적인 영역 이용을 얻기 위하여 이용가능한 웨이퍼 표면이 최적으로 세분될 수 있다. 스트립형 영역들이 더 넓을수록, 감추어진 캐비티들에도 불구하고 예를 들어 웨이퍼 표면의 안정성을 증가시킨다. 스트립형 영역들이 더 좁을수록, 특히 효과적인 영역의 이용이 가능하다. n형으로 도핑된 영역들이 기존의 마스킹 방법에 의해 더 정확하게 형성될 수 있기 때문에, 이러한 개선예는 웨이퍼의 매우 정확한 세분을 가능하게 한다.
추가의 개선예에서, 제2 그룹의 n형으로 도핑된 점형태 영역이 형성되며, 여기서 n형으로 도핑된 1 이상의 점형태 영역은 정의된 웨이퍼 섹션의 영역에 배치된다. 바람직하게는, n형으로 도핑된 1이상의 점형태 영역이 각각의 패시트에 배치된다.
개선예는 정의된 웨이퍼 섹션의 하측면에 웹형 접속부들을 매우 정확하게 형성하는 것을 가능하게 한다. 하측면 상의 이러한 수직 웹들은 캐비티 상의 재료의 현저한 굴곡을 방지하거나 또는 적어도 감소시킨다. 따라서, 이 개선예는 회로 구조체의 제조 동안에 공정 시퀀스의 매우 유연성있는 실시와 또한 웨이퍼 섹션의 안정적인 부유 상태를 가능한다.
추가의 개선예에서, n형으로 도핑된 1 이상의 링형상의 영역이 형성되며, 이 영역은 기판 웨이퍼에 대하여 동심원 형상으로 바람직하게 배치되며, 여기서, n형으로 도핑된 점형태 영역들은 n형으로 도핑된 링형상의 영역 내에 실질적으로 균일하게 분산되어 있다.
이 개선예는 고정된 패시트 또는 세분의 구현 없이 반도체 웨이퍼의 전체 표면 상에 수직 웹형 접속부들을 준비시키는 것을 가능하게 한다. 따라서, n형으로 도핑된 링형상의 영역 내에 존재하는 웨이퍼의 전체 표면이 자유롭게 떠있을 수 있기 때문에 사용자는 미래의 칩들의 칩 영역을 개별적으로 결정하는 능력을 제공받는다. 따라서, 서로 다른 칩 영역들을 갖는 칩이라도 웨이퍼 상에 개별적으로 형성될 수 있다.
추가의 개선예에서, 열처리 후에, 에피택셜층이 다공성 실리콘에 제공되며, 여기서, 회로 구조체가 에픽택셜층에 적어도 우세하게 형성된다. 바람직하게는, 회로 구조체는 에픽택셜층에 전체적으로 배치된다.
본 발명의 바람직한 개선예에서, 에픽택셜층은 반도체 웨이퍼의 전체 표면 상의 전체 영역에 걸쳐 형성되며, 따라서, 한편에는 감추어져 있는 캐비티들을 갖고, 다른 한편에는 매우 균일한, 바람직하게는 단결정의 표면을 갖는 반도체 웨이퍼를 가져온다. 이러한 표면은 회로 구조체의 실질적으로 무결함 제조를 높은 수율로 실현하기 때문에 바람직하다. 웨이퍼의 표면에서의 반도체 재료의 어떠한 결함은 수율을 악화시키는 공정 결함의 위험을 수반한다. 본 발명의 바람직한 개선예에서, 에피택셜층은 실질적으로 편평한 표면 상에 형성되며, 이는 WO 2005/104223 A1으로부터의 방법에 비해 상당한 이점을 구성한다.
추가의 개선예에서, 회로 구조체가 형성된 후, 웹형 접속부가 웨이퍼 섹션의 측면 주변부에 형성되는 방식으로 정의된 웨이퍼 섹션이 제거된다. 바람직하게는, 정의된 웨이퍼 섹션은 웨이퍼 섹션의 면들에 웨이퍼의 깊이방향으로 트렌치들을 에칭함으로써, 바람직하게는 이방성 에칭 공정에 의해 정의된다.
측면의 웹형 접속부들은 정의된 웨이퍼 섹션이 전단력에 의해 남아있는 반도체 웨이퍼로부터 쉽게 절단될 수 있다는 이점을 갖는다. 이 경우에, 정의된 웨이퍼 섹션에서의 회로 구조체에 대한 손상 위험이 상대적으로 낮아진다. 또한, 웹형 접속부들 간의 측면 거리와 회로 구조체가 형성되는 구역의 영역들의 선택을 통하여 자유롭게 선택가능한 "안전한 마진"이 설정될 수 있고, 이는 간단한 방식으로 수율을 추가로 증가시키는데 기여한다. 또한, 측면의 웹형 접속부들은 칩들의 측면 주변부로 절단점들을 이동시켜, 이에 의해 칩 하부면들이 매우 균일하게 형성될 수 있으며, 이는 박막의 칩들을 쌓는데 바람직하다.
추가의 개선예에서, 웨이퍼 섹션은 반도체 웨이퍼에서의 [100] 방향 또는 [110] 방향으로 배열되며, 웹형 접속부들은 웨이퍼 섹션의 측면 에지부들 또는 코너에 배치된다.
이 개선예는 반도체 웨이퍼의 절단 양태가 결정 격자에 대한 균열 에지부들의 위치에 의존하여 달라지기 때문에 바람직하다. 이 개선예는 측면의 웹형 접속부들을 절단하는데 필요한 힘들을 최소화하는 것을 가능하게 하기 때문에, 이에 의해 원하지 않는 손상의 위험을 추가로 최소화시킨다.
추가의 개선예에서, 정의된 웨이퍼 섹션의 영역에서 p형으로 도핑된 실리콘은 보다 미세한 복수의 구멍들을 갖는 다공성 실리콘으로 구성된 상부층과, 애노드 에칭 공정에 의해 보다 큰 복수의 구멍들을 갖는 하부층으로 변환된다.
층들의 침투 깊이와 구멍 크기는, 예를 들어, 플루오르화수소산 용액을 통하여 애노드로서 이용되는 기판 웨이퍼로 흐르는 전류의 전류 밀도를 변경시킴으로써 다공성 영역의 형성 동안에 변경될 수 있다. 보다 큰 구멍의 하부층(보다 깊이 위치됨)과 미세 구멍의 상부층(보다 높은 레벨에 위치됨)을 형성함으로써, 반도체 웨이퍼의 상부면이 완전하게 개구될 필요가 없이 감추어져 있는 웨이퍼 캐비티를 형성하는 것이 가능하다. 이는 반도체 웨이퍼의 표면에 보다 높은 재료 품질을 발생시킬 수 있기 때문에 바람직하다.
추가의 개선예에서, 제1 표면에서 상부층과 하부에 있는 하부층을 갖는 기판 웨이퍼가 제공되며, 상부층은 하부층보다 더 고농도로 p형으로 도핑된 실리콘이다. 다공성 실리콘은 보다 고농도의 p형으로 도핑된 상부층에 바람직하게 형성되는 한편, 보다 저농도의 p형으로 도핑된 하부층은 기판 재료를 지지하는 것으로만 기능한다.
웨이퍼 캐비티 또는 웨이퍼 캐비티들의 형성 결과로서 불가피하게 발생하는 재료 응력이 서로 다른 도핑들에 의해 보상될 수 있기 때문에 이 개선예는 바람직하다. 이러한 재료 응력으로 인한 균열 손상은 서로 다른 도핑들에 의해 방지될 수 있다.
추가의 개선예에서, 정의된 웨이퍼 섹션이 떼어진 후, 남아있는 반도체 웨이퍼는 그라인딩되고, 추가의 집적 회로의 제조를 위하여 기판 웨이퍼로서 제공된다.
이 개선예는 반도체 재료의 효과적인 이용을 가능하게 하기 때문에 특히 바람직하다. 따라서, 이 개선예는 집적 회로를 포함하는 박막의 칩들의 특히 비용 효과적인 제조를 가져온다.
상술한 특징 및 아래 설명될 특징들이 각각 나타낸 조합 뿐만 아니라, 본 발명의 범위를 벗어남이 없이 다른 조합으로 또는 독립적으로 이용될 수 있음은 말할 필요가 없다.
본 발명의 예시적인 실시예는 도면에 나타나 있고, 이하 설명부에서 보다 자세히 설명한다.
도 1은 신규의 방법의 예시적인 바람직한 실시예를 나타내는 간략도이다.
도 2는 정의된 웨이퍼 섹션 아래에 웨이퍼 캐비티를 형성하는데 이용되는 공정 시퀀스를 나타내는 간략도이다.
도 3은 신규 방법에 의해 처리되는 반도체 웨이퍼의 개략적인 평면도를 나타낸다.
도 4는 신규 방법의 바람직한 변형예에서 칩들의 분리를 나타내는 간략도이다.
도 5는 도 3의 반도체 웨이퍼로부터의 부분적인 발췌 부분을 측단면도로 나 타낸다.
도 6은 도 5의 측단면도와 유사한 측단면도로서, 집적 회로를 포함한 분리된 칩의 일부분을 나타낸다.
도 7은 도 3의 반도체 웨이퍼와 유사한 반도체 웨이퍼의 개략적인 평면도를 나타내며, 여기서, 큰 캐비티가 링형상의 경계벽 내에 제공된다.
도 1에서, 반도체 웨이퍼는 도면 번호 10으로 표시된다. 반도체 웨이퍼(10)는 제1 표면(12) 및 대향하는 제2(하부) 표면(14)을 갖고 있다. 캐비티(16)가 제1 표면(12) 아래에 배치되어 있어, 웨이퍼 섹션(18)이 캐비티 상에 "떠있는" 방식으로 지지되어 있다. 도 1a에 나타낸 바와 같이, 반도체 웨이퍼는 반도체 재료 내에 감추어진 이러한 복수의 캐비티(16)를 갖고 있다.
예시적인 제1 실시예에서, 이러한 반도체 웨이퍼(10)가 제공된다(도 1a). 그후, 각각의 회로 구조체가 통상의 방식으로 캐비티(16) 상의 웨이퍼 섹션(18)에 형성된다. 회로 구조체는 도 1b에서 도면 부호 20으로 개략적으로 도시되어 있다. 바람직한 실시예에서, 회로 구조체는 웨이퍼 재료의 결정 격자에 대해 [100] 또는 [110] 방향으로 놓인다. 회로 구조체(20)를 가진 웨이퍼 섹션(18)은 집적 회로를 포함하는 이후의 칩을 형성하며, 그 후, 칩은 반도체 웨이퍼(10)로부터 떼어놓여져야 한다.
도시된 예시적인 실시예에서, 이것은 복수의 트렌치(22)가 반도체 웨이퍼(10)의 표면(12) 내에 에칭됨으로써 행해지며, 여기서, 개개의 트렌치(22)는 웹 형 영역(24)에 의해 서로 분리된다. 바람직한 예시적인 실시예에서, 트렌치들(22)은 반도체 웨이퍼(10)의 표면(12) 상에 격자형 방식으로 분포되어 있으며, 트렌치들은 수직 방향 및 수평 방향 트렌치들의 패턴을 형성한다. 수직 방향 및 수평 방향 트렌치들(22)이 만나는 경우, 에칭되지 않았던 웹형 영역(24)이 남겨진다. 각각의 경우에 4개의 트렌치가 집적 회로 구조체(20)를 갖는 웨이퍼 섹션(18)을 둘러싼다. 따라서, 여기서 각각의 웨이퍼 섹션(18)은 섹션의 4개의 코너에서만 웹형 접속부(24)에 의해 유지된다. 대안으로서, 웨이퍼 섹션(18)은 코너들에 배치되어 있지 않고 오히려 예를 들어 각각의 웨이퍼 섹션(18)의 측면 에지부에 중심적으로 배치되어 있는 웹형 접속부를 통하여 또한 유지될 수 있다. 개개의 웨이퍼 섹션(18)의 측면 주변부에서의 웹형 접속부들(24)에 더하여, 도 2, 도 5 및 도 6을 참조로 아래 설명된 바와 같이, 개개의 웨이퍼 섹션들의 하측면 상에 웹형 접속부들을 제공하는 것이 또한 가능하다. 신규의 방법은 정의된 웨이퍼 섹션들(18) 아래에만, 또는 정의된 웨이퍼 섹션들(18)의 측면 주변부에만 또는 아래와 측면 주변부 양쪽 모두의 조합 방식으로 선택적으로 웹형 접속부들을 배치하는 것을 가능하게 한다.
도 1c에 나타낸 바와 같이, 개개의 웨이퍼 섹션(18)은 트렌치들(22)의 격자 그리드로부터 절단될 수 있고 이러한 방식으로, 집적화된 반도체 구조체를 포함한 칩(26)이 얻어진다.
도 2는 도 1에 따른 반도체 웨이퍼(10)를 형성하기 위한 예시적인 바람직한 실시예를 나타낸다. 도 2a에 따르면 먼저, 예를 들어, 저농도로 p형 도핑된 단결정 실리콘으로 구성된 기판 웨이퍼(32)가 제공된다. 도 2b에 따르면, 기판 웨이퍼(32) 에는 그 상부면에 보다 고농도로 p형 도핑된 실리콘으로 구성된 상부층(34)이 제공된다. 예시적인 바람직한 실시예에서, 이것은 알려진 방식으로 추가의 도핑 원자들을 기판 웨이퍼(32)의 상부면에 제공함으로써 행해지며, 여기서, 도핑은 이 경우 대략 1018일 수 있다. 이때 기판 웨이퍼(32)는 보다 높은 고농도의 p형 도핑을 갖는 상부층(34)과, 보다 저농도의 p형 도핑을 갖는 하부층(36)을 갖는다. 또한, n형으로 도핑된 영역(38, 40)이 상부층(34)에 형성된다. 바람직하게는, 여기서는 n+형으로 도핑된 영역들이 포함되는데, 즉, 영역(38, 40)에는, 고농도의 n형 도핑 원자들이 제공된다. 영역(38, 40)은 통상의 마스크 기술을 이용하여 이온 주입 또는 일부 다른 방법과 같은 알려진 방법들에 의해 형성될 수 있다.
도 2c에 따르면, 다공성층(42, 44)이 고농도로 p형 도핑된 층(34)에 후속하여 형성된다. 이러한 목적을 위하여, 예시적인 바람직한 실시예에서, 기판 웨이퍼(32)는 플루오르화수소산과 알코올로 구성된 용액 내에 애노드로서 통하게 되어, 전류가 용액을 통하여 기판 웨이퍼에 흐를 수 있다. 그 결과, 다공성 실리콘이 상부층(34)의 영역에 형성되며, 여기서 구멍 크기는 전류 밀도를 변경함으로써 바꿀 수 있다. 예시적인 바람직한 실시예에서, 미세 구멍의 다공성 층(42)이 기판 웨이퍼의 표면에 형성되며, 큰 구멍의 다공성 층(44)이 바로밑에 형성된다. 이들 층 형성의 보다 자세한 설명은 도입부에서 언급된 Yonehara/Sakaguchi에 의한 공개 공보에서 주어지며, 그 공개 공보의 내용을 여기서는 참조로서 포함한다.
도 2d에 따르면, 그 후, 다공성 층(42, 44)을 가진 웨이퍼가 예를 들어 대략 1100℃에서 열처리(45)를 받는다. 이 열처리 결과는 상부의 미세 구멍의 다공성 층(42)에서의 구멍들이 적어도 실질적으로 다시 폐쇄되어, 이에 의해 이 다공성 층(42)이 실질적으로 균일한 단결정 층(42')으로 다시 변환된다. 그 아래에 놓이는 것은 층(44')이며 층의 구멍 크기는, 재료층으로 여전히 불릴 수 있기에는 거의 불가능한 큰 범위로 증가된다. 그 후, 큰 구멍의 다공성 층(44')은 도 1에서 도면 부호 16으로 표시된 캐비티를 형성한다. 하부에 위치한 기판 재료에 상부층(42')을 접속시키는 (여기에 도시하지 않은) 분리된 웹들이 또한 상기 캐비티 내에 남겨질 수 있다. 이러한 웹은 캐비티(16)를 형성할 때 공정 변동 및 실제적인 제약들의 결과일 수 있다. 또한, 도 5 및 도 6을 참조한 실제예에 기초하여 아래에 자세히 설명될 바와 같이, n형으로 도핑된 영역(40)에 의해 수직의 접속 웹들이 목표되는 방식으로 형성될 수 있다.
도 2f에 따르면, 다음 단계는 층(42')의 표면에 피복층으로서 추가의 층(48)을 제공하는 것을 포함한다. 예시적인 바람직한 실시예에서, 이 단계는 이후의 회로 소자에 대하여 적응되는 도핑을 갖는 단결정 에피택셜층을 포함하며, 이 에픽택셜층은 층(42')을 포함하는 웨이퍼의 전체 표면 상에 성장된다. 도핑은 n형 도핑이거나 또는 p형 도핑일 수 있다. 이것은 도 1에 따른 공정 단계들에 대한 출발 재료로서 제공된 반도체 웨이퍼(10)를 가져온다.
도 2f에 도시될 수 있는 바와 같이, 캐비티(44')는 측면으로 위치된 n형으로 도핑된 영역들(38) 사이에 연장되어 있으며, 이 영역들(38)은 실질적으로 캐비티(44')의 측면 경계부들을 형성한다. 캐비티(44')의 측면 영역 범위는 여기서 W로 표시되어 있다. 예시적인 바람직한 실시예에서, 캐비티(44')는 직사각형을 가지며, 도 1a 내지 도 1c에 설명된 바와 같이 적어도 실질적으로 정방형 베이스 영역을 바람직하게 갖는다. 따라서, 보는 방향의 깊이쪽으로의 캐비티(44')의 측면 영역 범위는 마찬가지로 W이다.
도 3으로부터 이해될 수 있는 바와 같이, n형으로 도핑된 영역(38)은 전체 웨이퍼(10) 상에서 스트립 방식으로 뻗어있다. 이 경우, 웨이퍼(10)는 제1 그룹의 n형으로 도핑된 스트립형 영역(38)과 제2 그룹의 n형으로 도핑된 스트립형 영역(38')을 가지며, 이 경우, 이들 영역은 서로에 대하여 직교하는 방향으로 뻗어있어, 이에 의해, 스트립형 영역(38, 38')은 패시트(50)를 형성한다. 각각의 패시트(50)의 측면 영역 범위는 웨이퍼(10)의 표면 아래의 캐비티(44')에 대응한다. n형으로 도핑된 점형태의 영역(40)이 캐비티들 내에 배치될 수 있으며(그러나 반드시 그러할 필요가 있는 것은 아님), 캐비티(44')의 형성 이후 나머지의 자유롭게 떠있는 웨이퍼 섹션에 대하여 점형태의 수직의 지지 접속부들로서 기능할 수 있다.
도 1 및 도 2의 결합 구성으로부터 볼 수 있는 바와 같이, 캐비티(16)의 측면 영역 범위(W)가 회로 구조체(22)가 형성되는 웨이퍼 섹션(18)의 측면 영역 범위에 대략적으로 대응한다. 따라서, 다공성 층(42, 44)의 측면 영역 범위는 또한 이후의 칩(26)의 칩 영역을 결정한다. 즉, 다공성 층(42, 44)의 측면 영역 범위는 이후의 칩들의 영역과 대략적으로 동일하게 된다.
도 4는 칩(26)을 분리하기 위한 예시적인 바람직한 실시예를 나타낸다. 이 경우, 칩들(26)은 진공에 의해 칩들(26)을 흡착하는(suck up)[보다 자세하게는, 웨 이퍼 섹션(18)이 웹형 접속부들(24) 상에 정지되어 부유 상태로 되어 있음] 그립핑 툴(52)에 의해 고정된다. 위에서부터의 압력을 통하여(화살표 56), 웹형 접속부(24)는 캐비티 내에 아래방향으로 가압되는 개개의 칩(26)으로 분리된다. 후속하여, 칩(26)은 그립핑 툴(52)에 의해 윗방향으로 떼내어져 추가로 처리될 수 있다. 대안으로, 또는 추가적으로, 칩(26)이 또한 인장력 및/또는 비틀림 힘에 의해 웨이퍼(10)로부터 절단될 수 있다. 그립핑 툴은 SMD 구성요소의 처리에 이용되는 것과 같이 바람직하게 픽 앤 플레이스(pick-and place) 툴이다.
도 1 및 도 2에 설명된 방법의 이점은 모든 칩(26)이 제거된 후에 남아있는 반도체 웨이퍼(10)가 재이용될 수 있다는 점을 포함한다. 이러한 목적을 위하여, 잔류하는 웹 영역들(24)을 가진 반도체 웨이퍼(10; 도 4d)가 그 상부면 상에서 그라인딩되고 폴리싱되며, 이것은 도 4e의 도면 부호 56으로 기호적으로 표시되어 있다. 이것은 도 2의 공정 시퀀스에서 다시 이용될 수 있는 기판 웨이퍼(32; 다소 더 얇아짐)를 가져온다.
도 4에 도시된 바와 같이, 그립핑 툴(52)은 실질적으로 적절하게 개개의 칩들(26)을 그립핑한다. 따라서, 그립핑 툴(52)은 자신의 하부 그립핑 구역(58)의 영역에서, 칩(26)의 측면 영역 범위와 대략적으로 동일한 크기로 이루어진다. 그 결과, 그립핑 툴(52)은 민감한 칩들(26)을 확고하게 유지시킬 수 있다. 반도체 웨이퍼(10)로부터 절단되는 과정에서의 손상의 위험이 보다 최소화된다.
도 5는 웨이퍼(10)로부터의 부분적인 발췌부분을 측단면도로 나타낸다. 도 5의 도면은, 기록 자체가 충분한 품질로 재생될 수 없기 때문에 대응적으로 절단한 웨이퍼(10)의 전자 현미경 기록으로부터 복사되었다. 그러나, 특성들을 관찰하기 위해서는, 도 5에서의 도면이 정확하게 실제 비율로 축적된 것이 아님을 고려해야 한다. 일치하는 도면 부호는 이전의 것과 동일한 요소들을 나타낸다.
도 5에서 이해될 수 있는 바와 같이, 상부에 놓인 층(42')과 하부에 있는 기판 재료(32) 간에 비교적 확실한 분리를 형성하는 감추어진 캐비티(44')가 상술한 과정에 의해 형성될 수 있다. n형으로 도핑된 영역, 여기서는 영역(40)이 애노드 에칭 공정에서 공격받기 때문에 캐비티(44')가 이러한 n형으로 도핑된 영역에서 끝난다. n형으로 도핑된 영역이 국부적인 점형태의 범위를 갖는 경우, 이러한 방식으로, 에피택셜 층(48)이 지지 기판 재료(32) 상에 지지되는 국부의 웹형 고정점(anchoring point)이 발생한다.
대조적으로, n형으로 도핑된 영역이 반도체 웨이퍼(10)를 통하여 스트립형 방식으로 뻗어가는 경우, 인접하는 캐비티들(44')을 서로 분리시키고 따라서 도 3에 도시된 바와 같이 패시트들을 형성하는 측면 경계벽들이 발생한다.
도 6은 집적 회로 구조체를 포함하는 칩(26)으로부터의 부분적인 발췌 부분을 나타낸 것이며, 칩들은 신규 방법에 따라 형성되었다. 도 5와 비교하여 알 수 있는 바와 같이, 칩(26)은 국부의 웹형 접속부(40)를 절단함으로써 하부에 있는 기판 재료(32)로부터 분리되었다. 결과적으로, 칩(26)은 에피택셜 층(48)에 의해 본질적으로 형성되는 제1 상부 재료층을 갖는다. 예시적인 바람직한 실시예에서, 회로 구조체(20)는 이 상부 재료층에서 구현된다. 바로 밑에는 제2 하부 재료층(42')이 배치되어 있으며, 이 층은 재료 강화에 의해 다시 실질적으로 폐쇄되었을 때 이 전의 미세 다공층(42)에 의해 본질적으로 형성된다. 층(42')의 하측면 상에, 특정의 굴곡 또는 거칠기가 있으며, 이것은 n형으로 도핑된 영역들(38, 40)의 영역에서의 절단점들에 주로 발생된다.
도 7은 웨이퍼의 주변부(64)에 대략 동심원 형상으로 배치되는 n형으로 도핑된 링 형상 영역(62)을 가진 기판 웨이퍼(32')의 평면도를 나타낸다. n형으로 도핑된 복수의 국부의 점형태 영역들(40)이 n형으로 도핑된 링형상 영역(62) 내에 실질적으로 균일하게 분산되어 있다. 그 후, 기판 웨이퍼의 경우에 있어 다공성 실리콘이 형성되는 경우, 전체 웨이퍼 영역의 큰 부분에 확장되어 있는 연속의 폐쇄형 캐비티가 발생한다. 상기 캐비티 내에는, n형으로 도핑된 점형태 영역(40)이 수직 지지점들을 형성하며, 이에 의해 다공성층(42')이 아랫방향으로 지지된다. 이와 같은 웨이퍼는 사용자로 하여금 자신의 칩(26)의 영역 범위를 개별적으로 및 다양하게 구성할 수 있게 한다. 따라서, 기판 웨이퍼(32')는 특히 비축 저장되기에 매우 적합하다. 그 후, 사용자는 도 1에 도시된 바와 같이 수직 트렌치(22)에 의해 개개의 칩 영역들을 세분할 수 있다. n형으로 도핑된 점형태 영역(40)에서의 수직 지지점들을 고려하면, 이 경우에 측면 웹형 접속부들(24)을 또한 없앨 수 있다. 그러나, 칩 영역의 보다 더 안정된 부유 상태를 얻기 위하여 트렌치(22)를 에칭할 때 측면 웹형 접속부들(24)이 또한 추가로 남겨질 수 있다.

Claims (14)

  1. 집적 회로(26)를 제조하는 방법으로서,
    - 제1 및 제2 표면(12, 14)을 갖는 반도체 웨이퍼(10)를 제공하는 단계와;
    - 제1 표면(12)의 영역에서의 1이상의 정의된 웨이퍼 섹션(18) 아래에 웨이퍼 캐비티(16, 44')를 형성하는 단계와;
    - 상기 정의된 웨이퍼 섹션(18)에 회로 구조체(20)를 형성하는 단계와;
    - 반도체 웨이퍼(10)로부터 상기 정의된 웨이퍼 섹션(18)을 떼어놓는(release) 단계 - 상기 정의된 웨이퍼 섹션(18)이 남아있는 반도체 웨이퍼(10) 상에서 국부의 웹형 접속부들(24)을 통해서만 유지되는 방식으로 상기 정의된 웨이퍼 섹션(18)이 제1 공정 시퀀스에서 제거(free)되며, 상기 웹형 접속부(24)는 제2 공정 시퀀스에서 절단(sever)됨 -
    를 포함하며,
    상기 웨이퍼 캐비티(16, 44')는 제1 표면(12)의 영역에 p형으로 도핑된 실리콘(34)으로 구성된 기판 웨이퍼(32)를 먼저 제공함으로써 형성되며, p형으로 도핑된 실리콘(34)은 애노드 에칭 공정에 의해 상기 정의된 웨이퍼 섹션(18)의 영역에서 복수의 구멍들을 갖는 다공성 실리콘(42, 44)으로 변환되며, 상기 다공성 실리콘(42, 44)은 열처리(45)를 후속하여 수행받아, 상기 열처리 과정에서 상기 구멍들이 다시 적어도 실질적으로 제1 표면(12)에서 폐쇄되며, 이 폐쇄에 필요한 재료들은 다공성 실리콘의 더 깊이 위치된 층(44)으로부터 생성되는 것을 특징으로 하는 집적 회로의 제조 방법.
  2. 제1항에 있어서, 상기 정의된 웨이퍼 섹션(18) 아래의 웨이퍼 캐비티는 폐쇄형 웨이퍼 캐비티(16, 44')로서 형성되는 것을 특징으로 하는 집적 회로의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 다공성 실리콘은 상기 정의된 웨이퍼 섹션(18)의 영역 범위에 대응하는 영역 범위(W)를 갖는 것을 특징으로 하는 집적 회로의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, p형으로 도핑된 실리콘(34)이 애노드 에칭 공정에 의해 다공성 실리콘(42, 44)으로 변환되기 전에, n형으로 도핑된 복수의 국부 영역(38, 40)이 기판 웨이퍼(32)의 p형으로 도핑된 실리콘(34)에 형성되는 것을 특징으로 하는 집적 회로의 제조 방법.
  5. 제4항에 있어서, 제1 그룹의 n형으로 도핑된 스트립형 영역(38)이 형성되며, 이 영역들은 제1 표면에서 p형으로 도핑된 패시트(50)를 둘러싸는 n형으로 도핑된 격자 구조체(38, 38')를 형성하는 것을 특징으로 하는 집적 회로의 제조 방법.
  6. 제4항 또는 제5항에 있어서, 상기 제2 그룹의 n형으로 도핑된 점형태 영 역(40)이 형성되며, 1이상의 n형으로 도핑된 점형태 영역(40)은 상기 정의된 웨이퍼 섹션(18)의 영역에 배치되는 것을 특징으로 하는 집적 회로의 제조 방법.
  7. 제6항에 있어서, 기판 웨이퍼(32)에 대하여 바람직하게 동심원 형상으로 배치되어 있는 n형으로 도핑된 링형상 영역(62)이 형성되며, 상기 n형으로 도핑된 점형태 영역(40)은 n형으로 도핑된 링형상 영역(62) 내에 실질적으로 균일하게 분산되어 있는 것을 특징으로 하는 집적 회로의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 열처리(45) 후에, 에피택셜 층(48)이 다공성 실리콘(46)에 제공되고, 회로 구조체(20)는 상기 에피택셜 층(48)에서 적어도 우세하게 형성되는 것을 특징으로 하는 집적 회로의 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 회로 구조체(20)가 형성된 후, 상기 정의된 웨이퍼 섹션(18)은 국부의 웹형 접속부들(24)이 상기 정의된 웨이퍼 섹션(18)의 측면 주변부에 남겨지는 방식으로 제거되는 것을 특징으로 하는 집적 회로의 제조 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 정의된 웨이퍼 섹션(18)은 반도체 웨이퍼(10)에서의 [100] 방향 또는 [110] 방향으로 배치되며, 국부의 웹형 접속부(24)는 상기 정의된 웨이퍼 섹션(18)의 측면 에지부 또는 코너에 배치되는 것을 특징으로 하는 집적 회로의 제조 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 정의된 웨이퍼 섹션(18)의 영역에서, p형으로 도핑된 실리콘(34)은 애노드 에칭 공정에 의해, 복수의 미세 구멍들을 갖는 다공성 실리콘으로 구성된 상부층(42)과, 복수의 큰 구멍들을 갖는 하부층(44)으로 변환되는 것을 특징으로 하는 집적 회로의 제조 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 제1 표면(32)에서의 기판 웨이퍼(32)는 상부층(34)과 하부에 있는 하부층(36)을 갖고 있으며, 상기 상부층(34)은 상기 하부층(36) 보다 고농도로 p형으로 도핑된 실리콘인 것을 특징으로 하는 집적 회로의 제조 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 정의된 웨이퍼 섹션(18)이 제거된 후에, 남아있는 반도체 웨이퍼(10)가 그라인딩되고 추가의 집적 회로(26)의 제조를 위해 기판 웨이퍼(32)로서 제공되는 것을 특징으로 하는 집적 회로의 제조 방법.
  14. 제1 재료층(48)과 제2 재료층(42')을 적어도 갖는 반도체 재료에 형성된 회로 구조체(20)를 포함하는 집적 회로로서,
    상기 제1 및 제2 재료층(48, 42')은 하나를 다른 하나 위에 쌓아 배치되며 상기 회로 구조체(20)는 제1 재료층(48)에 실질적으로 형성되며, 분리된 웹형 접속부들(40)의 잔류부들이 제2 재료층(42')의 영역에 배치되며, 상기 제2 재료층(42')은 열처리(45)를 받았던 p형으로 도핑된 다공성 실리콘을 포함하는 것인 집적 회로.
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