KR102158176B1 - 미세기둥으로 연결된 GaN 계열 박막층을 가진 반도체 기판 및 이의 제조 방법 - Google Patents

미세기둥으로 연결된 GaN 계열 박막층을 가진 반도체 기판 및 이의 제조 방법 Download PDF

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Abstract

본 명세서는 종래 전사 기술에 비해 경제적으로 부담이 적고, 공정이 쉬우며 높은 생산성을 가질 수 있는 반도체 기판을 개시한다. 본 명세서에 따른 반도체 기판은, 하부 기판층; 도핑되지않은 GaN으로 상기 하부 기판층 위에 형성된 버퍼층; 제1 농도로 도핑된 GaN으로 상기 버퍼층 위에 형성된 다수의 미세 기둥으로 형성된 제1 GaN층; 제2 농도로 도핑된 GaN으로 상기 제1 GaN층 위에 형성된 제2 GaN층; 및 상기 제2 GaN층 위에 형성된 소자 구조층;을 포함할 수 있다.

Description

미세기둥으로 연결된 GaN 계열 박막층을 가진 반도체 기판 및 이의 제조 방법{Semiconductor substrate having a GaN-based thin film layer connected by fine pillar AND method for manufacturing the same}
본 발명은 반도체 기판에 관한 것이며, 보다 상세하게는 반도체 소자를 어느 한 기판에서 다른 기판으로 전사하는 것이 보다 용이한 반도체 기판 및 이의 제조 방법에 관한 것이다.
GaN계 반도체는 GaN를 기반으로 성장할 수 있는 InGaN, AIGaN 등의 합금반도체를 포함하는 물질로서 광소자， 전자소자 및 센서 분야에서 활발하게 이용되고 있다. GaN 계 소자 구조는 일반적으로 사파이어 또는 실리콘(Si) 기판 위에 성장되게 되는데， 이러한 기판은 전기전도도외 열전도도가 낮이 고출력 및 고전력 소자의 구현에 제한요소로 작용하게 된다 이를 해결하기 위하여 GaN 계 소자구조를 기판에서 분리하여 금속 또는 유연기판 위에 전사하는 다양한 방법들이 제시되어 왔다. 여기에서 핵심적인 공정이 소자구조를 기판에서 분리하는 리프트오프(lift-off) 공정인데， 대표적으로는 레이저 리프트오프와 화학적 리프트오프 기술이 있다.
먼저 레이저 리프트오프는, 고출력 레이저를 사파이어 기판의 뒤에서 입사시켜 기판과 GaN 박막의 경계에서 흡수되도록 한다. 이때 고열에 따른 GaN의 용융으로 기판과의 분리가 일어나도록 한다. 레이저 리프트오프는 공정을 위한 별도의 구조가 필요하지 않고， 높은 신뢰성으로 리프트오프를 할 수 있다는 장점이 있다. 반면，고가의 레이저 장비를 필요로 하며， 공정 쓰루풋(throughput)이 낮다는 단점이 있다.
이에 대한 대안으로 화학적 리프트오프가 제시된다. 화학적 리프트오프는 화학적 식각이 가능한 희생층을 기판과 GaN 소자구조 사이에 삽입하고， 선택적 식각을 통해 희생층을 제거하여 리프트오프를 구현한다. 대면적 웨이퍼에 대해 빠른 속도의 공정이 가능하다는 장점이 있다. 그러나 희생층의 삽입에 의해 GaN 소자층의 성장이 영향을 받게 되며，이는 결정성장 특성의 저하 또는 결함농도의 중가라는 문제점을 야기하는 단점이 있다.
공개특허공보 제10-2011-0118616호, 2011.10.31
본 명세서는 종래 전사 기술에 비해 경제적으로 부담이 적고, 공정이 쉬우며 높은 생산성을 가질 수 있는 반도체 기판 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
본 명세서는 상기 언급된 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한 본 명세서에 따른 반도체 기판은, 하부 기판층; 도핑되지않은 GaN으로 상기 하부 기판층 위에 형성된 버퍼층; 제1 농도로 도핑된 GaN으로 상기 버퍼층 위에 형성된 다수의 미세 기둥으로 형성된 제1 GaN층; 제2 농도로 도핑된 GaN으로 상기 제1 GaN층 위에 형성된 제2 GaN층; 및 상기 제2 GaN층 위에 형성된 소자 구조층;을 포함할 수 있다.
본 명세서의 일 실시예에 따르면, 상기 제1 농도는 상기 제2 농도에 비해 높은 농도일 수 있다. 구체적으로, 상기 제1 농도는 n+-GaN 5x1018cm-3 ~ 3x1019cm-3이고, 상기 제2 농도는 n-GaN 1x1018cm-3 ~ 1x1019cm-3일 수 있다.
본 명세서의 일 실시예에 따르면, 상기 미세 기둥의 지름은 50nm ~ 1μm일 수 있다.
상술한 과제를 해결하기 위한 본 명세서에 따른 반도체 기판 제조 방법은, (a) 하부 기판층 위에 도핑되지않은 GaN으로 버퍼층을 형성하는 단계; (b) 상기 버퍼층 위에 제1 농도로 도핑된 GaN 층을 형성하는 단계; (C) 상기 제1 농도로 도핑된 GaN 층 위에 제2 농도로 도핑된 GaN 층을 형성하는 단계; (d) 상기 제2 농도로 도핑된 GaN 층 위에 미리 설정된 패턴으로 식각용 마스크를 형성하는 단계; (e) 상기 제1 농도로 도핑된 GaN 층 및 상기 제2 농도로 도핑된 GaN 층에 대해 전해에칭을 수행하는 단계; (f) 상기 식각용 마스크를 제거하는 단계; 및 (g) 나노포러스가 형성된 제2 농도로 도핑된 GaN 층 위에 소자 구조를 형성하는 단계;를 포함할 수 있다.
상기 제1 농도는 상기 제2 농도에 비해 높은 농도일 수 있다. 구체적으로, 상기 제1 농도는 n+-GaN 5x1018cm-3 ~ 3x1019cm-3이고, 상기 제2 농도는 n-GaN 1x1018cm-3 ~ 1x1019cm-3 일 수 있다.
본 명세서의 일 실시예에 따르면, 상기 (b) 단계는 제1 농도로 도핑된 GaN 층은 0.5 μm ~ 5μm의 높이를 가지도록 형성하는 단계일 수 있다.본 명세서의 일 실시예에 따르면, 상기 (d) 단계의 개별 식각용 마스크의 지름은 1μm ~ 10μm일 수 있다.
또한, 상기 식각용 마스크는 SiO2 및 SiNx이고, 상기 (f) 단계는 HF 또는 BOE 용액을 통해 상기 식각용 마스크를 제거하는 단계일 수 있다.
본 명세서의 일 실시예에 따르면, 상기 (e) 단계는 상기 제2 농도로 도핑된 GaN 층은 나노포러스 형태를 가지도록 에칭을 수행한 후, 상기 제1 농도로 도핑된 GaN 층은 미세기둥이 존재하도록 전해에칭을 수행하는 단계일 수 있다.
본 명세서의 다른 실시예에 따르면, 상기 (e) 단계는 상기 제2 농도로 도핑된 GaN 층은 나노포러스 에칭, 상기 제1 농도로 도핑된 GaN 층은 완전 에칭이 일어나는 전압으로 전해에칭을 수행하는 단계일 수 있다.
이 경우, 상기 (e) 단계는 상기 제1 농도로 도핑된 GaN 층에 지름은 50nm ~ 1μm의 미세기둥이 형성되도록 전해에칭을 수행하는 단계일 수 있다.
본 명세서의 또 다른 실시예에 따르면, 상기 (e) 단계는 상기 제1 농도로 도핑된 GaN 층 및 상기 제2 농도로 도핑된 GaN 층 모두 나노포러스 에칭이 일어나는 전압으로 전해에칭을 수행하는 단계일 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서에 따른 반도체 기판을 사용하면, 종래 전사 기술에 비해 경제적으로 부담이 적고, 공정이 쉬우며 높은 생산성을 가질 수 있다.
본 발명의 효과들은 이상에서 언급된 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서의 일 실시예에 따른 반도체 기판의 단면도이다.
도 2는 본 명세서의 일 실시예에 따른 반도체 기판 생성 방법의 참고도이다.
도 3은 본 명세서에 따른 반도체 기판에 형성된 소자를 다른 기판으로 전사하는 방법의 참고도이다.
도 4는 본 명세서에 따른 반도체 기판에 형성된 소자를 선택적으로 전사하는 방법의 참고도이다.
본 명세서에 개시된 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서가 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하고, 본 명세서가 속하는 기술 분야의 통상의 기술자(이하 '당업자')에게 본 명세서의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 권리 범위는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 명세서의 권리 범위를 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다. 명세서 전체에 걸쳐 동일한 도면 부호는 동일한 구성 요소를 지칭하며, "및/또는"은 언급된 구성요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 비록 "제1", "제2" 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 명세서가 속하는 기술분야의 통상의 기술자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성요소와 다른 구성요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 구성요소들의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들어, 도면에 도시되어 있는 구성요소를 뒤집을 경우, 다른 구성요소의 "아래(below)"또는 "아래(beneath)"로 기술된 구성요소는 다른 구성요소의 "위(above)"에 놓일 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성요소는 다른 방향으로도 배향될 수 있으며, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 1은 본 명세서의 일 실시예에 따른 반도체 기판의 단면도이다.
도 1을 참조하면, 본 명세서의 일 실시예에 따른 반도체 기판(100)은 하부 기판층(110), 버퍼층(120), 제1 GaN층(131), 제2 GaN층(141) 및 소자 구조층(160)을 포함할 수 있다.
상기 하부 기판층(110)은 반도체 생성을 위해 가장 하부에 위치하여 기본이 되는 기판으로서, SiO2 또는 사파이어의 재질로 구성될 수 있다.
상기 버퍼층(120)은 도핑되지않은 GaN으로 상기 하부 기판층 위에 형성될 수 있다. 한편, 본 명세서에서"GaN"라고 지칭된 물질은 적어도 갈륨과 나이트라이드를 포함하여 형성되는 물질층을 통칭하는 것으로 이해되어야 한다.
상기 제1 GaN층(131)은 제1 농도로 도핑된 GaN으로, 상기 버퍼층(120) 위에 다수의 미세 기둥으로 형성될 수 있다. 상기 미세 기둥의 개수 및 굵기는 요구되는 기둥 자체의 강도 및 상기 제2 GaN층(141)을 지지하는 필요한 지지력 등에 의해 다양하게 설정될 수 있다.
제1 GaN층(131)은 제1 농도로 다수의 미세 기둥으로 형성됨에 따라서 본 발명의 핵심적인 요소 중 하나를 구성하는데, 후속되는 기판 전사 및 분리공정에서 기판의 분리가 가능하게 하는 역할을 수행한다. 방법에 대한 설명에서 상세히 후술한다.
상기 제2 GaN층(141)은 제2 농도로 도핑된 GaN으로 상기 제1 GaN층(131) 위에 형성될 수 있다.
본 명세서에서 "제1 농도" 및 "제2 농도"는 서로 다른 농도를 구분하기 위한 명칭이다. 한편, 본 명세서의 일 실시예에 따르면, 제1 농도는 상기 제2 농도에 비해 높은 농도일 수 있다. 구체적으로, 상기 제1 농도는 n+-GaN 5x1018cm-3 ~ 3x1019cm-3이고, 상기 제2 농도는 n-GaN 1x1018cm-3 ~ 1x1019cm-3일 수 있다.
상기 소자 구조층(160)은 상기 제2 GaN층(141) 위에 형성될 수 있다. 상기 소자 구조층(160)은 LED, 트랜지스터 등 실제 생산하고자 하는 반도체 소자가 생성되는 영역으로서, 특정 반도체 소자 구조에 제한되지 않는다.
이하에서는 본 명세서에 따른 반도체 기판 제조 방법을 설명하도록 하겠다.
도 2는 본 명세서의 일 실시예에 따른 반도체 기판 생성 방법의 참고도이다.
도 2를 참조하면, 먼저 하부 기판층(110) 위에 도핑되지않은 GaN으로 버퍼층(120)을 형성할 수 있다(1). 다음으로 상기 버퍼층(120) 위에 제1 농도로 도핑된 GaN층(130)을 형성할 수 있다(2). 일 예로, 상기 제1 농도로 도핑된 GaN층(130)은 0.5 μm ~ 5μm의 높이를 가지도록 형성될 수 있다. 다음으로, 상기 제1 농도로 도핑된 GaN 층(130) 위에 제2 농도로 도핑된 GaN 층(140)을 형성할 수 있다(3). 본 명세서의 일 실시예에 따르면, 상기 제1 농도는 상기 제2 농도에 비해 높은 농도일 수 있으며, 구체적으로 상기 제1 농도는 n+-GaN 5x1018cm-3 ~ 3x1019cm-3이고, 상기 제2 농도는 n-GaN 1x1018cm-3 ~ 1x1019cm-3 일 수 있다.
다음으로 상기 제2 농도로 도핑된 GaN 층(140) 위에 미리 설정된 패턴으로 식각용 마스크(150)를 형성할 수 있다(4). 상기 식각용 마스크는 SiO2 및 SiNx 등의 유전체 박막으로 전해에칭 과정에서 하부의 GaN를 보호하는 역할을 하는 물질이 될 수 있다. 상기 식각용 마스크의 개수 및 크기는 형성하고자 하는 미세 기둥의 개수 및 굵기 등에 의해 다양하게 설정될 수 있다. 본 명세서의 일 실시예에 따르면, 상기 개별 식각 마스크의 지름은 1μm ~ 10μm일 수 있다. 참고로 도 2 내 (4-1), (5-1), (6-1) 및 (7-1)은 해당 과정의 평면도이다.
다음으로 제2 농도로 도핑된 GaN 층(140)은 나노포러스 형태를 가지도록 에칭을 수행한 후, 이 구조물을 이용하여 제1 농도로 도핑된 GaN 층(130)에 대해 에칭을 수행한다(5). 전해에칭을 수행하는 것이 바람직할 수 있지만 본 발명의 기본적인 사상을 유지하는 한 다른 에칭을 수행하는 것도 가능하다.
전해에칭의 경우를 예로 들어 설명하면, 전해에칭은 제2 농도로 도핑된 GaN 층(140)은 나노포러스(nanoporous)가 형성되도록 에칭하고, 다음으로, 제1 농도로 도핑된 GaN 층(130)은 미세기둥이 존재하도록 전해에칭을 수행할 수 있다. 예를 들어, 전해에칭 관련 설명은 "A conductivity-based selective etching for next generation GaN devices", Yu Zhang,Sang-Wan Ryu, Chris Yerino , Benjamin Leung, Qian Sun, Qinghai Song, Hui Cao, and Jung Han, Phys. Status Solidi B 247, p. 1713-1 716 (2010) 문헌을 참조할 수 있다.
만약, GaN 층(140) 상부 표면에 식각 마스크 없이 전면에 대해 전해에칭을 한다면, 상기 제1 농도로 도핑된 GaN층(130)은 완전 제거된다. 따라서, 소정의 식각 마스크를 GaN 층(140) 상부 표면에 형성하고 난 후, 에칭을 수행하면, 제2 농도로 도핑된 GaN 층(140)은 나노포러스(nanoporous)가 형성될 때 식각마스크가 존재하는 영역은 나노포러스 미형성 영역이 생긴다. 따라서, GaN층(130)이 에칭될 때, 식각 마스크 하단부 영역에 있는 제1 농도로 도핑된 GaN 층(130)에는 미세 기둥(131)이 형성되는 것이 가능하다. 이 때 전해 에칭의 시간을 변화시켜 미세 기둥(131)의 지름을 정밀하게 조절할 수 있다. 일 예로, 상기 미세기둥(131)의 지름은 50nm ~ 1μm일 수 있다. 상기 지름보다 얇으면 쉽게 무너질 수 있으며, 상기 지름보다 굵으면 추후에 전사(transfer)과정에서 잘 부러지지 않을 수 있다.
본 공정에 의하면, GaN 층(140)이 나노포러스(nanoporous) 형태로 된 상황에서 GaN 층(130)이 에칭되는 단계를 통해서 GaN층(130)의 미세기둥이 단시간내에 균질하게 제작되는 것이 가능한 장점이 있다. 즉, 나노포러스 형태의 GaN층(140)을 통해 전해액이 신속하게 GaN 층(130)으로 도입되어 미세기둥 형성 공정시간이 단축되고 식각 마스크가 형성된 하부 영역의 GaN 층(130)은 미세기둥으로 형성되는데 식각마스크의 패턴은 정밀하게 제어가능하므로 미세기둥도 정밀하고 균질하게 제작이 가능하게 된다.
또한, GaN 층(140)과 GaN 층(130)의 농도에 있어 제1 농도는 상기 제2 농도에 비해 높은 농도인 경우 다음과 같은 장점이 있다.
GaN의 전해에칭 특성은 같은 전압에서 도핑농도가 높을수록 나노포러스 에칭에서의 다공율이 증가하고, 특정 농도 이상의 도핑에서는 완전에칭이 일어나게 된다. 본 발명의 대상이 되는 구조는 미세기둥에 의해 상부의 소자구조가 지탱되는 것으로, 미세기둥의 지름에 대한 정밀한 조절이 필수적이다. 이를 위해 표면에 마스크를 형성한 후 제1 GaN 층은 완전에칭이 되고, 제2 GaN 층은 나노포러스 에칭이 되는 조건(예: 전압 조절)을 구현하면, 제2 GaN 층에서 나노포러스 구조가 형성되고 이를 통해 제1 GaN 층에서 수직방향으로 완전에칭이 일어난 후, 마스크 패턴 아래의 제1 GaN 층이 측면으로 식각되기 시작한다. 결과적으로 마스크 패턴의 중심 아래쪽에 식각되지 않은 미세기둥이 형성되는데, 이 미세기둥의 지름은 마스크 패턴 아래에서 일어나는 식각 시간에 의해 결정된다. 전해에칭을 시작하면 먼저 시료의 전면에서 (마스크 영역 제외) 빠른 속도로 하부 방향으로 나노포러스 및 완전에칭이 일어나고, 그 후 마스크 아래에서 측면식각이 일어나게 되므로, 남아 있는 미세기둥의 지름은 마스크 패턴과 측면식각 깊이의 차에 의해 주어지게 된다. 본 발명에서는 마스크의 크기가 1-10μm 으로 상대적으로 작아서, 요구되는 측면식각의 깊이가 수 마이크론 정도로 작게 된다. 결국 공정의 불균일성으로 측면식각 속도에 작은 변화가 있더라도, 이 효과가 미세기둥의 지름에 미치는 영향은 상대적으로 작게 된다. 반면 가로, 세로가 수백 μm 인 칩의 측면에서 식각을 통해 1μm 이하의 미세기둥을 얻고자 할 때 요구되는 측면식각 속도의 정밀도를 생각해 보면 본 발명의 장점이 명확히 드러나게 된다. 결론적으로 본 발명의 구조를 제작하기 위해서는 반드시 제1 GaN 층은 완전에칭, 제2 GaN 층은 나노포러스 에칭이 되어야 하는데, 이를 위해서는 제1 GaN 층의 도핑이 제 2 GaN 층의 도핑보다 높아야 한다.
다음으로 상기 식각용 마스크(150)는 제거할 수 있다(6). 본 명세서의 일 실시예에 따르면, 상기 식각용 마스크는 SiO2또는 SiNX이고, HF 또는 BOE 용액을 통해 상기 식각용 마스크를 제거할 수 있다.
다음으로 나노포러스가 형성된 제2 농도로 도핑된 GaN 층(141) 위에 원하는 소자 구조를 형성할 수 있다(7). 원하는 소자 구조를 재성장 공정에서 표면에 GaN만이 존재하므로，용이하게 전면에 걸쳐 좋은 특성의 GaN 소자 구조를 성장하는 것이 가능하다. 또한 표면의 미세한 나노포러스 구멍은 재성장 과정에서 성장되는 GaN에 의해 메워지게 되며 결과적으로 평탄하고 연속적인 GaN 소자 구조를 형성할 수 있다.
한편, 앞서 전해 에칭을 실시하는 단계에서 GaN층(140)와 GaN층(130)를 각각 전압을 다양하게 조절하는 것이 가능하다. 먼저, 제2 농도로 도핑된 GaN 층(140)은 나노포러스 에칭, 제1 농도로 도핑된 GaN 층(130)은 완전 에칭이 일어나는 전압으로 전해에칭을 수행하는 것이 가능하다. 또한, 제1 농도로 도핑된 GaN 층(130)과 제2 농도의 GaN층(140)에서 모두 나노포러스 에칭이 일어나지만 도핑농도의 차이에 의해 동일전압에서 제1 농도로 도핑로 도핑된 GaN 층(130)이 더 높은 다공율을 갖도록 전해에칭을 수행할 수도 있다. 이 경우, 높은 다공률의 나노포러스가 형성된 제1 농도로 도핑된 GaN층(130)은 고온에서 원자의 이동으로 내부에 큰 공동을 형성하게 되어，완전 에칭과 동일한 효과를 얻을 수 있다. 이후 과정은 상술한 내용과 동일하여 반복적인 설명은 생략하도록 하겠다.
이하에서는 본 명세서에 따른 반도체 기판에서 원하는 소자를 전사(transfer)하는 방법을 통해 본 명세서에 따른 반도체 기판의 장점을 살펴보도록 하겠다.
도 3은 본 명세서에 따른 반도체 기판에 형성된 소자를 다른 기판으로 전사하는 방법의 참고도이다.
도 3의 (a)를 참조하면, 전사하고자 하는 소자 칩의 크기와 간격， 위치 등을 고려하여 소자 구조 위에 접착제(170) 를 이용하여 전사 기판(180)과 접착시킨다. 상기 접착제(170)는 PDMS(polydimethylsiloxane) 에폭시 또는 In-Pb 솔더(solder)나 Au-Sn 솔더(solder)를 사용할 수 있다.
다음으로 도 3의 (b)와 같이, 전사 기판(180)에 힘을 가하여 상기 소자를 본 명세서에 따른 반도체 기판에서 떼어 낼 수 있다. 이때, 외력에 의해 미세 기둥(131)이 부러지게 되어 선택된 영역에만 해당 칩이 전사될 수 있다.
도 4는 본 명세서에 따른 반도체 기판에 형성된 소자를 선택적으로 전사하는 방법의 참고도이다.
도 4의 (a)를 참조하면, 왼쪽에는 전사 기판(180)에 일부 영역에만 접착제(170)에 도포된 것을 확인할 수 있다. 상기 접착제가 도포된 면을 상기 소자 구조층(160)에 닿도록, 도 4의 (b)와 같이, 상기 전사 기판(180)을 옮길 수 있다. 그리고 도 3을 참조하여 설명하였듯이, 전사 기판(180)에 힘을 가하여 상기 미세 기둥(131)이 부러지도록 다시 옮길 수 있다. 그 결과, 도 4의 (c)와 같이, 접착제(170)에 도포된 영역에 대응하는 소자 구조층(160)만 선택적으로 기판에 전사된다.
GaN계 소자 칩의 전사기술은 마이크로 LED 등의 디스플레이 산업에서 매우 중요한 기술이다. 전사 기술이 중요한 첫 번째 이유는 GaN 소자가 일반적으로 성장되는 사파이어 또는 실리콘 기판이 열전도와 전기전도 특성이 좋지 못해 고출력 특성을 얻기 어려우므로，이를 개선하기 위해 금속 기판으로의 전사가 필요하기 때문이다. 이는 대면적, 고휘도 수직형 LED 공정에서 전사기술을 필요로 하는 이유이다. 두 번째로는 유연 디스플레이를 구현하기 위 해서는 딱딱한 기판 위에 제작된 GaN 소자를 유연 기판으로 전사할 필요성이 있다. 이는 유연 디스플레이 시장이 빠르게 확대되고 있고 여기에 마이크로 LED 등의 반도체 칩을 사용하기 위해서 꼭 필요한 공정이다. 본 명세서에 따른 반도체 기판을 사용하여 LED 등을 생산할 경우, 레이저 전사에 비해 낮은 비용으로 높은 생산성을 가지며 동시에 대량의 전사가 가능하다.
이상, 첨부된 도면을 참조로 하여 본 명세서의 실시예를 설명하였지만, 본 명세서가 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며, 제한적이 아닌 것으로 이해해야만 한다.
100 : 반도체 기판
110 : 하부 기판층
120 : 버퍼층
131 : 제1 GaN층(미세 기둥)
141 : 제2 GaN층
150 : 식각용 마스크
160 : 소자 구조층

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. (a) 하부 기판층 위에 버퍼층을 형성하는 단계;
    (b) 상기 버퍼층 위에 제1 농도로 도핑된 GaN 층을 형성하는 단계;
    (C) 상기 제1 농도로 도핑된 GaN 층 위에 상기 제1 농도보다 낮은 제2 농도로 도핑된 GaN 층을 형성하는 단계;
    (d) 상기 제2 농도로 도핑된 GaN 층 위에 미리 설정된 패턴으로 복수의 식각용 마스크를 형성하는 단계;
    (e) 상기 제1 농도로 도핑된 GaN 층 및 상기 제2 농도로 도핑된 GaN 층에 대해 에칭을 수행하는 단계;
    (f) 상기 식각용 마스크를 제거하는 단계; 및
    (g) 나노포러스가 형성된 제2 농도로 도핑된 GaN 층 위에 소자 구조를 형성하는 단계;를 포함하는 반도체 기판 제조 방법.
  6. 삭제
  7. 청구항 5에 있어서,
    상기 제1 농도는 n+-GaN 5x1018cm-3 ~ 3x1019cm-3이고, 상기 제2 농도는 n-GaN 1x1018cm-3 ~ 1x1019cm-3인 반도체 기판 제조 방법.
  8. 청구항 5에 있어서,
    상기 (b) 단계는, 제1 농도로 도핑된 GaN 층은 0.5 μm ~ 5μm의 높이를 가지도록 형성하는 단계인 반도체 기판 제조 방법.
  9. 청구항 5에 있어서,
    상기 (d) 단계의 개별 식각용 마스크의 지름은 1μm ~ 10μm인 반도체 기판 제조 방법.
  10. 청구항 5에 있어서,
    상기 식각용 마스크는 SiO2 또는 SiNX이고,
    상기 (f) 단계는, HF 또는 BOE 용액을 통해 상기 식각용 마스크를 제거하는 단계인 반도체 기판 제조 방법.
  11. 청구항 5에 있어서,
    상기 (e) 단계는, 상기 제2 농도로 도핑된 GaN 층은 나노포러스 형태를 가지도록 에칭을 수행한 후, 상기 제1 농도로 도핑된 GaN 층은 미세기둥이 존재하도록 전해에칭을 수행하는 단계인 반도체 기판 제조 방법.
  12. 청구항 5에 있어서,
    상기 (e) 단계는, 상기 제2 농도로 도핑된 GaN 층은 나노포러스 에칭, 상기 제1 농도로 도핑된 GaN 층은 완전 에칭이 일어나는 전압으로 전해에칭을 수행하는 단계인 반도체 기판 제조 방법.
  13. 청구항 11 또는 청구항 12에 있어서,
    상기 (e) 단계는, 상기 제1 농도로 도핑된 GaN 층에 지름은 50nm ~ 1μm의 미세기둥이 형성되도록 전해에칭을 수행하는 단계인 반도체 기판 제조 방법.
  14. 청구항 5에 있어서,
    상기 (e) 단계는,
    상기 제1 농도로 도핑된 GaN 층 및 상기 제2 농도로 도핑된 GaN 층 모두 나노포러스 에칭이 일어나는 전압으로 전해에칭을 수행하는 단계인 반도체 기판 제조 방법.
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