KR101655178B1 - 발광 소자 및 그 제조 방법 - Google Patents
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Abstract
발광 소자 및 그 제조 방법이 제공된다.
발광 소자는 기판과, 상기 기판 상에 배치되어 보이드 패턴(void pattern)을 구비하는 제 1 도전형 하부 반도체층과 상기 제 1 도전형 하부 반도체층 상에 형성되는 제 1 도전형 상부 반도체층을 갖는 제 1 도전형 반도체층과, 상기 제 1 도전형 반도체층 상에 배치되는 활성층과, 상기 활성층 상에 배치되는 제 2 도전형 반도체층 및 상기 제 1 및 제 2 도전형 반도체층 상에 각각 위치되는 제 1 및 제 2 전극을 포함하고, 상기 보이드 패턴과 인접한 상기 제 1 도전형 하부 반도체층의 측벽이 수직 방향의 단면으로 볼 때 직선 형태로 형성됨과 아울러서, 상기 보이드 패턴과 중첩되는 상기 기판의 표면에 대하여 이루는 상기 측벽의 외측 경사각이 예각을 갖도록, 상기 측벽이 역경사 식각법으로 식각되어 형성된다.
발광 소자는 기판과, 상기 기판 상에 배치되어 보이드 패턴(void pattern)을 구비하는 제 1 도전형 하부 반도체층과 상기 제 1 도전형 하부 반도체층 상에 형성되는 제 1 도전형 상부 반도체층을 갖는 제 1 도전형 반도체층과, 상기 제 1 도전형 반도체층 상에 배치되는 활성층과, 상기 활성층 상에 배치되는 제 2 도전형 반도체층 및 상기 제 1 및 제 2 도전형 반도체층 상에 각각 위치되는 제 1 및 제 2 전극을 포함하고, 상기 보이드 패턴과 인접한 상기 제 1 도전형 하부 반도체층의 측벽이 수직 방향의 단면으로 볼 때 직선 형태로 형성됨과 아울러서, 상기 보이드 패턴과 중첩되는 상기 기판의 표면에 대하여 이루는 상기 측벽의 외측 경사각이 예각을 갖도록, 상기 측벽이 역경사 식각법으로 식각되어 형성된다.
Description
본 발명은 발광 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는, 역경사 식각법에 의해 식각되어 기판과 인접한 소정의 도전형 반도체층 내에 낮은 굴절율을 갖는 보이드 패턴(void pattern)을 형성하여, 광추출 효율을 향상시킴과 아울러서, 기판과 반도체층 사이에 결정 부정합과 열팽창 계수의 차이로 인한 스트레스를 최소화하는데 기여하는 발광 소자 및 그 제조 방법에 관한 것이다.
발광 소자(Light Emitting Device)는 전기에너지가 빛에너지로 변환되는 특성의 소자로서, 예를 들어 화합물 반도체의 조성비를 조절함으로써 다양한 색상을 구현할 수 있다.
발광 소자는 순방향전압 인가 시 n형의 전자와 p형의 정공(hole)이 결합하여 전도대(conduction band)와 가전대(valance band)의 에너지 갭에 해당하는 에너지를 발산하는데, 이 에너지는 주로 열이나 빛의 형태로 방출되며, 빛의 형태로 발산되면 발광 소자가 되는 것이다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색 발광소자, 녹색 발광소자, 자외선(UV) 발광소자 등은 상용화되어 널리 사용되고 있다.
도 1은 종래의 발광 소자의 단면도이고, 도 2는 도 1의 A 부분을 확대한 도면이다.
종래의 발광 소자는 사파이어(sapphire; 알루미늄 산화막) 또는 실리콘 카바이드(SiC)로 형성되며 반사 패턴들(12)을 구비하는 기판(10), 기판(10) 상에 n형 도펀트가 도핑된 갈륨 나이트라이드계 화합물 반도체로 형성되는 제 1 도전형 반도체층(20), 발광층으로 작용하는 활성층(30), 활성층(30) 상에 p형 도펀트가 도핑된 갈륨 나이트라이드계 화합물 반도체막으로 형성되는 제 2 도전형 반도체층(40) 및 제 1, 제 2 도전형 반도체층들(20, 40) 상에 각각 형성되는 제 1, 제 2 전극들(50, 52)을 포함한다.
기판(10)을 구성하는 사파이어의 굴절율은 약 1.7이고, 제 1 도전형 반도체층(20)을 구성하는 갈륨 나이트라이드계 화합물 반도체막의 굴절율은 약 2.1 내지 2.4이다. 활성층(20)에서 발산된 광은 다양한 각도와 방향의 경로로 이동하면서 외부로 출사되나, 제 1 도전형 반도체층(20)을 투과하여 기판(10)으로 향하는 광은 기판(10)에 입사되는 입사각에 따라 기판(10)으로 흡수되어, 광이 외부로 출사되지 않을 수 있다.
구체적으로, 광의 경로(P1)와 같이, 반사 패턴들(12) 사이 기판(10)의 표면에 대하여 광의 입사각이 42도를 초과하는 경우에, 광이 기판(100)의 표면에 대하여 전반사하여 외부로 발산할 수 있으나, 광의 경로(P4)와 같이, 기판(10)의 표면에 대하여 광의 입사각이 42도 이하인 경우에, 광이 기판(10)의 표면에 대하여 입사되어 기판(10)으로 이동함으로써, 광이 외부로 방출되지 않는다.
광의 방출 효율을 향상시키기 위해, 기판(10)은 제 1 도전형 반도체층(20)을 향하여 돌출된 반사 패턴들(12)을 구비하여, 광의 경로(P2)와 같이, 기판(10)을 향하는 광의 입사각이 42도 이하인 경우에도, 광이 반사 패턴들(12)에서 전반사하여 외부로 방출될 수 있다. 그러나, 사파이어와 갈륨 나이트라이드계 화합물 반도체막 사이의 굴절률의 차이가 크지 않아, 광의 경로(P3)와 같이, 아주 작은 입사각을 갖는 광은 반사 패턴들(12)에서도 전반사되지 않고 기판(10)으로 흡수된다.
이에 따라, 종래의 발광 소자의 광추출 효율은 저하된다.
또한, 광추출 효율을 향상하기 위해, 반사 패턴들(12)은 건식 혹은 습식 식각을 통해 형성되나, 사파이어로 형성된 기판(10)의 식각이 용이하지 않아 공정이 복잡하고, 반사 패턴들(12)이 균일한 형태로 형성되지 않는다.
한편, 제 1 도전형 반도체층(20)은 에피택시(epitaxy), 화학적 또는 물리적 증착을 통해 기판(10)의 전면에 형성된다. 이 경우에, 제 1 도전형 반도체층(20)과 기판(10)은 서로 다른 격자 상수를 가지므로, 계면에서 결정의 불량한 부정합면이 유발될 뿐만 아니라, 기판(10) 상에 성장하는 제 1 도전형 반도체층(20)은 도 2에서와 같이, 결정 격자 결함에 의한 전위(dislocation)을 갖는다. 이러한 전위는 광을 흡수하는 사이트(site)로 작용하여, 광추출 효율을 더욱 저하시킨다.
이에 더하여, 제 1 도전형 반도체층(20)이 전술한 공정을 통해 형성하는 경우에, 많은 열이 수반되며, 기판(10)과 제 1 도전형 반도체층(20) 간의 열팽창 계수의 차이로 인하여, 제 1 도전형 반도체층(20)이 기판(10) 측으로 휘게 되는 열적 스트레스가 유발되어 이후에 적층되는 층들의 패터닝 공정이 불량하게 진행될 뿐만 아니라, 광추출 효율을 저하시키는 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 역경사 식각법에 의해 식각되어 기판과 인접한 소정의 도전형 반도체층 내에 낮은 굴절율을 갖는 보이드 패턴을 형성함과 아울러서 기판과의 접촉 면적이 감소되어, 도전형 반도체층의 전위가 억제됨으로써, 광추출 효율을 향상시키고, 기판과 반도체층 사이에 결정 부정합과 열팽창 계수의 차이로 인한 스트레스를 최소화하는 발광 소자 및 그 제조 방법를 제공하는데 있다.
본 발명의 목적은 이상에서 언급된 목적으로 제한되지 않으며, 언급되지 않은 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 발광 소자는 기판과, 상기 기판 상에 배치되어 보이드 패턴(void pattern)을 구비하는 제 1 도전형 하부 반도체층과 상기 제 1 도전형 하부 반도체층 상에 형성되는 제 1 도전형 상부 반도체층을 갖는 제 1 도전형 반도체층과, 상기 제 1 도전형 반도체층 상에 배치되는 활성층과, 상기 활성층 상에 배치되는 제 2 도전형 반도체층 및 상기 제 1 및 제 2 도전형 반도체층 상에 각각 위치되는 제 1 및 제 2 전극을 포함하고, 상기 보이드 패턴과 인접한 상기 제 1 도전형 하부 반도체층의 측벽이 수직 방향의 단면으로 볼 때 직선 형태로 형성됨과 아울러서 상기 보이드 패턴과 중첩되는 상기 기판의 표면에 대하여 이루는 상기 측벽의 외측 경사각이 예각을 갖도록, 상기 측벽이 역경사 식각법으로 식각되어 형성된다.
상기 제 1 도전형 상부 반도체층과 인접한 상기 보이드 패턴의 상부 영역은 수평 방향으로 평평한 면을 갖도록 형성되고, 상기 보이드 패턴은 상기 상부 영역에서 상기 기판과 인접한 상기 보이드 패턴의 하부 영역으로 갈수록 점진적으로 증가되는 폭을 갖도록 식각되어 형성될 수 있다. 상기 보이드 패턴의 상부 영역은 0.5μm 이상, 5μm 이하의 폭을 갖도록 형성될 수 있다. 상기 보이드 패턴은 1μm 이상, 3μm 이하의 높이를 갖도록 형성될 수 있다. 이 경우에, 상기 보이드 패턴의 높이 및 상부 영역의 폭이 각각 b, a일 경우에, a<1.7b를 만족하도록 상기 보이드 패턴이 식각되어 형성될 수 있다.
상기 외측 경사각은 45도 이상, 75도 이하로 형성될 수 있다.
상기 기판은 알루미늄 산화막, 실리콘 및 실리콘 카바이드(SiC) 중 어느 하나로 형성되고, 상기 제 1 도전형 하부 반도체층 및 상기 제 1 도전형 상부 반도체층은 갈륨 나이트라이드(GaN)계 화합물 반도체로 구성될 수 있다.
상기 역경사 식각법은 상기 제 1 도전형 하부 반도체층을 형성하기 위한 제 1 도전성 하부 반도체막을 갖는 상기 기판의 하부와 적어도 중첩하는 부분에 서로 이격하지 않도록 인접하게 배열되는 다른 자극(magentic pole)의 자기 부재(magnetic member)를 교대로(alternately and repeatedly) 배열하는 자기 유닛(magnetic unit)이 구비된 트레이(tray)와, 상기 트레이의 하부에 척을 구비하는 플라즈마 식각 장치를 이용하는 식각법일 수 있다. 상기 역경사 식각법에 의해, 마스크 패턴를 통해 노출된 상기 제 1 도전성 하부 반도체막이 식각되는 동안에, 플라즈마로 여기된 라디칼 이온 및 전자가 상기 마스크 패턴의 하부로 벤딩되어 상기 제 1 도전형 하부 반도체층의 외측 경사각이 예각을 갖도록 식각되어 형성될 수 있다.
상기 제 1 도전형 상부 반도체층은 에피택셜 성장법(epitaxial growth)으로 형성된 화합물 반도체로 구성될 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따르면, 발광 소자의 제조 방법은 기판 상에 제 1 도전성 하부 반도체막을 형성하는 단계와, 역경사 식각법을 이용하여 상기 제 1 도전성 하부 반도체막을 식각하여 보이드 패턴을 구비하는 제 1 도전성 하부 반도체막을 형성하는 단계와, 상기 제 1 도전형 하부 반도체막 상에 제 1 도전성 상부 반도체막, 활성화막(activation layer) 및 제 2 도전성 반도체막을 순차적으로 형성하는 단계와, 상기 제 2 도전성 반도체막, 상기 활성화막, 상기 제 1 도전성 상부 반도체막 및 상기 제 1 도전성 하부 반도체막을 식각하여 제 2 도전형 반도체층, 활성층, 및 제 1 도전형 상부 반도체층과 상기 보이드 패턴을 구비한 제 1 도전형 하부 반도체층을 갖는 제 1 도전형 반도체층을 형성하는 단계 및 상기 제 1 및 제 2 도전형 반도체층 상에 각각 제 1 및 제 2 전극을 형성하는 단계를 포함하고, 상기 보이드 패턴과 인접한 상기 제 1 도전형 하부 반도체막의 측벽이 수직 방향의 단면으로 볼 때 직선 형태로 형성됨과 아울러서 상기 보이드 패턴과 중첩되는 상기 기판의 표면에 대하여 이루는 상기 측벽의 외측 경사각이 예각을 갖도록, 상기 측벽이 식각되어 형성된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따르면, 역경사 식각법에 의해 식각되어 기판과 인접한 소정의 도전형 반도체층 내에 낮은 굴절율을 가짐과 아울러서 수 μm의 균일한 사이즈를 갖는 복수의 보이드 패턴들을 형성함으로써, 보이드 패턴들의 각각이 양호한 광의 전반사를 확보하여 광추출 효율을 향상시킬 수 있다.
또한, 수 μm의 균일한 사이즈를 갖는 복수의 보이드 패턴들을 구비한 도전형 반도체층이 형성되어, 기판과 도전형 반도체층 간의 접촉 면적이 감소되므로, 도전형 반도체층의 전위, 피트(pit), 크랙(crack) 등이 결함이 억제되며, 광추출 효율이 향상될 수 있다.
이에 더하여, 기판과 도전형 반도체층 간의 접촉 면적이 감소되어, 기판과 도전형 반도체층 간의 결정 부정합과 열팽창 계수의 차이로 인한 스트레스를 최소화할 수 있다.
도 1은 종래의 발광 소자의 단면도이다.
도 2는 도 1의 A 부분을 확대한 도면이다.
도 3은 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 4는 도 3의 B-B'선을 따라 절단한 제 1 도전형 하부 반도체층의 평면도이다.
도 5는 본 발명의 실시예에 따른 발광 소자의 광 경로를 나타내는 도면이다.
도 6는 본 발명의 다른 실시예에 따른 발광 소자의 단면도이다.
도 7 내지 도 10은 본 발명의 또 다른 실시예에 따른 발광 소자의 제조 방법을 나타내는 단면도이다.
도 11은 역경사 식각법을 구현하는 플라즈마 식각 장치의 개략도이다.
도 12는 플라즈마 식각 장치에 사용되는 트레이의 평면도이다.
도 13 및 도 14는 본 발명의 또 다른 실시예에 따른 발광 소자의 제조 방법을 나타내는 단면도이다.
도 2는 도 1의 A 부분을 확대한 도면이다.
도 3은 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 4는 도 3의 B-B'선을 따라 절단한 제 1 도전형 하부 반도체층의 평면도이다.
도 5는 본 발명의 실시예에 따른 발광 소자의 광 경로를 나타내는 도면이다.
도 6는 본 발명의 다른 실시예에 따른 발광 소자의 단면도이다.
도 7 내지 도 10은 본 발명의 또 다른 실시예에 따른 발광 소자의 제조 방법을 나타내는 단면도이다.
도 11은 역경사 식각법을 구현하는 플라즈마 식각 장치의 개략도이다.
도 12는 플라즈마 식각 장치에 사용되는 트레이의 평면도이다.
도 13 및 도 14는 본 발명의 또 다른 실시예에 따른 발광 소자의 제조 방법을 나타내는 단면도이다.
이하, 첨부한 도면들 및 후술되어 있는 내용을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급되지 않는 한 복수형도 포함된다. 또한, 명세서에서 사용되는 위치 관계의 표현, 예컨대 상부, 하부, 좌측, 우측 등은 설명의 편의를 위해 기재된 것이고, 본 명세서에 도시된 도면을 역으로 보는 경우에는, 명세서에 기재된 위치 관계는 반대로 해석될 수도 있다.
명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자가 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시된다. 또한 각 구성요소의 크기는 실제 크기를 전적으로 반영하지 않는다.
이하, 도 3 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 발광 소자에 대하여 상세히 설명하기로 한다. 도 3은 본 발명의 일 실시예에 따른 발광 소자의 단면도이고, 도 4는 도 3의 B-B'선을 따라 절단한 제 1 도전형 하부 반도체층의 평면도이다. 도 5는 본 발명의 실시예에 따른 발광 소자의 광 경로를 나타내는 도면이다.
발광 소자는 복수의 화합물 반도체층, 예컨대, 3족-5족 원소의 화합물 반도체층을 이용한 LED를 포함하며, LED는 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 유색 LED이거나 자외선 LED일 수 있다. 발광 소자의 방출 광은 다양한 반도체를 이용하여 구현될 수 있으며, 이에 대해 한정하지는 않는다.
발광 소자는 기판(100), 역경사 식각법에 의해 식각되어 형성된 복수의 보이드 패턴들(void patterns; 114)을 내부에 구비하는 제 1 도전형 하부 반도체층(112)과 제 1 도전형 상부 반도체층(116)을 갖는 제 1 도전형 반도체층(110), 제 1 중간층(120), 활성층(130), 제 2 중간층(140), 제 2 도전형 반도체층(150), 투명 전극(160), 제 1 및 제 2 전극들(170, 172)을 포함할 수 있다.
먼저, 기판(100)은 산소 성분을 포함하는 금속 산화물 또는 실리콘 함유물 등으로 형성될 수 있다. 예를 들면, 기판(10)은 사파이어(산화알루미늄), 실리콘, 실리콘 카바이드, 산화아연 또는 갈륨 아세나이드(GaAs), 갈륨 나이트라이드(GaN), 갈륨 포스포러스(GaP), 인듐 포스포러스(InP) 또는 게르마늄(Ge) 등을 포함할 수 있다.
도면에 도시되어 있지 않으나, 기판(100) 상에 버퍼층(미도시)이 추가로 제공될 수 있다. 버퍼층은 3족-5족 화합물 반도체 예컨대, AlN 외에 AlAs, GaN, InN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 이러한 버퍼층은 기판과 제 1 도전형 반도체층(110) 사이의 격자 부정합과 열팽창 계수의 차이를 완화시킨다. 사파이어 등으로 기판(100)을 형성하고, 기판(100) 상에 GaN이나 AlGaN을 포함하는 제 1 도전형 반도체층(110)이 배치될 때, GaN이나 AlGaN과 사파이어 사이의 격자 부정합(lattice mismatch)이 매우 크고 이들 사이에 열 팽창 계수 차이도 매우 크므로, 결정성을 악화시키는 전위(dislocation), 멜트 백(melt-back), 크랙(crack), 피트(pit), 표면 모폴로지(surface morphology) 불량 등이 발생할 수 있으므로, 버퍼층으로 AlN이 사용될 수 있다.
버퍼층 상에 제 1 도전형 반도체층(110)이 위치될 수 있으며, 제 1 도전형 반도체층(110)은 에어 패턴으로 이루어지는 복수의 보이드 패턴들(114)을 구비하는 제 1 도전형 하부 반도체층(112)과 제 1 도전형 상부 반도체층(116)을 포함한다.
제 1 도전형 하부 반도체층(112)은 반도체 화합물로 형성될 수 있다. 제 1 도전형 하부 반도체층(112)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제 1 도전형 하부 반도체층(112)은 InxAlyGazN (0≤x≤1, 0 ≤y≤1, 0≤z≤1)의 조성식을 갖는 반도체 물질, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 계 화합물 반도체 중 어느 하나 이상으로 형성될 수 있다. 제 1 도전형 하부 반도체층(112)이 n형 반도체층인 경우, 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다. 제 1 도전형 하부 반도체층(112)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 보이드 패턴(114)과 인접한 제 1 도전형 하부 반도체층(112)의 측벽이 도 3과 같은 수직 방향의 단면으로 볼 때, 실질적으로 직선 형태로 형성됨과 아울러서, 보이드 패턴(114)과 중첩되는 기판(100)의 표면에 대하여 이루는 상기 측벽의 외측 경사각(d)이 예각을 갖도록, 제 1 도전형 하부 반도체층(112)의 측벽이 역경사 식각법으로 식각되어 형성된다. 제 1 도전형 하부 반도체층(112)의 측벽에서 형성되는 실질적으로 직선 형태는 완전한 직선 뿐만 아니라, 역경사 식각법의 일례로 이용가능한 도 11 및 12에 도시된 플라즈마 식각 장치(200)에 의해 불가피하게 형성되는 매우 작은 곡선 혹은 홈을 일부 갖는 직선을 포함하고, 이에 의해 상기 측벽은 실질적으로 평평한 면으로 형성될 수 있다. 이후에 상세히 설명하겠으나, 역경사 식각법은 도 11 및 12의 플라즈마 식각 장치(200)를 이용한 방법으로서, 제 1 도전형 하부 반도체층(112)을 형성하기 위한 제 1 도전성 하부 반도체막을 갖는 기판(100)의 하부와 적어도 중첩하는 부분에 서로 인접하게 배열되는 다른 자극(magentic pole)의 자기 부재(magnetic member)를 번갈아가면서 반복적으로(alternately and repeatedly) 배열하는 자기 유닛(magnetic unit; 220)이 구비된 트레이(tray; 216)와, 트레이(216)의 하부에 척(206)을 구비하는 플라즈마 식각 장치(200)를 이용하는 식각법일 수 있다.
이와 같은 역경사 식각법에 의해 형성가능한 제 1 도전형 하부 반도체층(112)의 외측 경사각(d)은 예각으로서 45도 이상, 75도 이하로 형성될 수 있다.
또한, 제 1 도전형 하부 반도체층(112)의 역경사 식각법에 의한 식각 결과, 보이드 패턴들(114)은 각각 제 1 도전형 상부 반도체층(116)과 인접한 상부 영역은 수평 방향으로 평평한 면을 갖도록 형성되고, 보이드 패턴들(114)은 각각 상부 영역에서 기판(100)과 인접한 보이드 패턴(114)의 하부 영역으로 갈수록 점진적으로 증가되는 폭을 갖도록 식각되어 형성될 수 있다. 보이드 패턴들(114)은 도 4에 도시된 바와 같이, 제 1 도전형 하부 반도체층(112) 내에 규칙적인 배열을 갖도록 형성될 수 있으며, 물론 불규칙하게 배열될 수도 있다. 보이드 패턴(114)의 단면은 도 4에 도시된 원형 뿐만 아니라, 다각형으로 형성될 수 있다.
보이드 패턴들(114)의 각 상부 영역은 0.5μm 이상, 5μm 이하의 폭(a)을 갖도록 형성될 수 있다. 역경사 식각법의 공정 이후에 수행되는 제 1 도전형 상부 반도체층(116)의 형성 과정에서 보이드 패턴(114)과 중첩되는 기판(100)에 형성되는 제 1 도전성 상부 반도체막의 수직 성장을 최소화하기 위해, 보이드 패턴(114)의 상부 영역의 폭은 작을수록 유리하다. 그러나, 보이드 패턴(114)의 상부 영역의 폭(a)이 0.5μm 미만일 경우에, 역경사 식각법에 의해 형성되는 제 1 도전형 하부 반도체층(112)의 측벽의 외측 경사각(d)이 예각으로 식각되지 않는다. 상부 영역의 폭(a)이 5μm 초과일 경우에, 제 1 도전형 상부 반도체층(116)의 형성 과정에 있어서, 기판(100)의 표면에서의 제 1 도전성 상부 반도체막의 수직 성장이 제 1 도전형 하부 반도체층(112)의 상부 영역에서 제 1 도전성 상부 반도체막의 수평 성장(lateral growth)보다 빠르게 성장함으로써, 수평 성장에 의한 제 1 도전형 상부 반도체층(116)이 많은 결함을 포함하여 형성된다. 이로 인하여, 보이드 패턴(114)은 원하는 형상으로 형성되지 않아, 활성층(130)으로부터 낮은 입사각으로 발산된 광이 제 1 도전형 하부 반도체층(112)의 측벽에서 양호하게 전반사되지 않으며, 제 1 도전형 상부 반도체층(116)은 전위, 피트, 크랙 등의 결함으로 인해 누설 전류와 같은 낮은 전기적 특성을 가진다.
또한, 보이드 패턴들(114)의 각각은 1μm 이상, 3μm 이하의 높이(b)를 갖도록 형성될 수 있다. 보이드 패턴(114)의 높이(b)가 1μm 이상으로 형성되는 경우에만, 역경사 식각법의 공정 이후에 수행되는 제 1 도전형 상부 반도체층(116)의 형성 과정에서 보이드 패턴(114)과 중첩되는 기판(100)의 표면에서 제 1 도전성 상부 반도체막이 수직으로 성장하더라도, 원하는 보이드 패턴(114)의 형상이 유지될 수 있어, 광 반사 효율을 향상시킬 수 있다. 또한, 보이드 패턴(114)의 높이(b)가 3μm 이하로 형성되는 경우에만, 제 1 도전형 하부 반도체층(112)을 구성하기 위한 제 1 도전성 하부 반도체막의 적층 과정에서 기판(100)의 휨을 억제할 수 있어, 수 μm 단위의 보이드 패턴들(114)이 균일하게 형성될 수 있다.
이와 같이, 보이드 패턴(114)의 상부 영역의 폭(a)이 0.5μm 이상, 5μm 이하이며, 보이드 패턴(114)의 높이(b)가 1μm 이상, 3μm 이하이고, 외측 경사각(d)이 45 도 내지 75 도인 경우에, 보이드 패턴(114)은 역경사 식각법에 의해 a<1.7b의 조건을 만족하도록 식각될 수 있다. 이러한 조건을 만족하는 경우에, 보이드 패턴들(114)의 각 하부 영역의 폭(c)은 1μm 이상, 11μm 이하로 조절될 필요가 있다. 하부 영역의 폭(c)이 1μm 이상으로 형성되면, 보이드 패턴(114)과 인접한 제 1 도전형 반도체층(110)의 측벽이 원하는 외측 경사각(d)으로 형성되어 보이드 패턴(114)이 원하는 형상으로 제작될 수 있다. 또한, 하부 영역의 폭(c)이 11μm 이하로 형성되면, 인접하는 보이드 패턴들(114)이 하부 영역에서 서로 연결되지 않아, 보이드 패턴들(114)과 제 1 도전형 하부 반도체층(112)이 원하는 패턴으로 형성될 수 있다. 보이드 패턴(114)이 역경사 식각법에 의해 a<1.7b의 조건을 만족하도록 식각됨으로써, 하부 영역의 폭(c)이 1μm 이상, 11μm 이하로 조절될 수 있어, 전술한 사항을 달성할 수 있다.
제 1 도전형 하부 반도체층(112) 상에 제 1 도전형 상부 반도체층(116)이 배치된다. 제 1 도전형 상부 반도체층(116)은 제 1 도전형 하부 반도체층(112)과 마찬가지로, N형 도펀트를 포함할 수 있으며, InxAlyGazN (0≤x≤1, 0 ≤y≤1, 0≤z≤1)의 조성식을 갖는 반도체 물질, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 계 화합물 반도체 중 어느 하나 이상으로 형성될 수 있다. 제 1 도전형 상부 반도체층(116)은 제 1 도전형 하부 반도체층(112)과 동일한 화합물 반도체로 형성될 수 있으며, 에피택셜 성장법(epitaxial growth)으로 형성될 수 있다. 물론, 이러한 방법에 의해 제한되지 않는다.
상술한 바와 같이, 수 μm의 균일한 사이즈를 갖는 복수의 보이드 패턴들을 구비한 제 1 도전형 하부 반도체층(112)이 형성됨으로써, 제 1 도전형 하부 반도체층(112) 내에서의 결함이 억제될 뿐만 아니라, 기판(100)과 제 1 도전형 하부 반도체층(112) 간의 접촉 면적이 감소되어, 제 1 도전형 하부 반도체층(112) 상에 에피택시법으로 성장되는 제 1 도전형 상부 반도체층(116)이 전위, 피트(pit), 크랙(crack) 등이 결함이 없이 형성되므로, 제 1 도전형 반도체층(110) 전체의 광추출 효율이 향상될 수 있다.
제 1 도전형 상부 반도체층(116) 상에 제 1 중간층(first interlayer; 120)이 적층될 수 있다.
제 1 중간층(120)은 예컨대, 도전형 클래드층으로서, 활성층(130)의 장벽층의 밴드 갭보다 더 넓은 밴드 갭을 가지는 반도체로 형성될 수 있다. 제 1 중간층(120)은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있고, n형으로 도핑될 수 있다.
다른 실시예로서, 도시되어 있지 않으나, 제 1 중간층(120)은 전류 확산층과 그 상부의 전자 주입층으로 구성될 수 있다. 전류 확산층은 언도프트 질화갈륨층(undoped GaN layer)일 수 있으나 이에 한정되는 것은 아니다. 전류 확산층은 50nm 내지 200nm의 두께일 수 있으나 이에 한정되는 것은 아니다. 전자 주입층은 n형 도핑 원소가 주입된 질화 갈륨층일 수 있다. 전자 주입층은 약 1000Å 이하의 두께로 형성할 수 있으나 이에 한정되는 것은 아니다. 또한, 다른 실시예에서는 전자 주입층 상에 스트레인 제어층(미도시)이 추가로 형성될 수 있다. 예를 들어, 전자 주입층 상에 InyAlxGa(1-x-y)N(0≤x≤1, 0≤y≤1)/GaN 등으로 이루어진 스트레인 제어층이 형성될 수 있다. 스트레인 제어층은 제 1 도전형 반도체층(110)과 활성층(130) 사이의 격자 불일치에 기이한 응력을 효과적으로 완화시킬 수 있다. 또한, 스트레인 제어층은 제 1 Inx1GaN 및 제 2 Inx2GaN 등의 조성을 갖는 적어도 6주기로 반복 적층됨에 따라, 더 많은 전자가 활성층(130)의 낮은 에너지 준위로 이동되며, 결과적으로 전자와 정공의 재결합 확률이 증가되어 발광 효율이 향상될 수 있다.
제 1 중간층(120) 상에 활성층(130)이 위치될 수 있다. 활성층(130)은 제 1 도전형 반도체층(110)을 통해서 주입되는 전자와 제 2 도전형 반도체층(150)을 통해서 주입되는 정공이 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 활성층(130)은 단일 우물 구조(Double Hetero Structure), 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 활성층(130)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs),/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어(pair) 구조로 형성될 수 있으나 이에 한정되지는 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
활성층(130) 상에 제 2 중간층(second interlayer; 140)이 배치될 수 있다. 제 2 중간층(140)은 예컨대, 제 1 중간층(120)과 실질적으로 동일한 도전형 클래드층일 수 있다.
구체적으로, 제 2 중간층(140)은 전자 차단(electron blocking) 및 활성층의 클래딩(MQW cladding) 역할을 해줌으로써 발광효율을 개선할 수 있다. 예를 들어, 제 2 중간층(140)은 AlxInyGa(1-x-y)N(0≤x≤1,0≤y≤1)계 반도체로 형성될 수 있으며, 활성층(130)의 에너지 밴드 갭보다는 높은 에너지 밴드 갭을 가질 수 있으며, 약 100Å~ 약 600Å의 두께로 형성될 수 있으나 이에 한정되는 것은 아니다. 또한, 제 2 중간층(140)은 AlzGa(1-z)N/GaN(0≤z≤1) 초격자(superlattice)로 형성될 수 있으나 이에 한정되는 것은 아니다. 제 2 중간층(140)은 p형으로 이온주입되어 오버플로우되는 전자를 효율적으로 차단하고, 홀의 주입효율을 증대시킬 수 있다.
제 2 중간층(140) 상에 제 2 도전형 반도체층(150)이 위치될 수 있다. 제 2 도전형 반도체층(150)은 반도체 화합물로 형성될 수 있다. 제 2 도전형 반도체층(150)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제 2 도전형 도펀트가 도핑될 수 있다. 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 중 어느 하나 이상으로 형성될 수 있다. 제 2 도전형 반도체층(150)이 p형 반도체층인 경우, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다. 제 2 도전형 반도체층(150)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제 2 도전형 반도체층(150) 상에 투명 전극(160)이 위치될 수 있다. 투명 전극(160)은 투광성 오믹층으로서, 정공주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속 합금, 금속 산화물 등을 다중으로 적층하여 형성될 수 있다. 예를 들어, 투명 전극(160)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
제 1 도전형 반도체층(110)의 노출된 표면 및 투명 전극(160) 상에 각각 제 1 및 제 2 전극들(170, 172)이 배치될 수 있다. 제 1 전극(170) 및 제 2 전극(172)은 도전성 물질 예를 들면 금속으로 형성될 수 있으며, 보다 상세하게는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 이루어질 수 있고, 단층 또는 다층 구조로 형성될 수 있다.
본 발명인 발광 소자의 일 실시예에 따르면, 보이드 패턴들(114)이 역경사 식각법에 의해 식각되어 제 1 도전형 하부 반도체층(112)의 측벽이 45 도 내지 75 도의 외측 경사각(d)을 갖도록 형성될 수 있으며, 상부 영역과 하부 영역이 균일하게 수 μm의 폭(a, c)을 갖도록 보이드 패턴들(114)이 형성될 수 있다. 만약, 역경사 식각법이 아닌, 기판(100) 상에 에피택시 등의 증착법의 공정 조건을 조절하여 보이드 패턴들(114)을 형성한다면, 공정 조건의 제어가 매우 곤란할 뿐만 아니라, 보이드 패턴들(114)은 수 nm 수준의 사이즈로 형성되면서 불균일하게 형성된다.
보이드 패턴들(114)이 수 nm 사이즈로 형성되는 경우에, 보이드 패턴들(114)의 사이즈가 너무 작아, 보이드 패턴들(114)은 활성층(130)에서 출사된 광의 전반사에 기여할 수 없다. 보이드 패턴들(114)이 불균일하게 형성되면, 보이드 패턴들(114)마다의 반사율이 상이하게 되어 광 반사 효율이 저하된다.
따라서, 역경사 식각법에 의해 식각되어 보이드 패턴들(114)이 균일한 수 μm의 폭(a, c)과 원하는 외측 경사각(d)으로 제공되면, 갈륨 나이트라이드계 화합물 반도체로 구성되는 제 1 도전형 반도체층(110), 사파이어로 형성된 기판(100) 및 보이드 패턴(114)의 굴절율이 각각 약 2.4, 1.7 및 1인 경우에, 활성층(130)으로부터 출사된 광이 도 5에 도시된 광의 경로(P5, P6)에서와 같이, 기판(100)의 표면에 42도(기판(100)의 표면에서 전반사되는 임계 각도)보다 작은 각도로 입사되더라도, 광은 제 1 도전형 하부 반도체층(112)의 측벽에서 전반사된다. 측벽의 외측 경사벽이 약 65도로 형성되면, 최대 24도의 입사각으로 기판(100)의 표면에 입사되더라도, 전반사가 가능하다. 이는 보이드 패턴들(114)이 제 1 도전형 반도체층(110)과 상대적으로 차이가 큰 굴절율로 형성된 에어 패턴이며, 이러한 패턴들이 수 μm의 사이즈로 균일하게 형성되는데 기인하고, 그 결과, 광추출 효율이 향상된다.
이에 더하여, 복수의 보이드 패턴들(114)을 구비한 제 1 도전형 하부 반도체층(112)이 형성됨으로써, 기판(100)과 제 1 도전형 하부 반도체층(112) 간의 접촉 면적이 감소되어, 이들 간의 결정 부정합과 열팽창 계수의 차이로 인한 스트레스가 제 1 도전형 상부 반도체층(116)으로의 영향을 최소화하여, 제 1 도전형 상부 반도체층(116)에서 전위, 피트, 크랙 등의 결함이 감소되고, 결함으로 인한 광흡수 사이트(site)가 제거되어 광 추출 효율이 향상될 수 있다.
또한, 광추출 효율을 향상하기 위해, 도 1에 도시된 반사 패턴들(104)을 형성하지 않음으로써, 사파이어로 형성된 기판(100)의 식각에서 유발되는 공정의 복잡성이 제거되고, 또한 식각으로 인해 발생하는 반사 패턴들(104)의 불균일을 고려할 필요가 없다.
도 6을 참조하여, 본 발명의 다른 실시예에 따른 발광 소자에 대하여 설명한다. 도 6는 본 발명의 다른 실시예에 따른 발광 소자의 단면도이다.
본 실시예에서, 도 3 내지 도 5를 통해 설명된 구성요소는 동일한 참조번호를 참조하여, 실질적으로 동일한 내용에 대한 설명은 생략하고, 도 3 내지 5의 실시예와 상이한 구성을 위주로 설명하기로 한다.
도 6에 도시된 다른 실시예에 따른 발광 소자 역시 상술한 실시예에서와 마찬가지로, 역경사 식각법에 의해 식각되어 형성된 복수의 보이드 패턴들(void patterns)을 내부에 구비하는 제 1 도전형 하부 반도체층(112)과 제 1 도전형 상부 반도체층(116)을 갖는 제 1 도전형 반도체층(110), 제 1 중간층(120), 활성층(130), 제 2 중간층(140), 제 2 도전형 반도체층(150), 투명 전극(160), 제 1 및 제 2 전극들(170, 172)을 포함할 수 있다.
본 실시예에서는 패턴화된 기판(100)과 보이드 패턴(114)의 위치를 제외하고, 다른 구성요소는 일 실시예와 실질적으로 동일하므로, 이를 위주로 설명한다.
기판(100)의 상면에 복수의 반사 패턴들(104)이 서로 이격되어 형성되어 있다. 이 경우에, 복수의 반사 패턴들(104)과 기판(100)은 일체형일 수도 있고 일체형이 아닐 수도 있다. 즉, 반사 패턴들(104)은 기판(100)을 식각하여 도 6에 도시된 바와 같이, 일체형으로 형성될 수도 있지만, 기판(100)의 상부면에 별도의 물질을 패터닝함으로써 복수의 반사 패턴들(104)이 형성될 수도 있다. 또한, 발광 소자의 광 반사 효율을 높이기 위해서는 반사 패턴들(104)의 각 측면이 기판(100)의 표면과 수직이 아닌 소정의 기울기를 갖는 경사진 평면 또는 소정의 곡률을 갖는 곡면을 갖도록 형성될 수 있다. 즉, 반사 패턴들(104)은 라운드형 외부 표면을 포함할 수도 있지만, 삼각형이나 사각형 등 다각형 모양의 평탄형 외부 표면을 포함할 수도 있다. 또한, 복수의 반사 패턴들(104)은 임의의 패턴으로 규칙적으로 형성될 수 있으나, 이에 한정된 것은 아니며 불규칙하게 형성될 수도 있다.
전술한 바와 같이, 기판(100)의 상면에 복수의 반사 패턴들(104)이 형성될 경우, 활성층(130)에서 발생된 광이 효율적으로 난반사되어 다시 광의 출사면을 향하여 진행할 수 있다. 따라서, 외부로 빠져나가는 광추출 효율이 향상될 수 있다.
또한, 반사 패턴들(104)은 광추출 효율을 극대화하기 위해, 도 6에 도시된 바와 같이, 보이드 패턴들(114)과 중첩되지 않도록 제 1 도전형 하부 반도체층(112) 내에 형성될 수 있다. 반드시 이에 제한되지 않고, 반사 패턴들(104)은 보이드 패턴들(114)과 적어도 일부 중첩되어 배치될 수 있다.
도 3, 4 및 7 내지 12를 참조하여, 본 발명의 또 다른 실시예에 따른 발광 소자의 제조 방법에 대하여 설명한다. 도 7 내지 도 10은 본 발명의 또 다른 실시예에 따른 발광 소자의 제조 방법을 나타내는 단면도이다. 도 11은 역경사 식각법을 구현하는 플라즈마 식각 장치의 개략도이고, 도 12는 플라즈마 식각 장치에 사용되는 트레이의 평면도이다.
도 7을 참조하면, 기판(100) 상에 제 1 도전성 하부 반도체막(first conductive lower semiconductor layer; 111)을 적층하고, 제 1 도전성 하부 반도체막(111) 상에 0.5μm 이상, 5μm 이하의 폭(a)을 갖는 마스크 패턴(180)을 형성한다. 여기서, 제 1 도전성 하부 반도체막(111)은 1μm 이상, 3μm 이하의 높이(b)를 갖도록 형성될 수 있다.
기판(100)은 산소 성분을 포함하는 금속 산화물 또는 실리콘 함유물 등으로 형성될 수 있다. 예를 들면, 기판(10)은 사파이어(산화알루미늄), 실리콘, 실리콘 카바이드, 산화아연 또는 갈륨 아세나이드(GaAs), 갈륨 나이트라이드(GaN), 갈륨 포스포러스(GaP), 인듐 포스포러스(InP) 또는 게르마늄(Ge) 등을 포함할 수 있다.
제 1 도전성 하부 반도체막(111)은 반도체 화합물로 형성될 수 있다. 제 1 도전성 하부 반도체막(111)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제 1 도전성 하부 반도체막(111)은 InxAlyGazN (0≤x≤1, 0 ≤y≤1, 0≤z≤1)의 조성식을 갖는 반도체 물질, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 계 화합물 반도체 중 어느 하나 이상으로 형성될 수 있다. 제 1 도전형 하부 반도체막(111)이 n형 반도체층인 경우, 제 1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다. 제 1 도전형 하부 반도체막(111)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제 1 도전성 하부 반도체막(111)은 예컨대, 예를 들어, 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy), 유기금속 화학 증착법(MOCVD), 화학 증착법(CVD; Chemical Vapor Deposition) 및 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition) 등의 방법을 이용하여 형성될 수 있으나, 이에 대해 한정하지는 않는다. 또한, 상기 방법의 공정과 동시에 또는 이시에 n형 도펀트가 제 1 도전성 하부 반도체막(111)에 도핑될 수 있다. 구체적인 예로서, 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 실리콘(Si)와 같은 n형 불순물을 포함하는 실란 가스(SiH4)가 주입됨으로써, 제 1 도전성 하부 반도체막(111)은 형성될 수 있다.
이와 같이 형성된 보이드 패턴(114)의 높이(b)가 3μm 이하로 형성되면, 제 1 도전성 하부 반도체막(111)의 적층 과정에서 기판(100)의 휨을 억제할 수 있어, 도 8에서 형성될 수 μm 단위의 보이드 패턴들(114)이 균일하게 형성될 수 있다.
이에 더하여, 도 1에 도시된 반사 패턴들(104)을 기판(100)에 형성하지 않음으로써, 사파이어로 형성된 기판(100)의 식각에서 유발되는 공정의 복잡성이 제거되고, 또한 식각으로 인해 발생하는 반사 패턴들(104)의 불균일을 고려할 필요가 없다.
도면에 도시되어 있지 않으나, 기판(100) 상에 버퍼막(미도시)이 추가로 제공될 수 있다. 버퍼막은 3족-5족 화합물 반도체 예컨대, AlN 외에 AlAs, GaN, InN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다.
다음으로 도 8을 참조하면, 역경사 식각법을 이용하여 마스크 패턴(180)의 하부에 배치된 제 1 도전성 하부 반도체막(111)을 식각함으로써, 복수의 보이드 패턴들(114)을 형성한다. 구체적으로, 역경사 식각법을 진행하여, 보이드 패턴(114)과 인접한 제 1 도전성 하부 반도체막(111)의 측벽이 도 8과 같은 수직 방향의 단면으로 볼 때, 실질적으로 직선 형태로 형성됨과 아울러서, 보이드 패턴(114)과 중첩되는 기판(100)의 표면에 대하여 이루는 상기 측벽이 외측 경사각(d)이 예각을 갖도록, 제 1 도전성 하부 반도체막(111)이 식각된다. 이에 의해 상기 측벽은 실질적으로 평평한 면으로 형성될 수 있다.
이러한 식각에 의해 형성되는 외측 경사각(d)은 예각으로서 45도 이상, 75도 이하로 형성될 수 있다. 또한, 마스크 패턴(180)의 폭(a)이 0.5μm 이상, 5μm 이하이며, 보이드 패턴(114)의 높이(b)가 1μm 이상, 3μm 이하이고, 외측 경사각(d)이 45 도 내지 75 도인 경우에, 역경사 식각법은 a<1.7b의 조건을 만족하도록 제 1 도전성 하부 반도체막(111)을 식각할 수 있다. 이러한 조건을 만족하는 경우에, 역경사 식각법에 의해, 보이드 패턴들(114)의 각 하부 영역의 폭(c)은 1μm 이상, 11μm 이하로 조절될 필요가 있다.
역경사 식각법을 수행하는 장치는 도 11 및 12에 도시된 플라즈마 식각 장치(200)일 수 있으나, 이에 제한되지 않는다.
이에 대해서 설명하면, 플라즈마 식각 장치(200)는 플라즈마가 생성되는 공간을 제공하여 기판(100) 상의 제 1 도전성 하부 반도체막(111)에 대한 식각 공정이 진행되는 챔버(202), 챔버(202) 내의 하부에 배치되어 전극으로 작용하는 척(206), 척(206) 상으로 이송가능하게 로딩되어 하나 이상의 기판을 수용하는 트레이(tray; 216), 챔버(202)의 외측에 기판(100)을 수용하는 트레이(216)를 대기시키고 척(206) 상으로 로딩하는 기판 로딩 챔버(217), 챔버(202)의 상부에 위치되어 플라즈마를 생성시켜 전기장을 유도하는 유도 코일(210), 챔버(202)와 유도 코일(210) 사이에 배치되는 절연판(214), 유도 코일(210)에 소스 전력(source power)을 공급하는 소스 전원(212), 척(206)에 바이어스 전력(bias power)을 공급하는 바이어스 전원(208)을 포함할 수 있다.
본 실시예인 발광 소자의 제조 방법에서 사용되는 플라즈마 식각 장치(200)는 발광 소자의 제작에 사용되는 기판(100)에 식각 공정을 수행하는 장치로서, 식각을 통해 기판(100) 상에 형성되는 제 1 도전성 하부 반도체막(111)의 경사진 측벽이 보이드 패턴(114)과 대면하는 기판(w)의 표면에 대하여 원하는 각도로 형성되는 식각 공정을 수행할 수 있다.
챔버(202)는 소정의 형상을 가지며 기판(100)을 플라즈마 식각하기 위한 플라즈마가 생성, 반응되는 공간을 제공한다. 챔버(202)의 측벽에는 공정 가스를 챔버(202)의 내부로 주입하기 위한 가스 공급구(224) 및 챔버(202) 내부를 진공으로 유지하고 반응 중 발생하는 가스를 외부로 배출하기 위한 진공 펌프와 연결된 가스 배출구(226)가 배치된다. 본 실시예에 따른 제 1 도전성 하부 반도체막(111)의 식각에 이용하는 공정 가스는 주된 가스로서 염소(Cl2), 삼염화붕소(BCl3), 사염화탄소(CCl4), 사불화탄소(CF4), 육불화황(SF6) 가스 등을 이용할 수 있으며, 보조 가스로서 아르곤, 산소, 질소, 브롬화수소, 삼염화붕소 가스 등을 사용할 수 있다.
본 실시예에서, 이러한 공정 가스는 혼합 가스로 공급될 수 있으며, 기판(100) 상에 식각하기 위한 제 1 도전성 하부 반도체막(111)의 측벽에 대한 외측 경사각, 예컨대 원하는 예각에 따라, 혼합 가스를 구성하는 각 가스의 비율과 혼합 가스의 압력이 조절될 수 있다. 예컨대, 주된 가스의 공정 압력은 40mTorr 이하로 설정될 수 있으나, 공정 압력이 높을수록, 식각 속도가 지연되고, 공정 압력이 너무 낮다면, 적층막의 초기 식각시에 원하는 외측 경사각으로 식각되지 않을 수 있으므로, 주된 가스의 공급 압력은 1 내지 50 mTorr로 설정될 수 있다.
또한, 주된 가스와 보조가스의 비율은 3:1 ~ 10:1 정도로 구성할 수 있으며, 보조가스는 측벽 보호 및 식각 부산물의 제거를 위해, 2 개 이상의 혼합 가스로 구성할 수도 있다. 식각하고자 하는 적층막의 식각 속도 조절과 마스크 물질과의 선택비를 고려하여, 공정 압력은 수mTorr 내지 수십mTorr까지 다양하게 적용 가능하다. 아울러, 가스 유량은 플라즈마 식각 장치(200)의 사이즈에 따라 가변되나, 가스 유량은 많을수록 식각의 속도와 각도를 높일 수 있어, 본 실시예에서 전체 가스 유량은 최소 30 sccm(standard cubic centimeter per minute) 이상이다.
이에 더하여, 본 실시예에서 사용되는 소스 전원(212)에 인가되는 RF 전력은 500 W 내지 5 kW로 설정될 수 있으며, 바이어스 전원(208)에 인가되는 바이어스 전력은 1 kW 미만으로 설정될 수 있다.
공정 가스, 공정 압력, 가스 유량 및 전력이 상술한 바와 같이 설정됨으로써, 본 실시예에서 요구하는 45 도 내지 75 도의 외측 경사각을 갖는 제 1 도전성 하부 반도체막(111)의 측벽이 형성될 수 있다.
한편, 기판 로딩 챔버(217) 내의 이송로봇에 의해 트레이(216)를 챔버(202) 내부로 진입하기 위한 슬롯이 챔버(202)의 측벽에 설치되며, 챔버(202)에 형성된 슬롯과 기판 로딩 챔버(217) 사이에는 슬롯을 개폐하기 위한 슬롯 밸브가 슬롯에 배치된다. 또한, 챔버(202) 내에는 트레이(216)를 척(206)에 대해 고정하는 클램프(clamp)가 설치된다.
척(206)은 챔버(202) 내의 하부에 배치되어 외부로부터 이송되는 트레이(216)를 지지한다. 아울러, 척(206)은 챔버(202) 내에 생성된 플라즈마를 기판(100)의 표면에 충돌할 수 있도록, 바이어스 전원(208)에 전기적으로 연결되며, 바이어스 전력이 인가되는 하부 전극의 역할을 담당한다. 바이어스 전원(208)은 챔버(202) 내에 생성된 플라즈마를 기판(100) 측으로 이동시키도록, 13.56MHz의 고주파 전력(RF 전력)을 척(206)에 공급할 수 있다.
트레이(216)는 식각 공정을 진행하는 하나 이상의 기판(100)을 수용하고, 척(206) 상으로 이송가능하게 탑재되도록 기판 로딩 챔버(217)를 통해 챔버(202)로 진입한다. 트레이(216)는 척(206)의 사이즈보다 작은 기판(100)을 복수로 수용하기 위해 사용된다. 아울러, 트레이(216)는 도 8에 도시된 바와 같이, 기판(100) 상에 형성되는 제 1 도전성 하부 반도체막(111)의 측벽을 대면하는 기판(100)의 표면에 대하여 예각(d)으로 형성하는 경우에 이용되며, 이러한 트레이(216)는 후술할 자기 유닛(220)을 포함한다. 다른 식각 조건, 즉 기판(100) 상에서 식각되기 위한 제 1 도전성 하부 반도체막(111)의 측벽에 대한 경사 각도가 둔각으로 형성하는 조건인 경우에, 전술한 트레이(216)는 사용되지 않고, 자기 유닛(220)을 구비하지 않은 비자기용 트레이(미도시)가 척(206) 상에 로딩될 수 있다.
유도 코일(210)은 전체적으로 코일 형태의 구조이며, 소스 전원(212)에 전기적으로 연결된다. 이러한 유도 코일(210)은 소스 전원(212)으로부터 소스 전력을 인가받아 챔버(202) 내부에 플라즈마를 생성시키는 전기장을 유도하는 역할을 담당한다. 소스 전원(212)은 13.56MHz의 고주파 전원을 이용할 수 있다.
유도 코일(210)에 의해 플라즈마가 생성되는 과정을 간단히 설명하면 다음과 같다. 유도 코일(210)에 소스 전력이 인가되면 유도 코일(210)에 전류가 흐르고, 이 전류는 유도 코일(210) 주변에 시간적으로 변화하는 자기장을 형성한다. 이러한 자기장은 챔버(202) 내부에 유도 전기장을 형성하고, 유도 전기장은 전자들을 가열하여 유도 코일(210)과 유도성으로 결합된 플라즈마를 발생시킨다. 이와 같이, 플라즈마 식각 장치(200)는 생성된 플라즈마 내의 전자들이 주변의 중성기체입자들과 충돌하여 생성된 이온 및 라디칼 등을 이용하여 플라즈마 식각 공정을 수행한다.
절연판(214)은 챔버(202)와 유도 코일(210) 사이에 배치되어 축전 전기장을 감소시키고 유도 전기장을 플라즈마에 더 효과적으로 전달한다. 즉, 절연판(214)은 유도 코일(210)과 플라즈마 사이의 용량성(축전성) 결합을 감소시켜, 바이어스 전원(208)에 의한 에너지를 유도성 결합으로 플라즈마에 더 효과적으로 전달한다. 여기서, 절연판(214)은 세라믹 등의 재질의 원판 형상으로 이루어지며 '패러데이 쉴드' 또는 '세라믹 윈도우'라고도 불려진다.
도 12를 참조하여, 본 발명의 일 실시예에 따른 트레이(216)에 대하여 상세히 설명한다.
트레이(216)는 상술한 바와 같이, 기판(100) 상에서 식각되기 위한 제 1 도전성 하부 반도체막(111)의 측벽을 외측 경사각(d)으로 형성하는 경우에 이용되는 것으로서, 기판(100)을 지지하는 복수의 수용부들을 구비한 바디(body; 218), 기판(100)과 중첩되는 바디(218) 내에 서로 다른 자극들(magnetic poles)의 자기 부재들을 번갈아가면서 반복적으로(alternately and repeatedly) 배열하는 자기 유닛(magnetic unit; 220), 및 각 수용부와 자기 유닛(220) 사이에 배치되는 절연층(222)을 포함할 수 있다.
바디(218)는 외주연을 따라 슬롯 형태의 복수의 수용부들을 구비하고, 알루미늄, 알루미늄 산화막, 실리콘 카바이드, 몰리브덴, 실리콘 등을 함유하여 형성될 수 있다.
절연층(222)은 수용부마다 외부로 노출되는 표면을 갖도록 바디(218) 내에 배치되고, 알루미늄 산화막, 실리콘 카바이드(SiC), 실리콘 질화막 및 폴리이미드 필름 중 어느 하나로 형성될 수 있다.
자기 유닛(220)은 도 12에 도시된 바와 같이, 각 기판(100)에 중첩되도록 절연층(222)의 하부에 배치될 수 있다. 구체적으로 자기 유닛(220)과 관련하여서는, 서로 다른 자극의 자기 부재들, 예컨대 제 1 자극의 자석(N)과 제 2 자극의 자석(S)이 제 1 방향(X) 및 제 1 방향(X)과 다른 제 2 방향(Y)으로 번갈아가면서 반복적으로 배열될 수 있다. 또한, 제 1 및 제 2 자극들을 갖는 자석들 (N, S)중 어느 하나와 인접한 자석은 하나의 자석과 다른 자극을 갖는 자석으로 배열될 수 있다. 이 경우에, 도 8에서와 같이, 플라즈마로 여기된 라디칼 이온(R1+, R2-) 및 전자들(e-)이 마스크 패턴(180)의 하부로 효율적으로 벤딩되도록, 제 1 및 제 2 자극들을 갖는 자석들(N, S)은 도 12에서와 같이, 서로 이격하지 않도록 인접하게 배열될 수 있다. 도 12는 설명의 편의상 하나의 기판(100)과 중첩되는 자기 유닛(220)을 도시하고 있으나, 도시되지 않은 자기 유닛(220)은 다른 기판(100)과도 중첩되어 배열된다. 또한, 도 12는 설명의 편의상 자기 유닛(220)을 구성하는 자석들(N, S)의 일부가 도시되고 있으나, 도시되지 않은 자석들(N, S)은 도시되지 않은 격자들에도 중첩되어 배열된다.
제 1 및 제 2 자극들의 자석들(N, S)은 제 1 도전성 하부 반도체막(111)의 측벽에 형성하기 위한 외측 경사각에 따라, 1000 내지 5000 가우스(Gauss)의 범위 내에서 자기장 세기를 가질 수 있다.
도 11 및 12에 도시된 플라즈마 식각 장치(200)는 기판(100)과 중첩되는 부분에서만 자기 유닛(220)이 배치되는 것을 예시하고 있다. 그러나, 라디칼 이온(R1+, R2-) 및 전자들(e-)이 마스크 패턴(180)의 하부로 벤딩되도록 서로 다른 자극이 교번될 수 있는 구조이면, 도 12의 자기 유닛(220)이 트레이(216)의 바디(218)에 전면적으로 배치될 수도 있다. 다른 실시예로서, 트레이(216)는 바디(218) 내부의 중심으로부터 외주연으로 번갈아가면서 반복적으로 배열되는 서로 다른 자극들의 자기 부재들을 구비하는 자기 유닛을 구비할 수도 있다. 또 다른 실시예로서, 트레이(216)는 기판(100)과 중첩되는 바디(218) 내에서 전류를 소정의 방향으로 인가하는 제 1 영역과 전류를 소정의 방향과 반대 방향으로 인가하는 제 2 영역이 복수로 제공되는 전자석부를 포함하는 자기 유닛을 구비하고, 전자석부의 제 1 및 제 2 영역은 서로 인접하면서 번갈아가면서 반복적으로 배치될 수 있다.
이와 같은 플라즈마 식각 장치(200)에서 플라즈마에 의해 여기된 라디칼 이온(R1+, R2-) 및 전자들(e-)이 마스크 패턴(180)의 하부로 침투되어 제 1 도전성 하부 반도체막(111)이 역경사로 식각됨으로써, 보이드 패턴들(114)의 각 상부 영역은 0.5μm 이상, 5μm 이하의 폭(a)을 갖도록 형성될 수 있다. 역경사 식각법의 공정 이후에 수행되는 제 1 도전형 상부 반도체층(116)의 형성 과정에서 보이드 패턴(114)과 중첩되는 기판(100)에 형성되는 제 1 도전성 상부 반도체막의 수직 성장을 최소화하기 위해, 보이드 패턴(114)의 상부 영역의 폭은 작을수록 유리하다. 그러나, 보이드 패턴(114)의 상부 영역의 폭(a)이 0.5μm 미만일 경우에, 역경사 식각법에 의해 형성되는 제 1 도전성 하부 반도체막(111)의 측벽의 외측 경사각(d)이 예각으로 식각되지 않으므로, 보이드 패턴(114)의 상부 영역은 0.5μm 이상으로 형성된다.
이에 더하여, 마스크 패턴(180)의 폭(a), 보이드 패턴(114)의 높이(b)와, 외측 경사각(d)이 전술한 범위로 설정한 경우에, 역경사 식각법은 a<1.7b의 조건을 만족하도록 제 1 도전성 하부 반도체막(111)을 식각할 수 있다. 이러한 조건을 만족하는 경우에, 역경사 식각법에 의해, 보이드 패턴들(114)의 각 하부 영역의 폭(c)은 1μm 이상, 11μm 이하로 조절될 필요가 있다. 하부 영역의 폭(c)이 1μm 이상으로 형성되면, 보이드 패턴(114)과 인접한 제 1 도전성 하부 반도체막(111)의 측벽이 원하는 외측 경사각(d)으로 형성되어 보이드 패턴(114)이 원하는 형상으로 제작될 수 있다. 하부 영역의 폭(c)이 11μm 이하로 형성되면, 인접하는 보이드 패턴들(114)이 하부 영역에서 서로 연결되지 않아, 보이드 패턴들(114)과 제 1 도전형 하부 반도체층(112)이 원하는 패턴으로 형성될 수 있다. 보이드 패턴(114)이 역경사 식각법에 의해 a<1.7b의 조건을 만족하도록 식각됨으로써, 하부 영역의 폭(c)이 1μm 이상, 11μm 이하로 조절될 수 있어, 전술한 사항을 달성할 수 있다.
한편, 역경사 식각법이 아닌, 기판(100) 상에 에피택시 등의 증착법의 공정 조건을 조절하여 보이드 패턴들(114)을 형성한다면, 공정 조건의 제어가 매우 곤란할 뿐만 아니라, 보이드 패턴들(114)은 수 nm 수준의 사이즈로 형성되면서 불균일하게 형성된다.
보이드 패턴들(114)이 수 nm 사이즈로 형성되는 경우에, 보이드 패턴들(114)의 사이즈가 너무 작아, 보이드 패턴들(114)은 활성층(130)에서 출사된 광의 전반사에 기여할 수 없다. 보이드 패턴들(114)이 불균일하게 형성되면, 보이드 패턴들(114)마다의 반사율이 상이하게 되어 광 반사 효율이 저하된다. 따라서, 역경사 식각법에 의해 보이드 패턴들(114)이 균일한 수 μm의 폭(a, c)과 45 도 내지 75도의 외측 경사각(d)으로 식각되면, 향상된 광 추출 효율이 확보될 뿐만 아니라, 각 보이드 패턴들(114)에서의 반사율이 균일하게 된다.
이어서 도 9를 참조하면, 제 1 도전성 하부 반도체막(111) 상에 제 1 도전성 상부 반도체막(first upper semiconductor layer; 115)을 형성한다.
제 1 도전성 상부 반도체막(115)은 제 1 도전성 하부 반도체막(111)과 마찬가지로, n형 도펀트를 포함할 수 있으며, InxAlyGazN (0≤x≤1, 0 ≤y≤1, 0≤z≤1)의 조성식을 갖는 반도체 물질, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 계 화합물 반도체 중 어느 하나 이상으로 형성될 수 있다. 제 1 도전성 상부 반도체막(115)은 제 1 도전형 하부 반도체층(112)과 동일한 화합물 반도체로 형성될 수 있다.
제 1 도전성 상부 반도체막(115)은 예를 들어, 분자선 성장법(MBE) 또는 수소화물 기상 성장법(HVPE)과 같은 에피택셜 성장법, 유기금속 화학 증착법(MOCVD), 화학 증착법(CVD) 및 플라즈마 화학 증착법(PECVD)으로 형성될 수 있다. 물론, 이러한 방법에 의해 제한되지 않는다. 또한, 상기 방법의 공정과 동시에 또는 이시에 n형 도펀트가 제 1 도전성 상부 반도체막(115)에 도핑될 수 있다. 구체적인 예로서, 상기 제 1 도전성 상부 반도체막(115)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 실리콘(Si)와 같은 n형 불순물을 포함하는 실란 가스(SiH4)가 주입됨으로써 형성될 수 있다.
도 8에서와 같이, 보이드 패턴(114)의 상부 영역의 폭(a)이 5μm 초과일 경우에, 기판(100)의 표면에서의 제 1 도전성 상부 반도체막(115)의 수직 성장이 제 1 도전성 하부 반도체막(111)의 상부 영역에서의 제 1 도전성 상부 반도체막의 수평 성장보다 빠르게 성장함으로써, 수평 성장에 의한 제 1 도전성 상부 반도체막(115)이 많은 결함을 포함하여 형성된다. 이로 인하여, 보이드 패턴(114)은 원하는 형상으로 형성되지 않아, 활성층(130)로부터 낮은 입사각으로 발산된 광이 제 1 도전형 하부 반도체층(112)의 측벽에서 양호하게 전반사되지 않으며, 제 1 도전성 상부 반도체막(115)은 전위, 피트, 크랙 등의 결함으로 인해 누설 전류와 같은 낮은 전기적 특성을 가진다. 따라서, 보이드 패턴(114)의 상부 영역의 폭(a)이 5μm 이하로 형성되면, 제 1 도전성 상부 반도체막(115)이 양호하게 수평 방향으로 성장되어 상기의 결함을 갖지 않도록 형성될 수 있다.
또한, 도 8에서와 같이 보이드 패턴(114)의 높이(b)가 1μm 이상으로 형성되면, 제 1 도전성 상부 반도체막(115)의 형성 과정에서 보이드 패턴(114)과 중첩되는 기판(100)의 표면에서 제 1 도전성 상부 반도체막(115)이 수직으로 성장하더라도, 원하는 보이드 패턴(114)의 형상이 유지될 수 있다.
이에 더하여, 수 μm의 균일한 사이즈를 갖는 복수의 보이드 패턴들(114)을 구비한 제 1 도전성 하부 반도체막(111)이 형성됨으로써, 제 1 도전성 하부 반도체막(111) 내에서의 결함이 억제될 뿐만 아니라, 기판(100)과 제 1 도전성 하부 반도체막(111) 간의 접촉 면적이 감소되어, 제 1 도전성 하부 반도체막(111) 상에 에피택시법 등으로 성장되는 제 1 도전성 상부 반도체막(115)이 전위, 피트(pit), 크랙(crack) 등이 결함이 없이 형성될 수 있다.
다음으로 도 10을 참조하면, 제 1 도전성 상부 반도체막(115) 상에 차례로 제 1 중간막(first middle layer; 122), 활성화 막(activation layer), 제 2 중간막(second middle layer; 122), 제 2 도전성 반도체막(second conductive semiconductor layer; 152)및 투명 전극막(162)을 형성한다.
제 1 중간막(122)은 도 3의 제 1 중간층(120)에서와 같이, GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있으며 n형으로 도핑된 도전형 클래드층, 혹은, 전류 확산층과 전자 주입층으로 형성될 수 있다.
활성화막(132)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs),/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지는 않는다.
활성화막(132)은 유기금속 화학 증착법(MOCVD), 화학 증착법(CVD), 플라즈마 화학 증착법(PECVD), 분자선 성장법(MBE), 수소화물 기상 성장법(HVPE) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다. 구체적인 예를 들면, 예를 들어 상기 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있다.
제 2 중간막(142)은 예컨대, 제 1 중간막(122)과 실질적으로 동일한 도전형 클래드층으로 형성될 수 있다. 제 2 중간막(142)은 AlxInyGa(1-x-y)N(0≤x≤1,0≤y≤1)계 반도체로 형성될 수 있으며, 활성층(130)의 에너지 밴드 갭보다는 높은 에너지 밴드 갭을 가질 수 있거나, AlzGa(1-z)N/GaN(0≤z≤1) 초격자(superlattice)로 형성될 수 있다.
제 2 도전성 반도체막(152)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다. 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 중 어느 하나 이상으로 형성될 수 있다. 제2 도전형 반도체층(56)이 p형 반도체층인 경우, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다. 제2 도전형 반도체막(152)은 단층 또는 다층으로 형성될 수 있다.
제 2 도전성 반도체막(152)은 예컨대, 예를 들어, 분자선 성장법(MBE), 수소화물 기상 성장법(HVPE), 유기금속 화학 증착법(MOCVD), 화학 증착법(CVD) 및 플라즈마 화학 증착법(PECVD) 등의 방법을 이용하여 형성될 수 있으나, 이에 대해 한정하지는 않는다. 또한, 상기 방법의 공정과 동시에 또는 이시에 p형 도펀트가 제 1 도전성 상부 반도체막(152)에 도핑될 수 있다. 구체적인 예로서, 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스 (NH3), 질소 가스(N2), 및 마그네슘(Mg)과 같은 p 형 불순물을 포함하는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg) {Mg(C2H5C5H4)2}가 주입됨으로써, p형 GaN층과 같은 제 2 도전성 반도체막(152)이 형성될 수 있다.
투명 전극막(162)은 투광성 오믹층으로서, 정공주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속 합금, 금속 산화물 등을 다중으로 적층하여 형성될 수 있다.
이어서 도 3을 참조하면, 투명 전극막(162), 제 2 도전성 반도체막(152), 제 2 중간막(142), 활성화막(132), 제 1 중간막(122) 및 제 1 도전성 상부 반도체막(115)을 순차적으로 식각하여 상면이 일부 노출된 제 1 도전형 상부 반도체층(116)을 형성하고, 이후에 제 1 및 제 2 도전형 반도체층(150) 상에 각각 제 1 및 제 2 전극들(170, 172)을 형성한다. 제 1 전극(170) 및 제 2 전극(172)은 도전성 물질 예를 들면 금속으로 형성될 수 있다.
도 5, 13 및 14를 참조하여, 본 발명의 또 다른 실시예에 따른 발광 소자의 제조 방법에 대하여 설명한다. 도 13 및 도 14는 본 발명의 또 다른 실시예에 따른 발광 소자의 제조 방법을 나타내는 단면도이다. 본 실시예에서, 도 3, 4 및 7내지 12를 통해 설명된 구성요소는 동일한 참조번호를 참조하여, 실질적으로 동일한 내용에 대한 설명은 생략하고, 도 3, 4 및 7내지 12의 실시예와 상이한 구성을 위주로 설명하기로 한다.
본 실시예에서는 패턴화된 기판(100)과 보이드 패턴(114)의 위치와 관련된 단계를 제외하고, 다른 단계는 제조 방법의 전술한 실시예와 실질적으로 동일하므로, 이를 위주로 설명한다.
도 13을 참조하면, 복수의 반사 패턴들(104)을 구비한 기판(100) 상에 제 1 도전성 하부 반도체막(111)을 적층하고, 제 1 도전성 하부 반도체막(111) 상에 0.5μm 이상, 5μm 이하의 폭(a)을 갖는 마스크 패턴(180)을 형성한다. 여기서, 제 1 도전성 하부 반도체막(111)은 1μm 이상, 3μm 이하의 높이(b)를 갖도록 형성될 수 있다.
복수의 반사 패턴들(104)이 기판(100)의 상면에 서로 이격되어 형성되어 있다. 이 경우에, 복수의 반사 패턴들(104)과 기판(100)은 일체형일 수도 있고 일체형이 아닐 수도 있다. 즉, 반사 패턴들(104)은 기판(100)을 식각하여 도 13에 도시된 바와 같이, 일체형으로 형성될 수도 있지만, 기판(100)의 상부면에 별도의 물질을 패터닝함으로써 복수의 반사 패턴들(104)이 형성될 수도 있다. 또한, 발광 소자의 광 반사 효율을 높이기 위해서는 반사 패턴들(104)의 각 측면이 기판(100)의 표면과 수직이 아닌 소정의 기울기를 갖는 경사진 평면 또는 소정의 곡률을 갖는 곡면을 갖도록 형성될 수 있다. 또한, 복수의 반사 패턴들(104)은 임의의 패턴으로 규칙적으로 형성될 수 있으나, 이에 한정된 것은 아니며 불규칙하게 형성될 수도 있다.
도면에 도시되어 있지 않으나, 기판(100) 상에 버퍼막(미도시)이 추가로 제공될 수 있다.
다음으로 도 14를 참조하면, 역경사 식각법을 이용하여 마스크 패턴(180)의 하부에 배치된 제 1 도전성 하부 반도체막(111)을 식각함으로써, 복수의 보이드 패턴들(114)을 형성한다. 예컨대, 도 11, 12에 예시된 플라즈마 식각 장치(200)을 이용하는 역경사 식각법을 진행하여, 보이드 패턴(114)과 인접한 제 1 도전형 하부 반도체층(112)의 측벽이 보이드 패턴(114)과 중첩되는 기판(100)의 표면에 대하여 이루는 외측 경사각(d)이 예각을 갖도록, 제 1 도전성 하부 반도체막(111)이 식각된다.
이 경우에, 광추출 효율을 극대화하기 위해, 반사 패턴들(104)이 보이드 패턴들(114)과 중첩되지 않고 제 1 도전성 하부 반도체막(111) 내에 형성되도록, 제 1 도전성 하부 반도체막(111)을 식각한다. 그러나 이에 제한되지 않고, 반사 패턴들(104)은 보이드 패턴들(114)과 적어도 일부 중첩되어 배치되도록, 제 1 도전성 하부 반도체막(111)을 식각할 수 있다.
이와 같은 식각에 의해 형성되는 외측 경사각(d)은 예각으로서 45도 이상, 75도 이하로 형성될 수 있다. 또한, 마스크 패턴(180)의 폭(a)이 0.5μm 이상, 5μm 이하이며, 보이드 패턴(114)의 높이(b)가 1μm 이상, 3μm 이하이고, 외측 경사각(d)이 45 도 내지 75 도인 경우에, 역경사 식각법은 a<1.7b의 조건을 만족하도록 제 1 도전성 하부 반도체막(111)을 식각할 수 있다. 이러한 조건을 만족하는 경우에, 역경사 식각법에 의해, 보이드 패턴들(114)의 각 하부 영역의 폭(c)은 1μm 이상, 11μm 이하로 조절될 필요가 있다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리 범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태에 의하여 정해져야 한다.
100: 기판 112: 제 1 도전형 하부 반도체층
114: 보이드 패턴 116: 제 1 도전형 상부 반도체층
130: 활성층 150: 제 2 도전형 반도체층
170, 172: 제 1 및 제 2 전극들
114: 보이드 패턴 116: 제 1 도전형 상부 반도체층
130: 활성층 150: 제 2 도전형 반도체층
170, 172: 제 1 및 제 2 전극들
Claims (10)
- 기판;
상기 기판 상에 배치되어 복수의 보이드 패턴(void pattern)을 구비하는 제 1 도전형 하부 반도체층과 상기 제 1 도전형 하부 반도체층 상에 형성되는 제 1 도전형 상부 반도체층을 갖는 제 1 도전형 반도체층;
상기 제 1 도전형 반도체층 상에 배치되는 활성층;
상기 활성층 상에 배치되는 제 2 도전형 반도체층; 및
상기 제 1 및 제 2 도전형 반도체층 상에 각각 위치되는 제 1 및 제 2 전극을 포함하고,
상기 보이드 패턴과 인접한 상기 제 1 도전형 하부 반도체층의 측벽이 수직 방향의 단면으로 볼 때 직선 형태로 형성됨과 아울러서, 상기 보이드 패턴과 중첩되는 상기 기판의 표면에 대하여 이루는 상기 측벽의 외측 경사각이 예각을 갖도록, 상기 측벽이 역경사 식각법으로서의 플라즈마 식각 장치를 이용하는 식각법으로 식각되어 형성되고,
상기 제 1 도전형 상부 반도체층과 인접한 상기 보이드 패턴의 상부 영역은 수평 방향으로 평평한 면을 갖도록 형성되고, 상기 보이드 패턴은 상기 상부 영역에서 상기 기판과 인접한 상기 보이드 패턴의 하부 영역으로 갈수록 점진적으로 증가되는 폭을 갖도록 식각되어 형성되며,
상기 보이드 패턴 및 상기 제 1 도전형 하부 반도체층은 3μm 이하의 높이를 갖도록 형성되고,
상기 보이드 패턴의 상부 영역은 0.5μm 이상의 폭을 갖도록 형성되며,
상기 보이드 패턴의 높이 및 상부 영역의 폭이 각각 b, a일 경우에, a<1.7b를 만족하도록 상기 보이드 패턴이 식각되어 형성되는 발광 소자 - 삭제
- 제 1 항에 있어서,
상기 보이드 패턴의 상부 영역은 5μm 이하의 폭을 갖도록 형성되는 발광 소자. - 제 1 항에 있어서,
상기 보이드 패턴은 1μm 이상의 높이를 갖도록 형성되는 발광 소자. - 삭제
- 제 1 항에 있어서,
상기 외측 경사각은 45도 이상, 75도 이하로 형성되는 발광 소자. - 제 1 항에 있어서,
상기 기판은 알루미늄 산화막, 실리콘 및 실리콘 카바이드(SiC) 중 어느 하나로 형성되고, 상기 제 1 도전형 하부 반도체층 및 상기 제 1 도전형 상부 반도체층은 갈륨 나이트라이드(GaN)계 화합물 반도체로 구성되는 발광 소자. - 제 1 항에 있어서,
상기 역경사 식각법은 상기 제 1 도전형 하부 반도체층을 형성하기 위한 제 1 도전성 하부 반도체막을 갖는 상기 기판의 하부와 적어도 중첩하는 부분에 서로 이격하지 않도록 인접하게 배열되는 다른 자극(magentic pole)의 자기 부재(magnetic member)를 교대로(alternately and repeatedly) 배열하는 자기 유닛(magnetic unit)이 구비된 트레이(tray)와, 상기 트레이의 하부에 척을 구비하는 플라즈마 식각 장치를 이용하는 식각법이고,
상기 역경사 식각법에 의해, 마스크 패턴를 통해 노출된 상기 제 1 도전성 하부 반도체막이 식각되는 동안에, 플라즈마로 여기된 라디칼 이온 및 전자가 상기 마스크 패턴의 하부로 벤딩되어 상기 제 1 도전형 하부 반도체층의 외측 경사각이 예각을 갖도록 식각되어 형성되는 발광 소자. - 제 1 항에 있어서,
상기 제 1 도전형 상부 반도체층은 에피택셜 성장법(epitaxial growth)으로 형성된 화합물 반도체로 구성되는 발광 소자. - 기판 상에 제 1 도전성 하부 반도체막(first conductive lower semiconductor layer)을 형성하는 단계;
역경사 식각법으로서의 플라즈마 식각 장치를 이용하는 식각법을 이용하여 상기 제 1 도전성 하부 반도체막을 식각하여 복수의 보이드 패턴을 구비하는 제 1 도전성 하부 반도체막을 형성하는 단계;
상기 제 1 도전성 하부 반도체막 상에 제 1 도전성 상부 반도체막(first conductive upper semiconductor layer), 활성화막(activation layer) 및 제 2 도전성 반도체막(second conductive semiconductor layer)을 순차적으로 형성하는 단계;
상기 제 2 도전성 반도체막, 상기 활성화막 및 상기 제 1 도전성 상부 반도체막의 일부를 순차적으로 식각하여 제거함으로써, 제 2 도전형 반도체층, 활성층, 및 상면 일부가 노출된 제 1 도전형 상부 반도체층과 상기 보이드 패턴을 구비한 제 1 도전형 하부 반도체층을 갖는 제 1 도전형 반도체층을 형성하는 단계; 및
상기 제 1 및 제 2 도전형 반도체층 상에 각각 제 1 및 제 2 전극을 형성하는 단계를 포함하고,
상기 보이드 패턴과 인접한 상기 제 1 도전형 하부 반도체막의 측벽이 수직 방향의 단면으로 볼 때 직선 형태로 형성됨과 아울러서, 상기 보이드 패턴과 중첩되는 상기 기판의 표면에 대하여 이루는 상기 측벽이 외측 경사각이 예각을 갖도록, 상기 측벽이 식각되어 형성되고,
상기 제 1 도전형 상부 반도체층과 인접한 상기 보이드 패턴의 상부 영역은 수평 방향으로 평평한 면을 갖도록 형성되고, 상기 보이드 패턴은 상기 상부 영역에서 상기 기판과 인접한 상기 보이드 패턴의 하부 영역으로 갈수록 점진적으로 증가되는 폭을 갖도록 식각되어 형성되며,
상기 제 1 도전형 하부 반도체막은 3μm 이하의 높이로 형성되어, 상기 보이드 패턴은 3μm 이하의 높이를 갖도록 형성되고,
상기 보이드 패턴의 상부 영역은 0.5μm 이상의 폭을 갖도록 형성되며,
상기 보이드 패턴의 높이 및 상부 영역의 폭이 각각 b, a일 경우에, a<1.7b를 만족하도록 상기 보이드 패턴이 식각되어 형성되는 발광 소자의 제조 방법.
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