CN107112390B - 发光元件及其制造方法 - Google Patents

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Abstract

本发明提供发光元件及其制造方法。发光元件，包含：基板；第1导电型半导体层，配置在所述基板上，具有第1导电型下部半导体层和形成在所述第1导电型下部半导体层上的第1导电型上部半导体层，第1导电型下部半导体层具备空心图案；活性层，配置在所述第1导电型半导体层上；第2导电型半导体层，配置在所述活性层上；以及第1电极和第2电极，分别位于所述第1导电型半导体层和第2导电型半导体层上，在从垂直方向的截面观察时，与所述空心图案相邻的所述第1导电型下部半导体层的侧壁形成为直线形态，并且所述侧壁通过相反梯度蚀刻法蚀刻而形成为，所述侧壁相对于与所述空心图案重叠的所述基板的表面所构成的外侧倾斜角具有锐角。

Description

发光元件及其制造方法
技术领域
本发明涉及发光元件及其制造方法，更具体地讲，涉及如下的发光元件及其制造方法：通过相反梯度蚀刻法蚀刻而在与基板相邻的预定的导电型半导体层内形成具有低折射率的空心图案(void pattern)，从而提高光提取效率，并且有助于使在基板与半导体层之间由于晶体非共格和热膨胀系数的差异引起的应力最小化。
背景技术
发光元件(Light Emitting Device)是将电能转换为光能的特性的元件，例如能够通过对化合物半导体的组成比进行调节来实现各种颜色。
关于发光元件，在施加正向电压时，n型的电子与p型的空穴(hole)结合而发出相当于导带(conduction band)与价带(valance band)的能隙的能量，该能量主要以热或光的形式释放，而当以光的形式发散时成为发光元件。
例如，氮化物半导体由于具有高的热稳定性和宽的带隙能量，从而在光元件和高输出电子元件开发领域中得到很大的关注。特别是，利用了氮化物半导体的蓝色发光元件、绿色发光元件、紫外线(UV)发光元件等已被商用化而被广泛使用。
图1是以往的发光元件的剖视图，图2是放大图1的A部分的图。
以往的发光元件包括：基板10，由蓝宝石(sapphire；氧化铝膜)或碳化硅(SiC)形成，具有多个反射图案12；第1导电型半导体层20，由在基板10上掺入n型掺杂物的氮化镓类化合物半导体形成；活性层30，作为发光层来发挥作用；第2导电型半导体层40，由在活性层30上掺入p型掺杂物的氮化镓类化合物半导体膜形成；以及第1电极50、第2电极52，分别形成在第1导电型半导体层20、第2导电型半导体层40上。
构成基板10的蓝宝石的折射率为约1.7，构成第1导电型半导体层20的氮化镓类化合物半导体膜的折射率为约2.1至2.4。在活性层20中发散的光以各种角度和方向的路径移动并向外部射出，但是透射第1导电型半导体层20而朝向基板10的光根据入射到基板10的入射角而被基板10吸收，从而光有可能不会射出到外部。
具体地讲，如光的路径(P1)那样，在光相对于多个反射图案12之间的基板10的表面的入射角超过42度时，光相对于基板100的表面进行全反射而能够向外部发散，但是如光的路径(P4)那样，在光相对于基板10的表面的入射角为42度以下时，光入射到基板10的表面而向基板10移动，从而光不会发出到外部。
为了提高发光效率，基板10具备朝向第1导电型半导体层20突出的多个反射图案12，从而如光的路径(P2)那样，即使在朝向基板10的光的入射角为42度以下时，通过使光在多个反射图案12上进行全反射而能够发出到外部。但是，蓝宝石与氮化镓类化合物半导体膜之间的折射率的差异不大，如光的路径(P3)那样，具有非常小的入射角的光在多个反射图案12上也不会进行全反射而被基板10吸收。
由此，以往的发光元件的光提取效率降低。
另外，为了提高光提取效率，多个反射图案12通过干式或湿式蚀刻形成，但是由蓝宝石形成的基板10的蚀刻并不容易，工序复杂，且多个反射图案12不会以均匀的形态形成。
另一方面，第1导电型半导体层20通过外延(epitaxy)、化学性或者物理性沉积来形成于基板10的整个表面。此时，第1导电型半导体层20和基板10具有彼此不同的晶格常数，因此不仅在界面引发晶体的不良的非共格面，而且如图2所示，在基板10上生长的第1导电型半导体层20具有由晶格缺陷引起的错位(dislocation)。这种错位会作为吸收光的位点(site)发挥作用，从而进一步降低光提取效率。
此外，在第1导电型半导体层20通过上述的工序形成时，会伴随大量的热，由于基板10与第1导电型半导体层20之间的热膨胀系数的差异，会引发第1导电型半导体层20向基板10侧弯曲的热应力，不仅使之后层积的多个层的图案化工序变得不良，而且成为降低光提取效率的原因。
发明内容
技术课题
本发明所要解决的技术课题在于，提供如下的发光元件及其制造方法：在通过相反梯度蚀刻法进行蚀刻而在与基板相邻的预定的导电型半导体层内形成具有低折射率的空心图案，并且减少与基板之间的接触面积，抑制导电型半导体层的错位，从而提高光提取效率，使在基板与半导体层之间由于晶体非共格和热膨胀系数的差异引起的应力最小化。
本发明的目的不限于以上所述的目的，本领域技术人员能够从以下的记载明确地理解未提及的其他目的。
用于解决课题的技术手段
根据作为用于实现上述技术课题的本发明的一方式的发光元件，包含：基板；第1导电型半导体层，配置在上述基板上，具有第1导电型(conductivity type)下部半导体层和形成在上述第1导电型下部半导体层上的第1导电型上部半导体层，所述第1导电型下部半导体层具备多个空心图案(void pattern)；活性层，配置在上述第1导电型半导体层上；第2导电型半导体层，配置在上述活性层上；以及第1电极和第2电极，分别位于上述第1导电型半导体层和上述第2导电型半导体层上，在从垂直方向的截面观察时，与上述空心图案相邻的上述第1导电型下部半导体层的侧壁形成为直线形态，并且上述侧壁通过作为相反梯度蚀刻法的利用了等离子蚀刻装置的蚀刻法来蚀刻而形成，使得上述侧壁相对于与上述空心图案重叠的上述基板的表面所构成的外侧倾斜角具有锐角，与上述第1导电型上部半导体层相邻的上述空心图案的上部区域形成为具有在水平方向上平坦的面，上述空心图案被蚀刻而形成为，具有随着从上述上部区域朝向与上述基板相邻的上述空心图案的下部区域逐渐增加的宽度，上述空心图案和上述第1导电型下部半导体层形成为，具有3μm以下的高度，上述空心图案的上部区域形成为，具有0.5μm以上的宽度，在上述空心图案的高度和上部区域的宽度分别为b、a时，上述空心图案被蚀刻而形成为满足a＜1.7b。
在另一实施例中，上述空心图案的上部区域可形成为，具有5μm以下的宽度。
在又一实施例中，上述空心图案可形成为，具有1μm以上的高度。
在又一实施例中，上述外侧倾斜角形成为45度以上且75度以下。
在又一实施例中，上述基板可由氧化铝膜、硅以及碳化硅(SiC)中的任意一个形成，上述第1导电型下部半导体层和上述第1导电型上部半导体层可由氮化镓(GaN)类化合物半导体构成。
在又一实施例中，上述相反梯度蚀刻法可以是利用具备托盘(tray)和位于所述托盘的下部的卡盘的等离子蚀刻装置进行的蚀刻法，该托盘具备磁性单元(magnetic unit)，该磁性单元是通过在至少与具备用于形成所述第1导电型下部半导体层的第1导电性下部半导体膜的所述基板的下部重叠的部分，将彼此不分开而相邻排列的不同磁极(magenticpole)的磁性部件(magnetic member)交替地(alternately and repeatedly)排列而成的，在通过所述相反梯度蚀刻法，对通过掩膜图案露出的所述第1导电性下部半导体膜进行蚀刻的期间，由等离子激发的自由基离子和电子向所述掩膜图案的下部弯曲，从而以所述第1导电型下部半导体层的外侧倾斜角具有锐角的方式进行蚀刻而形成。
在又一实施例中，上述第1导电型上部半导体层由通过外延生长法(epitaxialgrowth)形成的化合物半导体构成。
根据作为用于实现上述技术课题的本发明的另一方式的发光元件的制造方法，包括：在基板上形成第1导电性下部半导体膜(first conductive lower semiconductorlayer)的步骤；利用作为相反梯度蚀刻法的利用了等离子蚀刻装置的蚀刻法，对所述第1导电性下部半导体膜进行蚀刻，形成具备多个空心图案的第1导电性下部半导体膜的步骤；在所述第1导电性下部半导体膜上依次形成第1导电性上部半导体膜(first conductiveupper semiconductor layer)、活化膜(activation layer)以及第2导电性半导体膜(second conductive semiconductor layer)的步骤；依次对所述第2导电性半导体膜、所述活化膜以及所述第1导电性上部半导体膜的一部分进行蚀刻来去除，从而形成第2导电型半导体层、活性层以及第1导电型半导体层的步骤，该第1导电型半导体层具备上表面一部分露出的第1导电型上部半导体层和具有所述空心图案的第1导电型下部半导体层；以及在所述第1导电型半导体层和所述第2导电型半导体层上分别形成第1电极和第2电极的步骤，在从垂直方向的截面观察时，与所述空心图案相邻的所述第1导电型下部半导体膜的侧壁形成为直线形态，并且所述侧壁被蚀刻而形成为，所述侧壁相对于与所述空心图案重叠的所述基板的表面所构成的外侧倾斜角具有锐角，与所述第1导电型上部半导体层相邻的所述空心图案的上部区域形成为，具有在水平方向上平坦的面，所述空心图案被蚀刻而形成为，具有随着从所述上部区域朝向与所述基板相邻的所述空心图案的下部区域逐渐增加的宽度，所述第1导电型下部半导体膜形成为3μm以下的高度，所述空心图案形成为具有3μm以下的高度，所述空心图案的上部区域形成为具有0.5μm以上的宽度，在所述空心图案的高度和上部区域的宽度分别为b、a时，所述空心图案被蚀刻而形成为满足a＜1.7b。
发明效果
根据本发明，在通过相反梯度蚀刻法蚀刻而在与基板相邻的预定的导电型半导体层内形成具有低折射率且具有几μm的均匀尺寸的多个空心图案，从而多个空心图案分别确保良好的光的全反射，从而能够提高光提取效率。
另外，形成具备多个空心图案的导电型半导体层，该多个空心图案具有几μm的均匀的尺寸，从而减少基板与导电型半导体层之间的接触面积，因此抑制导电型半导体层的错位、凹陷(pit)、裂缝(crack)等缺陷，能够提高光提取效率。
此外，基板与导电型半导体层之间的接触面积减少，从而能够使基板与导电型半导体层之间的由晶体非共格和热膨胀系数的差异引起的应力最小化。
附图说明
图1是以往的发光元件的剖视图。
图2是放大图1的A部分的图。
图3是本发明的一实施例的发光元件的剖视图。
图4是沿着图3的B-B′线截断的第1导电型下部半导体层的俯视图。
图5是示出本发明的实施例的发光元件的光路径的图。
图6是本发明的另一实施例的发光元件的剖视图。
图7至图10是示出本发明的又一实施例的发光元件的制造方法的剖视图。
图11是实现相反梯度蚀刻法的等离子蚀刻装置的概要图。
图12是在等离子蚀刻装置中使用的托盘的俯视图。
图13和图14是示出本发明的又一实施例的发光元件的制造方法的剖视图。
具体实施方式
以下，参照附图和后述的内容详细说明本发明的优选实施例。但是，本发明并不限定于此处说明的多个实施例，能够以其他方式实现。相反，此处公开的多个实施例是为了能够使所公开的内容全面且完整、并且能够向本领域技术人员充分地转达本发明的思想而提供的。在整个说明书中相同的标号表示相同的构成要素。
另一方面，在本说明书中使用的用语是用于说明实施例的，而不是用于限定本发明。在本说明书中，在单数形语句中，只要没有特别提及则还包含复数形。另外，在说明书中使用的位置关系的描述，例如上部、下部、左侧、右侧等是为了便于说明而记载的，并且在参考附图时，也能够反过来解释说明书中记载的位置关系。
关于说明书中使用的″包括(comprises)″及/或″包含(comprising)″，所提及的构成要素、步骤、动作及/或元件不排斥一个以上的其他构成要素、步骤、动作及/或元件的存在或者增加。
另外，附图中的各层的厚度或者大小是为了便于说明及明确性而夸张或省略或者示意性地示出的。并且各构成要素的大小不完全反映实际的大小。
以下，参照图3至图5，对本发明的一实施例的发光元件进行详细说明。图3是本发明的一实施例的发光元件的剖视图，图4是沿着图3的B-B′线截断的第1导电型下部半导体层的俯视图。图5是示出本发明的实施例的发光元件的光路径的图。
发光元件包含利用了多个化合物半导体层、例如第3族-第5族元素的化合物半导体层的LED，LED可以是发出如蓝色、绿色或者红色等光的彩色LED或者紫外线LED。关于发光元件发出的光，能够利用各种半导体来实现，并不限定于此。
发光元件可以包括：基板100；第1导电型半导体层110，具有第1导电型(conductivity type)下部半导体层112和第1导电型上部半导体层116，该第1导电型下部半导体层112和第1导电型上部半导体层116在内部具备通过相反梯度蚀刻法蚀刻而形成的多个空心图案(void patterns)114；第1中间层120；活性层130；第2中间层140；第2导电型半导体层150；透明电极160；以及第1、第2电极170、172。
首先，基板100能够通过包含氧成分的金属氧化物或者硅含有物等形成。例如，基板10能够包含蓝宝石(氧化铝)、硅、碳化硅、氧化锌或砷化镓(GaAs)、氮化镓(GaN)、磷化镓(GaP)、铟磷(InP)或者锗(Ge)等。
虽然未图示，但可以在基板100上增加缓冲层(未图示)。缓冲层可以由第3族-第5族化合物半导体形成，例如除了AlN以外，能够由AlAs、GaN、InN、InGaN、AlGaN、InAlGaN、AlInN中的至少一个来形成。这种缓冲层能够缓和基板与第1导电型半导体层110之间的晶格失配和热膨胀系数的差异。在通过蓝宝石等来形成基板100，在基板100上配置包含GaN或AlGaN的第1导电型半导体层110时，GaN或AlGaN与蓝宝石之间的晶格失配(latticemismatch)非常严重且它们之间的热膨胀系数的差异也非常大，因此能够产生使晶体性恶化的错位(dislocation)、回熔(melt-back)、裂缝(crack)、凹陷(pit)、表面形貌(surfacemorphology)不良等，从而作为缓冲层能够使用AlN。
在缓冲层上可以设置第1导电型半导体层110，第1导电型半导体层110包含第1导电型下部半导体层112和第1导电型上部半导体层116，该第1导电型下部半导体层112和第1导电型上部半导体层116具备由空气图案构成的多个空心图案114。
第1导电型下部半导体层112能够由半导体化合物形成。第1导电型下部半导体层112能够由第3族-第5族、第2族-第6族等化合物半导体实现，能够掺入第1导电型掺杂物。例如，第1导电型下部半导体层112能够由具有InxAlyGazN(0≤x≤1，0≤y≤1，0≤z≤1)的化学式的半导体物质、GaN、AlN、AlGaN、InGaN、InN、InAlGaN、AlInN类化合物半导体中的任意一个以上来形成。在第1导电型下部半导体层112为n型半导体层时，第1导电型掺杂物可以包含如Si、Ge、Sn、Se、Te等的n型掺杂物。第1导电型下部半导体层112可以形成为单层或者多层，对此没有限定。
另外，在从如图3那样的垂直方向的截面观察时，与空心图案114相邻的第1导电型下部半导体层112的侧壁实际上以直线形态形成，并且第1导电型下部半导体层112的侧壁通过相反梯度蚀刻法被蚀刻而形成为，相对于与空心图案114重叠的基板100的表面构成的上述侧壁的外侧倾斜角d为锐角。在第1导电型下部半导体层112的侧壁上形成的实际上的直线形态不仅包含完美的直线，还包含通过可作为相反梯度蚀刻法的一例利用的图11和图12所图示的等离子蚀刻装置200而不可避免地形成的具有一部分非常小的曲线或者槽的直线，由此上述侧壁能够形成为实质上平坦的面。虽然之后会详细说明，但是相反梯度蚀刻法是利用了图11和图12的等离子蚀刻装置200的方法，可以是利用了具备托盘(tray)216和托盘216下部的卡盘206的等离子蚀刻装置200的蚀刻法，该托盘(tray)216具备在至少与具有用于形成第1导电型下部半导体层112的第1导电性下部半导体膜的基板100的下部重叠的部分上，将彼此相邻排列的不同磁极(magentic pole)的磁性部件(magnetic member)交替反复地(alternately and repeatedly)排列的磁性单元(magnetic unit)220。
能够通过这种相反梯度蚀刻法形成的第1导电型下部半导体层112的外侧倾斜角d为锐角，可以形成为45度以上、75度以下。
另外，通过第1导电型下部半导体层112的相反梯度蚀刻法蚀刻的结果，多个空心图案114分别形成为与第1导电型上部半导体层116相邻的上部区域具有在水平方向上平坦的面，多个空心图案114能够分别以宽度从上部区域朝向与基板100相邻的空心图案114的下部区域逐渐增加的方式被蚀刻而形成。如图4所示，多个空心图案114可形成为在第1导电型下部半导体层112内具有规则的排列，当然也可以不规则地排列。关于空心图案114的截面，不仅是图4所示的圆形，也可以形成为多角形。
多个空心图案114的各上部区域可形成为具有0.5μm以上、5μm以下的宽度a。在相反梯度蚀刻法的工序之后执行的第1导电型上部半导体层116的形成过程中，为了使在与空心图案114重叠的基板100上形成的第1导电性上部半导体膜的垂直生长最小化，空心图案114的上部区域的宽度越小越有利。但是，在空心图案114的上部区域的宽度a小于0.5μm时，通过相反梯度蚀刻法形成的第1导电型下部半导体层112的侧壁的外侧倾斜角d不会被蚀刻为锐角。当上部区域的宽度a超过5μm时，在第1导电型上部半导体层116的形成过程中，在基板100的表面上的第1导电性上部半导体膜的垂直生长在第1导电型下部半导体层112的上部区域中比第1导电性上部半导体膜的水平生长(lateral growth)更快速地生长，从而基于水平生长的第1导电型上部半导体层116会包含很多缺陷而形成。由此，空心图案114不会形成为期望的形状，从活性层130以低入射角发散的光不会良好地在第1导电型下部半导体层112的侧壁上进行全反射，第1导电型上部半导体层116由于错位、凹陷、裂缝等缺陷而具有如漏电流这样的低的电特性。
另外，多个空心图案114可分别形成为具有1μm以上、3μm以下的高度b。只有在空心图案114的高度b形成为1μm以上时，在相反梯度蚀刻法的工序之后执行的第1导电型上部半导体层116的形成过程中，即使第1导电性上部半导体膜在与空心图案114重叠的基板100的表面上垂直生长，也能够维持期望的空心图案114的形状，从而能够提高光反射效率。另外，仅在空心图案114的高度b形成为3μm以下时，能够在用于构成第1导电型下部半导体层112的第1导电性下部半导体膜的层积过程中抑制基板100的弯曲，从而能够均匀地形成几μm单位的多个空心图案114。如果，第1导电型下部半导体层112和多个空心图案114形成为比3μm大的高度，则多个空心图案114不均匀地形成，使得与多个空心图案114相邻的第1导电型下部半导体层112的各侧壁的反射率变得不同，从而光反射效率降低。
另外，当第1导电型下部半导体层112形成为比3μm大的高度时，基于等离子蚀刻装置的相反梯度蚀刻法中的自由基离子和电子的弯曲(bending)无法顺利地达到第1导电型下部半导体层112的底部，多个空心图案114的侧壁轮廓不会反向倾斜而形成得不良。
如上所述，在空心图案114的上部区域的宽度a为0.5μm以上、5μm以下，空心图案114的高度b为1μm以上、3μm以下，外侧倾斜角d为45度至75度时，空心图案114能够通过相反梯度蚀刻法而被蚀刻为满足a＜1.7b的条件。在满足这种条件时，多个空心图案114的各下部区域的宽度c需要被调节为1μm以上、11μm以下。在下部区域的宽度c形成为1μm以上时，与空心图案114相邻的第1导电型半导体层112的侧壁以期望的外侧倾斜角d形成，从而能够将空心图案114制作为期望的形状。另外，当下部区域的宽度c形成为11μm以下时，相邻的多个空心图案114在下部区域中不会彼此连接，从而多个空心图案114和第1导电型下部半导体层112能够形成为期望的图案。空心图案114通过相反梯度蚀刻法被蚀刻为满足a＜1.7b的条件，从而下部区域的宽度c能够被调节为1μm以上、11μm以下，能够实现上述的事项。当空心图案114的宽度a形成为超过空心图案114(或第1导电型下部半导体层112)的高度b和空心图案114的上部区域的宽度a之间的宽高比(aspect ratio)的上限时，自由基离子R1+、R2+和电子e-不会对弯曲产生贡献。由此，空心图案114的宽度a形成为不超过上述宽高比，从而使自由基离子R1+、R2+等直线前进的现象最小化，能够良好地形成第1导电型下部半导体层112的各侧壁中的反向倾斜轮廓(profile)。
在第1导电型下部半导体层112上配置有第1导电型上部半导体层116。第1导电型上部半导体层116与第1导电型下部半导体层112同样，可包含N型掺杂物，可以通过具有InxAlyGazN(0≤x≤1，0≤y≤1，0≤z≤1)的化学式的半导体物质、GaN、AlN、AlGaN、InGaN、InN、InAlGaN、AlInN类化合物半导体中的任意一个以上形成。第1导电型上部半导体层116能够由与第1导电型下部半导体层112相同的化合物半导体形成，并且能够通过外延生长法(epitaxial growth)来形成。当然，不限定于这种方法。
如上所述，通过形成具备尺寸为几μm的均匀的多个空心图案的第1导电型下部半导体层112，从而不仅能够抑制第1导电型下部半导体层112内的缺陷，而且减少基板100与第1导电型下部半导体层112之间的接触面积，从而在第1导电型下部半导体层112上通过外延法生长的第1导电型上部半导体层116形成为不存在错位、凹陷(pit)、裂缝(crack)等缺陷，因此能够提高第1导电型半导体层110整体的光提取效率。
能够在第1导电型上部半导体层116上层积第1中间层(first interlayer)120。
第1中间层120例如为导电型包覆层(clad layer)，能够通过具有比活性层130的势垒层的带隙更宽的带隙的半导体形成。第1中间层120可包含GaN、AlGaN、InAlGaN或者超晶格结构等，能够以N型掺入。
作为另一实施例，虽然未图示，第1中间层120能够通过电流扩散层和其上部的电子注入层构成。电流扩散层可以是未掺杂的氮化镓层(undoped GaN layer)，但是并不限定于此。电流扩散层的厚度可以是50nm至200nm的厚度，但是并不限定于此。电子注入层可以是注入了n型掺杂元素的氮化镓层。电子注入层虽然能够以约以下的厚度形成，但是并不限定于此。另外，在另一实施例中，能够在电子注入层上附加形成应变控制层(未图示)。例如，能够在电子注入层上形成由InyAlxGa(1-x-y)N(0≤x≤1，0≤y≤1)/GaN等构成的应变控制层。应变控制层能够有效地缓和导致第1导电型半导体层110与活性层130之间的晶格失配的应力。另外，应变控制层是具有第1Inx1GaN和第2Inx2GaN等的组成的物质至少以6周期反复层积，从而使更多的电子向活性层130的低能量级移动，其结果电子与空穴的再结合概率增加，从而能够提高发光效率。
活性层130能够位于第1中间层120上。活性层130是如下的层：通过第1导电型半导体层110注入的电子与通过第2导电型半导体层150注入的空穴相遇，从而发出具有通过活性层(发光层)物质固有的能带确定的能量的光。活性层130可以包含单阱结构(DoubleHetero Structure)、多阱结构、单量子阱结构、多量子阱结构(MQW：Multi Quantum Well)结构、量子点结构或者量子线结构中的任意一个。活性层130能够利用第3族-第5族元素的化合物半导体材料而形成为阱层与势垒层例如InGaN/GaN、InGaN/InGaN、GaN/AlGaN、InAlGaN/GaN、GaAs(InGaAs)/AlGaAs、GaP(InGaP)/AlGaP中的任意一个以上的成对(pair)结构，但是并不限定于此。阱层能够通过具有比势垒层的带隙小的带隙的物质形成。
能够在活性层130上配置第2中间层(second interlayer)140。第2中间层140例如可以是与第1中间层120实质上相同的导电型包覆层。
具体地讲，第2中间层140起到电子阻挡(electron blocking)和活性层的包覆(MQW cladding)作用，从而能够改善发光效率。例如，第2中间层140能够由AlxInyGa(1-x-y)N(0≤x≤1，0≤y≤1)类半导体形成，可以具有比活性层130的能带隙高的能带隙，虽然能够以约～约的厚度形成，但是并不限定于此。另外，第2中间层140虽然能够以AlzGa(1-z)N/GaN(0≤z≤1)超晶格(superlattice)形成，但是并不限定于此。第2中间层140以p型离子注入，从而有效地阻断溢出的电子，能够增大空穴的注入效率。
能够在第2中间层140上设置第2导电型半导体层150。第2导电型半导体层150能够通过半导体化合物形成。第2导电型半导体层150能够通过第3族-第5族、第2族-第6族等化合物半导体实现，能够掺入第2导电型掺杂物。例如，能够通过具有InxAlyGa(1-x-y)N(0≤x≤1，0≤y≤1，0≤x+y≤1)的化学式的半导体物质或者GaN、AlN、AlGaN、InGaN、InN、InAlGaN、AlInN中的任意一个以上形成。在第2导电型半导体层150为p型半导体层时，第2导电型掺杂物可以是如Mg、Zn、Ca、Sr、Ba等的p型掺杂物。第2导电型半导体层150能够以单层或多层形成，对此没有限定。
可以在第2导电型半导体层150上设置透明电极160。透明电极160为透光性欧姆层，能够将单金属或者金属合金、金属氧化物等多重层积来形成，以便能够有效地注入空穴。例如，透明电极160可以包含ITO(indium tin oxide)、IZO(indium zinc oxide)、IZTO(indium zinc tin oxide)、IAZO(indium aluminum zinc oxide)、IGZO(indium galliumzinc oxide)、IGTO(indium gallium tin oxide)、AZO(aluminum zinc oxide)、ATO(antimony tin oxide)、GZO(gallium zinc oxide)、IZON(IZO Nitride)、AGZO(Al-GaZnO)、IGZO(In-Ga ZnO)、ZnO、IrOx、RuOx、NiO、RuOx/ITO、Ni/IrOx/Au以及Ni/IrOx/Au/ITO、Ag、Ni、Cr、Ti、Al、Rh、Pd、Ir、Ru、Mg、Zn、Pt、Au、Hf中的至少任意一个来形成，且并不限定于这些材料。
能够在第1导电型半导体层110的露出的表面和透明电极160上分别配置第1、第2电极170、172。第1电极170和第2电极172可以通过导电性物质、例如金属形成，更详细地讲，能够通过Ag、Ni、Al、Rh、Pd、Ir、Ru、Mg、Zn、Pt、Au、Hf以及它们的选择性的组合来实现，可以以单层或者多层结构形成。
根据作为本发明的发光元件的一实施例，多个空心图案114通过采用相反梯度蚀刻法进行蚀刻而形成，使得第1导电型下部半导体层112的侧壁能够形成为具有45度至75度的外侧倾斜角d，并且能够以上部区域和下部区域均匀地具有几μm的宽度a、c的方式形成多个空心图案114。如果，通过对外延等沉积法的工序条件进行调节而在基板100上形成多个空心图案114，而不是通过相反梯度蚀刻法来形成，则不仅工序条件的控制非常困难，而且多个空心图案114形成为几nm水平的尺寸且形成得不均匀。
在多个空心图案114不通过基于图11和图12所示的等离子蚀刻装置的相反梯度蚀刻法形成，而通过以往的等离子干式蚀刻法或湿式蚀刻法来形成时，第1导电型下部半导体层112的各侧壁以相对于基板100呈钝角的外侧倾斜角形成，或者不会以如图3中的垂直截面中观察到的良好的直线形态形成。根据图11和图12所示的没有托盘216等的以往的等离子干式蚀刻法，自由基离子R1+、R2+和电子e-不会以期望的角度拐弯，因此第1导电型下部半导体层112的各侧壁只是以一般的钝角的外侧倾斜角形成。另外，在由GaN类、AlN类、InN类物质膜等构成的第1导电型下部半导体层112上适用以往的湿式蚀刻法时，该湿式蚀刻法与针对硅类物质膜等的低温湿式蚀刻不同，为了顺利地进行蚀刻，在摄氏200度以上进行。当以这种高温度进行时，蚀刻液的反应以非常快的速度进行，从而反应控制变得不容易，在第1导电型下部半导体层112的晶格中先从脆弱的缺陷(defect)部分开始蚀刻，因此多个空心图案114的反向倾斜的侧壁轮廓构成有凹凸的线(不平坦的面)，而不是直线(平坦的面)。基于以往的湿式蚀刻法的局限，如图3所示，第1导电型下部半导体层112的各侧壁不构成直线。此外，在以往的湿式蚀刻法的情况下，蚀刻到掩膜图案118的正下部的第1导电型下部半导体层112为止，从而多个空心图案114的上部也比期望的形状大而形成得完全不同，因此后续形成的第1导电型上部半导体层116无法完全盖住多个空心图案114。这会降低多个空心图案114的形状、尺寸的均匀性，成为光反射效率不良的原因。因此，多个空心图案114通过基于如图11和图12那样的等离子蚀刻装置的相反梯度蚀刻法形成，从而第1导电型下部半导体层112的各侧壁能够形成为，具有良好的直线形态且具有均匀的锐角的外侧倾斜角。
在多个空心图案114形成为几nm尺寸时，多个空心图案114的尺寸过小，从而多个空心图案114无法对从活性层130射出的光的全反射做出贡献。如果多个空心图案114形成得不均匀，则多个空心图案114的各自的反射率不同，会降低光反射效率。
因此，如果通过相反梯度蚀刻法进行蚀刻，从而以均匀的几μm的宽度a、c和期望的外侧倾斜角d形成多个空心图案114，则在由氮化镓类化合物半导体构成的第1导电型半导体层110、由蓝宝石形成的基板100以及空心图案114的折射率分别为约2.4、1.7以及1时，从活性层130射出的光如图5所示的光的路径P5、P6那样，即使以比42度(在基板100的表面上进行全反射的临界角度)小的角度入射到基板100的表面，光也会在第1导电型下部半导体层112的侧壁上进行全反射。当侧壁的外侧倾斜壁形成为约65度时，则即使以最大24度的入射角入射到基板100的表面，也能够进行全反射。其原因在于，多个空心图案114是以与第1导电型半导体层110的差异相对较大的折射率形成的空气图案，这些图案是以几μm的尺寸均匀地形成，其结果，光提取效率提高。
此外，形成具备多个空心图案114的第1导电型下部半导体层112，从而减少基板100与第1导电型下部半导体层112之间的接触面积，使由它们之间的晶体非共格和热膨胀系数的差异引起的应力针对第1导电型上部半导体层116的影响最小化，从而减少在第1导电型上部半导体层116上产生错位、凹陷、裂缝等缺陷，消除由缺陷引起的光吸收位点(site)，从而能够提高光提取效率。
另外，为了提高光提取效率，不形成图1所示的多个反射图案104，从而消除在由蓝宝石形成的基板100的蚀刻中产生的工序的复杂性，并且无需考虑由蚀刻引起的多个反射图案104的不均匀。
参照图6，对本发明的另一实施例的发光元件进行说明。图6是本发明的另一实施例的发光元件的剖视图。
在本实施例中，对于通过图3至图5说明的构成要素，标上相同的标号，省略对于实际上相同的内容的说明，以与图3至图5的实施例不同的结构为主进行说明。
图6所示的另一实施例的发光元件也与上述的实施例同样，可以包含第1导电型半导体层110、第1中间层120、活性层130、第2中间层140、第2导电型半导体层150、透明电极160以及第1、第2电极170、172，该第1导电型半导体层110具备第1导电型下部半导体层112和第1导电型上部半导体层116，该第1导电型下部半导体层112和第1导电型上部半导体层116在内部具有通过相反梯度蚀刻法蚀刻而形成的多个空心图案(void patterns)。
在本实施例中，除了被图案化的基板100和空心图案114的位置以外，其他构成要素与一实施例实质上相同，因此以此为主进行说明。
在基板100的上表面相互隔着间隔地形成多个反射图案104。此时，多个反射图案104与基板100可以是一体型也可以不是一体型。即，多个反射图案104可以通过对基板100进行蚀刻而如图6所示形成为一体型，但是也可以通过在基板100的上表面对另外的物质进行图案化来形成多个反射图案104。另外，为了提高发光元件的光反射效率，多个反射图案104的各侧面可以不与基板100的表面垂直，而是形成为具备以预定的倾斜度倾斜的平面或具有预定的曲率的曲面。即，多个反射图案104虽然可以包括弧形外部表面，但也可以包含三角形或四角形等多角形形状的平坦形外部表面。另外，多个反射图案104虽然能够以任意的图案规则地形成，但是并不限定于此，也可以不规则地形成。
如上所述，当在基板100的上表面形成多个反射图案104时，在活性层130上产生的光有效地进行漫反射而能够再次向光的射出面行进。因此，能够提高逃出到外部的光提取效率。
另外，如图6所示，为了使光提取效率极大化，多个反射图案104能够以不与多个空心图案114重叠的方式形成在第1导电型下部半导体层112内。并不一定限定于此，多个反射图案104也可以被配置为至少一部分与多个空心图案114重叠。
参照图3、图4以及图7至图12，对本发明的又一实施例的发光元件的制造方法进行说明。图7至图10是示出本发明的又一实施例的发光元件的制造方法的剖视图。图11是实现相反梯度蚀刻法的等离子蚀刻装置的概要图，图12是在等离子蚀刻装置中使用的托盘的俯视图。
参照图7，在基板100上层积第1导电性下部半导体膜(first conductive lowersemiconductor layer)111，在第1导电性下部半导体膜111上形成宽度a为0.5μm以上、5μm以下的掩膜图案180。此处，第1导电性下部半导体膜111可以形成为具有1μm以上、3μm以下的高度b。
基板100能够由包含氧成分的金属氧化物或硅含有物等形成。例如，基板10可以包含蓝宝石(氧化铝)、硅、碳化硅、氧化锌、砷化镓(GaAs)、氮化镓(GaN)、磷化镓(GaP)、铟磷(InP)或锗(Ge)等。
第1导电性下部半导体膜111可以由半导体化合物来形成。第1导电性下部半导体膜111能够通过第3族-第5族、第2族-第6族等化合物半导体来实现，能够掺入第1导电型掺杂物。例如，第1导电性下部半导体膜111能够由具有InxAlyGazN(0≤x≤1，0≤y≤1，0≤z≤1)的化学式的半导体物质、GaN、AlN、AlGaN、InGaN、InN、InAlGaN、AlInN类化合物半导体中的任意一个以上形成。在第1导电型下部半导体膜111为n型半导体层时，第1导电型掺杂物可以包含如Si、Ge、Sn、Se、Te等的n型掺杂物。第1导电型下部半导体膜111能够以单层或多层形成，对此没有限定。
第1导电性下部半导体膜111例如可以利用分子束外延法(MBE；Molecular BeamEpitaxy)、氢化物气相外延法(HVPE；Hydride Vapor Phase Epitaxy)、有机金属化学气相沉积法(MOCVD)、化学气相沉积法(CVD；Chemical Vapor Deposition)以及等离子化学气相沉积法(PECVD；Plasma-Enhanced Chemical Vapor Deposition)等方法来形成，对此没有限定。另外，n型掺杂物能够与上述方法的工序同时或不同时掺入到第1导电性下部半导体膜111。作为具体的例子，在腔中注入包含如三甲基镓气体(TMGa)、氨气(NH3)、氮气(N2)以及硅(Si)这样的n型杂质的硅烷气体(SiH4)，从而形成第1导电性下部半导体膜111。
当这样形成的空心图案114的高度b形成为3μm以下时，能够在第1导电性下部半导体膜111的层积过程中抑制基板100的弯曲，从而在图8中形成的几μm单位的多个空心图案114能够均匀地形成。
当第1导电型下部半导体膜111形成为比3μm大的高度时，多个空心图案114不均匀地形成，与多个空心图案114相邻的第1导电型下部半导体层112的各侧壁的反射率不同，光反射效率降低。
另外，当第1导电型下部半导体膜111以比3μm大的高度形成时，基于等离子蚀刻装置的相反梯度蚀刻法中的自由基离子和电子的弯曲(bending)不会顺利地到达第1导电型下部半导体层111的底部，从而多个空心图案114的侧壁轮廓不会反向倾斜，形成得不良。
由于在基板100上不形成图1所示的多个反射图案104，从而消除在由蓝宝石形成的基板100的蚀刻中产生的工序的复杂性，并且无需考虑由蚀刻引起的多个反射图案104的不均匀。
虽然未图示，但是能够在基板100上附加提供缓冲膜(未图示)。缓冲膜能够通过第3族-第5族化合物半导体形成，例如除AlN以外可以由AlAs、GaN、InN、InGaN、AlGaN、InAlGaN、AlInN中的至少一个形成。
下面参照图8，利用相反梯度蚀刻法来对配置在掩膜图案180的下部的第1导电性下部半导体膜111进行蚀刻，从而形成多个空心图案114。具体地讲，进行相反梯度蚀刻法，从而在从如图8所示的垂直方向的截面观察时，与空心图案114相邻的第1导电性下部半导体膜111的侧壁实质上形成为直线形态，并且以上述侧壁相对于与空心图案114重叠的基板100的表面构成的外侧倾斜角d成为锐角的方式对第1导电性下部半导体膜111进行蚀刻。由此，上述侧壁能够形成为实质上平坦的面。
通过这种蚀刻形成的外侧倾斜角d为锐角，可形成为45度以上、75度以下。另外，在掩膜图案180的宽度a为0.5μm以上、5μm以下，空心图案114的高度b为1μm以上、3μm以下，外侧倾斜角d为45度至75度时，相反梯度蚀刻法能够以满足a＜1.7b的条件的方式对第1导电性下部半导体膜111进行蚀刻。在满足这种条件时，需要通过相反梯度蚀刻法将多个空心图案114的各下部区域的宽度c调节为1μm以上、11μm以下。
执行相反梯度蚀刻法的装置虽然可以是图11和图12所示的等离子蚀刻装置200，但是并不限定于此。
当对此进行说明时，等离子蚀刻装置200可以包含：腔202，提供生成等离子的空间，进行针对基板100上的第1导电性下部半导体膜111的蚀刻工序；卡盘206，配置在腔202内的下部而作为电极发挥作用；托盘(tray)216，以能够输送的方式装载在卡盘206上，容纳一个以上的基板；基板装载腔217，使容纳基板100的托盘216等候在腔202的外侧并装载到卡盘206上；感应线圈210，位于腔202的上部并生成等离子，以感应电场；绝缘板214，配置在腔202与感应线圈210之间；动力源212，向感应线圈210供给源动力(source power)；以及偏置电源208，向卡盘206供给偏置电压(bias power)。
在作为本实施例的发光元件的制造方法中使用的等离子蚀刻装置200是对在发光元件的制作中使用的基板100执行蚀刻工序的装置，能够执行如下的蚀刻工序：使通过蚀刻形成在基板100上的第1导电性下部半导体膜111的倾斜的侧壁，相对于与空心图案114相对的基板(w)的表面形成期望的角度。
腔202具有预定的形状，提供用于对基板100进行等离子蚀刻的等离子的生成、反应的空间。在腔202的侧壁配置有：气体供给口224，用于向腔202的内部注入加工气体；以及气体排出口226，与真空泵连接，该真空泵用于将腔202内部维持真空并将在反应中产生的气体排出到外部。关于在本实施例的第1导电性下部半导体膜111的蚀刻中利用的加工气体，作为主要气体能够利用氯气(Cl2)、三氯化硼(BCl3)、四氯化碳(CCl4)、四氟化碳(CF4)、六氟化硫(SF6)等气体中的至少一个，作为辅助气体，能够使用氩气、氧气、氮气、溴化氢、三氯化硼等气体中的至少一个。
在本实施例中，这种加工气体能够以混合气体供给，能够根据相对于用于蚀刻到基板100上的第1导电性下部半导体膜111的侧壁的外侧倾斜角、例如期望的锐角，调节构成混合气体的各气体的比例和混合气体的压力。例如，虽然能够将主要气体的加工压力(或供给压力)设定为1mTorr以上、50mTorr以下，但是如果加工压力超过50mTorr，则蚀刻速度会延迟，如果加工压力低于1mTorr，则在第1导电性下部半导体膜111的初始蚀刻时有可能无法以期望的外侧倾斜角蚀刻。
另外，主要气体与辅助气体的比例能够以3：1～10：1左右构成，并且辅助气体也能够由两个以上的混合气体构成，以用于进行侧壁保护并除去蚀刻副产物。考虑待蚀刻的层积膜的蚀刻速度调节和与掩膜物质的选择比，能够适用从几mTorr至几十mTorr的各种加工压力。并且，气体流量根据等离子蚀刻装置200的尺寸而改变，气体流量越多，蚀刻的速度越高、角度越大，在本实施例中整体的气体流量最少为30sccm(standard cubic centimeterper minute：每分钟标准立方厘米)以上。
此外，对在本实施例中使用的动力源212施加的RF功率可以设定为500W至5kW，施加到偏置电源208的偏置电压可以设定为小于1kW。
通过如上所述设定加工气体、加工压力、气体流量以及功率，从而能够形成具有在本实施例中要求的45度至75度的外侧倾斜角的第1导电性下部半导体膜111的侧壁。
另一方面，在腔202的侧壁设置用于通过基板装载腔217内的输送机器人将托盘216送入腔202内部的槽，在形成于腔202的槽与基板装载腔217之间，用于开闭槽的槽阀配置在槽中。另外，在腔202内设置有将托盘216固定到卡盘(chuck)206的夹具(clamp)。
卡盘206配置在腔202内的下部而支撑从外部输送的托盘216。并且，卡盘206与偏置电源208电连接，以能够使在腔202内生成的等离子冲撞到基板100的表面，担当被施加偏置电压的下部电极的作用。偏置电源208能够将13.56MHz的高频功率(RF功率)供给到卡盘206，以使在腔202内生成的等离子向基板100侧移动。
托盘216容纳进行蚀刻工序的一个以上的基板100，通过基板装载腔217进入到腔202，以便搭载为能够输送到卡盘206上。托盘216是为了容纳多个比卡盘206的尺寸小的基板100而使用。并且，如图8所示，托盘216是对于与在形成于基板100上的第1导电性下部半导体膜111的侧壁相对的基板100的表面形成锐角d时利用，这种托盘216包含后述的磁性单元220。在其他的蚀刻条件，即对于在基板100上蚀刻的第1导电性下部半导体膜111的侧壁的倾斜角度形成为钝角的条件时，不使用上述的托盘216，能够将不具备磁性单元220的非磁气用托盘(未图示)装载到卡盘206上。
感应线圈210整体上为线圈形态的结构，与动力源212电连接。这种感应线圈210接受从动力源212施加的源动力，担当对在腔202内部生成等离子的电场进行感应的作用。关于动力源212，能够利用13.56MHz的高频电源。
以下，对通过感应线圈210生成等离子的过程进行简单说明。当对感应线圈210施加源动力时，在感应线圈210上流过电流，该电流在感应线圈210周边形成随时间变化的磁场。这种磁场在腔202内部形成感应电场，感应电场对电子进行加热，产生与感应线圈210感应结合的等离子。如上所述，等离子蚀刻装置200利用所生成的等离子内的电子与周边的中性气体粒子冲撞而生成的离子和自由基等来执行等离子蚀刻工序。
绝缘板214配置在腔202与感应线圈210之间，减少蓄电电场并将感应电场更有效地传递到等离子。即，绝缘板214减少感应线圈210与等离子之间的电容性(蓄电性)耦合，通过感应性耦合将基于偏置电源208的能量更有效地传递到等离子。此处，绝缘板214由陶瓷等材质的圆盘形状构成，还称为“法拉第屏蔽”或“陶瓷窗”。
参照图12，对本发明的一实施例的托盘216进行详细说明。
如上所述，托盘216是在以外侧倾斜角d形成用于在基板100上蚀刻的第1导电性下部半导体膜111的侧壁时利用，可以包括：基体(body)218，具备支撑基板100的多个容纳部；磁性单元(magnetic unit)220，在与基板100重叠的基体218内交替反复地(alternatelyand repeatedly)排列彼此不同磁极(magnetic poles)的磁性部件而成；以及绝缘层222，配置在容纳部与磁性单元220之间。
基体218沿着外周缘具备槽形态的多个容纳部，可以包含铝、氧化铝膜、碳化硅、钼、硅等而形成。
绝缘层222以每个容纳部都具有向外部露出的表面的方式配置在基体218内，能够通过氧化铝膜、碳化硅(SiC)、氮化硅膜以及聚酰亚胺薄膜中的任意一个形成。
如图12所示，磁性单元220能够以与各基板100重叠的方式配置在绝缘层222的下部。具体地讲，关于磁性单元220，彼此不同磁极的多个磁性部件、例如第1磁极的磁体N和第2磁极的磁体S在第1方向X和与第1方向X不同的第2方向Y上交替反复地排列。另外，对于与具有第1和第2磁极的多个磁体N、S中的任意一个相邻的磁体，可以排列具有与该一个磁体不同的磁极的磁体。此时，具有第1和第2磁极的多个磁体N、S如图12所示能够邻接配置而不分开，使得如图8所示，由等离子激发的自由基离子R1+、R2-和电子e-有效地向掩膜图案180的下部拐弯。图12为了便于说明而图示了一个与基板100重叠的磁性单元220，但是未图示的磁性单元220也与其他的基板100重叠而排列。另外，图12为了便于说明而示出了构成磁性单元220的多个磁体N、S的一部分，但是未图示的多个磁体N、S也与未图示的多个晶格重叠而排列。
第1和第2磁极的多个磁体N、S根据用于形成在第1导电性下部半导体膜111的侧壁的外侧倾斜角，能够具有1000高斯至5000高斯(Gauss)范围内的磁场强度。
关于图11和图12所示的等离子蚀刻装置200，例示了仅在与基板100重叠的部分配置有磁性单元220。但是，只要是彼此不同磁极能够交替的结构，以使自由基离子R1+、R2-和电子e-向掩膜图案180的下部拐弯，则图12的磁性单元220也能够配置在托盘216的基体218的整个表面上。作为另一实施例，托盘216还能够具备如下的磁性单元：具备从基体218内部的中心向外周缘交替反复地排列的彼此不同磁极的多个磁性部件。作为又一实施例，托盘216具备这样的磁性单元，该磁性单元包含在与基板100重叠的基体218内提供有多个向预定的方向施加电流的第1区域和向与预定的方向相反的方向施加电流的第2区域的电磁部，电磁部的第1和第2区域能够彼此相邻并交替反复地配置。
在这种等离子蚀刻装置200中由等离子激发的自由基离子R1+、R2-和电子e-渗透到掩膜图案180的下部，使得第1导电性下部半导体膜111以反向倾斜蚀刻，从而多个空心图案114的各上部区域能够形成为具有0.5μm以上、5μm以下的宽度a。在相反梯度蚀刻法的工序之后执行的第1导电型上部半导体层116的形成过程中，为了使在与空心图案114重叠的基板100上形成的第1导电性上部半导体膜的垂直生长最小化，空心图案114的上部区域的宽度越小越有利。但是，在空心图案114的上部区域的宽度a小于0.5μm时，通过相反梯度蚀刻法形成的第1导电性下部半导体膜111的侧壁的外侧倾斜角d不会被蚀刻为锐角，因此空心图案114的上部区域形成为0.5μm以上。
此外，在掩膜图案180的宽度a、空心图案114的高度b以及外侧倾斜角d被设定为上述的范围时，相反梯度蚀刻法能够以满足a＜1.7b的条件的方式对第1导电性下部半导体膜111进行蚀刻。在满足这种条件时，需要通过相反梯度蚀刻法将多个空心图案114的各下部区域的宽度c调节为1μm以上、11μm以下。当下部区域的宽度c形成为1μm以上时，与空心图案114相邻的第1导电性下部半导体膜111的侧壁以期望的外侧倾斜角d形成，空心图案114能够制作为期望的形状。当下部区域的宽度c形成为11μm以下时，相邻的多个空心图案114在下部区域不会彼此连接，多个空心图案114和第1导电型下部半导体层112能够形成为期望的图案。空心图案114通过相反梯度蚀刻法而以满足a＜1.7b的条件的方式被蚀刻，从而下部区域的宽度c能够被调节为1μm以上、11μm以下，能够实现上述的事项。当空心图案114的宽度a形成为超过空心图案114(或第1导电型下部半导体膜111)的高度b和空心图案114的上部区域的宽度a之间的宽高比(aspect ratio)的上限时，自由基离子R1+、R2+和电子e-不会对弯曲做出贡献。由此，空心图案114的宽度a形成为不超过上述宽高比，从而自由基离子R1+、R2+等直线前进的现象最小化，从而能够良好地形成第1导电型下部半导体层112的各侧壁上的反向倾斜轮廓。
另一方面，当在基板100上对外延等的沉积法的工序条件进行调节来形成多个空心图案114，而不是通过相反梯度蚀刻法来形成时，不仅工序条件的控制变得非常困难，而且多个空心图案114以几nm水平的尺寸形成，且不均匀地形成。
在多个空心图案114以几nm尺寸形成时，多个空心图案114的尺寸过小，多个空心图案114无法对在活性层130中射出的光的全反射做出贡献。在多个空心图案114不均匀地形成时，多个空心图案114每个的反射率不同，从而光反射效率降低。因此，当多个空心图案114通过相反梯度蚀刻法被蚀刻为均匀的几μm的宽度a、c和45度至75度的外侧倾斜角d时，不仅能够确保提高的光提取效率，而能够使各个空心图案114中的反射率均匀。
在多个空心图案114不通过基于如图11和图12所示的等离子蚀刻装置的相反梯度蚀刻法形成，而是通过以往的等离子干式蚀刻法或者湿式蚀刻法形成时，第1导电型下部半导体膜111的各侧壁相对于基板100以钝角的外侧倾斜角形成，或者不会以如从图8中的垂直截面观察时的良好的直线形态形成。详细的说明已在上面叙述，因此省略，多个空心图案114通过基于作为一例例示的如图11和图12所示的等离子蚀刻装置的相反梯度蚀刻法而形成，从而第1导电型下部半导体膜111的各侧壁能够以良好的直线形态形成为具有均匀的锐角的外侧倾斜角。
接着，参照图9，在第1导电性下部半导体膜111上形成第1导电性上部半导体膜(first upper semiconductor layer)115。
第1导电性上部半导体膜115与第1导电性下部半导体膜111同样，能够包含N型掺杂物，能够由具有InxAlyGazN(0≤x≤1，0≤y≤1，0≤z≤1)的化学式的半导体物质、GaN、AlN、AlGaN、InGaN、InN、InAlGaN、AlInN类化合物半导体中的任意一个以上形成。第1导电性上部半导体膜115能够由与第1导电型下部半导体层112相同的化合物半导体形成。
第1导电性上部半导体膜115例如能够通过如分子束外延法(MBE)或氢化物气相外延法(HVPE)这样的外延生长法、有机金属化学气相沉积法(MOCVD)、化学气相沉积法(CVD)以及等离子化学气相沉积法(PECVD)形成。当然，不限定于这种方法。另外，n型掺杂物能够与上述方法的工序同时或者不同时掺入到第1导电性上部半导体膜115。作为具体的例子，上述第1导电性上部半导体膜115能够通过在腔中注入包含如三甲基镓气体(TMGa)、氨气(NH3)、氮气(N2)以及硅(Si)这样的n型杂质的硅烷气体(SiH4)来形成。
如图8所示，在空心图案114的上部区域的宽度a超过5μm时，基板100的表面中的第1导电性上部半导体膜115的垂直生长，比第1导电性下部半导体膜111的上部区域中的第1导电性上部半导体膜的水平生长更快速地生长，从而基于水平生长的第1导电性上部半导体膜115包含很多缺陷而形成。由此，空心图案114不会形成为期望形状，从活性层130以低入射角发散的光不会在第1导电型下部半导体层112的侧壁上良好地进行全反射，第1导电性上部半导体膜115由于错位、凹陷、裂缝等的缺陷而具有如漏电流这样的低的电特性。因此，当空心图案114的上部区域的宽度a形成为5μm以下时，第1导电性上部半导体膜115良好地向水平方向生长，从而能够形成为不具有上述的缺陷。
另外，如图8所示，当空心图案114的高度b形成为1μm以上时，即使在第1导电性上部半导体膜115的形成过程中，第1导电性上部半导体膜115在与空心图案114重叠的基板100的表面上垂直生长，也能够维持期望的空心图案114的形状
此外，形成具备尺寸为几μm的均匀的多个空心图案114的第1导电性下部半导体膜111，从而不仅抑制第1导电性下部半导体膜111内的缺陷，而且基板100与第1导电性下部半导体膜111之间的接触面积减少，从而通过外延法等而在第1导电性下部半导体膜111上生长的第1导电性上部半导体膜115能够形成为不具有错位、凹陷(pit)、裂缝(crack)等的缺陷。
接着，参照图10，在第1导电性上部半导体膜115上依次形成第1中间膜(firstmiddle layer)122、活化膜(activation layer)、第2中间膜(second middle layer)142、第2导电性半导体膜(second conductive semiconductor layer)152以及透明电极膜162。
第1中间膜122如图3的第1中间层120那样，能够包含GaN、AlGaN、InAlGaN或超晶格结构等，能够通过以n型掺入的导电型包覆层或者电流扩散层以及电子注入层形成。
关于活化膜132，能够利用第3族-第5族元素的化合物半导体材料形成阱层与势垒层、例如InGaN/GaN、InGaN/InGaN、GaN/AlGaN、InAlGaN/GaN、GaAs(InGaAs)/AlGaAs、GaP(InGaP)/AlGaP中的任意一个以上的成对结构，但是并不限定于此。
关于活化膜132，能够利用有机金属化学气相沉积法(MOCVD)、化学气相沉积法(CVD)、等离子化学气相沉积法(PECVD)、分子束外延法(MBE)、氢化物气相外延法(HVPE)等方法来形成，但是并不限定于此。具体地讲，例如能够注入上述三甲基镓气体(TMGa)、氨气(NH3)、氮气(N2)以及三甲基铟气体(TMIn)来形成多量子阱结构。
关于第2中间膜142，例如能够由实质上与第1中间膜122相同的导电型包覆层形成。第2中间膜142能够通过AlxInyGa(1-x-y)N(0≤x≤1，0≤y≤1)类半导体形成，可以具有比活性层130的能带隙高的能带隙，或者能够通过AlzGa(1-z)N/GaN(0≤z≤1)超晶格(superlattice)形成。
关于第2导电性半导体膜152，能够通过第3族-第5族、第2族-第6族等化合物半导体实现，能够掺入第2导电型掺杂物。例如，能够通过具有InxAlyGa(1-x-y)N(0≤x≤1，0≤y≤1，0≤x+y≤1)的化学式的半导体物质或者GaN、AlN、AlGaN、InGaN、InN、InAlGaN、AlInN中的任意一个以上形成。在第2导电型半导体层56为p型半导体层时，第2导电型掺杂物可以是如Mg、Zn、Ca、Sr、Ba等的p型掺杂物。第2导电型半导体膜152能够形成为单层或者多层。
关于第2导电性半导体膜152，例如能够利用分子束外延法(MBE)、氢化物气相外延法(HVPE)、有机金属化学气相沉积法(MOCVD)、化学气相沉积法(CVD)以及等离子化学气相沉积法(PECVD)等方法来形成，但是并不限定于此。另外，p型掺杂物能够与上述方法的工序同时或者不同时掺入到第1导电性上部半导体膜152。作为具体的例子，在腔中注入包含如三甲基镓气体(TMGa)、氨气(NH3)、氮气(N2)以及镁(Mg)这样的p型杂质的双(乙基环戊二烯)镁(EtCp2Mg){Mg(C2H5C5H4)2}，从而能够形成如p型GaN层这样的第2导电性半导体膜152。
透明电极膜162为透光性欧姆层，能够将单金属或者金属合金、金属氧化物等多重层积来形成，以能够高效地进行空穴注入。
接着，参照图3，依次对透明电极膜162、第2导电性半导体膜152、第2中间膜142、活化膜132、第1中间膜122以及第1导电性上部半导体膜115进行蚀刻来形成上表面一部分露出的第1导电型上部半导体层116，之后在第1和第2导电型半导体层150上分别形成第1、第2电极170、172。能够通过导电性物质、例如金属形成第1电极170和第2电极172。
参照图5、图13以及图14，对本发明的又一实施例的发光元件的制造方法进行说明。图13和图14是示出本发明的又一实施例的发光元件的制造方法的剖视图。在本实施例中，对于通过图3、图4以及图7至图12说明的构成要素标上相同的标号，省略对于实际上相同的内容的说明，以与图3、图4以及图7至图12的实施例不同的结构为主进行说明。
在本实施例中，除了与图案化的基板100和空心图案114的位置有关的步骤以外，其他步骤与制造方法的上述的实施例实际上相同，因此以此为主进行说明。
参照图13，在具备多个反射图案104的基板100上层积第1导电性下部半导体膜111，在第1导电性下部半导体膜111上形成具有0.5μm以上、5μm以下的宽度a的掩膜图案180。此处，第1导电性下部半导体膜111可形成为，具有1μm以上、3μm以下的高度b。
多个反射图案104分别分开形成在基板100的上表面。此时，多个反射图案104与基板100可以是一体型，也可以不是一体型。即，关于多个反射图案104，可以如图13所示通过对基板100进行蚀刻而形成为一体型，也可以通过在基板100的上表面对另外的物质进行图案化来形成多个反射图案104。另外，为了提高发光元件的光反射效率，多个反射图案104的各侧面可以形成为，不与基板100的表面垂直的具有预定的倾斜度的倾斜的平面或者具有预定的曲率的曲面。另外，多个反射图案104可以以任意的图案规则地形成，但是并不限定于此，也可以不规则地形成。
虽然未图示，能够在基板100上附加提供缓冲膜(未图示)。
接着，参照图14，利用相反梯度蚀刻法对配置在掩膜图案180的下部的第1导电性下部半导体膜111进行蚀刻，从而形成多个空心图案114。例如，进行利用了图11、图12所例示的等离子蚀刻装置200的相反梯度蚀刻法，以与空心图案114相邻的第1导电型下部半导体层112的侧壁相对于与空心图案114重叠的基板100的表面所构成的外侧倾斜角d具有锐角的方式，对第1导电性下部半导体膜111进行蚀刻。
此时，为了极大化光提取效率，以多个反射图案104不与多个空心图案114重叠而形成在第1导电性下部半导体膜111内的方式，对第1导电性下部半导体膜111进行蚀刻。但是，并不限定于此，也能够以多个反射图案104与多个空心图案114至少一部分重叠配置的方式，对第1导电性下部半导体膜111进行蚀刻。
通过这种蚀刻形成的外侧倾斜角d为锐角，能够形成为45度以上、75度以下。另外，在掩膜图案180的宽度a为0.5μm以上、5μm以下，空心图案114的高度b为1μm以上、3μm以下，外侧倾斜角d为45度至75度时，相反梯度蚀刻法能够以满足a＜1.7b的条件的方式对第1导电性下部半导体膜111进行蚀刻。在满足这种条件时，需要通过相反梯度蚀刻法，将多个空心图案114的各下部区域的宽度c调节为1μm以上、11μm以下。
以上，通过代表性的实施例对本发明进行了详细的说明，但是应理解为，本领域技术人员能够在不脱离本发明的范围内对上述的实施例进行各种变形。因此，本发明的权利范围不应局限在已说明的实施例来定义，应通过从与权利要求书等同概念导出的所有变更或变形的方式来定义，而不仅仅通过该权利要求书来定义。

Claims (6)

1.一种发光元件，包含：
基板；
第1导电型半导体层，配置在所述基板上，具有第1导电型(conductivity type)下部半导体层和形成在所述第1导电型下部半导体层上的第1导电型上部半导体层，所述第1导电型下部半导体层具备多个空心图案(void pattern)；
活性层，配置在所述第1导电型半导体层上；
第2导电型半导体层，配置在所述活性层上；以及
第1电极和第2电极，分别位于所述第1导电型半导体层和所述第2导电型半导体层上，
在从垂直方向的截面观察时，与所述空心图案相邻的所述第1导电型下部半导体层的侧壁形成为直线形态，并且所述侧壁通过作为相反梯度蚀刻法的利用了等离子蚀刻装置的蚀刻法来蚀刻而形成为，所述侧壁相对于与所述空心图案重叠的所述基板的表面所构成的外侧倾斜角具有锐角，
与所述第1导电型上部半导体层相邻的所述空心图案的上部区域形成为具有在水平方向上平坦的面，所述空心图案被蚀刻而形成为，具有随着从所述上部区域朝向与所述基板相邻的所述空心图案的下部区域逐渐增加的宽度，
所述空心图案和所述第1导电型下部半导体层形成为，具有3μm以下的高度，
所述空心图案的上部区域形成为，具有0.5μm以上且5μm以下的宽度，并且所述空心图案形成为，具有1μm以上的高度，
在所述空心图案的高度和上部区域的宽度分别为b、a时，所述空心图案被蚀刻而形成为满足a<1.7b。
2.根据权利要求1所述的发光元件，其中，
所述外侧倾斜角形成为45度以上且75度以下。
3.根据权利要求1所述的发光元件，其中，
所述基板由氧化铝膜、硅以及碳化硅(SiC)中的任意一个形成，所述第1导电型下部半导体层和所述第1导电型上部半导体层由氮化镓(GaN)类化合物半导体构成。
4.根据权利要求1所述的发光元件，其中，
所述相反梯度蚀刻法是利用具备托盘(tray)和位于所述托盘的下部的卡盘的等离子蚀刻装置进行的蚀刻法，该托盘具备磁性单元(magnetic unit)，该磁性单元是通过在至少与具备用于形成所述第1导电型下部半导体层的第1导电性下部半导体膜的所述基板的下部重叠的部分，将彼此不分开而相邻排列的不同磁极(magentic pole)的磁性部件(magnetic member)交替地(alternately and repeatedly)排列而成的，
在通过所述相反梯度蚀刻法，对通过掩膜图案露出的所述第1导电性下部半导体膜进行蚀刻的期间，由等离子激发的自由基离子和电子向所述掩膜图案的下部弯曲，从而以所述第1导电型下部半导体层的外侧倾斜角具有锐角的方式进行蚀刻而形成。
5.根据权利要求1所述的发光元件，其中，
所述第1导电型上部半导体层由通过外延生长法(epitaxial growth)形成的化合物半导体构成。
6.一种发光元件的制造方法，包括：
在基板上形成第1导电性下部半导体膜(first conductive lower semiconductorlayer)的步骤；
利用作为相反梯度蚀刻法的利用了等离子蚀刻装置的蚀刻法，对所述第1导电性下部半导体膜进行蚀刻，形成具备多个空心图案的第1导电性下部半导体膜的步骤；
在所述第1导电性下部半导体膜上依次形成第1导电性上部半导体膜(firstconductive upper semiconductor layer)、活化膜(activation layer)以及第2导电性半导体膜(second conductive semiconductor layer)的步骤；
依次对所述第2导电性半导体膜、所述活化膜以及所述第1导电性上部半导体膜的一部分进行蚀刻来去除，从而形成第2导电型半导体层、活性层以及第1导电型半导体层的步骤，该第1导电型半导体层具备上表面一部分露出的第1导电型上部半导体层和具有所述空心图案的第1导电型下部半导体层；以及
在所述第1导电型半导体层和所述第2导电型半导体层上分别形成第1电极和第2电极的步骤，
在从垂直方向的截面观察时，与所述空心图案相邻的所述第1导电型下部半导体膜的侧壁形成为直线形态，并且所述侧壁被蚀刻而形成为，所述侧壁相对于与所述空心图案重叠的所述基板的表面所构成的外侧倾斜角具有锐角，
与所述第1导电型上部半导体层相邻的所述空心图案的上部区域形成为，具有在水平方向上平坦的面，所述空心图案被蚀刻而形成为，具有随着从所述上部区域朝向与所述基板相邻的所述空心图案的下部区域逐渐增加的宽度，
所述第1导电型下部半导体膜形成为3μm以下的高度，所述空心图案形成为具有1μm以上且3μm以下的高度，
所述空心图案的上部区域形成为具有0.5μm以上且5μm以下的宽度，
在所述空心图案的高度和上部区域的宽度分别为b、a时，所述空心图案被蚀刻而形成为满足a<1.7b。
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