KR101868423B1 - 질화물계 박막을 갖는 발광 소자, 이의 제조 방법 및 반도체 소자 제조용 템플릿 - Google Patents
질화물계 박막을 갖는 발광 소자, 이의 제조 방법 및 반도체 소자 제조용 템플릿 Download PDFInfo
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Abstract
질화물계 박막을 갖는 발광 소자, 이의 제조 방법 및 반도체 소자 제조용 템플릿이 제공된다.
본 발명의 실시예에 따른 질화물계 박막을 갖는 발광 소자는 개구부를 구비하고, 레이저 리프트 오프법에 의한 분리 공정을 통해 잔류되는 분리층과, 상기 개구부를 통해 외측벽이 노출되며 상기 분리층 상에 질화물계 반도체로 형성되는 제 1 도전형 기저 반도체층과, 제 1 도전형 추가 반도체층을 포함하는 제 1 도전형 반도체층과, 상기 제 1 도전형 반도체층 상에 순차적으로 배치되는 활성층 및 제 2 도전형 반도체층, 및 상기 제 1 및 상기 제 2 도전형 반도체층에 연결되며 서로 이격되는 전극들을 포함하고, 상기 분리층은 상기 레이저 리프트 오프법을 수행할 때, 상기 제 1 도전형 기저 반도체층보다 높은 분리 공정의 선택도를 갖는다.
본 발명의 실시예에 따른 질화물계 박막을 갖는 발광 소자는 개구부를 구비하고, 레이저 리프트 오프법에 의한 분리 공정을 통해 잔류되는 분리층과, 상기 개구부를 통해 외측벽이 노출되며 상기 분리층 상에 질화물계 반도체로 형성되는 제 1 도전형 기저 반도체층과, 제 1 도전형 추가 반도체층을 포함하는 제 1 도전형 반도체층과, 상기 제 1 도전형 반도체층 상에 순차적으로 배치되는 활성층 및 제 2 도전형 반도체층, 및 상기 제 1 및 상기 제 2 도전형 반도체층에 연결되며 서로 이격되는 전극들을 포함하고, 상기 분리층은 상기 레이저 리프트 오프법을 수행할 때, 상기 제 1 도전형 기저 반도체층보다 높은 분리 공정의 선택도를 갖는다.
Description
본 발명은 질화물계 박막을 갖는 발광 소자 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는, 레이저 리프트 오프법(laser lift-off method)을 수반하는 제조 과정에서의 열과 가스 압력으로 인하여 유발되는 소정 도전형의 질화물계 반도체층의 손상을 최소화함과 아울러서, 반도체층의 표면에 광추출 효율을 극대화시키는 특정 패턴을 추가 공정없이 실현시키는 발광 소자, 이의 제조 방법 및 반도체 소자 제조용 템플릿에 관한 것이다.
일반적으로 질화갈륨(GaN), 질화알루미늄(AlN) 등과 같은 Ⅲ족 원소의 질화물은 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 갖고 있어, 최근 청색 및 자외선 영역의 발광소자용 물질로 많은 각광을 받고 있다. 특히, 질화갈륨(GaN)을 이용한 청색 및 녹색 발광 소자는 대규모 천연색 평판 표시 장치, 신호등, 실내 조명, 고밀도광원, 고해상도 출력 시스템과 광통신 등 다양한 응용 분야에 활용되고 있다.
이러한 III족 원소의 질화물 반도체층, 특히 질화갈륨이 성장될 수 있는 동종의 기판을 제작하는 것이 어려워, 유사한 결정 구조를 갖는 이종 기판에서 금속유기화학기상증착법(MOCVD) 또는 분자선 증착법(molecular beam epitaxy; MBE) 등의 공정을 통해, 질화물 반도체층이 성장된다. 이종기판으로는 육방 정계의 구조를 갖는 사파이어(sapphire) 기판이 주로 사용된다. 그러나, 사파이어는 전기적으로 부도체이므로, 발광 소자의 구조를 제한하며, 기계적, 화학적으로 매우 안정하여 절단 및 형상화(shaping) 등의 가공이 어렵다. 이에 따라, 최근에는 사파이어와 같은 이종기판 상에 질화물 반도체층들을 성장시킨 후, 이종기판을 분리하여 발광 소자를 제조하는 기술이 연구되고 있다.
질화물계 발광 소자의 제작에 있어서 열전도율이 불량한 사파이어 기판을 발광 구조체로부터 분리하기 위해 레이저 리프트 오프법(laser lift-off method)을 사용한다. 이러한 레이저 리프트 오프법은 활성층을 포함하는 발광 적층 구조의 열적, 기계적 변형을 가져오게 된다. 강한 에너지원인 레이저 빔을 투명한 사파이어 기판의 후면에 조사하면, 소정 도전형의 질화물 반도체층과 사파이어 기판의 계면에서 레이저 빔 흡수가 강하게 발생한다. 이로 인하여, 900도 이상의 온도가 순간적으로 발생하게 되어 계면의 질화물 반도체가 열화학 분해되고, 사이어 기판을 분리시킬 수 있다. 그러나 질화물 반도체층의 열화학 분해시 발생하는 질소의 압력과 레이저 빔으로 높은 파워로 인하여 기계적, 열적인 손상이 유발된다.
적층 발광 구조의 박막이 손상되면, 많은 누설전류(leakage current)가 발생할 뿐만이 아니라, 발광 소자의 칩수율이 크게 저하되고, 발광소자의 전체적인 성능 저하를 유발하게 된다.
질화물계 발광 소자의 제조에 있어 소자의 광출력을 크게 향상시킬 수 있는 부분은 n형 반도체 층이다. n형 반도체층이 평탄한 평면으로 이루어진 반도체층의 굴절률과 대기의 굴절률에 큰 차이가 있기 때문에, 대기와 반도체층 계면에서 일어나는 전반사가 발생하여 활성층에서 발생된 광의 상당부분이 외부로 유출될 수 없다. 이로 인하여, 높은 광출력이 기대될 수 없다. 따라서 반도체층 표면을 인위적으로 변형함으로써 전반사가 일어나는 것을 방지하고 최소한의 손실로 광을 외부로 유출시키는 것이 필요하다.
이에 따라 종래에는 소정 도전형의 반도체층 표면을 KOH, NaOH와 같은 염기성 용액을 이용한 습식 식각에 의해 반도체층에 돌출 형태의 구조물을 형성하였다.
그러나, 습식 식각을 이용하는 경우, 돌출 형태의 구조물이 전면적에 균일하게 형성되는데 곤란하며, 구조물의 사이즈 또한 공정상 제한되어 있어 광추출에 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 레이저 리프트 오프법(laser lift-off method)을 수반하는 제조 과정에서의 열과 가스 압력으로 인하여 유발되는 질화물계 반도체층의 손상을 최소화하는 질화물계 박막을 갖는 발광 소자, 이의 제조 방법 및 반도체 소자 제조용 템플릿을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 반도체층의 표면에 광추출 효율을 극대화시키는 특정 패턴을 추가 공정없이 실현시키는 발광 소자, 이의 제조 방법 및 반도체 소자 제조용 템플릿을 제공하는데 있다.
본 발명의 목적은 이상에서 언급된 목적으로 제한되지 않으며, 언급되지 않은 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 질화물계 박막을 갖는 발광 소자는 개구부를 구비하고, 레이저 리프트 오프법(laser lift-off method)에 의한 분리 공정을 통해 잔류되는 분리층과, 상기 개구부를 공유하여 상기 개구부를 통해 외측벽이 노출되며 상기 분리층 상에 질화물계 반도체로 형성되는 제 1 도전형 기저 반도체층(a first conductive base semiconductor layer)과, 상기 제 1 도전형 기저 반도체층 상에 형성되는 제 1 도전형 추가 반도체층을 포함하는 제 1 도전형 반도체층과, 상기 제 1 도전형 반도체층 상에 배치되는 활성층과, 상기 활성층 상에 위치되는 제 2 도전형 반도체층, 및 상기 제 1 도전형 반도체층 및 상기 제 2 도전형 반도체층에 연결되는 전극들을 포함하고, 상기 분리층은 상기 레이저 리프트 오프법을 수행할 때, 상기 제 1 도전형 기저 반도체층보다 높은 분리 공정의 선택도를 갖는다.
다른 실시예에서, 상기 개구부와 인접한 상기 제 1 도전형 기저 반도체층의 외측벽의 경사각이 상기 개구부와 중첩되는 상기 제 1 도전형 추가 반도체층의 표면에 대하여 예각을 갖는 질화물계 박막을 가질 수 있다.
또 다른 실시예에서, 상기 분리층은 불순물이 주입되지 않도록 비도핑된(undoped) 질화물 반도체막, 상기 제 1 도전형 기저 반도체층과 동일 성분의 비도핑된 물질막, 금속 산화막 및 금속 질화막 중에서 어느 하나로 형성될 수 있다.
또 다른 실시예에서, 상기 분리층과 상기 제 1 도전형 기저 반도체층으로 구성된 적층 패턴들의 각각이 서로 이격되도록, 상기 적층 패턴들 주위의 개구부는 상기 분리층의 상부에서 볼 때, 연결될 수 있다.
또 다른 실시예에서, 상기 분리층 및 상기 제 1 도전형 기저 반도체층은 각각 1μm 이상, 5μm 이하의 두께로 형성될 수 있다.
또 다른 실시예에서, 상기 제 1 도전형 추가 반도체층과 인접한 상기 제 1 도전형 기저 반도체층의 상부측 근방에 배치된 개구부는 0.5μm 이상, 5μm 이하의 폭을 가질 수 있다.
또 다른 실시예에서, 상기 베이스 기판은 인쇄회로기판, 비전도성 수지 기판, 실리콘 기판 및 세라믹 기판 중 어느 하나일 수 있다.
또 다른 실시예에서, 상기 제 1 도전형 반도체층 상에 적층되며, 굴절률이 서로 상이한 복수의 층을 더 포함하고, 상기 복수의 층은 상기 제 1 도전형 반도체층으로부터 상기 개구부로 갈수록 굴절률이 작아지는 순서로 배열될 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따르면, 질화물계 박막을 갖는 발광 소자의 제조 방법은 투명성을 갖는 템플릿용 기판과, 상기 템플릿용 기판 상에 형성되는 분리층과, 상기 분리층 상에 질화물계 반도체로 형성되는 제 1 도전형 기저 반도체층과, 상기 템플릿용 기판을 노출시키도록 상기 제 1 도전형 기저 반도체층과 상기 분리층을 관통하는 개구부를 포함하고, 상기 템플릿용 기판과 상기 제 1 도전형 기저 반도체층을 분리하는 레이저 리프트 오프법에 의한 분리 공정을 수행할 때, 상기 분리층이 상기 제 1 도전형 기저 반도체층보다 높은 분리 공정의 선택도를 갖는 반도체 소자 제조용 템플릿을 준비하는 단계와, 상기 제 1 도전형 기저 반도체층 상에 제 1 도전형 추가 반도체층을 형성하는 단계와, 상기 제 1 도전형 추가 반도체층 상에 활성층 및 제 2 도전형 반도체층을 순차적으로 형성하는 단계와, 상기 제 1 도전형 추가 반도체층 및 상기 제 2 도전형 반도체층에 연결되며 서로 이격되는 전극들을 형성하는 단계, 및 상기 분리층에 대한 레이저 리프트 오프법에 의해, 상기 분리층 상부에 형성된 발광 구조체를 상기 템플릿용 기판으로부터 분리하는 단계를 포함한다.
다른 실시예에서, 상기 분리층은 상기 템플릿용 기판 상에 제공되는 제 1 버퍼층 및 상기 제 1 버퍼층 상에 제공되는 제 2 버퍼층을 포함하고, 상기 제 1 및 제 2 버퍼층은 불순물이 주입되지 않도록 비도핑된(undoped) 질화물 반도체막, 상기 제 1 도전형 기저 반도체층과 동일 성분의 비도핑된 물질막, 금속 산화막, 금속 질화막 중에서 동일하거나 서로 다른 막으로 형성되며, 상기 제 1 버퍼층은 상기 제 2 버퍼층보다 낮은 치밀도를 갖는 막으로 형성되고, 상기 발광 구조체를 상기 템플릿용 기판으로부터 분리하는 단계에서, 상기 제 1 버퍼층에서 절단되어 상기 제 2 버퍼층이 상기 제 1 도전형 기저 반도체층에 잔류될 수 있다.
또 다른 실시예에서, 상기 제 1 버퍼층은 10nm 이상, 1μm 이하의 두께로 형성되고, 상기 제 2 버퍼층 및 상기 제 1 도전형 기저 반도체층은 각각 1μm 이상, 5μm 이하의 두께로 형성될 수 있다.
또 다른 실시예에서, 상기 템플릿용 기판에 인접한 상기 분리층은 3μm 이하의 폭을 갖도록 형성될 수 있다.
또 다른 실시예에서, 상기 발광 구조체를 상기 템플릿용 기판으로부터 분리하는 단계 전에, 상기 전극들에 이격되어 형성되는 도전성 볼들을 형성하는 단계, 및 상기 도전성 볼들 사이에 상기 도전성 볼들을 외부로 노출시키는 공간부와 상기 도전성 볼들 상에 베이스 기판을 배치하는 단계를 더 포함하고, 상기 베이스 기판은 인쇄회로기판, 비전도성 수지 기판, 실리콘 기판, 세라믹 기판 및 글래스 기판 중 어느 하나일 수 있다.
또 다른 실시예에서, 상기 발광 구조체를 상기 템플릿용 기판으로부터 분리하는 단계 전에, 상기 템플릿용 기판과 반대측에 위치된 상기 발광 구조체 상에 테이프를 통해 제 1 이송용 기판을 부착하는 단계를 더 포함하고, 상기 발광 구조체를 상기 템플릿용 기판으로부터 분리하는 단계 후에, 상기 제 1 이송용 기판을 상기 발광 구조체로부터 이탈시키고, 상기 제 1 이송용 기판이 부착된 측의 반대측에 테이프를 통해 제 2 이송용 기판을 부착하는 단계, 및 상기 발광 구조체가 부착된 상기 제 1 이송용 기판을 소정 위치로 이송하여, 상기 전극들에 이격되게 배치되는 도전성 볼들을 형성함과 아울러서, 상기 도전성 볼들 상의 베이스 기판을 배치하는 단계를 더 포함할 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따르면, 반도체 소자 제조용 템플릿은 템플릿용 기판과, 상기 템플릿용 기판 상에 형성되는 분리층과, 상기 분리층 상에 질화물계 반도체로 형성되는 기저 반도체층(base semiconductor layer), 및 상기 템플릿용 기판을 노출시키도록 상기 기저 반도체층과 상기 분리층을 관통하는 개구부를 포함하고, 상기 분리층은 상기 템플릿용 기판과 상기 기저 반도체층을 분리하는 레이저 리프트 오프법을 수행할 때, 상기 기저 반도체층보다 높은 분리 공정의 선택도를 갖는다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따르면, 레이저 리프트 오프법(laser lift-off method)을 수반하는 제조 과정에서의 열과 가스 압력으로 인하여 소정 도전형의 질화물계 반도체층에서 유발되는 크랙(crack) 등의 손상을 방지할 수 있다.
이에 더하여, 반도체 소자 제조용 템플릿을 이용하여 발광 소자를 제작함으로써, 광추출 효율을 극대화하기 위한 돌출 형태의 반도체층의 특정 패턴은 추가 공정없이 형성될 수 있다.
도 1a 및 1b는 본 발명의 일 실시예에 따른 질화물계 박막을 갖는 발광 소자의 제조 방법에 사용되는 반도체 소자 제조용 템플릿의 단면도들이다.
도 2a 내지 2c는 본 발명의 실시예들에 따른 반도체 소자 제조용 템플릿들의 다양한 개구부들의 형태를 나타내는 평면도들이다.
도 3은 본 발명의 실시예에 따른 반도체 소자 제조용 템플릿을 제조 과정을 나타내는 단면도이다.
도 4a 내지 4d는 본 발명의 일 실시예에 따른 질화물계 박막을 갖는 발광 소자의 제조 방법을 나타내는 단면도들이다.
도 5a 내지 5c는 본 발명의 다른 실시예에 따른 질화물계 박막을 갖는 발광 소자의 제조 방법을 나타내는 단면도들이다.
도 6a 및 6b는 본 발명의 다른 실시예에 따른 제조 방법에 제 1 및 제 2 도전형 반도체층 측의 현미경 이미지들이다.
도 7a 및 7b는 본 발명의 실시예에 따른 제조 방법에 의한 발광 소자의 제 1 도전형 반도체층의 SEM 이미지들이다.
도 8a 내지 8c는 종래 및 본 발명의 실시예에 따라 제조된 발광 소자들의 일부 구성을 나타내는 단면도들이다.
도 9은 도 8a 내지 8c에 도시된 발광 소자들의 파워 프로파일(power profile)을 나타내는 그래프이다.
도 10a 내지 10c는 본 발명에 따른 반도체 소자 제조용 템플릿 및 종래 기술에 따른 사파이어 기판과 그 전면을 덮은 질화갈륨막의 조합에 있어서, 레이저 리프트 오프법에 따라 레이저를 조사하는 경우를 상정한 시뮬레이션에 대한 결과들이다.
도 2a 내지 2c는 본 발명의 실시예들에 따른 반도체 소자 제조용 템플릿들의 다양한 개구부들의 형태를 나타내는 평면도들이다.
도 3은 본 발명의 실시예에 따른 반도체 소자 제조용 템플릿을 제조 과정을 나타내는 단면도이다.
도 4a 내지 4d는 본 발명의 일 실시예에 따른 질화물계 박막을 갖는 발광 소자의 제조 방법을 나타내는 단면도들이다.
도 5a 내지 5c는 본 발명의 다른 실시예에 따른 질화물계 박막을 갖는 발광 소자의 제조 방법을 나타내는 단면도들이다.
도 6a 및 6b는 본 발명의 다른 실시예에 따른 제조 방법에 제 1 및 제 2 도전형 반도체층 측의 현미경 이미지들이다.
도 7a 및 7b는 본 발명의 실시예에 따른 제조 방법에 의한 발광 소자의 제 1 도전형 반도체층의 SEM 이미지들이다.
도 8a 내지 8c는 종래 및 본 발명의 실시예에 따라 제조된 발광 소자들의 일부 구성을 나타내는 단면도들이다.
도 9은 도 8a 내지 8c에 도시된 발광 소자들의 파워 프로파일(power profile)을 나타내는 그래프이다.
도 10a 내지 10c는 본 발명에 따른 반도체 소자 제조용 템플릿 및 종래 기술에 따른 사파이어 기판과 그 전면을 덮은 질화갈륨막의 조합에 있어서, 레이저 리프트 오프법에 따라 레이저를 조사하는 경우를 상정한 시뮬레이션에 대한 결과들이다.
이하, 첨부한 도면들 및 후술되어 있는 내용을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급되지 않는 한 복수형도 포함된다. 또한, 명세서에서 사용되는 위치 관계의 표현, 예컨대 상부, 하부, 좌측, 우측 등은 설명의 편의를 위해 기재된 것이고, 본 명세서에 도시된 도면을 역으로 보는 경우에는, 명세서에 기재된 위치 관계는 반대로 해석될 수도 있다.
명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자가 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시된다. 또한 각 구성요소의 크기는 실제 크기를 전적으로 반영하지 않는다.
이하, 도 1 내지 도 2c를 참조하여, 본 발명의 실시예들에 따른 반도체 소자 제조용 템플릿들에 대하여 상세히 설명하기로 한다. 도 1a 및 1b는 본 발명의 일 실시예에 따른 질화물계 박막을 갖는 발광 소자의 제조 방법에 사용되는 반도체 소자 제조용 템플릿의 단면도들이고, 도 2a 내지 2c는 본 발명의 실시예들에 따른 반도체 소자 제조용 템플릿들의 다양한 개구부들의 형태를 나타내는 평면도들이다.
반도체 소자는 발광 소자, 통상적인 다이오드 및 반도체층을 이용하는 다양한 증폭, 스위칭 소자 등일 수 있다. 이하에서는, 반도체 소자가 발광 소자인 경우를 위주로 설명하기로 한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자 제조용 템플릿(100)은 투명성을 갖는 템플릿용 기판(110), 템플릿용 기판(110) 상에 형성되는 분리층(160), 분리층(160) 상에 질화물 반도체로 형성되는 제 1 도전형 기저 반도체층(a first conductive base semiconductor layer) 및 템플릿용 기판(110)을 노출시키도록 기저 반도체층(140)과 분리층(160)을 관통하는 복수의 개구부(150)를 포함한다.
여기서, 발광 소자는 복수의 화합물 반도체층, 예컨대, 3족-5족 원소의 화합물 반도체층을 이용한 LED를 포함하며, LED는 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 유색 LED이거나 자외선(UV:UltraViolet) LED일 수 있다. 발광 소자의 방출 광은 다양한 반도체를 이용하여 구현될 수 있으며, 이에 대해 한정하지는 않는다.
템플릿용 기판(110)은 레이저 리프트 오프법에 의해 분리 공정을 수행할 수 있도록, 투명성을 갖는 기판으로 형성되며, 예컨대, 사파이어(sapphire; 산화알루미늄), GaN, GaAs, InP, 유리 등의 기판일 수 있다. 템플릿용 기판(110) 상에 다양한 전자 소자 구조 등이 형성된 후, 템플릿용 기판(110)이 분리층(160)에 의해 분리됨으로써, 다양한 형태의 발광 소자가 제작될 수 있다.
분리층(160)은 발광 소자의 제조 과정에서 레이저 리프트 오프법의 분리 공정이 적용되는 부분이며, 전술한 공정으로 분리층(160)의 상부에 형성된 발광 구조체와 템플릿용 기판(110)을 분리시킨다. 분리층(160)은 템플릿용 기판(110)과 제 1 도전형 기저 반도체층(140)을 분리하는 분리 공정을 수행할 때, 제 1 도전형 기저 반도체층(140)보다 높은 분리 공정의 선택도(선택비)를 갖는 물질막으로 형성된다.
구체적으로, 분리층(160)은 템플릿용 기판(110) 상에 순차적으로 형성되는 제 1 버퍼층(120) 및 제 2 버퍼층(130)을 포함할 수 있다.
제 1 버퍼층(120) 및 제 2 버퍼층(130)은 불순물이 주입되지 않도록 비도핑된(undoped) 질화물 반도체막, 제 1 도전형 기저 반도체층(140)과 동일 성분의 비도핑된 물질막, 금속 산화막, 금속 질화막 중에서 동일하거나 서로 다른 막으로 형성될 수 있으며, 제 1 버퍼층(120)은 제 2 버퍼층(130)보다 낮은 치밀도를 갖는 막으로 형성될 수 있다. 제 1 도전형 기저 반도체층(140)과 동일 성분의 비도핑된 물질막은 제 1 도전형 기저 반도체층(140)에서 불순물, 예컨대 n형 불순물이 주입되지 않음과 동시에 단순히 제 1 도전형 기저 반도체층(140)과 동일한 주 성분을 포함한다. 제 1 도전형 기저 반도체층(140)이 n형 불순물이 주입된 GaN 계 막으로 형성되면, 제 1 및 제 2 버퍼층들(120,130)은 n형 불순물이 주입되지 않은 GaN막으로 형성된다. 제 1 또는 제 2 버퍼층(120, 130)이 금속 산화막 또는 금속 질화막으로 형성되는 경우, TiN, AlN, TaN, CrN, ZrN, NiO, MgO, CaO, TiO, NiO, CrO, MnO, SrO, BaO 및 Y2O3 중에서 선택된 1종 이상의 물질을 포함할 수 있다.
이와 같이 제 1 및 제 2 버퍼층들(120,130)이 불순물을 함유하지 않으면, 템플릿용 기판(110)을 제 1 도전형 기저 반도체층(140)부터 제거하는 레이저 리프트 오프법에 의한 분리 공정이 용이하게 실시될 수 있으며, 치밀도가 높은 제 2 버퍼층(130)과 동일한 주 성분을 함유한 제 1 도전형 기저 반도체층(140)은 격자 부정합없이 제 2 버퍼층(130) 상에 양호하게 성장될 수 있다.
구체적으로, 레이저 리프트 오프법에 의하면, 고파워로 출력되더라도 n형 불순물이 주입된 반도체막은 높은 격자 결합력으로 인해 절단되는데 곤란하거나 불량하게 절단된다. 그러나, 불순물이 미주입된 제 1 및 제 2 버퍼층들(120,130)은 제 1 도전형 기저 반도체층(140)에 비해 격자 간의 낮은 결합력을 가져, 레이저 리프트 오프법의 출력 파워 범위내에서 제 1 도전형 기저 반도체층(140)에 비해 높은 선택도를 갖는다.
치밀도가 낮은 제 1 버퍼층(120)은 제조 과정에서 제 2 버퍼층(130)보다 낮은 온도에서 형성되어, 복수의 알갱이의 응집체(agglomerate form)로 형성될 수 있다. 제 2 버퍼층(130)은 보이드없이 치밀한 막으로 형성되고, 제 1 버퍼층은 응집체로 형성되므로, 분리 공정에서 제 1 버퍼층(120)이 제 2 버퍼층(130)에 비해 더 높은 선택도를 갖는다. 이에 따라, 분리 공정은 가급적 제 1 버퍼층(120)에서 진행되고, 제 2 버퍼층(130)은 제 1 도전형 기저 반도체층(140)에 잔류될 수 있다. 여기서, 제 1 버퍼층(120)이 분리 사이트(site)인 것으로 설명하였으나, 제 1 버퍼층(120)과 인접한 제 2 버퍼층(130)이 분리 공정에 의해 일부 제거될 수 있으며, 이 경우에. 제 2 버퍼층(130)의 상면에 평탄화 공정을 수행하여 제 2 버퍼층(130)은 평활한 표면으로 형성될 수 있다.
또한, 제 2 버퍼층(130)이 제 1 버퍼층(120)보다 높은 온도로 형성됨으로써, 전위(dislocation), 멜트 백(melt-back), 크랙(crack), 피트(pit), 표면 모폴로지(surface morphology) 불량 등의 결정 결함이 제 2 버퍼층(130)에 적게 유발된다. 이에 따라, 제 1 도전형 기저 반도체층(140)이 제 2 버퍼층(130)에 결정 결함없이 양호하게 성장될 수 있다.
용이한 분리를 실현함과 동시에, 분리 과정에서 제 1 도전형 기저 반도체층(140) 및 제 2 버퍼층(130)에 대한 손상을 최소화하기 위해, 제 1 버퍼층(120)은 제 2 버퍼층(130)보다 작은 두께로 형성될 수 있다. 구체적으로, 제 1 버퍼층(120)은 10nm 이상, 1μm 이하의 두께로 형성될 수 있으며, 제 2 버퍼층(130)은 1μm 이상, 5μm 이하의 두께로 형성될 수 있다.
제 1 버퍼층(120)이 10nm 미만으로 형성되면, 분리 공정에서의 유효한 선택도를 가질 수 없으며, 1μm 초과로 형성되면, 분리 공정에서 제 2 버퍼층(130)을 포함하는 발광 구조체와 템플릿용 기판(110)과의 분리가 용이하지 않아, 제 2 버퍼층(130)등에 손상을 초래한다.
제 2 버퍼층(130)이 1μm 미만으로 형성되면, 제 2 버퍼층(130)과 제 1 도전형 기저 반도체층(140)이 응집체로 형성된 제 1 버퍼층(120)의 결정 결함에 대한 영향을 받는다. 제 2 버퍼층(130)이 5μm 초과하여 형성되면, 템플릿용 기판(110)과 제 2 버퍼층(130) 사이의 부정합 및 상이한 열팽창 계수로 인하여, 템플릿용 기판(110)의 휨 현상이 발생되며, 개구부(150)를 제작하기 위해 제 1 도전형 기저 반도체층(140) 상에 배열되는 마스크 패턴(도 3의 170 참조)을 형성하기 위한 공정 수율이 저하된다.
이에 더하여, 템플릿용 기판(110)에 인접한 분리층(160)은 3μm 이하의 폭을 갖도록 형성될 수 있다. 본 실시예와 달리, 분리층(160)의 제 1 버퍼층(120)이 전술한 폭보다 크게 형성되면, 제 1 버퍼층(120)의 템플릿용 기판(110)에 대한 분리 면적이 넓어져, 본원의 발명자는 레이저 리프트 오프법에 따른 분리 공정에 있어서 제 2 버퍼층(130) 및 제 1 도전형 기저 반도체층(140)에 손상이 발생됨을 지득하였다.
제 1 도전형 기저 반도체층(140)은 질화물계 반도체 화합물로서 예컨대, 3족-5족 등으로 이루어진 질화물계 화합물 반도체로 형성되며, 제1 도전형 불순물로 도핑될 수 있다. 예를 들어, 제 1 도전형 기저 반도체층(140)은 InxAlyGazN (0≤x≤1, 0 ≤y≤1, 0≤z≤1)의 조성식을 갖는 반도체 물질, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 계 화합물 반도체 중 어느 하나 이상으로 형성될 수 있다. 제 1 도전형 기저 반도체층(140)이 n형 반도체층인 경우, 제1 도전형 불순물은 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다. 제 1 도전형 기저 반도체층(140)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 개구부(150)와 인접한 제 1 도전형 기저 반도체층(140)의 외측벽의 경사각은 도 1a 및 1b에 도시된 바와 같이, 개구부와 중첩되는 템플릿용 기판(110)의 표면에 대하여 예각을 가질 수 있다. 예각의 외측벽은 역경사 식각법에 의해 실현될 수 있으며, 역경사 식각법에 의해 형성가능한 제 1 도전형 기저 반도체층(140)의 외측 경사각(d1, d2)은 45도 이상, 75도 이하로 형성될 수 있다. GaN계 화합물 반도체로 구성되는 제 1 도전형 기저 반도체층(140) 및 개구부(150)의 굴절율이 서로 상이하므로, 제 1 도전형 기저 반도체층(140)부터 방출되는 광의 전반사는 매우 낮은 임계각인 23.5도를 갖는다. 이에 따라, 외측 경사각이 전술한 범위에 있으면, 광은 전반사없이 제 1 도전형 기저 반도체층(140)의 외부로 양호하게 방출되어, 광추출 효율이 향상된다.
제 1 도전형 기저 반도체층(140)은 1μm 이상, 5μm 이하의 두께로 형성될 수 있다. 제 1 도전형 기저 반도체층(140)이 1μm 미만으로 형성되면, 상부에 형성되는 제 1 도전형 추가 반도체층(210)이 불량하게 성장된다. 제 1 도전형 기저 반도체층(140)이 5μm 초과하여 형성되면, 템플릿용 기판(110), 제 2 버퍼층(130) 및 제 1 도전형 기저 반도체층 간의 부정합 및 상이한 열팽창 계수로 인하여, 템플릿용 기판(110)의 휨 현상이 유발되며, 개구부(150)을 제작하기 위해 제 1 도전형 기저 반도체층(140) 상에 배열되는 마스크 패턴(도 3의 참조부호 170)을 형성하기 위한 공정 수율이 저하된다.
도 1a 및 1b를 통한 실시예에서는 외측벽의 경사각이 예각인 것을 예시하고 있으나, 이에 제한되지 않고, 분리 용이와 제 1 도전형 기저 반도체층(140)의 손상의 최소화를 달성할 수 있다면, 제 1 도전형 기저 반도체층(140)과 분리층(160)은 실질적인 직각 혹은 둔각의 외측벽을 가져도 무방하다.
개구부(150)는 레이저 리프트 오프법에 의할 때, 템플릿용 기판(110)과 발광 구조물을 분리하는데 수반되는 열과 가스 압력을 흡수함으로써, 분리층(160)과 템플릿용 기판(110)의 계면에서 분리에 따른 스트레스를 완화시킨다.
제 1 도전형 기저 반도체층(140)과 분리층(160)의 역경사 식각법에 의한 식각 결과, 개구부(150)는 템플릿용 기판(110)으로 향하는 하부 영역으로 갈수록 점진적으로 감소되는 폭을 갖도록 식각되어 형성될 수 있다. 도 1a에서와 같이 분리층(160)과 제 1 도전형 기저 반도체층(140)을 연결하는 외측벽이 실질적으로 동일한 경사로 형성되도록, 개구부(150)가 형성될 수 있으며, 도 1b에서와 같이, 분리층(160a) 및 제 1 도전형 기저 반도체층(140a)이 서로 다른 경사의 외측벽을 갖도록, 개구부(150a)이 형성될 수 있다. 도 1b에 의하면, 제 1 버퍼층(120a)의 외측벽이 개구부(150a)와 중첩되는 템플릿용 기판(110)의 표면에 대하여 작은 예각을 갖도록 형성됨으로써, 제 1 버퍼층(120a)이 도 1a보다 작은 템플릿용 기판(110)과의 접촉 면적을 가질 수 있다. 이에 따라, 도 1b의 실시예는 도 1a에 비해 우수한 분리 용이와 손상의 최소화를 실현할 수 있다.
개구부(150, 150b)는 도 2a 및 도 2b와 같이 원형 및 다각형, 예컨대 허니콤(honey comb) 등으로 형성될 수 있으나, 이에 한정되지 않고, 전술한 기능을 달성하는 형상이라면 어떠한 형태로도 제작될 수 있다. 또한, 도 2c에서와 같이, 분리층(160)과 제 1 도전형 기저 반도체층(140c)이 수직으로 적층된 패턴들의 각각이 서로 이격되도록, 적층 패턴들 주위의 개구부(150c)는 템플릿용 기판(110)의 상부에 볼 때, 연결되는 구조로 형성될 수 있다. 이에 의하면, 레이저 리프트 오프법에 따른 분리 공정에서 수반되는 열 또는 가스가 발광 구조체의 외부로 용이하게 유출되어, 열과 가스로 인한 제 2 버퍼층(130) 및 제 1 도전형 기저 반도체층(140)의 손상이 더욱 감소될 수 있다.
본 실시예는 개구부(150)가 규칙적인 배열을 갖도록 형성될 수 있는 것을 예시하고 있으나, 불규칙하게 배열될 수도 있다.
이에 더하여, 제 1 도전형 기저 반도체층(140)의 상부측 근방에 배치된 개구부(150)는 도 0.5μm 이상, 5μm 이하의 폭(W)으로 형성될 수 있다.
개구부(150)가 0.5μm 미만으로 형성되면, 제 1 도전형 기저 반도체층(140)의 역경사 식각법(템플릿용 기판(110)의 표면에 대하여 예각을 갖도록 막(film)을 식각)이 원활하게 수행되지 않는다.
또한, 개구부(150)가 5μm 초과하여 형성되면, 이웃하는 제 1 도전형 기저 반도체층(140)의 간격이 넓어져, 도 4a에서와 같이 후속 형성되는 제 1 도전형 추가 반도체층(210)의 측방향 성장(lateral growth)에 불량이 발생한다. 구체적으로, 제 1 도전형 추가 반도체층(210)의 형성 과정에 있어서, 템플릿용 기판(110)의 표면의 수직 성장을 통한 제 1 도전형 추가 반도체층(210)이 측방향 성장(lateral growth)보다 빠르게 성장함으로써, 측방향 성장에 의한 제 1 도전형 추가 반도체층(210)이 많은 결함을 포함하여 형성된다. 이로 인하여, 개구부(150)는 원하는 형상을 유지하지 않아, 활성층(230)으로부터 낮은 입사각으로 발산된 광이 제 1 도전형 기저 반도체층(140)의 측벽에서 양호하게 전반사되지 않으며, 제 1 도전형 추가 반도체층(210)은 전위, 피트, 크랙 등의 결함으로 인해 누설 전류와 같은 낮은 전기적 특성을 가진다.
본 실시예는 기저 반도체층(140)이 n형 불순물을 함유하는 것을 예시하고 있으나, 반도체 소자가 스위칭 혹은 증폭 소자인 경우, 반도체 소자의 설계 사양에 따라, 기저 반도체층(140)이 언도우프드된 상태 혹은 절연을 위한 도핑 상태로 제작될 수 있다. 이 경우에, 제 1 버퍼층(120)이 제 2 버퍼층(130) 및 기저 반도체층(140)보다 치밀도가 낮으므로, 레이저 리프트 오프법에 따른 분리 공정에서의 선택도가 높다. 이에 따라, 제 1 버퍼층(120)가 레이저 리프트 오프법에서 주로 분리 사이트로 기능한다.
이하, 도 1a, 1b 및 3을 참조하여, 반도체 소자 제조용 템플릿의 제조 방법에 대하여 설명한다. 도 3은 본 발명의 실시예에 따른 반도체 소자 제조용 템플릿을 제조 과정을 나타내는 단면도이다.
투명성의 템플릿용 기판(110) 상에 제 1 버퍼막(buffer film; 122)을 형성한다. 제 1 버퍼막(122)은 제 1 도전형 기저 반도체막(a first conductivity type semiconductor film; 142)보다 높은 분리 공정의 선택도를 갖는 물질막으로서, 비도핑된 질화물 반도체막, 제 1 도전형 기저 반도체막(142)와 동일 성분의 비도핑된 물질막, 금속 산화막, 금속 질화막 중에서 어느 하나로 형성될 수 있다. 제 1 버퍼막(122)은 200도 내지 1000도의 온도로 형성될 수 있다. 제 1 버퍼막(122)이 질화물 반도체막 또는 동일 성분의 물질막으로 형성되면, 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 또는 유기금속 화학 증착법(MOCVD) 등이 적용될 수 있으며, 제 1 버퍼막(122)이 금속 산화막 또는 금속 질화막으로 형성되면, 스퍼터링 또는 E-beam 증착법 등이 적용될 수 있다.
제 1 버퍼막(122)이 전술의 온도로 형성되면, 복수의 알갱이의 응집체(agglomerate form)로 형성되어 낮은 치밀도 가질 수 있다. 제 1 버퍼막(122)은 10nm 이상, 1μm 이하의 두께로 형성될 수 있다.
다음으로, 제 1 버퍼막(122) 상에 제 2 버퍼막(132)을 형성한다. 제 2 버퍼막(132)은 전술한 제 1 버퍼막(122)에서 열거된 막 중에 어느 하나로 형성되며, 제 1 버퍼막(122)보다 높은 온도인 800도 내지 2000도를 갖는 성막 공정을 통해 형성될 수 있다. 이에 따라, 제 2 버퍼막(132)은 제 1 버퍼막(122)에 비해 높은 분리 선택도를 가질 수 있도록 높은 치밀도로 형성될 수 있다. 제 2 버퍼막(132)은 성막 공정을 통해 제 1 버퍼막(122)보다 낮은 두께로 형성되며, 예컨대 1μm 이상, 5μm 이하의 두께로 형성될 수 있다.
이어서, 제 2 버퍼막(132) 상에 제 1 도전형 기저 반도체막(142)을 형성한다. 제 1 도전형 기저 반도체막(142)는 질화물계 반도체 화합물로 형성된다. 제 1 도전형 기저 반도체층(140)은 3족-5족 등의 화합물 반도체로 구현될 수 있다.
제 1 도전형 기저 반도체막(142)은 예컨대, 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy), 유기금속 화학 증착법(MOCVD), 화학 증착법(CVD; Chemical Vapor Deposition) 및 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition) 등의 방법을 이용하여 형성될 수 있으나, 이에 대해 한정하지는 않는다. 또한, 상기 방법의 공정과 동시에 또는 이시에 n형 불순물이 제 1 도전형 기저 반도체막(142)에 도핑될 수 있다.
제 1 및 제 2 버퍼막(132)이 제 1 도전형 기저 반도체막(142)과 유사하게 비도핑된 질화물 반도체막 또는 동일 성분의 비도핑된 물질막으로 형성되면, 제 1 도전형 기저 반도체막(142)은 격자 부정합없이 제 2 버퍼막(132) 상에 양호하게 성장될 수 있다. 제 1 도전형 기저 반도체막(142)은 예컨대 1μm 이상, 5μm 이하의 두께로 형성될 수 있다.
다음으로, 제 1 도전형 기저 반도체막(142) 상에 소정의 개구 패턴을 가진 마스크 패턴(170)을 배열한다. 도 1a에서 설명한 바와 같이, 개구부(150)의 폭(W)을 0.5μm 이상, 5μm 이하로 형성하기 위해, 개구 패턴은 전술의 폭을 가진다.
이어서, 역경사 식각법을 이용하여 마스크 패턴(170)의 하부에 배치된 제 1 도전형 기저 반도체막(142), 제 2 버퍼막(132) 및 제 1 버퍼막(122)를 순차적으로 식각함으로써, 복수의 개구부(150)를 형성한다.
역경사 식각법의 일례와 관련하여, 척 하부에 인접하게 배치되는 교번 자극을 구비하는 플라즈마 식각 장비가 적용될 수 있다. 이 경우에, 식각용 가스는 Cl. BCl3, Ar, H2, Hbr, N2, O2등의 혼합 가스를 이용할 수 있으며, 템플릿용 기판(110)의 표면이 노출되도록 식각된다. 또한 마스크 패턴(170)과 인접한 부분보다 템플릿용 기판(110)에 인접한 부분에서 많은 식각이 이루어지도록 진행하며, 이는 20~200mT 의 낮은 공정 압력과 낮은 바이어스 50 ~ 400W 사이에서 진행함으로써 가능하다.
역경사 식각법의 다른 예로서, 건식 식각과 습식 식각을 순차적으로 진행하여 형성할 수 있으며, 제 1 도전형 기저 반도체막(142), 제 2 버퍼막(132) 및 제 1 버퍼막(122) 간의 화학적 식각 속도의 차이를 이용하여 가능하다.
상술한 역경사 식각법의 공정 조건을 적절히 적용함에 따라, 도 1a에서와 같이 제 1 도전형 기저 반도체층(140)과 분리층(160)을 연결하는 외측벽의 경사각이 실질적으로 동일한 예각을 갖도록 형성되거나, 도 1b에 도시된 바와 같이, 외측벽의 경사각이 하부로 갈수록 상이한 각도로 형성될 수 있다. 여기서, 제 1 도전형 기저 반도체층(140)의 외측벽은 45도 내지 75도로 형성될 수 있다.
또한, 역경사 식각법의 공정 조건이 조절됨으로써, 템플릿용 기판(110)에 인접한 분리층(160)의 제 1 버퍼층(120)은 3μm 이하의 폭으로 형성된다.
본 실시예에서는 외측벽의 경사각이 예각인 것을 예시하고 있으나, 이에 제한되지 않고, 분리 용이와 분리 공정에서의 제 1 도전형 기저 반도체층(140)의 손상의 최소화를 달성할 수 있다면, 제 1 도전형 기저 반도체층(140)과 분리층(160)은 둔각 또는 실질적인 직각의 외측벽을 가질 수 있다.
또한, 개구부(150)는 도 2a 및 도 2b와 같이 원형 및 허니콤과 같은 다각형으로 형성될 수 있거나, 2c에 도시된 바와 같이, 분리층(160)과 제 1 도전형 기저 반도체층(140)이 수직으로 적층된 패턴들의 각각이 서로 이격되도록, 템플릿용 기판(110)의 상부에 볼 때, 연결되는 구조로 형성될 수 있다. 그러나, 이에 한정되지 않고 어떠한 형태로로 제작될 수 있다.
본 실시예는 기저 반도체층(140)이 n형 불순물을 함유하는 것을 예시하고 있으나, 반도체 소자가 스위칭 혹은 증폭 소자인 경우에, 반도체 소자의 설계 사양에 따라, 기저 반도체층(140)이 언도우프드된 상태 혹은 절연을 위한 도핑상태로 제작될 수 있다.
이하, 도 4a 내지 4d를 참조하여, 반도체 소자 제조용 템플릿을 이용하여 본 발명의 일 실시예에 따른 질화물계 박막을 갖는 발광 소자의 제조 방법에 대하여 설명한다. 도 4a 내지 4d는 본 발명의 일 실시예에 따른 질화물계 박막을 갖는 발광 소자의 제조 방법을 나타내는 단면도들이다.
도 1a 등에 도시된 반도체 소자 제조용 템플릿(100)을 준비한 후에, 템플릿(100) 상에 제 1 도전형 추가 반도체층(210)을 형성한다.
제 1 도전형 추가 반도체층(210)은 제 1 도전형 기저 반도체층(140)과 마찬가지로, n형 불순물을 포함할 수 있으며, InxAlyGazN (0≤x≤1, 0 ≤y≤1, 0≤z≤1)의 조성식을 갖는 반도체 물질, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 계 화합물 반도체 중 어느 하나 이상으로 형성될 수 있다. 제 1 도전형 추가 반도체층(210)은 제 1 도전형 기저 반도체층(112)과 동일한 화합물 반도체로 형성될 수 있다. 제 1 도전형 추가 반도체층(210)은 제 1 도전성 기저 반도체막(142)의 성막 공정과 실질적으로 동일한 방법으로 형성될 수 있으며, 이러한 방법의 공정과 동시에 또는 이시에 n형 불순물이 제 1 도전성 추가 반도체층(210)에 도핑될 수 있다.
도 1a에서와 같이, 개구부(150)의 상부 영역의 폭(W)이 5μm 이하이므로, 템플릿용 기판(110)의 표면에서 제 1 도전형 추가 반도체층(210)의 수직 성장하는 측방향 성장에 영향을 미치지 않는다. 이에 따라, 제 1 도전형 추가 반도체층(210)은 원하는 형태로 측방향으로 형성될 수 있다.
다음으로 도 4b를 참조하면, 제 1 도전형 추가 반도체층(210) 상에 제 1 중간층(first interlayer; 220), 활성층(230), 제 2 중간층(240), 제 2 도전형 반도체층(250), 반사층(260)을 순차적으로 적층한다.
제 1 중간층(120)은 예컨대, 도전형 클래드층으로서, 활성층(130)의 장벽층의 밴드 갭보다 더 넓은 밴드 갭을 가지는 반도체로 형성될 수 있다. 제 1 중간층(120)은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있고, n형으로 도핑될 수 있다. 또한, 제 1 중간층(220)은 전류 확산층과 전자 주입층으로 형성될 수도 있다.
활성층(230)은 제 1 도전형 반도체층(도 4d의 205 참조)을 통해서 주입되는 전자와 제 2 도전형 반도체층(250)을 통해서 주입되는 정공이 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 활성층(230)은 단일 우물 구조(Double Hetero Structure), 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 활성층(130)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs),/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어(pair) 구조로 형성될 수 있으나 이에 한정되지는 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
활성층(230)은 유기금속 화학 증착법(MOCVD), 화학 증착법(CVD), 플라즈마 화학 증착법(PECVD), 분자선 성장법(MBE), 수소화물 기상 성장법(HVPE) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다. 구체적인 예를 들면, 예를 들어 상기 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있다.
제 2 중간층(240)은 예컨대, 제 1 중간층(120)과 실질적으로 동일한 도전형 클래드층일 수 있다.
구체적으로, 제 2 중간층(240)은 전자 차단(electron blocking) 및 활성층의 클래딩(MQW cladding) 역할을 해줌으로써 발광효율을 개선할 수 있다. 예를 들어, 제 2 중간층(240)은 AlxInyGa(1-x-y)N(0≤x≤1,0≤y≤1)계 반도체로 형성될 수 있으며, 활성층(230)의 에너지 밴드 갭보다는 높은 에너지 밴드 갭을 가질 수 있으며, 약 100Å~ 약 600Å의 두께로 형성될 수 있으나 이에 한정되는 것은 아니다. 또한, 제 2 중간층(240)은 AlzGa(1-z)N/GaN(0≤z≤1) 초격자(superlattice)로 형성될 수 있으나 이에 한정되는 것은 아니다. 제 2 중간층(240)은 P형으로 이온주입되어 오버플로우되는 전자를 효율적으로 차단하고, 홀의 주입효율을 증대시킬 수 있다.
제 2 중간층(240) 상에 배치되는 제 2 도전형 반도체층(250)은 반도체 화합물로 형성될 수 있다. 제 2 도전형 반도체층(250)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 불순물이 도핑될 수 있다. 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 중 어느 하나 이상으로 형성될 수 있다. 제 2 도전형 반도체층(250)이 P형 반도체층인 경우, 제2 도전형 불순물은 Mg, Zn, Ca, Sr, Ba 등과 같은 P형 도펀트일 수 있다. 제 2 도전형 반도체층(250)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제 2 도전형 반도체층(250)은 예컨대, 분자선 성장법(MBE), 수소화물 기상 성장법(HVPE), 유기금속 화학 증착법(MOCVD), 화학 증착법(CVD) 및 플라즈마 화학 증착법(PECVD) 등의 방법을 이용하여 형성될 수 있으나, 이에 대해 한정하지는 않는다. 또한, 상기 방법의 공정과 동시에 또는 이시에 P형 불순물이 제 2 도전형 반도체층(250)에 도핑될 수 있다. 구체적인 예로서, 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스 (NH3), 질소 가스(N2), 및 마그네슘(Mg)과 같은 P형 불순물을 포함하는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg) {Mg(C2H5C5H4)2}가 주입됨으로써, P형 GaN층과 같은 제 2 도전형 반도체층(250)이 형성될 수 있다.
제 2 도전형 반도체층(250) 상에 배치되는 반사층(260)은 활성층(230)에 발생한 광을 반사시키는 것으로서, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다.
다음으로, 반사층(260) 상에 제 1 도전형 추가 반도체층(210)과 연결되는 컨택홀을 채우는 제 1 전극(280)을 형성함과 아울러서, 제 2 도전형 반도체층(250)과 전기적으로 연결되는 제 2 전극(290)을 형성한다. 물론, 제 1 및 제 2 전극(280, 290)은 이격되어 형성된다. 제 1 및 제 2 전극(280, 290)은 도전성 물질 예를 들면 금속으로 형성될 수 있으며, 보다 상세하게는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 이루어질 수 있고, 단층 또는 다층 구조로 형성될 수 있다. 컨택홀은 주변과의 절연을 위해 측벽에 측벽 절연층(270)을 포함한다.
이어서, 제 1 및 제 2 전극들(280, 290) 상에 솔더링 등을 통해 서로 이격된 도전성 볼들(300)을 형성한다.
다음으로, 도전성 볼들(300)을 외부로 노출시키는 공간부와 도전성 볼들(300) 상에 베이스 기판(310)을 형성한다. 베이스 기판(310)은 인쇄회로기판, 비전도성 수지 기판, 실리콘 기판, 세라믹 기판 및 글래스 기판 중 어느 하나로 구성될 수 있으며, 인쇄회로기판으로 형성되는 경우에, 베이스 기판(310)은 레이저 리프트 오프법에 따른 분리 공정에서 베이스 기판(310)과 연결된 발광 구조체를 지지하는 역할을 담당할 뿐만 아니라, 발광 소자의 최종 구성으로서 분리 공정 후에도 제거되지 않고 잔류한다.
또한, 공간부는 분리 공정 시에 이격된 도전성 볼들(310) 사이에 어떠한 부재를 개재함이 없이, 빈 공간으로 형성되는 부분이다.
다음으로 도 4c를 참조하면, 레이저 리프트 오프법에 따른 분리 공정(L)에 의해, 분리층(160)의 제 1 버퍼층(120)을 경계로 제 2 버퍼층(130)으로부터 템플릿용 기판(110)을 제거한다.
분리 공정(L)은 특정 파장의 레이저를 투명성의 템플릿 기판(110)으로 투과시켜 분리층(160)을 조사함으로써, 제 1 버퍼층(120)을 열화학 분해시킨다. 구체적으로, 레이저 리프트 오프법은 KrF 레이저(248nm) 및 ArF 레이저 (194 nm) 를 이용할 수 있으며,
반도체 소자 제조용 템플릿(100)의 개구부(150)를 통해, 레이저 리프트 오프법 에서 수반되는 열과 가스가 방출됨으로써, 제 1 도전형 기저 반도체층(140)에 유발되는 크랙과 보우(bow) 등의 손상을 방지할 수 있다. 또한, 제 1 버퍼층(120)이 제 2 버퍼층(130)에 비해 낮은 치밀도를 가져, 낮은 출력의 레이저로 템플릿용 기판(110)을 분리할 수 있으므로, 제 1 도전형 기저 반도체층(140)의 손상이 더욱 방지될 수 있다.
또한, 반도체 소자 제조용 템플릿(100)에서 제 1 도전형 기저 반도체층(140)이 예각의 경사를 가진 요철 형태로 형성됨으로써, 광추출 효율을 극대화하기 위한 돌출 형태의 제 1 도전형 기저 반도체층(140)의 특정 패턴은 식각 등의 추가 공정없이 형성될 수 있다. 더욱이 종래의 식각에 의하면, 돌출 형태의 패턴은 균일하지 않으나, 본 실시예에 따르면, 돌출 형태의 패턴이 전면적으로 매우 균일하게 형성될 수 있다.
이에 더하여, 템플릿용 기판(110)이 개구부(150)에 의해 제 1 버퍼층(120)과 부분 접촉하므로, 분리 공정시에 베이스 기판(310)이 발광 구조체를 지지하는 경우에, 별도의 지지체가 공간부에 개재될 필요가 없다. 상세하게는, 부분 접촉으로 인하여 템플릿용 기판(110)과 분리층(160) 간에 작용되는 분리력이 감소될 수 있으므로, 공간부에 베이스 기판(310)과 발광 구조체에 부착되는 수지 등의 지지체 없이도, 분리 공정은 베이스 기판(310)과 도전성 볼들(300) 간의 부착력만으로도 원활하게 진행될 수 있다. 즉, 분리 공정은 별도의 지지체를 추가하는 과정없이 단순화될 수 있다.
아울러, 발광 구조체와 최종적으로 연결하는 인쇄회로기판 등과 베이스 기판(310)이 분리 공정 후에도 잔류할 수 있으므로, 분리 공정을 위한 임시 지지 기판을 이용하는 것에 비해 공정이 더욱 효율적이다.
계속해서, 제 1 도전형 기저 반도체층(140) 상에 잔류된 제 2 버퍼층(130)에 대해 연마법 또는 식각 공정을 수행하여, 제 2 버퍼층(130)의 상면을 평탄화하고, HCl과 초순수등의 혼합 용액을 이용하여 화학적 처리에 의해 분리 공정에서 발생된 이물질을 제거한다.
분리 공정과 이물질 제거 등이 완료된 후에, 잔류된 제 2 버퍼층(130), 제 1 도전형 기저 반도체층(140) 및 제 1 도전형 추가 반도체층(210)은 제 1 도전형 반도체층(205)으로 구성된다.
다음으로 도 4d를 참조하면, 외부로의 광탈출 효과를 극대화하기 위해, 제 1 도전형 반도체층(205) 상에 굴절률이 서로 상이한 제 1 및 제 2 조절층(322, 324)이 포함된 조절층(320)을 형성한다. 제 1 및 제 2 조절층(322, 324)은 제 1 도전형 기저 반도체층(140)으로부터 개구부(150)로 갈수록 굴절률이 작아지는 순서로 배열되고, CVD, 열증착법, 스퍼터 등을 이용하여 적층될 수 있다. 제 1 및 제 2 조절층(312, 314)는 GaN계 제 1 도전형 반도체층(205)보다 낮은 굴절율을 갖는 것으로서, SiN, SiO2, TiO, TiN, ZnO, Al2O3 등으로 형성될 수 있다.
이하에서는, 도 4d를 참조하여, 본 발명의 실시예에 따른 질화물계 박막을 갖는 발광 소자에 대하여 설명하기로 한다. 이미 상술한 각 구성의 기술적 의미에 대해서는 생략하고, 각 구성을 개략적으로 언급한다.
도 4a 내지 도 4d의 제조 방법에 의해 제작된 발광 소자는 개구부(150)를 구비하고, 레이저 리프트 오프법에 의한 분리 공정을 통해 잔류되는 분리층인 제 2 버퍼층(130)을 구비한다. 발광 소자는 개구부(150)를 공유하여 개구부(150)를 통해 외측벽이 노출되며 제 2 버퍼층(130) 하부에 질화물계 반도체로 형성되는 제 1 도전형 기저 반도체층(140)과, 제 1 도전형 추가 반도체층(220)이 순차적 적층된 제 1 도전형 반도체층(205)을 포함한다.
여기서, 제 2 버퍼층(130)은 레이저 리프트 오프법을 수행할 때, 제 1 도전형 기저 반도체층(140)보다 높은 분리 공정의 선택도를 갖는다. 예컨대, 제 2 버퍼층(130)은 불순물이 주입되지 않도록 비도핑된 질화물 반도체막, 제 1 도전형 기저 반도체층(140)과 동일 성분의 비도핑된 물질막, 금속 산화막 및 금속 질화막 중에서 어느 하나로 형성될 수 있다.
제 1 버퍼층(도 4b의 120 참조)이 주로 분리 사이트로 작용하나, 레이저 리프트 오프법에 수반되는 열로 인해 제 2 버퍼층(130)도 일부 제거되고 잔존하는 형태로 존재한다.
제조 과정에서 잔류됨에도, 제 2 버퍼층(130)은 제 1 도전형 반도체층(205)에서의 정전기 방전을 억제시킬 수 있다. 제 1 도전형 반도체층(205)은 고농도의 N형 불순물로 도핑되어 있으므로, 정전기 방전(electrostatic discharge)이 유발될 수 있으나, 제 2 버퍼층(130)은 정전기 방전을 최소화할 수 있다.
또한, 레이저 리프트 오프법에 수반되는 열에 의해, 제 1 도전형 반도체층(205)의 불순물이 확산되어 제 1 도전형 반도체층(205)에서의 도핑 농도와 전도성이 저하되어, 인가 전압이 상승된다. 그러나, 제 2 버퍼층(130)에 의해 불순물 확산이 저지되어, 도핑 농도와 전도성의 저하를 방지할 수 있다.
이에 더하여, 제 2 버퍼층(130)은 제 1 도전성 기저 반도체층(140)의 외측벽으로 연장하므로, 제 1 도전성 반도체층(205)의 광추출 효율이 더욱 향상될 수 있다.
한편, 개구부(150)와 인접한 제 1 도전형 기저 반도체층(140)의 외측벽의 경사각이 개구부(150)와 중첩되는 제 1 도전형 추가 반도체층(220)의 표면에 대하여 예각을 가질 수 있다.
개구부(150)는 도 2a, 도 2b에 도시된 형태 뿐만 아니라, 다양한 형상으로 형성될 수 있다. 도 2c의 경우, 제 2 버퍼층(130)과 제 1 도전형 기저 반도체층(140)으로 구성된 적층 패턴들의 각각이 서로 이격되도록, 적층 패턴들 주위의 개구부(150c)는 제 2 버퍼층(130)의 상부에서 볼 때, 연결될 수 있다.
제 2 버퍼층(130) 및 제 1 도전형 기저 반도체층(140)은 각각 1μm 이상, 5μm 이하의 두께로 형성될 수 있으며, 제 1 도전형 추가 반도체층(220)과 인접한 제 1 도전형 기저 반도체층(140)의 하부측 근방에 배치된 개구부는 0.5μm 이상, 5μm 이하의 폭을 가질 수 있다.
발광 소자는 제 1 도전형 반도체층(205) 하부에 차례로 적층되는 제 1 중간층(first interlayer; 220), 활성층(230), 제 2 중간층(240), 제 2 도전형 반도체층(250) 및 반사층(260)을 포함한다.
또한, 발광 소자는 제 1 및 제 2 도전형 반도체층(205, 250)에 각각 연결되는 제 1 및 제 2 전극들(280, 290)과, 제 1 및 제 2 전극들(280, 290)에 따라 서로 이격되게 배치되는 도전성 볼들(300) 및 도전성 볼들(300)에 부착하는 베이스 기판(310)을 포함한다. 베이스 기판(310)은 인쇄회로기판, 비전도성 수지 기판, 실리콘 기판, 세라믹 기판 및 글래스 기판 중 어느 하나일 수 있다.
발광 소자는 제 1 도전형 반도체층(205) 상에 적층되며, 굴절률이 서로 상이한 제 1 및 제 2 조절층들(312, 314)을 포함할 수 있으며, 제 1 및 제 2 조절층들(312, 314)은 제 1 도전형 반도체층(205)으로부터 개구부(150)로 갈수록 굴절률이 작아지는 순서로 배열될 수 있다.
도 5a 내지 5c는 본 발명의 다른 실시예에 따른 질화물계 박막을 갖는 발광 소자의 제조 방법을 나타내는 단면도들이다.
도 5a를 참조하면, 도 4a 및 4b에서와 같이, 반도체 소자 제조용 템플릿(100)을 이용하여 제 1 도전형 추가 반도체층(210) 상에 제 1 중간층(first interlayer; 220), 활성층(230), 제 2 중간층(240), 제 2 도전형 반도체층(250), 반사층(260)을 순차적으로 적층하고, 제 1 도전형 추가 반도체층(210)과 제 2 도전형 반도체층(250)을 전기적으로 연결하는 제 1 및 제 2 전극들(280, 290)을 형성한다.
이어서, 템플릿용 기판(110)과 반대측에 위치된 제 1 및 제 2 전극들(280, 290) 상에 테이프(330)를 통해 제 1 이송용 기판(340)을 부착한다. 제 1 이송용 기판(340)은 실리콘, 글래스, 금속 및 필름 중 어느 하나으로 형성될 수 있다. 본 실시예는 제 1 이송용 기판(340)이 하나의 발광 구조체와 부착된 것을 도시하고 있으나, 실제 제작 과정은 제 1 이송용 기판(340)이 복수의 발광 구조체들과 부착돠어 이들을 동시에 소정 위치로 이동시킬 수 있다.
도 5b를 참조하면, 레이저 리프트 오프법에 의해 발광 구조체를 템플릿용 기판(110)으로부터 분리한다. 분리 공정은 도 4c에서 상세히 기술하였으므로, 이의 설명은 생략한다.
본 실시예에서와 같이 개구부(150)에 의해 제 1 버퍼층(120)과 부분 접촉하는 반도체 소자 제조용 템플릿(100)을 이용한 레이저 리프트 오프법을 수행함으로써, 발광 구조체의 템플릿용 기판(110)에 대한 분리력이 개구부가 없는 템플릿에 비해 현저히 감소한다. 이에 따라, 발광 구조체가 약한 부착력으로 제 1 이송용 기판(340)에 접착되더라도, 발광 구조체는 분리시에 제 1 이송용 기판(340)에 안정적으로 고정됨과 아울러서, 분리 후에 복수의 발광 구조체를 원하는 위치에 이송할 수 있다.
도 5c를 참조하면, 발광 구조체가 제 1 이송용 기판(340)에 부착된 상태에서, 제 1 도전형 기저 반도체층(140) 상에 굴절률이 서로 상이한 제 1 및 제 2 조절층(322, 324)이 포함된 조절층(320)을 형성한다.
이어서, 제 1 이송용 기판(340)을 발광 구조체로부터 이탈시키고, 제 1 이송용 기판(340)이 부착된 측의 반대측인 제 1 및 제 2 전극들(280, 290)에 테이프(350)를 통해 제 2 이송용 기판(360)을 부착한다. 제 2 이송용 기판(360)은 제 1 이송용 기판(340)과 동일한 재질로 형성될 수 있으며, 후속 공정을 위해 복수의 발광 구조체를 동시에 이송시킬 수 있다.
다음으로, 발광 구조체가 제 2 이송용 기판(360)에 부착되거나 제거된 상태에서, 도 4b에서와 마찬가지로, 제 1 및 제 2 전극들(280, 290)에 이격되어 배치되되 도전성 볼들을 형성하고, 도전성 볼들 상에 베이스 기판을 배치한다. 베이스 기판은 도 4b에서 설명한 기판으로 형성될 수 있다.
도 6a 및 6b는 본 발명의 다른 실시예에 따른 제조 방법에 제 1 및 제 2 도전형 반도체층 측의 현미경 이미지들이다.
도 6a는 도 5b에서와 같이, 발광 구조체가 제 1 이송용 기판(340)에 부착된 상태에서 레이저 리프트 오프법에 의해 템플릿용 기판(110)이 분리된 경우에, 제 1 도전형 반도체층(205) 측의 표면에 대한 현미경 이미지이다. 도 6b는 도 5c에서와 같이, 발광 구조체가 제 1 이송용 기판(340)으로부터 이탈되고 제 2 이송용 기판(360)에 부착된 상태에서 제 2 도전형 반도체층(250) 측의 표면에 대한 현미경 이미지이다.
도 6a를 살펴보면, 반도체 소자 제조용 템플릿(100)의 개구부(150)를 통해, 레이저 리프트 오프법에서 수반되는 열과 가스가 방출됨으로써, 제 1 도전형 기저 반도체층(205) 측의 표면에 크랙과 보우 등의 손상이 없음을 확인할 수 있었다.
도 6b를 살펴보면, 레이저 리프트 오프법의 진행 중에 제 1 이송용 기판(340)이 안정적으로 부착되어, 제 2 도전형 반도체층(360) 측의 표면에 제 1 이송용 기판(340)의 잔류물과 테이프(330) 등이 전혀 잔존하지 않는 것을 확인할 수 있었다.
도 7a 및 7b는 본 발명의 실시예에 따른 제조 방법에 의한 발광 소자의 제 1 도전형 반도체층의 SEM 이미지들이다.
도 7a 및 도 7b에 나타난 발광 소자는 레이저 리프트 오프법에 의해 템플릿용 기판(110)을 제 2 버퍼층(130)으로부터 분리됨으로써 제작되었다.
SEM 이미지들로 알 수 있듯이, 반도체 소자 제조용 템플릿(100)의 개구부(150)을 통해 분리 공정에서 수반되는 열과 가스가 방출됨으로써, 제 2 버퍼층(130) 또는 제 1 도전형 기저 반도체층(140)의 표면에 크랙, 피트 등의 결정 결함이 발생하지 않음을 확인할 수 있다.
도 8a 내지 8c는 종래 및 본 발명의 실시예에 따라 제조된 발광 소자들의 일부 구성을 나타내는 단면도들이고, 도 9는 도 8a 내지 8c에 도시된 발광 소자들의 파워 프로파일(power profile)을 나타내는 그래프이다.
도 8a는 종래의 발광 소자(700a)로서, 평평한 형태의 제 1 도전형 반도체층(710a) 상에 패키지를 위한 인캡슐레이션층(720a)이 적층된 발광 소자(700a)이다.
도 8b는 본 발명의 실시예에 따른 반도체 소자 제조용 템플릿을 이용하여 제조된 발광 소자(700b)로서, 제 1 도전형 추가 반도체층(702), 돌출 형태의 제 1 도전형 기저 반도체층(704) 및 더미 형태로 잔류된 제 2 버퍼층(706)로 구성되는 제 1 도전형 반도체층(710b) 상에 인캡슐레이션층(720b)이 적층된 발광 소자(700b)이다.
도 8c는 종래의 발광 소자(700c)로서, 돌출 형태의 절연성 기판(730c) 상에 컨포멀하게(conformally) 형성된 제 1 도전형 반도체층(710c)과 인캡슐레이션층(720c)이 조합된 발광 소자(700c)이다.
도 9에서, x축은 도 6a 내지 6c에 도시된 "O"와 대응하는 "0.0"으로부터 발광 소자 내의 거리이고, y축은 발광 파워이다.
도 9를 살펴보면, 도 6b에 따른 발광 소자(700b)의 파워 프로파일(820)가 도 8a에 따른 발광 소자(700a)의 파워 프로파일(810)보다 높은 발광 출력을 가짐을 확인할 수 있다. 더욱이, 도 8c의 발광 소자(700c)는 제 1 도전형 반도체층(710c)이 절연성 기판(730c)의 돌출 패턴에 의해 광추출 효율을 증가하는 구조를 가짐에도 불구하고, 도 8b에 따른 발광 소자(700b)의 파워 프로파일(820)이 도 8c의 발광 소자(700c)의 파워 프로파일(830)보다 높은 발광 출력을 가짐을 확인할 수 있다.
도 10a 내지 10c는 본 발명에 따른 반도체 소자 제조용 템플릿 및 종래 기술에 따른 사파이어 기판과 그 전면을 덮은 질화갈륨막의 조합에 있어서, 레이저 리프트 오프법에 따라 레이저를 조사하는 경우를 상정한 시뮬레이션에 대한 결과들이다.
도 10a 내지 10c의 그래프들은 사파이어 등으로 형성된 템플릿용 기판에 적층된 GaN 막에 대한 레이저 리프트 오프법을 조사하는 경우에, 소정의 분석 모델링식을 통해 도출되는 시뮬레이션 결과들이다.
구체적으로, 도 10a 및 10b는 laser fluence가 0.3J/cm2이고, 펄스폭이 25ns로 출력되는 레이저 리프트 오프법이 적용되는 경우의 모델링식에서 산출된 결과들이다.
도 10a에서, x축은 시간이고, y축은 레이저가 조사된 부분의 GaN막에서의 온도이다. "910"은 본 실시예에 따른 개구부를 가진 GaN막으로 형성된 반도체 소자 제조용 템플릿에 대하여 레이저 리프트 오프법을 수행할 때, 레이저가 조사된 부분에서 시뮬레이션 결과이다. "920"은 종래 기술에 따른 사파이어 기판의 전면을 덮은 GaN막에서 레이저가 조사된 부분에 관한 것이다.
이를 살펴보면, 본 실시예에서의 GaN 막에 대한 온도 프로파일이 전 시간에 걸쳐 종래 기술에 비해 낮음을 확인할 수 있다. 이는 본 실시예에서 개구부의 열적 특성이 종래 기술과 상이하여, 분리 과정에 발생하는 열이 개구부에 집중될 수 있기 때문이다.
도 10b에서, x축은 "0"으로 정해진 레이저의 조사 부분으로부터 GaN막 상의 거리이고, y축은 거리에 따른 온도이다. "930"은 본 실시예에서 레이저 리프트 오프법을 수행할 때의 시뮬레이션 결과이다. "940"은 종래 기술에 의할 때의 시뮬레이션 결과이다.
본 실시예에서의 GaN 막에 대한 온도 프로파일이 조사된 부분을 기준으로 양측에 걸쳐 종래 기술에 비해 낮음을 확인할 수 있다. 이 역시 전술한 이유에 기인한다고 생각된다.
도 10c는 레이저 리프트 오프법에서 레이저 펄스폭에 따른 laser fluence의 임계값을 산출하는 시뮬레이션 결과이다. x축은 조사되는 레이저의 펄스폭이고, y축은 펄스폭에 따른 laser fluence의 임계값이다.
"950"은 본 실시예에서 레이저 리프트 오프법을 수행할 때의 시뮬레이션 결과이다. "960"은 종래 기술에 의할 때의 시뮬레이션 결과이다.
레이저 펄스폭이 증가할수록 laser fluence의 임계값이 증대함에도, 본 실시예에 따른 GaN 막에서의 laser fluence의 임계값이 전 펄스폭에 걸쳐 종래 기술에 비해 낮음을 확인할 수 있다. 이 역시 전술한 이유에 기인한다고 생각된다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리 범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태에 의하여 정해져야 한다.
100: 반도체 소자 제조용 템플릿 110: 템플릿용 기판
120: 제 1 버퍼층 130: 제 2 버퍼층
140: 제 1 도전형 기저 반도체층 150: 개구부
160: 분리층 205: 제 1 도전형 반도체층
210: 제 1 도전형 추가 반도체층 230: 활성층
250: 제 2 도전형 반도체층 280: 제 1 전극
290: 제 2 전극 300: 도전성 볼
310: 베이스 기판 322: 제 2 조절층
324: 제 1 조절층
120: 제 1 버퍼층 130: 제 2 버퍼층
140: 제 1 도전형 기저 반도체층 150: 개구부
160: 분리층 205: 제 1 도전형 반도체층
210: 제 1 도전형 추가 반도체층 230: 활성층
250: 제 2 도전형 반도체층 280: 제 1 전극
290: 제 2 전극 300: 도전성 볼
310: 베이스 기판 322: 제 2 조절층
324: 제 1 조절층
Claims (19)
- 개구부를 구비하고, 레이저 리프트 오프법(laser lift-off method)에 의한 분리 공정을 통해 잔류되는 분리층;
상기 개구부를 공유하여 상기 개구부를 통해 외측벽이 노출되며 상기 분리층 상에 질화물계 반도체로 형성되는 제 1 도전형 기저 반도체층(a first conductive base semiconductor layer)과, 상기 제 1 도전형 기저 반도체층 상에 형성되는 제 1 도전형 추가 반도체층을 포함하는 제 1 도전형 반도체층;
상기 제 1 도전형 반도체층 상에 배치되는 활성층;
상기 활성층 상에 위치되는 제 2 도전형 반도체층; 및
상기 제 1 도전형 반도체층 및 상기 제 2 도전형 반도체층에 연결되는 전극들을 포함하고,
상기 분리층은 상기 레이저 리프트 오프법을 수행할 때, 상기 제 1 도전형 기저 반도체층보다 높은 분리 공정의 선택도를 가지며,
상기 분리층은 불순물이 주입되지 않도록 비도핑된(undoped) 질화물계 반도체막, 상기 제 1 도전형 기저 반도체층과 동일 성분의 비도핑된 물질막, 금속 산화막 및 금속 질화막 중에서 어느 하나로 형성되는 질화물계 박막을 갖는 발광 소자. - 제 1 항에 있어서,
상기 개구부와 인접한 상기 제 1 도전형 기저 반도체층의 외측벽의 경사각이 상기 개구부와 중첩되는 상기 제 1 도전형 추가 반도체층의 표면에 대하여 예각을 갖는 질화물계 박막을 갖는 발광 소자.
- 삭제
- 제 1 항에 있어서,
상기 분리층과 상기 제 1 도전형 기저 반도체층으로 구성된 적층 패턴들의 각각이 서로 이격되도록, 상기 적층 패턴들 주위의 개구부는 상기 분리층의 상부에서 볼 때, 연결되는 질화물계 박막을 갖는 발광 소자. - 제 1 항에 있어서,
상기 분리층 및 상기 제 1 도전형 기저 반도체층은 각각 1μm 이상, 5μm 이하의 두께로 형성되는 질화물계 박막을 갖는 발광 소자. - 제 1 항에 있어서,
상기 제 1 도전형 추가 반도체층과 인접한 상기 제 1 도전형 기저 반도체층의 상부측 근방에 배치된 개구부는 0.5μm 이상, 5μm 이하의 폭을 갖는 질화물계 박막을 갖는 발광 소자. - 제 1 항에 있어서,
상기 전극들에 이격되어 형성되는 도전성 볼들; 및
상기 도전성 볼들 상에 부착하는 베이스 기판을 포함하고,
상기 베이스 기판은 인쇄회로기판, 비전도성 수지 기판, 실리콘 기판, 세라믹 기판 및 글래스 기판 중 어느 하나인 질화물계 박막을 갖는 발광 소자. - 제 1 항에 있어서,
상기 제 1 도전형 반도체층 상에 적층되며, 굴절률이 서로 상이한 복수의 층을 더 포함하고,
상기 복수의 층은 상기 제 1 도전형 반도체층으로부터 상기 개구부로 갈수록 굴절률이 작아지는 순서로 배열되는 질화물계 박막을 갖는 발광 소자. - 투명성을 갖는 템플릿용 기판과, 상기 템플릿용 기판 상에 형성되는 분리층과, 상기 분리층 상에 질화물계 반도체로 형성되는 제 1 도전형 기저 반도체층과, 상기 템플릿용 기판을 노출시키도록 상기 제 1 도전형 기저 반도체층과 상기 분리층을 관통하는 개구부를 포함하고, 상기 템플릿용 기판과 상기 제 1 도전형 기저 반도체층을 분리하는 레이저 리프트 오프법에 의한 분리 공정을 수행할 때, 상기 분리층이 상기 제 1 도전형 기저 반도체층보다 높은 분리 공정의 선택도를 갖는 반도체 소자 제조용 템플릿을 준비하는 단계;
상기 제 1 도전형 기저 반도체층 상에 제 1 도전형 추가 반도체층을 형성하는 단계;
상기 제 1 도전형 추가 반도체층 상에 활성층 및 제 2 도전형 반도체층을 순차적으로 형성하는 단계; 및
상기 제 1 도전형 추가 반도체층 및 상기 제 2 도전형 반도체층에 연결되는 전극들을 형성하는 단계를 포함하고,
상기 분리층에 대한 레이저 리프트 오프법에 의해, 상기 분리층 상부에 형성된 발광 구조체를 상기 템플릿용 기판으로부터 분리하는 단계를 포함하며,
상기 분리층은 상기 템플릿용 기판 상에 제공되는 제 1 버퍼층 및 상기 제 1 버퍼층 상에 제공되는 제 2 버퍼층을 포함하고,
상기 제 1 및 제 2 버퍼층은 불순물이 주입되지 않도록 비도핑된(undoped) 질화물계 반도체막, 상기 제 1 도전형 기저 반도체층과 동일 성분의 비도핑된 물질막, 금속 산화막, 금속 질화막 중에서 동일하거나 서로 다른 막으로 형성되며,
상기 제 1 버퍼층은 상기 제 2 버퍼층보다 낮은 치밀도를 갖는 막으로 형성되고,
상기 발광 구조체를 상기 템플릿용 기판으로부터 분리하는 단계에서, 상기 제 1 버퍼층에서 절단되어 상기 제 2 버퍼층이 상기 제 1 도전형 기저 반도체층에 잔류하는 질화물계 박막을 갖는 발광 소자의 제조 방법. - 삭제
- 제 9 항에 있어서,
상기 제 1 버퍼층은 10nm 이상, 1μm 이하의 두께로 형성되고, 상기 제 2 버퍼층 및 상기 제 1 도전형 기저 반도체층은 각각 1μm 이상, 5μm 이하의 두께로 형성되는 질화물계 박막을 갖는 발광 소자의 제조 방법. - 제 9 항에 있어서,
상기 분리층과 상기 제 1 도전형 기저 반도체층으로 구성된 적층 패턴들의 각각이 서로 이격되도록, 상기 적층 패턴들 주위의 개구부는 상기 분리층의 상부에서 볼 때, 연결되는 질화물계 박막을 갖는 발광 소자의 제조 방법. - 제 9 항에 있어서,
상기 템플릿용 기판에 인접한 상기 분리층은 3μm 이하의 폭을 갖도록 형성되는 질화물계 박막을 갖는 발광 소자의 제조 방법. - 제 9 항에 있어서,
상기 제 1 도전형 추가 반도체층과 인접하는 상기 제 1 도전형 기저 반도체층의 상부측 근방에 배치된 개구부는 0.5μm 이상, 5μm 이하의 폭을 갖도록 형성되는 질화물계 박막을 갖는 발광 소자의 제조 방법. - 제 9 항에 있어서,
상기 발광 구조체를 상기 템플릿용 기판으로부터 분리하는 단계 전에,
상기 전극들에 이격되어 형성되는 도전성 볼들을 형성하는 단계; 및
상기 도전성 볼들 사이에 상기 도전성 볼들을 외부로 노출시키는 공간부와 상기 도전성 볼들 상에 베이스 기판을 배치하는 단계를 더 포함하고,
상기 베이스 기판은 인쇄회로기판, 비전도성 수지 기판, 실리콘 기판, 세라믹 기판 및 글래스 기판 중 어느 하나인 질화물계 박막을 갖는 발광 소자의 제조 방법. - 제 9 항에 있어서,
상기 발광 구조체를 상기 템플릿용 기판으로부터 분리하는 단계 전에,
상기 템플릿용 기판과 반대측에 위치된 상기 발광 구조체 상에 테이프를 통해 제 1 이송용 기판을 부착하는 단계를 더 포함하고,
상기 발광 구조체를 상기 템플릿용 기판으로부터 분리하는 단계 후에,
상기 제 1 이송용 기판을 상기 발광 구조체로부터 이탈시키고, 상기 제 1 이송용 기판이 부착된 측의 반대측에 테이프를 통해 제 2 이송용 기판을 부착하는 단계; 및
상기 발광 구조체가 부착된 상기 제 2 이송용 기판을 소정 위치로 이송하여, 상기 전극들에 이격되게 배치되는 도전성 볼들을 형성함과 아울러서, 상기 도전성 볼들 상의 베이스 기판을 배치하는 단계를 더 포함하는 질화물계 박막을 갖는 발광 소자의 제조 방법. - 제 9 항에 있어서,
상기 제 1 도전형 기저 반도체층과 상기 제 1 도전형 추가 반도체층 상에 굴절률이 서로 상이한 복수의 층을 형성하는 단계를 더 포함하고,
상기 복수의 층은 상기 제 1 도전형 기저 반도체층 및 상기 제 1 도전형 추가 반도체층으로부터 상기 개구부로 갈수로 굴절률이 작아지는 순서로 배열되는 질화물계 박막을 갖는 발광 소자의 제조 방법. - 템플릿용 기판;
상기 템플릿용 기판 상에 형성되는 분리층;
상기 분리층 상에 질화물계 반도체로 형성되는 기저 반도체층(base semiconductor layer); 및
상기 템플릿용 기판을 노출시키도록 상기 기저 반도체층과 상기 분리층을 관통하는 개구부를 포함하고,
상기 분리층은 상기 템플릿용 기판과 상기 기저 반도체층을 분리하는 레이저 리프트 오프법을 수행할 때, 상기 기저 반도체층보다 높은 분리 공정의 선택도를 가지며,
상기 분리층은 불순물이 주입되지 않도록 비도핑된(undoped) 질화물계 반도체막, 상기 기저 반도체층과 동일 성분의 비도핑된 물질막, 금속 산화막 및 금속 질화막 중에서 어느 하나로 형성되는 반도체 소자 제조용 템플릿. - 삭제
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|---|---|---|---|---|
| KR100622818B1 (ko) * | 2005-09-27 | 2006-09-14 | 엘지전자 주식회사 | 수직형 발광소자의 제조방법 |
| KR20140090346A (ko) * | 2013-01-07 | 2014-07-17 | 삼성전자주식회사 | 반도체 발광 소자 |
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| KR20140047870A (ko) * | 2012-10-15 | 2014-04-23 | 서울바이오시스 주식회사 | 성장 기판 분리 방법, 발광 다이오드 제조 방법 및 그것에 의해 제조된 발광 다이오드 |
| KR101655178B1 (ko) * | 2015-10-27 | 2016-09-08 | 주식회사 루미스타 | 발광 소자 및 그 제조 방법 |
-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100622818B1 (ko) * | 2005-09-27 | 2006-09-14 | 엘지전자 주식회사 | 수직형 발광소자의 제조방법 |
| KR20140090346A (ko) * | 2013-01-07 | 2014-07-17 | 삼성전자주식회사 | 반도체 발광 소자 |
| KR101754528B1 (ko) * | 2016-03-23 | 2017-07-06 | 한국광기술원 | 건식 접착구조를 갖는 ｌｅｄ 구조체 어레이의 전사체와 이를 이용한 ｌｅｄ 구조체 어레이의 이송방법 및 ｌｅｄ 구조체 |
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