JP2007005787A - 半導体素子パッケージ用キャップおよびその製造方法 - Google Patents
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Abstract
【課題】空洞部を形成しながらもシード層を有するビアホールメッキが可能な半導体素子パッケージ用キャップとその製造方法を開示する。
【解決手段】 本発明に係る半導体素子パッケージ用キャップは、空洞部を有する所定厚さのボディーと、前記基板の空洞部形成面から所定深さに形成された第１ビアホールと、前記第１ビアホールの内周面に形成された第１シード層と、前記基板の空洞部の反対面から所定の深さに形成された第２ビアホールと、前記第２ビアホールの内週面に形成された第２シード層と、前記第１ビアホールおよび第２ビアホールに充填されたメッキ物質と、を含む。
【選択図】図５Ｇ
【解決手段】 本発明に係る半導体素子パッケージ用キャップは、空洞部を有する所定厚さのボディーと、前記基板の空洞部形成面から所定深さに形成された第１ビアホールと、前記第１ビアホールの内周面に形成された第１シード層と、前記基板の空洞部の反対面から所定の深さに形成された第２ビアホールと、前記第２ビアホールの内週面に形成された第２シード層と、前記第１ビアホールおよび第２ビアホールに充填されたメッキ物質と、を含む。
【選択図】図５Ｇ
Description
本発明は、めっきを施されたビアホールを有する、半導体素子パッケージに使用されるキャップに関する。
一般に、ＩＣ、通信用ハイブリッドチップ（Ｈｙｂｒｉｄ Ｃｈｉｐ）、ＲＦ ＭＥＭＳなどの微細構造物パッケージは、低コスト、高い収率、超小型パッケージングの求められる工程が要求されている。また、工程の単純化および信頼性のある工程が要求されている。特に、多数の素子を単一チップ化するパッケージング技術が求められると同時に、高い信頼性を有するビアホール充填技術が求められるのが今の流れである。
図１ないし図３は、一般の半導体素子パッケージ用キャップを製造するための基板のビアホールメッキ方法を説明するための図である。
図１は２００μｍ以下の厚さを有する基板１にビアホールを形成し、このビアホールに金属２が充填されていることを図示している。この場合、ビアホールの内周面にシード層３を形成する状態でメッキを施して金属２を充填することにより、良好なメッキ層を形成することができる。しかし、係る構造および方法はパッケージングで必要な空洞部の形成ができないという短所が挙げられる。
図１は２００μｍ以下の厚さを有する基板１にビアホールを形成し、このビアホールに金属２が充填されていることを図示している。この場合、ビアホールの内周面にシード層３を形成する状態でメッキを施して金属２を充填することにより、良好なメッキ層を形成することができる。しかし、係る構造および方法はパッケージングで必要な空洞部の形成ができないという短所が挙げられる。
図２には１００μｍ以下の厚さを有する基板１１に基板を貫通しない所定深さのビアホールを形成し、このビアホール内にシード層１３を形成した状態でメッキを施して金属１２を充填するビアホールメッキ方法が図示されている。良好なメッキ層を形成することができ、また図面において点線で示したように、空洞部１４の形成も可能であるが、空洞部の加工深さにその限界がある問題を有している。つまり、基板１１の厚みが１００μｍ以下と薄いため、空洞部を深く形成することができない。
図３には３００μｍ以上の厚さを有する基板２１にビアホールを形成し、基板２１の一方面にシード層２３を形成した状態で、バックコンタクト（ｂａｃｋ ｃｏｎｔａｃｔ）メッキを施して金属２２を充填させるビアホールメッキ方法について図示されている。しかし、係る方法はビアホール内周面のシード層形成が困難であるため、良好なメッキ層を形成し難い。即ち、シード層はビアホールの底面にのみ形成されており、ビアホールの側面にシード層がない。よって、ビアホールメッキは、シリコン（Ｓｉ）とメッキ物質の界面に異物トラップ（ｔｒａｐ）が生じ、シリコンとメッキ物質との界面が弱く、不良の原因になる恐れがある。
結果的に、前述した従来方法はパッケージングで必要な空洞部を有する、厚さ２００μｍ以上のシリコンウエハにてシード層を有するビアホールメッキが難しく、さらに、空洞部を含んだ工程が困難であることから、半導体素子パッケージ用キャップの製造に適しない。
韓国公開特許２００３−７９９８７号
米国特許６，８２８，１７５号明細書
本発明は前述した問題点を解決するために案出されたもので、本発明の目的は、空洞部を形成しながらもシード層の有するビアホールメッキが可能な半導体素子パッケージ用キャップおよびその製造方法を提供することにある。
本発明の他の目的は、２００μｍ以上の厚さを有するウエハにても、シード層の有するビアホールメッキが可能な半導体素子パッケージ用キャップおよび製造方法を提供することにある。
本発明の他の目的は、２００μｍ以上の厚さを有するウエハにても、シード層の有するビアホールメッキが可能な半導体素子パッケージ用キャップおよび製造方法を提供することにある。
前述した目的を達成するための本願第１発明に係る半導体素子パッケージ用キャップは、空洞部を有する所定厚さのボディーと、前記基板の空洞部形成面から所定深さに形成された第１ビアホールと、前記第１ビアホールの内周面に形成された第１シード層と、前記基板の空洞部の反対面から所定深さに形成された第２ビアホールと、前記第２ビアホールの内週面に形成された第２シード層と、前記第１ビアホールおよび第２ビアホールに充填されたメッキ物質と、を含むことを特徴とする。
上記の方法によれば、厚みが２００μｍ以上と厚い基板を用いた場合でも、ビアホール内のめっきを、空洞部側のめっきとその反対側のめっきとに分けて行うため、ビアホールの深さが深い場合であってもビアホール内のめっきを精度良く行うことができる。これは、ビアホール内のめっきを上面側及び下面側からの２段階で行うことで、第１ビアホール及び第２ビアホールのそれぞれの深さが２分割されるからである。ビアホールの深さが深い場合には、ビアホール内のシード層の形成が困難であり、またビアホール内でのめっき速度の違いにより完全に金属を充填することができず、ボイドが発生する場合がある。しかし、上述のようにビアホールを２分割して各ビアホールの深さを浅くすることで、ビアホール内にシード層を形成し、ビアホール内を完全に充填することができる。
このような本発明によると、シード層を有するビアホールメッキが可能であるため、基板であるシリコンとメッキ物質の界面に異物トラップが発生せず、その界面が堅固になることからパッケージの信頼性が向上する。空洞部を形成しながらもシード層を有するビアホールメッキが可能である。
また、本発明により厚みが２００μｍ以上の基板を用いることができるため、空洞部の深さの制限が少なく、空洞部に所望の構造物を形成することができる。
また、本発明により厚みが２００μｍ以上の基板を用いることができるため、空洞部の深さの制限が少なく、空洞部に所望の構造物を形成することができる。
本願第２発明は、第１発明において、前記ボディーはシリコンウエハである。
本願第３発明は、第１発明において、前記ボディーは少なくとも３００μｍ程度の厚さを有し、前記第１ビアホールは少なくとも１００μｍ程度の深さを有することが好ましい。
本願第４発明の目的を達成するための半導体素子パッケージ用キャップの製造方法は、シリコンウエハの一方面に所定の空洞部を形成するステップと、前記シリコンウエハの一方面に所定深さの第１ビアホールを形成するステップと、前記第１ビアホールの内周面を含む全体面に第１シード層を形成するステップと、前記第１ビアホールに金属をメッキするステップと、前記シリコンウエハの他方面に所定深さの第２ビアホールを形成するステップと、前記第２ビアホールの内週面を含む全体面に第２シード層を形成するステップと、前記第２ビアホールに金属をメッキするステップと、を含むことを特徴とする。
本願第３発明は、第１発明において、前記ボディーは少なくとも３００μｍ程度の厚さを有し、前記第１ビアホールは少なくとも１００μｍ程度の深さを有することが好ましい。
本願第４発明の目的を達成するための半導体素子パッケージ用キャップの製造方法は、シリコンウエハの一方面に所定の空洞部を形成するステップと、前記シリコンウエハの一方面に所定深さの第１ビアホールを形成するステップと、前記第１ビアホールの内周面を含む全体面に第１シード層を形成するステップと、前記第１ビアホールに金属をメッキするステップと、前記シリコンウエハの他方面に所定深さの第２ビアホールを形成するステップと、前記第２ビアホールの内週面を含む全体面に第２シード層を形成するステップと、前記第２ビアホールに金属をメッキするステップと、を含むことを特徴とする。
本願第５発明は、第４発明において、前記第１および第２ビアホールは、ＩＣＰ ＲＩＥに基づいて形成することが好ましい。
本願第６発明は、第４発明において、前記第１ビアホールに金属をメッキするステップはダマシン電気メッキ（Ｄａｍａｓｃｅｎｅ Ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）工程、また、前記第２ビアホールに金属をメッキするステップはバックコンタクト電気メッキ（Ｂａｃｋ Ｃｏｎｔａｃｔ Ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）工程に基づいて施すことが好ましい。
本願第６発明は、第４発明において、前記第１ビアホールに金属をメッキするステップはダマシン電気メッキ（Ｄａｍａｓｃｅｎｅ Ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）工程、また、前記第２ビアホールに金属をメッキするステップはバックコンタクト電気メッキ（Ｂａｃｋ Ｃｏｎｔａｃｔ Ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）工程に基づいて施すことが好ましい。
本願第７発明は、第４発明において、前記第１および第２シード層は、Ｃｒ／ＡｕまたはＴｉ／Ｃｕをスパッタリングして形成することが好ましい。
本願第８発明は、第４発明において、本発明の好適な実施形態によると、半導体素子パッケージ用キャップの製造方法は、前記第２ビアホールのメッキ後、シード層を取除くステップを更に含むことができる。
本願第８発明は、第４発明において、本発明の好適な実施形態によると、半導体素子パッケージ用キャップの製造方法は、前記第２ビアホールのメッキ後、シード層を取除くステップを更に含むことができる。
本願第９発明は、第８発明において、前記シード層の除去するステップは、化学機械研摩（ＣＭＰ）を用いることが好ましい。
本発明によると、シード層を有するビアホールメッキが可能であるため、シリコンとメッキ物質の界面に異物トラップが発生せず、その界面が堅固になることからパッケージの信頼性が向上される。
以下、添付の図面に基づいて本発明の好適な実施形態を詳述する。
図４は本発明の一実施の形態に係る半導体素子パッケージ用キャップの構造を示す断面図である。同図に示すように、本発明の一実施の形態に係る半導体素子パッケージ用キャップは、シリコンウエハからなる所定厚さのボディー３０を備える。ここで、ボディー３０の厚さは限定されないが、本発明の特徴によると少なくとも３００μｍ程度の厚さを有する。
ボディー３０の一方面に空洞部３１が形成されており、また、ボディー３０にはシード層３２，３３を有するビアホールメッキ部が備えられている。シード層３２，３３は第１ビアホール４２の内周面に形成された第１シード層３２と、第２ビアホール４３の内周面に形成された第２シード層３３とから区分される。第１および第２ビアホール４２，４３にはメッキなどの工程によりメッキ物質５２，５３がそれぞれ充填されている。
図面に示したように、従来には具現が困難であった厚さ２００μｍ以上を有するシリコンウエハに空洞部３１が形成される同時に、シード層３２，３３を有するビアホールメッキの可能な構造が具現され得る。
前述したキャップ構造にて、ボディー３０の厚さが３００μｍ程度である場合、第１ビアホール４２の深さは１００μｍ程度であることが好ましい。この場合、第２ビアホール４３の深さは２００μｍ程度となり、第２ビアホール４３の内周面においてシード層の形成を完全に行うことができる。また、このような数値に必ず限定するのではないが、後述の製造方法にように第１ビアホール４２のメッキはダマシン電気メッキ（Ｄａｍａｓｃｅｎｅ Ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）を用い、第２ビアホール４３のメッキはバックコンタクト電気メッキ（Ｂａｃｋ Ｃｏｎｔａｃｔ Ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）を用いる場合に、上記の数値であることが好ましい。
前述したキャップ構造にて、ボディー３０の厚さが３００μｍ程度である場合、第１ビアホール４２の深さは１００μｍ程度であることが好ましい。この場合、第２ビアホール４３の深さは２００μｍ程度となり、第２ビアホール４３の内周面においてシード層の形成を完全に行うことができる。また、このような数値に必ず限定するのではないが、後述の製造方法にように第１ビアホール４２のメッキはダマシン電気メッキ（Ｄａｍａｓｃｅｎｅ Ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）を用い、第２ビアホール４３のメッキはバックコンタクト電気メッキ（Ｂａｃｋ Ｃｏｎｔａｃｔ Ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）を用いる場合に、上記の数値であることが好ましい。
以下、前述のような本発明の実施形態にかかる半導体素子パッケージ用キャップを製造する方法につき、図５Ａないし図５Ｇに基づいて説明する。
図５Ａは、シリコンウエハからなるボディー３０を示す。まず、このボディー３０の一方に空洞部３１を形成する。この空洞部３１はＩＣＰ ＲＩＥ（Inductive Coupled Plasma Reactive Ion Etching）によりその深さおよびサイズを調整し形成することができる。
図５Ａは、シリコンウエハからなるボディー３０を示す。まず、このボディー３０の一方に空洞部３１を形成する。この空洞部３１はＩＣＰ ＲＩＥ（Inductive Coupled Plasma Reactive Ion Etching）によりその深さおよびサイズを調整し形成することができる。
図５Ｂに示すように、ボディー３０の一方面、即ち、空洞部３１の形成された面に所定深さの第１ビアホール４２を形成し、第１ビアホール４２の内周面を含む全体面に第１シード層３２を形成する。第１ビアホール４２はＩＣＰ ＲＩＥにより形成可能であり、第１シード層３２はＣｒ／ＡｕまたはＴｉ／Ｃｕをスパッタリングして願望の厚さで形成することができる。ここで、第１シード層の材質や形成方法は前述した実施形態に限定するのではない。
図５Ｃは、第１シード層３２が形成された第１ビアホール４２に金属をメッキしてメッキ物質５２を充填した状態である。このとき、メッキはほぼ１００μｍ程度の深さに適したダマシン電気メッキに基づいて行う。
それから図５Ｄに示すように、ボディー３０の他方面に所定深さの第２ビアホール４３を形成する。このビアホール４３は、その下部の第１シード層３２が露出すべく形成する。第２ビアホール４３の形成は第１ビアホール４３の形成方法と同じ工程で行われる。
それから図５Ｄに示すように、ボディー３０の他方面に所定深さの第２ビアホール４３を形成する。このビアホール４３は、その下部の第１シード層３２が露出すべく形成する。第２ビアホール４３の形成は第１ビアホール４３の形成方法と同じ工程で行われる。
図５Ｅに示すように、第２ビアホール４３の内周面を含んだ全体面に第２シード層３３を第１シード層３２の形成方法と同じ方法により行う。
そして、第２シード層３３の形成された第２ビアホール４３に金属をメッキし、図５Ｆに示すような導電物質５３を充填する。この際、第２ビアホール４３の外周面には第２シード層３３が存在し、底面には第１シード層３２が存在することから、バックコンタクト電気メッキにより良好なメッキ層が獲得される。
そして、第２シード層３３の形成された第２ビアホール４３に金属をメッキし、図５Ｆに示すような導電物質５３を充填する。この際、第２ビアホール４３の外周面には第２シード層３３が存在し、底面には第１シード層３２が存在することから、バックコンタクト電気メッキにより良好なメッキ層が獲得される。
図５Ｇは最終的にシード層を取除いた状態を示している。シード層を取除くステップは化学機械研摩（ＣＭＰ）を用いる。
係る一連の過程を介して空洞部とシード層を有する電気メッキが可能な構造、即ち、半導体素子パッケージ用キャップとして使用するのに適した構造を容易に具現することができる。つまり、上述の方法によれば、厚みが２００μｍ以上の基板を用いるため、空洞部の深さの制限が少なく、空洞部に所望の構造物を形成することができる。また、厚みが２００μｍ以上の基板であっても、上述のようにビアホール内のめっきを、上部のめっきと下部のめっきとに分けて行うため、ビアホールの深さが深い場合であってもビアホール内のめっきを精度良く行うことができる。これは、ビアホール内のめっきを上面側及び下面側からの２段階で行うことで、第１ビアホール及び第２ビアホールのそれぞれの深さが２分割されるからである。ビアホールの深さが深い場合には、ビアホール内のシード層の形成が困難であり、またビアホール内でのめっき速度の違いにより完全に金属を充填することができず、ボイドが発生する場合がある。しかし、本発明のようにビアホールを２分割して各ビアホールの深さを浅くすることで、ビアホール内にシード層を形成し、ビアホール内を完全に充填することができる。
係る一連の過程を介して空洞部とシード層を有する電気メッキが可能な構造、即ち、半導体素子パッケージ用キャップとして使用するのに適した構造を容易に具現することができる。つまり、上述の方法によれば、厚みが２００μｍ以上の基板を用いるため、空洞部の深さの制限が少なく、空洞部に所望の構造物を形成することができる。また、厚みが２００μｍ以上の基板であっても、上述のようにビアホール内のめっきを、上部のめっきと下部のめっきとに分けて行うため、ビアホールの深さが深い場合であってもビアホール内のめっきを精度良く行うことができる。これは、ビアホール内のめっきを上面側及び下面側からの２段階で行うことで、第１ビアホール及び第２ビアホールのそれぞれの深さが２分割されるからである。ビアホールの深さが深い場合には、ビアホール内のシード層の形成が困難であり、またビアホール内でのめっき速度の違いにより完全に金属を充填することができず、ボイドが発生する場合がある。しかし、本発明のようにビアホールを２分割して各ビアホールの深さを浅くすることで、ビアホール内にシード層を形成し、ビアホール内を完全に充填することができる。
このような本発明によると、シード層を有するビアホールメッキが可能であるため、基板であるシリコンとメッキ物質の界面に異物トラップが発生せず、その界面が堅固になることからパッケージの信頼性が向上する。
以上、図面に基づいて本発明の好適な実施形態を図示および説明してきたが本発明の保護範囲は、前述の実施形態に限定するものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
以上、図面に基づいて本発明の好適な実施形態を図示および説明してきたが本発明の保護範囲は、前述の実施形態に限定するものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
３０ ボディー
３１ 空洞部
３２，３３ シード層
４２，４３ ビアホール
５２，５３ 導電物質
３１ 空洞部
３２，３３ シード層
４２，４３ ビアホール
５２，５３ 導電物質
Claims (9)
- 半導体素子パッケージ用キャップであって、
空洞部を有する所定厚さのボディーと、
前記基板の空洞部形成面から所定深さに形成された第１ビアホールと、
前記第１ビアホールの内周面に形成された第１シード層と、
前記基板の空洞部の反対面から所定深さに形成された第２ビアホールと、
前記第２ビアホールの内週面に形成された第２シード層と、
前記第１ビアホールおよび第２ビアホールに充填されたメッキ物質と、
を含むことを特徴とする半導体素子パッケージ用キャップ。 - 前記ボディーはシリコンウエハであることを特徴とする請求項１に記載の半導体素子パッケージ用キャップ。
- 前記ボディーは少なくとも３００μｍ程度の厚さを有し、前記第１ビアホールは少なくとも１００μｍ程度の深さを有することを特徴とする請求項２に記載の半導体素子パッケージ用キャップ。
- シリコンウエハの一方面に所定の空洞部を形成するステップと、
前記シリコンウエハの一方面に所定深さの第１ビアホールを形成するステップと、
前記第１ビアホールの内周面を含む全体面に第１シード層を形成するステップと、
前記第１ビアホールに金属をメッキするステップと、
前記シリコンウエハの他方面に所定深さの第２ビアホールを形成するステップと、
前記第２ビアホールの内週面を含む全体面に第２シード層を形成するステップと、
前記第２ビアホールに金属をメッキするステップと、
を含むことを特徴とする半導体素子パッケージ用キャップの製造方法。 - 前記第１および第２ビアホールは、ＩＣＰ ＲＩＥに基づいて形成されることを特徴とする請求項４に記載の半導体素子パッケージ用キャップの製造方法。
- 前記第１ビアホールに金属をメッキするステップはダマシン電気メッキ（Ｄａｍａｓｃｅｎｅ Ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）工程、また、前記第２ビアホールに金属をメッキするステップはバックコンタクト電気メッキ（Ｂａｃｋ Ｃｏｎｔａｃｔ Ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）工程に基づいて施すことを特徴とする請求項４に記載の半導体素子パッケージ用キャップの製造方法。
- 前記第１および第２シード層は、Ｃｒ／ＡｕまたはＴｉ／Ｃｕをスパッタリングして形成することを特徴とする請求項４に記載の半導体素子パッケージ用キャップの製造方法。
- 前記第２ビアホールのメッキ後、シード層を取除くステップを更に含むことを特徴とする請求項４に記載の半導体素子パッケージ用キャップの製造方法。
- 前記シード層の除去は化学機械研摩（ＣＭＰ）を用いることを特徴とする請求項８に記載の半導体素子パッケージ用キャップの製造方法。
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