JP2015524172A - 三次元集積におけるシリコン貫通電極（ｔｓｖ）応力を低減するためのコンフォーマルコーティング弾性クッションの使用 - Google Patents

三次元集積におけるシリコン貫通電極（ｔｓｖ）応力を低減するためのコンフォーマルコーティング弾性クッションの使用 Download PDF

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Abstract

集積回路組立体ならびにそれを製造する方法が提供されている。集積回路組立体は、それぞれの表面を含む第１のチップと第２のチップとを含み、ここで、第１のチップと第２のチップは表面同士が対面する接触構成で結合されている。集積回路組立体は、第１のチップと第２のチップを貫通するように配置された電極を含む。電極は、第１のチップおよび第２のチップそれぞれの少なくとも１つの材料によって取り囲まれている。電極の少なくとも一部分を封入するクッション層が電極と電極を取り囲む少なくとも１つの材料との間に形成される。

Description

本発明は、概して、３次元（３Ｄ）集積組立体、そしてより詳細にはクッション層を有する３次元集積回路に関する。
（関連出願の相互参照）
本出願は、「３次元集積におけるＴＳＶ応力を低減するためのコンフォーマルコーティング弾性クッション（conformal coating elastic cushion）の使用」という名称の米国仮特許出願第６１／６８９，５３１号明細書に関連するものである。米国仮特許出願は、２０１２年６月７日付けで出願され、その内容全体が参照により本明細書に援用される。
今日の集積回路は、多くの場合、数多くの（最高１００万個以上の）集積されたコンポーネントおよびデバイスを含む。しかしながら、所与の製品について、１つの集積基板（またはチップとしても公知の集積回路）上で所要の回路または性能を全て達成することは時として不可能である。したがって、２つ以上の基板が必要とされる場合がある。同様に、製造プロセスの制約条件によって、時として、異なるコンポーネントを製造するために２つ以上の基板の使用が必要となる。この場合、多数の基板上の回路の相互接続が主要な課題となる。チップ間には何百もの接続が求められ、誘導効果および容量効果を最小限に抑え高速運転を可能にするために接続抵抗を低くそして経路長を短かく保つ必要がある。多くの相互接続配置およびプロセスが公知であるが、多くは特殊で複雑なプロセスまたは高価な構造を必要とする。
さらに、集積回路上のコンポーネントおよびデバイスの数が増大し続けるにつれて、さまざまなコンポーネントおよびデバイスを接続しかつ内部のコンポーネントとデバイスを外部の回路に接続するために使用されるオンチップワイヤの数および複雑性は増大する。これらの相互接続は、場所をとるものであり、相互接続の長さが延長されることを余儀なくし、こうしてこれらのオンチップワイヤに沿った信号伝搬により大きな遅延を導く可能性がある。追加の配線層を導入することによって、配線長の削減という結果は得られるが、このような追加の配線層の形成または製造は、追加のまたは複雑な加工ステップを必要とする場合がある。さらに、相互接続を行なうコストは多くの場合、製品が販売用である場合に使用可能な相互接続の数を決定する上で決定的に重要な意味を持つ要因である。
相互接続の長さ（および対応する配線することの遅れ、ワイヤ間の結合容量、損失機構および他の望ましくないワイヤの影響を低減する）を短くする１つの方法は、相互接続すべきデバイスを３次元（３Ｄ）空間配置で位置づけすることにある。２次元（２Ｄ）空間配置でのワイヤーの混雑状態は一部には、接続すべきコンポーネントを最適な形で設置できないことに起因している。３次元配置では、コンポーネントおよびデバイスの最適な設置を達成する可能性がより高くなる。しかしながら、ワイヤ短縮の利点を最大限に達成するためには、ワイヤを、積層体の周囲だけでなく回路の体積内部のあらゆる場所において３次元積層体回路間で電極（vias）を通って垂直方向に導かなければならない。図１は、積層体の内部の垂直方向電極を伴う３次元チップ積層体の一例を示す。チップ積層体１００は、基板１１０、１２０、１３０および１４０を含む。垂直電極の例は、１１２、１１４および１１６として示されている。
別の３次元構成は、図２Ａおよび２Ｂ中に示されている通り、表面同士が対面する構成で積層された２つの基板を使用する。「表面同士が対面する」という用語は、デバイスおよびその接触面を含む表側と呼ばれる基板の表面が互いに対面して結合されることを意味している。図示される通り、２つの基板２１０および２２０は、そのそれぞれの表側が互いに対面した状態で整列され結合される。このような構成においては、相互接続を形成するために電極が使用されてよい。電極は、基板２１０、２２０の１つ以上を貫通して、相互接続を形成してよい。基板がシリコン（Ｓｉ）製である場合、基板を貫通する電極は、シリコン貫通電極（ＴＳＶ）として公知であるかもしれない。従来、ＴＳＶは、基板を形成する材料とは異なる材料で構成されている。その結果、電極を形成する材料および基板を形成する材料が加熱された場合に問題が生じることがある。
米国特許第７，４５３，１５０号明細書
したがって、改良型のコンパクトな集積回路組立体および相互接続を形成する構造および方法が必要とされる。好ましくは、この構造および方法は、３次元回路を高温に曝露できるようにするものである。
本発明の態様により、集積回路組立体が提供されている。集積回路組立体は、第１のチップと第２のチップを含む。第１のチップは、少なくとも１つの第１のデバイスを含む表面および裏面を有する。第２のチップは、少なくとも１つの第２のデバイスを含む表面を有する。第１のチップと第２のチップは、表面接触構造（表面と表面との接触）で結合している。集積回路組立体はさらに電極を含む。電極はピラー部分を有し、ここでピラー部分は、第１のチップと第２のチップを貫通するように配置されている。電極は、第１のチップと第２のチップそれぞれの少なくとも１つの材料によって取り囲まれている。電極の少なくとも一部分を囲むクッション層は、電極とこの電極を取り囲む少なくとも１つの材料との間に形成されている。
本発明の他の態様により、第１および第２のチップを相互接続するための方法が提供されている。この方法は、結合ステップ（bonding）、形成ステップ(forming)および蒸着ステップ（depositing）を含む。第１のチップと第２のチップを相互接続する方法の第１のステップには、第１のチップと第２のチップとを表面接触構造で結合するステップが含まれる。第２のステップには、少なくとも部分的に第１のチップおよび第２のチップ内に電極を形成するステップが含まれ、ここで電極は、第１のチップと第２のチップそれぞれの少なくとも１つの材料によって取り囲まれている。第３のステップには、電極の一部分の上にクッション層を蒸着させるステップが含まれ、ここでクッション層は、電極とこの電極を取り囲む少なくとも１つの材料との間に形成されている。
添付図面は、原寸に比例して描くように意図されていない。図面中、さまざまな図に示されている同一のまたはほぼ同一の各コンポーネントは、同様の数字により表わされている。明確さを期して、全ての図面中で全てのコンポーネントが付番されていない可能性がある。
積層体内部に垂直電極を有する従来の３次元チップ積層体の概略図である。 従来の３次元ダイ組立体のモノリシック製造のための表面接触ウェハー基板整列のための整列動作を示す概略図である。 従来のモノリシック３次元回路積層体のための２つの整列された基板の表面接触結合の概略図である。 チップの整列の一例を示す概略的断面図である。 チップの表面接触結合の一例を示す概略的断面図である。 １つのチップの１つの基板の裏面薄化の一例を示す概略的断面図である。 本発明の一態様に係るディープピラー釘頭状電極を有する２チップ構造の製造過程を順に示す概略的断面図である。 ダイの内部に位置設定されたシリコン貫通電極（ＴＳＶ）の一例を示す概略的断面図である。 ダイの内部に位置設定されたシリコン貫通電極（ＴＳＶ）の他の一例を示す概略的断面図である。 ダイの内部に位置設定されたシリコン貫通電極（ＴＳＶ）の他の一例を示す概略的断面図である。
本発明は、その利用分野に関して、以下の説明に記載されているかまたは図面中に示されている構造詳細およびコンポーネント配置に限定されるものではない。本発明は、他の実施形態が可能であり、かつ他の形での実践または実施が可能なものである。同様にして、本明細書中で使用されている表現および用語は、説明を目的とするものであって、限定するものとしてみなされるべきではない。「ｉｎｃｌｕｄｉｎｇ（含む）」、「ｃｏｍｐｒｉｓｉｎｇ（含む）」または「ｈａｖｉｎｇ（有する）」、「ｃｏｎｔａｉｎｉｎｇ（含む）」、「ｉｎｖｏｌｖｉｎｇ（関与する）」および本明細書中のそれらの変形形態の使用は、以下に列挙する品目およびその等価物ならびに追加品目を包含するように意図されている。本出願において、「ＡとＢのうちの少なくとも１つ」という成句は、Ａおよび／またはＢと等価であり、ＡまたはＢあるいは（ＡおよびＢ）を意味する。
同様に、以下の半導体構造を記述するにあたって、「ｏｎ」という用語は、デバイス、層および特徴（feature）について、互いとの関係における配置を記述するために使用される。このような状況における「ｏｎ」という用語は、「直接〜の上」という解釈に限定されず、層の内部にまたは少なくとも部分的に層の内部に構造が配置されている可能性、あるいは介入する層が存在する可能性を排除するように意図されていない。したがって、「ｏｎ（〜の上）」には、「ｉｎ（の中）」、「ｐａｒｔｉａｌｌｙ ｉｎ（部分的に〜の中）」、および「ｏｖｅｒ（〜の全体にわたって）」が含まれる可能性がある。
さらに、本出願の目的に関して、「基板」という用語は、層、構造および／またはデバイスをその上、その中または部分的にその内部に形成してよい支持体を意味する。本明細書中で使用される「チップ（chip）」という用語は、基板に加えて、基板の上、内部または部分的に内部に形成された任意の層、構造またはデバイスを意味する。「チップ」は多くの場合、一般に、「ダイ（die）」または「集積回路（integrated circuit）」と呼ばれるが、集積回路は追加のコンポーネント、例えばリードフレーム、ボンドワイヤおよびパッケージングを含んでいてよく、集積回路は、１つのパッケージ内に多数のチップを含んでいてよい。
集積回路組立体のコンパクトな３次元構造が提供される。対応する構造製造方法も同様に提供される。構造は、上または中にコンポーネントおよびデバイスが形成されて第１のチップを形成し得る前面を有する第１の基板（時としてウェハーと呼ばれる）を含む。チップの表側は、チップの活性側またはコンポーネントおよび／またはデバイスを伴う側に対応する。構造はさらに、上または中にコンポーネントおよびデバイスが形成されて、第２のチップを形成し得る前面を有する第２の基板を含んでいる。第２のチップの表側は、チップの活性側またはコンポーネントおよび／またはデバイスを伴う側に対応する。第１のチップと第２のチップは、チップのそれぞれの面が互いに対面している状態で、一緒に結合される。
少なくとも部分的に１つのチップの単一の溝（trench）の内部に形成されている「ピラー（pillar）」電極と呼ばれるディープ電極（deep via）が、２つのチップのメタライズ層を接続するために提供されている。一部の実施形態によると、チップは、好適な結合剤、例えば適切な接着剤を用いて共に結合される。ピラー電極は、１つのチップの基板を貫通して形成され、こうして、基板の裏面でピラーを露出させてよい。一部の実施形態によると、対面する表面同士が結合したチップの第１の対が、対面する表面同士が結合したチップの第２の対に対し適切な構成で結合し、こうしてマルチチップ集積回路組立体を形成してよい。例えば、一部の実施形態において、露出したピラーを有する表面同士が結合した第１のチップ積層体の基板の裏面は、その後に、表面同士が結合した第２のチップ積層体の基板の裏面と結合する新しい面として処理される。
３次元集積回路組立体のための相互接続が、相互接続を形成する方法と共に提供される。相互接続は、第２のチップの金属層に対し第１のチップの金属層を接続できるようにする電極の形をとってよく、ここで第１および第２のチップは、対面する表面同士が結合している。一部の実施形態において、電極は、第１のチップの金属層に対して接触するコレット（collet）の開口部の内部に少なくとも部分的に配置される。コレットは、閉鎖された（ただし必ずしも丸いものではない）輪郭の形をとってよいリング様構造であってよい。あるいは、コレットは、１つ以上の割れ目を含み、電極が貫通するセグメント化された輪郭を形成していてもよい。１つの実施形態によると、電極は２つの部分を含む。第１の部分はピラーであり、これは単一のトンネルの内部に少なくとも部分的に形成され、第１のチップの層から第２のチップの層まで延在する。電極の第２の部分は、コレットと接触し、電極のピラー部分よりも大きい断面積を有する「釘頭状」構造を含む。
対面する表面同士が結合したチップのメタライズ層を接続するための低抵抗電極が提供される。電極は、単一トンネル構造を含み、こうして、３次元組立体の中で比較的小さいチップ面積または体積量を占有する。一部の実施形態によると、電極は、チップが共に結合した後に製造される。一方または両方のチップの基板は、電極の製造を容易にするためチップが共に結合した後に薄化されてよい。一部の実施形態によると、電極のいかなる部分もチップの結合前に形成されない。すなわち、電極はチップが整列され、結合した後に形成される。この「最後に電極を作成する」アプローチは、電極、トンネルおよび他の組立構造の優れた接触を確保すると共に、清浄な表面を確保する目的で、電極構造の製造中に多くの清浄プロセスを使用できるようにする。この製造はまた、製造コストが低く、半導体製造のために使用されるものと同じプロセスを使用し、高密度電極アレイの形成を可能にし、その比較的短かい長さに起因して低いインダクタンスを示す。これらの同じ電気的電極は同様に、大部分の金属が熱伝導性であることから、３次元組立体の内部からの熱の除去を増強するための熱経路として役立つことができる。これらの金属のうち、室温で最高の電気的および熱的伝導性は、典型的に銅（Ｃｕ）によって得られると考えられる。電極は同様に、高アスペクト比加工から得られる実質的に垂直な側壁を有していてもよい。銅の使用は、垂直側壁の形成支援を助けるかもしれない。
列挙された本発明の態様および実施形態が必ずしも全く異なるものではなく、これらを任意の好適な組合せで実践してもよいということを認識すべきである。同様にして、本発明は、本明細書中に明示的に記載の態様および実施形態に限定されるものではなく、当業者には明白となるように、付加的および代替的な態様および実施形態が可能である。
（整列、結合および裏面薄化）
ディープピラー釘頭状電極（nail head via）が公知である。ディープピラー釘頭状電極の例については、「表面同士が対面する３次元対面集積組立体」特許文献１を参照のこと。例示を目的として、本発明のクッション層は、ディープピラー釘頭状電極に関連して記述される。しかしながら、本発明の態様は、ディープピラー釘頭状電極に限定されない。当業者であれば、本発明の態様が、特許文献１に記載のディープピラー釘頭状電極、ならびに他の電極と共に使用され得ることを理解するものである。
ディープピラー釘頭状電極を製造するためには、少なくとも１つのチップの基板の裏面が薄化されている状態で、２つのチップの対面する表面同士を結合した構成を達成することが所望される。表面同士を対面させる構成は、例えば裏面と表面を対面させる構成などの他の公知の構成に比べて利点を提供する。表面同士が対面する構成が裏面と表面とが対面する構成などに比べて提供する１つの利点としては、上部基板を下部基板と整列させた後に上部基板を薄化させることができるという点が含まれる。表面同士が対面する構成を用いた場合、整列中、上部基板は厚い（すなわち薄化されていない）ことから、上部基板は、表面と裏面とが対面する構成において使用される基板に比べて曲げ、伸び、撓みまたはブリスターの確率が低い。その結果、表面同士が対面する構成を用いる回路は、例えば表面と裏面とが対面する構成などの他の構成を用いたチップに比べてより正確に整列させられる。しかしながら、本発明は、この構成を達成するいずれかの具体的方法に限定されるわけではない。非限定的な一例についてここで記述する。
結合に先立ち、２つの基板のうちの一方または両方について加工が実施されて所望のコンポーネント、メタライズ層などを提供し、これにより２つのチップを形成してよい。図３Ａを参照すると、チップ３０１は、前表面３０４と裏面３０２とを有する基板３００を含む。基板３００はシリコン基板であるが、本発明はこの点において限定されていないことから、他の任意のタイプの基板であり得る。基板３００は、６００〜８００ミクロンという小さいものであるかあるいは本発明はこの点において限定されていないことから他の任意の厚みであってよい厚みｔ10を有する。低い誘電率Ｋを有していてよい誘電体層３２４が、前表面３０４上に形成されてよい。誘電体層３２４は、二酸化シリコン、または、本発明はこの点において限定されていないことから他の任意の好適な金属間誘電体（ＩＭＤ）材料であってよい。誘電体層３２４内部に１つ以上のメタライズ層３２８が形成されてよく、これは、銅、アルミニウムまたは当業者にとって公知であると考えられる他の任意の好適な導電性材料で形成されていてよい。
メタライズ層３２８と基板３００の間にオーム接触（ohmic contact）を提供するために使用されてよい接触層３１８が、基板３００の前表面３０４上に形成されてよい。接触層３１８は、タングステンまたは他の任意の好適な接触材料で形成されてよい。接触金属を使用して、基板内またはその表側の上に実装されたデバイス端子とのオーム接触に代って、ショットキーダイオード（schottky diode）が形成するのを回避することができる。当業者にとっては公知であると考えられる適切な界面冶金学を用いて、接触層３１８を形成し、基板３００およびメタライズ層３２８を接触層３１８との適切な接触を保証してよい。
チップ３１１は、前表面３１４と裏面３１２とを有する基板３１０を含む。基板３１０は、シリコン基板であるが、本発明はこの点において限定されていないことから、他の任意のタイプの基板であり得る。基板３１０は、６００〜８００ミクロンという小さいものであるかあるいは本発明はこの点において限定されていないことから他の任意の厚みであってよい厚みｔ10を有する。低い誘電率Ｋを有していてよい誘電体層３２２が、前表面３１４上に形成されてよい。誘電体層３２２は、ＳｉＯ2、または、本発明はこの点において限定されていないことから他の任意の好適な金属間誘電体材料であってよい。誘電体層３２２の内部に１つ以上のメタライズ層３２６が形成されてよく、これは、銅、アルミニウムまたは当業者にとって公知であると考えられる他の任意の好適な導電性材料で形成されていてよい。メタライズ層３２６と基板３１０の間にオーム接触を提供するために使用されてよい接触層３１６が、基板３１０の前表面３１４上に形成されてよい。接触層３１６は、タングステンまたは他の任意の好適な接触材料で形成されてよい。
当業者にとっては公知であると考えられる適切な界面冶金学を用いて、接触層３１６を形成し、基板３１０およびメタライズ層３２６と接触層３１６との適切な接触を保証してよい。
コレット３３０が、少なくとも部分的に誘電体層３２２の内部に形成される。コレットは、メタライズ層３２６と接触してよい。コレット３３０は、ディープピラー釘頭状電極およびメタライズ層３２６と優れた接触を形成するため、銅、アルミニウムまたは他の任意の好適な材料で形成されていてよい。
表面同士が対面する構成で２つのチップ３０１および３１１を結合することを見込んで、さまざまな加工ステップが必要となるかもしれない。各チップの表面は、可能なかぎり平坦に研磨されなければならない。深溝エッチングプロセスを用いて、裏面整列マークの形の溝を、２チップ積層体内で薄化された基板の相手となる予定のものの前表面内に途中までエッチングすることができる。これらの溝は、薄化プロセスにおいて覆いが除去され、この時点でこのマークが見えるようになり、薄化された相手基板上での裏面リトグラフィに役立つことになる。最後に、チップの前方側は、例えば表面のプラズマ活性化または蒸気または液体適用方法による化学的接着剤の適用によって直ちに接着できる状態にされる必要がある。この接着剤は、チップの表側に接着するための化学的に特有のものであり、第２の接着層に接着するために潜在的な化学的性質を含むものの、チップ対チップの整列およびボンダー内への挿入のため乾燥状態で存在することができなければならない。
整列に先立ち、一方または両方の表面に結合層、例えば結合層３２０（図３Ｂに示されている）がコーティングされる。結合層３２０は、シロキサン系のポリマー接着剤であってよい。しかしながら、例えばエポキシ、ポリイミド、ポリメチルシロキサン、ベンゾシクロブテン、シロキサンコポリマー、ポリキシリレンまたは他の結合層などの代替的結合層を使用してもよい。結合調合物は、同様に表面のプラズマ活性化によって促進されてもよい。高い熱安定性、低い熱膨張係数、優れた接着力、低い耐エッチング性および／または低い分解を示す結合層を使用することが所望される。これらの特性のいずれかまたはそれらの組合せが、構造の意図された利用分野および環境に応じて探求され、本発明はこの点において限定されていない。
表面同士が対面する構成に起因して、一実施形態において、整列は、２つの撮像装置を用いて実施可能である。第１の撮像装置は、チップの下に配置されよく、基板３１０の前表面３１４を検分してよい。第２の撮像装置は、チップの上に配置されてよく、基板３００の前表面３０４を検分してよい。２つの整列マークは各基板上に整列されてよく、マークは、基板の直径のおよそ３／４の距離だけ互いに分離されているが、本発明はこの点において限定されていないことから、他の距離および整列マーク数、あるいは他の整列技術を使用してもよい。
チップが整列された後、ボンダー内において、結合プロセスを完了させるためにＺ方向にわずかに分離された状態に保ちながら水平（ｘ−ｙ）整列状態に２つのチップを保持するように好適に設計されたチャック内にこれらのチップを設置してよい。結合は、任意の好適な方法により実施されてよい。一実施形態において、ボンダーは、２つの基板をその裏面から加熱し、次に２つの基板を一緒にｚ方向に入念に移動させ、その一方でそれらのｘ−ｙ整列を維持する。基板３００および３１０の指示された厚みに起因して、基板は実質的に剛性で、シワ、亀裂または他の形での持続的損傷なくその結合を促す可能性がある。完成した表面同士が対面する構成が図３Ｂに示されている。
図３Ｃは、図３Ｂの表面同士が対面する構成を示しており、ここで、基板３１０は裏面３１２から薄化されている。薄化は、シリコンを薄化するための任意の好適な方法、例えばラップ仕上げ、ウェットエッチングまたはプラズマ薄化によって実施されてよい。初期厚みｔ10を有していた基板３１０は、今や薄化された厚みｔ10を有し、この厚みを通して、初期厚みｔ10を通した場合よりもさらに容易に孔または溝をエッチングすることができる。薄化された基板は同様に、薄化されていない基板に比べて高い光透過性を示して、光学的加工および／または整列をさらに容易にするかもしれない。薄化された厚みｔ10は、２００オングストロームから１０ミクロン、あるいは任意の好適な削減された厚みであり得る。薄化後の残留厚みが、見当合せ情報を獲得するのには大きすぎる場合、薄化後に露出され次に見当合せのために使用されることになる基板の前表面から深溝特徴を形成するために、特殊な準備ステップを使用することができる。
薄化された基板は、極めて均一な厚みを有していなければならない。これは、任意の好適な方法によって達成されてよい。例えば、１つの方法は、絶縁体上のシリコン（ＳＯＩ）ウェハープロセスにおいて通常使用されるものなどの、選択的にエッチングを停止させるか、または埋め込み酸化物層においてエッチングプロセスを実質的に減速させるエッチングプロセスを使用することである。具体的には、基板３１０は、対照的な耐エッチング性を有する材料を用いてＳＯＩ技術を使用して形成されてよい。対照的な耐エッチング性は、基板３１０の均一な薄化を容易にするかもしれない。
ウェハー基板がＳＯＩ構造でない場合には、ＳｉＧｅ合金層などの他の埋め込み層または高濃度にドープされた層が、薄化プロセスを減速させるかまたは実質的に終了させるのに充分選択的であり得る。例えば、図示されていないが、基板３１０は、当初シリコン基板、薄い蒸着ＳｉＧｅ層およびＳｉＧｅ層上に成長させられたエピタキシャルＳｉを含んでいてよい。前表面３１４は、エピタキシャル層の表面に対応してよく、裏面３１２は、シリコン基板の表面に対応する。チップ３０１および３１１を表面同士が対面する構成で結合した後、薄化プロセスは、シリコン基板を薄化し、蒸着したＳｉＧｅ層で停止し、こうしてＳｉＧｅ層およびエピタキシャルシリコン層を無傷の状態に残すように機能し得る。
他の薄化技術には、ウェハーの表側から追加の深溝構造を付加し、薄化プロセス中に露出されエッチングプロセスを減速させるかまたは所望の厚みが局所的に達成されたという局所薄化についての信号標識として役立つ適切な材料をこれらの構造に充填することが関与する。例えば、基板３１０は、前表面３１４から形成されたタングステンなどの任意の好適な材料のスタッド（stud）を含んでいてよい。結合の後、裏面３１２から基板３１０を薄化した時点で、スタッドの先端は露出され、それ以上の薄化を妨害するかあるいは他の形で薄化が完了したことを標示し得る。このような技術は、例えば局所プラズマプルームと共に使用可能であり、例えば残留ガス分析器または他の信号送り手段によりＤＴＩ構造内の材料のエロージョンを通した深溝アイソレーション（ＤＴＩ）の露出を感知する。
基板を薄化する方法は、使用される停止層のタイプに応じて選択されてよく、その逆も同様である。上述の非限定的例のプロセスに従うことによって、均一に薄化された基板を有する表面同士が結合された構成が得られるかもしれない。
（釘頭を伴うピラー電極の形成）
ここで、本発明の態様に係る例示的製造シーケンスについて記述する。以下に記載の製造シーケンスは、他の多くの考えられる実施形態のうちの一実施形態にすぎない。このような具体例は限定的であるように意図されていないということを認識すべきである。当業者であれば、本発明の態様に係る他のさまざまな製造シーケンスも使用可能であることを理解するものである。
例示的製造シーケンスは、出発点として対面する表面同士が結合された構成（例えば図３Ｃの構造）を仮定して、釘頭を伴うピラー電極の形成に関連して記述される。単純さを期して、該当する場合、プロセスの具体的数値および／または特性（例えばアスペクト比、エッチャント、構造寸法など）が列挙される。さらに、加工ステップの論述されている順序は例示的でかつ非限定的なものとして意図されており、ステップはさまざまな順序で実施されてよいことを認識すべきである。追加の加工ステップを付加してよく、本明細書中で論述されるステップの全てが求められるわけではない。
（プロセスシーケンス）
図４Ａ〜４Ｕは、表面同士が対面する構成で結合されたチップの金属層を接続するためのディープピラー釘頭状電極を製造するためのシーケンスを示している。図４Ａ〜４Ｕは、図３Ａ〜３Ｃにも示され以上に記載されている多くの要素を描写している。このような場合において、図４Ａ〜４Ｕに描かれた要素は、図３Ａ〜３Ｃで描かれた対応する３百番台の符号（例えば３２０）に対する４百番台（例えば４２０）の符号の要素として付番されているはずである。
図４Ａは、図３Ｃの構成と類似する表面同士が対面する構成を示しており、ここで基板４１０は裏面４１２から薄化されている。薄化された基板４１０の裏面上に金属シールド層４４０を蒸着させてよい。金属シールド層は、シリコン基板４１０の後続するエッチング中に追加の耐エッチング性を提供するかもしれない。金属シールド層は、モリブデン、ニッケル、または他の任意のシールド材料で形成されてよい。この層の性質は、好ましくは、プロセス中で利用される他の層についてのエッチング性に対し直交して、シールド層が除去された場合のこれらの他の層の損傷を回避しなければならない。金属シールド層４４０上には、マスク層（図示せず）が形成されてよい。フォトレジストあるいは他の任意の好適な材料であってよいマスク層は蒸着させてもよいし、あるいは任意の好適な方法によって形成させてもよい。マスク層は、金属シールド層４４０をエッチングするためのエッチングマスクを形成するようにパターニングされる。
ディープピラー釘頭状電極の製造は、図４Ｂにおいて、薄化された基板４１０内への開口部４４４のエッチングへと進む。高い異方性を有するエッチング技術を使用することが所望されるが、本発明はこの点において限定されていないことから、この技術は湿式エッチングまたはド乾式エッチングであってよい。例えば、エッチャントとしてＳＦ6を使用してよい。図４Ｂに示されている通り、開口部４４４の壁４４３は、コレット４３０の外縁４３１とおおよそ整列している。この通りである必要はないものの、壁４４３とコレット４３０の外縁４３１との良好な整列は、釘頭（後で示す）とコレット４３０の間の優れた接触の形成を容易にするかもしれない。エッチング中に望ましくないトンネルがコレットの外側に形成される可能性があるため、開口部４４４の壁４４３が外縁４３１の外側で整列していないことが望ましい。
図４Ｃに示されている通り、金属シールド層４４０（図４Ｂに図示）は、任意の好適な方法により除去される。
図４Ｄは、基板４１０中の開口部４４４の埋込み（back-filling）を示す。これは、少なくとも一部には、ディープピラー電極（後で示す）と基板４１０との間のショットキーバリヤ（Schottky-barrier）接合の形成を回避するために、図４Ｆでより明瞭に見られる通りに実施される。基板４１０内の開口部４４４の裏込めには、ＳｉＯ2または他の任意の好適な誘電体材料、典型的には酸化物であってよい層４４６の蒸着または他の形での形成が含まれてよい。層４４６の形成は、化学蒸着（ＣＶＤ）または他の任意の好適な蒸着または選択的成長プロセスによって実施されてよい。層４４６を形成した後、化学機械研磨（ＣＭＰ）または他の任意の好適な平坦化プロセスを実施して、層４４６の上部表面が基板４１０の裏面４１２と実質的に同一平面となるようにしてよい。
図４Ｅは、パターニングされマスク層を除去した後の金属シールド層４４８を示している。例えば、マスク層がフォトレジストで形成される場合、それをアッシング（ashing）により除去してよい。金属シールド層は、任意の好適なエッチャント技術を用いてエッチングされてよく、本発明はこの点において限定されていないことから、これには湿式エッチングまたは乾式エッチング技術が含まれる。パターニングの後、金属シールド層は、後続する加工のためのエッチングマスクを形成する。パターニングには、コレット４３０上に直接形成された開口部４４７が含まれる。図示されている通り、開口部４４７の壁４４９は、開口部４４７が、コレット４３０の内縁４２９により画定される幅よりも狭くなるように配置されている。
図４Ｆは、トンネル４５０の形成の早期段階を示している。トンネル４５０は、埋込め層（back-filling layer）４４６および誘電体層４２２を貫通してエッチングすることによって形成される。この段階において、トンネル４５０は、結合層４２０まで延在している。トンネル４５０は、任意の好適なエッチャントを用いて、深掘り反応性イオンエッチング（ＤＲＩＥ）などの指向性エッチングによって形成されてよい。例えば、誘電体層４２２および埋込め層４４６がＳｉＯ2である場合、ＣＦ4、ＣＦ3ＨまたはＣＦＨ3などのフルオロメチルエッチング候補のいずれかを使用してよい。これらは、アルゴンを伴ってまたは伴わずに使用されてよい。ＤＲＩＥに加えてまたはＤＲＩＥの代りに、誘導結合プラズマ（ＩＣＰ）エッチングも使用されてよい。一実施形態において、トンネル４５０の形成は、蒸着およびエッチングステップを反復するボッシュプロセス（Bosch process）を用いて実施され、これはＤＲＩＥまたはＩＣＰと共に使用されてよい。
トンネル４５０の整列は、誘電体部分４５１がトンネル４５０とコレット４３０の間に残るようなものである。誘電体部分４５１は、トンネルが後に充填されてディープピラー電極を形成する場合にコレット４３０の内縁４２９間の金属の成長を防止する。
図４Ｇに示されている通り、トンネル４５０の形成は、例えば任意の好適なエッチャントと共にＤＲＩＥまたはＩＣＰを使用して結合層４２０をエッチングすることによって続行される。結合層４２０がポリマー接着剤層である場合には、酸素が、場合によってボッシュ再酸化（Bosch reoxidation）により増強されて、エッチャントとして役立つことが考えられる。結合層４２０の組成および使用されるエッチングタイプに応じて、このステップで垂直エッチングと共に水平エッチングが行われてもよい。しかしながら、水平エッチングは必須ではなく、本発明はこの点において限定されていない。水平エッチングの量を最小限に抑えることが所望される。
図４Ｈは、トンネル４５０の連続形成を示す。誘電体層４２４は、適切なエッチャントと共にＤＲＩＥまたはＩＣＰを用いてエッチングされる。エッチングはここでもまたボッシュプロセスによって進行してよい。誘電体層４２４がＳｉＯ2である場合には、ＣＦ4、ＣＦ3ＨまたはＣＦＨ3などのフルオロメチルエッチング候補のいずれかを使用してよい。これらはアルゴンを伴ってまたは伴わずに使用されてよい。エッチングは、天然のエッチングストッパとして機能するメタライズ層４２８まで進む。
トンネル４５０が完成したところで、金属シールド層４４８は、任意の好適な方法によって基板４１０の裏面４１２から除去されてよい。このプロセスは、ディープピラー釘頭状電極の形成へと進行する。図４Ｉに示されている通り、トンネル４５０の壁および底にバリヤ層４５８が蒸着する。バリヤ層４５８はＷ、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮまたは他の任意の好適な材料であってよく、後で蒸着されるピラー材料が周囲の誘電体層４２２および４２４および結合層４２０内へと拡散するのを防止するために使用される。バリヤ層４５８は、高度のコンフォーマルＣＶＤプロセス、または原子層蒸着によって蒸着されてよく、したがって非常に薄いものであってよい。
次に、トンネル４５０に対し接着促進剤リアクターが塗布される。接着促進剤リアクターは、バリヤ層４５８あるいはトンネル４５０上にある他の任意の材料に対して塗布されてよい。接着促進剤リアクターは、接着促進剤４６１をバリヤ層４５８あるいはトンネル４５０上にある他の任意の材料に定着させる。図４Ｊに示されている通り、接着促進剤４６１はトンネル４５０の周囲に付着させられる。好ましい実施形態において、接着促進剤リアクターはＳｉＯ2あるいは他の任意の材料であってよく、化学蒸着（ＣＶＤ）または別の好適な蒸着プロセスを用いてバリヤ層４５８に適用される。接着促進剤４６１はＡ−１７４、または本発明の態様に係る接着を促進するために使用される他の任意の材料であってよい。
図４Ｋは、トンネル（tunnel）４５０に適用されているクッション層４５９を示している。クッション層４５９は、トンネル４５０の全周囲にまたはトンネルの一部分だけに適用されてよい。さらにクッション層４５９は、接着促進剤４６１上に、あるいはトンネル４５０の周囲自体を含めたトンネル４５０上の他の材料に対して蒸着されてよい。好ましい実施形態において、クッション層４５９は、蒸着ポリマー（ＶＤＰ）、または他の材料で構成されている。より好ましい実施形態において、クッション層４５９は、パリレン（Parylene）で構成されていてよい。クッション層４５９は、トンネル４５０とトンネル４５０を取囲む材料との間にクッション、緩衝材および／またはバリヤを提供するために使用される。例示を目的として、クッション層４５９について以下で、単純化された図５Ａ〜５Ｃに関連して説明する。
図５Ａは、ダイ５０４の内部にあるシリコン貫通電極（ＴＳＶ）５０２などの従来のトンネルの図を示している。好ましい実施形態において、ダイ５０４はシリコーン（Ｓｉ）あるいは他の何れか材料製であってよい。ＴＳＶ５０２は、当業者が電極のために使用する金属、例えば銅（Ｃｕ）またはタングステン（Ｗ）であってよい。Ｃｕは典型的に、電流に対するその低い抵抗および熱伝導性に起因して、好ましい金属である。したがって、以下では、例示のみを目的として銅について論述する。
以上に記載の通り、ＴＳＶ５０２およびダイ５０４は標準的に異なる材料、例えば、ダイについてはシリコンそしてＴＳＶについては銅で形成されている。その結果、従来のＴＳＶ５０２および従来のダイ５０４が加熱された場合、望ましくない問題が発生することがある。一例として、ＴＳＶ５０２およびダイ５０４を加熱する場合（例えばはんだ付けプロセス中）、ＴＳＶ５０２中のＣｕは、Ｓｉで形成されたダイ５０４よりも大きく拡大することがある。これは、ダイ５０４を構成するＳｉに比べて大きい熱膨張係数を有するＴＳＶ５０２中のＣｕに起因する。Ｃｕの熱膨張係数に起因する加熱中のＣｕ ＴＳＶ５０２の拡大は、図５Ｂ上で要素５１２として示されている。
さらに、ＴＳＶ５０２中のＣｕは、ＴＳＶ５０２を取り囲むＳｉダイ５０４よりも低いビッカース硬度を有する。換言すると、ＴＳＶ５０２を形成するＣｕは、ダイ５０４を形成する周囲のＳｉよりも軟質である。（要素５１２として描かれている）膨張するＣｕは、周囲のＳｉダイ５０４よりも軟質であることから、ＴＳＶ５０２中の膨張するＣｕは、少なくとも、ダイ５０４に損傷／亀裂を発生させることなくＳｉダイ５０４を移動させることができないと考えられる。その結果、材料の加熱中、膨張するＣｕは、ＴＳＶ５０２の端部から押し出される場合がある。このＣｕ押出しは、図５Ｂ中に要素５１０として描かれ、チップの破壊を結果としてもたらすことがある。
本発明は、ＴＳＶ５０２の端部からのＣｕの押出し５１０を無くするかまたは軽減する。本発明の一実施形態は、図５Ｃに示されている。図５Ｃに示されているように、クッション層５０６がＴＳＶ５０２とダイ５０４の間に適用される。クッション層５０６は、例えばＣｕおよびＳｉの各材料がそれぞれに加熱されるにつれてＣｕのＴＳＶ５２０およびＳｉのダイ５０４が及ぼす力を受容する。一例として、クッション層５０６は、加熱中に膨張するにつれて、ＣｕのＴＳＶ５０２を受容するために、弾性および／または軟質材料で形成されていてよい。さらに、クッション層５０６は、温度逸脱が停止した場合にその独自の形状／サイズを実質的に保持するように意図されている。
好ましい実施形態において、クッション層５０６は、好ましくは接着促進剤（以上で論述）を介して間接的にＴＳＶ５０２に付着する。一部の実施形態において、クッション層は蒸着可能なポリマー、例えばパリレンで構成されてよい。蒸着可能なポリマーのさらなる例としては、パリレン−Ｘ、パリレンダイマーなどが含まれてよい。パリレンは軟質性かつ弾性を有することから、クッション層５０６としてパリレンを適用することで、ＴＳＶ５０２内部のＣｕは、温度が上昇した時に最小限の抵抗で膨張でき、温度逸脱が停止した時にその以前の厚みまで戻るように緩むことができる。さらに、パリレンの柔軟性および弾性に起因して、クッション層５０６は、温度逸脱が終わった時点で少なくとも実質的にその通常の厚みまで弾性的に復帰する。ＴＳＶ５０２とダイ５０４の間に軟質性かつ／または弾性を有するクッション層５０６を提供することにより、高温に曝露した場合でもＴＳＶ５０２およびダイ５０４は、ＴＳＶトンネルの端部からＴＳＶ材料を押出す結果にはならない。ＴＳＶ５０２からのＣｕの押出しを無くするかまたは緩和することにより、ＴＳＶ５０２および／またはダイ５０４に対する損傷はより少なくなる。
図４Ｋに戻ると、クッション層４５９、例えばパリレンなどは、トンネル４５０、好ましくはトンネル４５０上に蒸着されたバリヤ層４５８に対して適用される。しかしながら、クッション層４５９は、この点において限定されていない。クッション層４５９は、トンネル４５０自体を含め、トンネル４５０内に形成されたあらゆる材料に適用されてよい。上述の通り、好ましい実施形態において、クッション層４５９は、パリレン、または、トンネル４５０とその周囲材料の間にクッションおよび／またはバリヤを提供する別の軟質かつ／または弾性材料で構成されていてよい。
図４Ｌに示されているように、クッション層４５９および／またはバリヤ層４５８は、トンネル４５０の底から除去されなければならない。一実施形態においては、トンネル４５０の底からバリヤ層４５８および／またはクッション層４５９（例えばパリレン）を除去するために、バイアス指向性エッチングを使用してよい。
プロセスは、図４Ｍ〜図４Ｏにおいて、トンネル４５０の底面から上方への銅４６０のメッキに着手する。トンネル内部における銅の横方向成長は、空隙形成ひいては電極抵抗の上昇および性能の低下を導く場合があることから、垂直方向でトンネルに銅を充填することが好ましい。銅を液体プロセスまたはＣＶＤによりメッキしてもよいが、本発明はこの点において限定されていない。
図４Ｎに示されている通り、銅４６０のメッキは、おおよそ結合層４２０の上面まで進む。
図４Ｏに示されている通り、銅４６０は、おおよそトンネル４５０の最上部までメッキされる。トンネル４５０には、基板４１０の裏面４１２とほぼ平面を成す高さまで延在する銅４６０が充填されている。
図４Ｐは、パターニングされマスク層が除去された後の金属シールド層４６２を示す。例えば、マスク層がフォトレジストで形成されている場合、それをアッシングによって除去してよい。本発明はこの点において限定されていないことから、湿式エッチングまたは乾式エッチングを含め、任意の好適なエッチャントを用いて金属シールド層をエッチングしてよい。パターニングの後、金属シールド層は、後続する加工のためのエッチングマスクを形成する。パターニングには、４６３などの開口部が含まれる。例示された実施形態において、開口部４６３の壁４７１は、コレット４３０上で整列させられている。
図４Ｑに示されている通り、層４４６（図４Ｅ参照）を貫通して溝４６４がエッチングされ、層４４６および誘電体層４２２の一部分を完全にまたは部分的に除去し、こうして溝４６４の底面はコレット４３０の上部表面４６５と一致するようになっている。清浄ステップを実施して、溝４６４のエッチング中にコレット４３０の上部表面４６５上に形成し得るあらゆる残屑を除去してよい。
図４Ｒに示されている通り、トンネル４５０の上部側面からクッション層４５９、バリヤ層４５８などが除去される。詳細には、溝４６４の下部表面４７８から始めて溝４６４の上部表面で終わる形で、クッション層４５９および／またはバリヤ層４５８が、トンネル４５０の各上部側面から除去される。接着促進剤リアクターおよび接着促進剤もトンネル４５０の上部側から除去してよい。クッション層４５９および／またはバリヤ層４５８などをトンネル４５０の上部側面から除去して、トンネル４５０の上部側面と溝４６４内に形成された釘頭との間に伝導を発生させてよい。
図４Ｓに示されている通り、銅が周囲の層内に拡散するのを防ぐために、溝４６４上にバリヤ層４５８を蒸着させてよい。溝４６４上に蒸着されるバリヤ層は、トンネル４５０の側面および底上に蒸着されている上述のバリヤ層と同じ材料でできていてよい。さらに、本発明の態様によると、クッション層４５９は、溝４６４と基板４１０を含めた溝４６４を取り囲む材料との間に軟質性かつ／または弾性を有するクッションを提供するために溝６４内に蒸着されてよい。上述の通り、クッション層４５９は、パリレン、あるいは、トンネル４５０と周囲材料との間に軟質性かつ／または弾性を有するクッションを提供するために明細書全体にわたり記載されている他の材料であってよい。この時点で任意の好適な方法により、金属シールド層４６２も除去してよい。その後、銅はメッキされるかまたは蒸着されて、釘頭４６８の内側部分４６７を形成し、その早期段階が図４Ｓに示されている。
図４Ｔは、クッション層４５９、バリヤ層４５８などが、釘頭４６８の外側部分４６９の底から除去されている状態を示す。接着促進剤および接着促進剤リアクター（図示せず）も同様に、外側部分４６９の底から除去されてよい。クッション層４５９、バリヤ層４５８などは、例えば指向性エッチングなど、当業者には公知の多くの方法を用いて、釘頭の底から除去されてよい。本発明の態様に係る指向性エッチングとしては、バイアス酸素プラズマおよび／またはアルゴンエッチングが含まれてよいが、これらに限定されない。釘頭４６８の外側部分４６９内にある金属（例えば銅）から釘頭４６８の外側部分４６９のすぐ下にあるコレット４３０まで完全な回路が存在し得るような形で、釘頭４６８の外側部分４６９の底から、クッション層４５９、バリヤ層４５８などが除去される。
図４Ｕに示されているように、釘頭４６８には次に金属、例えば銅が充填されてよい。釘頭４６８のための例えば銅などの金属の充填は、均一でない形で進行する場合があり、余剰の銅を残す。余剰の銅は、例えば化学機械研磨（ＣＭＰ）などの任意の好適な加工によって除去されてよい。釘頭４６８の上部表面は、おおよそ基板４１０の裏面４１２と同じ高さで、外部接触を形成するためにアクセス可能でなければならない。
これまで説明してきた例示的な加工シーケンスは非限定的であり、当業者であれば付加的なまたは代替的な加工シーケンスを容易に着想する可能性があるということを認識すべきである。正確なステップ順序または正確な使用エッチャントに応じて、一部のステップが必要でない可能性がある。例えば、エッチャントに応じて、金属シールド層および／またはマスク層は必要でないかもしれない。さらに、基板はシリコンであるものとして記述されてきたが、他の材料の基板を使用することも可能である。基板がシリコン以外の材料（例えばＳｉＣまたはＧａＡｓ）製である場合には、エッチングの腐食液および条件、誘電体層、接着剤層など全てを、適切に変更する必要があると考えられる。上述の材料およびプロセスに対するこのような変更または修正は、本発明の精神から逸脱せず、このような適応は、半導体製造技術の当業者の能力範囲内に充分入るものである。
コレットの不在下でも、あるいはディープピラー釘頭状電極の一部であるコレットを伴った状態でも、ディープピラー釘頭状電極を形成してよいということも認識すべきである。換言すると、ディープピラー釘頭状電極およびコレットは、全く異なる構造である必要はなく、本発明はこの点において限定されていない。
このように本発明の少なくとも１つの実施形態の複数の態様を記述してきたが、当業者であればさまざまな改変、修正および改善を容易に着想するものであるということを認識しなければならない。このような改変、修正および改善は、本開示の一部を成すよう意図されており、本発明の精神および範囲内に入るように意図されている。したがって、以上の説明および図面は、単に一例として提供されているにすぎない。

Claims (28)

  1. 少なくとも１つの第１のデバイスを含む表面および裏面を有する第１のチップと、
    少なくとも１つの第２のデバイスを含む表面を有する第２のチップであって、第１のチップおよび第２のチップは表面同士が対面する接触構成で結合されている、第２のチップと、
    第１のチップおよび第２のチップを貫通するように配置されたピラー部分を含む電極であって、第１のチップおよび第２のチップそれぞれの少なくとも１つの材料によって取り囲まれている電極と、
    電極の少なくとも一部分を封入するクッション層であって、電極と電極を取り囲む少なくとも１つの材料との間に形成されているクッション層と、
    を含むことを特徴とする集積回路組立体。
  2. クッション層が軟質性または弾性を有する請求項１に記載の集積回路組立体。
  3. クッション層を形成する材料が蒸着可能なポリマーである請求項１に記載の集積回路組立体。
  4. 蒸着可能なポリマーがパリレンである請求項３に記載の集積回路組立体。
  5. 前記ピラー部分を含む電極が底を含み、該電極の底にはクッション層が存在しない請求項１に記載の集積回路組立体。
  6. 前記電極に対するクッション層の接着を促進するための接着促進剤が、電極の少なくとも一部分の上に配置されている請求項１に記載の集積回路組立体。
  7. 前記接着促進剤がＡ−１７４である請求項６に記載の集積回路組立体。
  8. 前記電極が金属で形成されている請求項１に記載の集積回路組立体。
  9. 前記金属が銅である請求項８に記載の集積回路組立体。
  10. 前記電極の少なくとも一部分を封入し、かつ前記電極を取り囲む材料の中への銅の拡散を防止するように配置されたバリヤ層をさらに含む請求項９に記載の集積回路組立体。
  11. 前記クッション層がバリヤ層と電極を含む金属との間に形成されている請求項１０に記載の集積回路組立体。
  12. 前記第１のチップの表面と第２のチップの表面とを、互いに表面同士が対面する接触構成で結合するために使用される結合層をさらに含み、
    前記電極が結合層を貫通している請求項１に記載の集積回路組立体。
  13. 少なくとも１つの第１のデバイスを含む表面および裏面を有する第１のウェハーと、
    少なくとも１つの第２のデバイスを含む表面を有する第２のウェハーであって、第１のウェハーおよび第２のウェハーは表面同士が対面する接触構成で結合されている、第２のウェハーと、
    第１のウェハーおよび第２のウェハーを貫通するように配置されたピラー部分を含む電極であって、第１のウェハーおよび第２のウェハーそれぞれの少なくとも１つの材料によって取り囲まれている電極と、
    電極の少なくとも一部分を封入するクッション層であって、電極と電極を取り囲む少なくとも１つの材料との間に形成されているクッション層と、
    を含むマルチウェハー回路組立体。
  14. 前記クッション層が軟質性または弾性を有する請求項１３に記載のマルチウェハー回路組立体。
  15. 前記クッション層を形成する材料が蒸着可能なポリマーである請求項１３に記載のマルチウェハー回路組立体。
  16. 蒸着可能なポリマーがパリレンである請求項１５に記載のマルチウェハー回路組立体。
  17. 前記ピラー部分を含む電極が底を含み、該電極の底にはクッション層が存在しない請求項１３に記載のマルチウェハー回路組立体。
  18. 前記電極が金属で形成されている請求項１３に記載のマルチウェハー回路組立体。
  19. 第１のチップと第２のチップを相互接続する方法において、
    第１のチップと第２のチップとを表面同士が対面する構成で結合するステップと、
    少なくとも部分的に第１のチップおよび第２のチップ内に電極を形成するステップであって、電極が第１のチップと第２のチップそれぞれの少なくとも１つの材料によって取り囲まれているステップと、
    電極の一部分の上にクッション層を蒸着させるステップであって、クッション層が電極と電極を取り囲む少なくとも１つの材料との間に形成されているステップと、
    を含む方法。
  20. 前記クッション層が軟質性または弾性を有する請求項１９に記載の方法。
  21. 前記クッション層を形成する材料が蒸着可能なポリマーである請求項１９に記載の方法。
  22. 蒸着可能なポリマーがパリレンである請求項２１に記載の方法。
  23. 前記ピラーの底から、電極と該電極を取り囲む少なくとも１つの材料との間に形成されたクッション層を除去するステップをさらに含む請求項１９に記載の方法。
  24. 前記電極に対するクッション層の接着を促進するための接着促進剤が、電極の少なくとも一部分の上に配置されている請求項１９に記載の方法。
  25. 前記接着促進剤がＡ−１７４である請求項２４に記載の方法。
  26. 前記電極が金属で形成されている請求項１９に記載の方法。
  27. 前記電極が、第１のチップの表側と第２のチップの表側とを互いに結合するために使用される結合層を貫通している請求項１９に記載の方法。
  28. 前記電極上にクッション層を蒸着させる前に、前記電極を取り囲む材料内への銅の拡散を防止するようにバリヤ層で電極を囲むステップをさらに含む、請求項１９に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019230668A1 (ja) * 2018-05-28 2019-12-05 株式会社ダイセル 半導体装置製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9087821B2 (en) 2013-07-16 2015-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
US9299640B2 (en) 2013-07-16 2016-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Front-to-back bonding with through-substrate via (TSV)
US8860229B1 (en) 2013-07-16 2014-10-14 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
US9929050B2 (en) 2013-07-16 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming three-dimensional integrated circuit (3DIC) stacking structure
JP6390404B2 (ja) * 2014-12-15 2018-09-19 富士通株式会社 電子装置及び電子装置の製造方法
KR102387948B1 (ko) 2015-08-06 2022-04-18 삼성전자주식회사 Tsv 구조물을 구비한 집적회로 소자
CN105390446B (zh) * 2015-11-26 2018-10-16 上海集成电路研发中心有限公司 一种三维cmos集成电路的制备方法
US9728506B2 (en) 2015-12-03 2017-08-08 Globalfoundries Inc. Strain engineering devices using partial depth films in through-substrate vias
US9899260B2 (en) * 2016-01-21 2018-02-20 Micron Technology, Inc. Method for fabricating a semiconductor device
US10811305B2 (en) * 2016-09-22 2020-10-20 International Business Machines Corporation Wafer level integration including design/co-design, structure process, equipment stress management, and thermal management
US10651157B1 (en) * 2018-12-07 2020-05-12 Nanya Technology Corporation Semiconductor device and manufacturing method thereof
US11201136B2 (en) 2020-03-10 2021-12-14 International Business Machines Corporation High bandwidth module
CN114981962A (zh) * 2020-04-17 2022-08-30 华为技术有限公司 一种半导体结构及其制造方法
US11488840B2 (en) 2021-01-11 2022-11-01 Nanya Technology Corporation Wafer-to-wafer interconnection structure and method of manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003264239A (ja) * 2001-11-29 2003-09-19 Fujitsu Ltd マルチチップモジュール、その形成方法および不良コンデンサのメッキ除去方法
US7453150B1 (en) * 2004-04-01 2008-11-18 Rensselaer Polytechnic Institute Three-dimensional face-to-face integration assembly
JP2008545251A (ja) * 2005-06-28 2008-12-11 インテル・コーポレーション 応力緩衝カラーを備えるシリコン貫通ビアを形成する方法およびその装置
JP2011009407A (ja) * 2009-06-25 2011-01-13 Seiko Epson Corp 半導体装置、電子部品、半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6790775B2 (en) * 2002-10-31 2004-09-14 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
US20050051489A1 (en) * 2003-08-20 2005-03-10 California Institute Of Technology IC-processed polymer nano-liquid chromatography system on-a-chip and method of making it
US7345350B2 (en) * 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
US20100206737A1 (en) * 2009-02-17 2010-08-19 Preisser Robert F Process for electrodeposition of copper chip to chip, chip to wafer and wafer to wafer interconnects in through-silicon vias (tsv)
US20110207323A1 (en) * 2010-02-25 2011-08-25 Robert Ditizio Method of forming and patterning conformal insulation layer in vias and etched structures
KR101692434B1 (ko) * 2010-06-28 2017-01-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN102446886B (zh) * 2010-09-30 2014-10-15 中国科学院微电子研究所 3d集成电路结构及其形成方法
US9245824B2 (en) * 2013-04-18 2016-01-26 Globalfoundries Inc. Through-vias for wiring layers of semiconductor devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003264239A (ja) * 2001-11-29 2003-09-19 Fujitsu Ltd マルチチップモジュール、その形成方法および不良コンデンサのメッキ除去方法
US7453150B1 (en) * 2004-04-01 2008-11-18 Rensselaer Polytechnic Institute Three-dimensional face-to-face integration assembly
JP2008545251A (ja) * 2005-06-28 2008-12-11 インテル・コーポレーション 応力緩衝カラーを備えるシリコン貫通ビアを形成する方法およびその装置
JP2011009407A (ja) * 2009-06-25 2011-01-13 Seiko Epson Corp 半導体装置、電子部品、半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019230668A1 (ja) * 2018-05-28 2019-12-05 株式会社ダイセル 半導体装置製造方法
JPWO2019230668A1 (ja) * 2018-05-28 2021-06-24 株式会社ダイセル 半導体装置製造方法
JP7198814B2 (ja) 2018-05-28 2023-01-04 株式会社ダイセル 半導体装置製造方法

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