CN105390446B - 一种三维cmos集成电路的制备方法 - Google Patents
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Abstract
本发明公开了一种三维CMOS集成电路的制备方法，通过将底部悬空的MOS器件转移至目标器件上方，可实现不同MOS器件之间的三维堆叠，进一步通过制备互连通孔可实现三维CMOS集成电路，所采用的制备工艺可与目前平面CMOS电路的量产工艺和技术完全兼容，是一种可直接量产的三维电路制备方法，并可直接应用于其他功能器件与CMOS电路的三维集成，从而可实现其他功能性的三维集成电路和系统，还可应用于多层MOS器件的集成，从而真正实现立体集成电路的量产，具有非常广阔的应用前景。
Description
技术领域
本发明涉及半导体技术，更具体地，涉及一种三维CMOS集成电路的制备方法。
背景技术
随着无线通信、汽车电子和其他消费类电子产品的快速发展，传统CMOS集成电路(Integrated Circuit,IC)正面临着多功能、小型化、便携式、高速度、低功耗和高可靠性发展趋势带来的严峻挑战。而随着平面二维集成电路遵循摩尔定律不断地缩小尺寸，如何实现更加小型化、低成本的系统，已成为亟待解决的问题。
三维(Three Dimension,3D)集成电路是传统二维集成电路从平面集成方式向垂直方向立体集成方式的延伸，即采用在垂直方向堆叠多个芯片或模块的方法，使得按照摩尔定律的尺寸缩小得以延续，同时还可以集成不同的器件与技术，形成高密度、多功能的电子产品。具体说来，三维集成电路有以下突出优点：
1)高密度：多层器件重叠结构可成倍提高芯片集成度；
2)高速度：重叠结构使单元连线缩短，并使并行信号处理成为可能，从而实现电路的高速操作；
3)多功能：可实现不同功能器件及电路系统的集成，如把光电器件等功能器件和硅集成电路集成在一起，形成新功能系统。
近年来，三维集成电路的探索研究尤为迅速，尤其是硅通孔(TSV，ThroughSilicon Via)技术的突破更是极大地推进了三维集成电路的迅速发展。TSV能够使芯片在三维方向堆叠的密度最大、芯片之间的互连线最短、外形尺寸最小，并且可大大改善芯片速度和具有低功耗的性能，目前已成为三维集成电路研究中最引人注目的一种技术。但是如何实现三维集成电路的量产工艺，仍是众多研究人员不断探索的方向。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种三维CMOS集成电路的制备方法，通过将底部悬空的MOS器件转移至目标衬底或目标区域，实现MOS器件的三维堆叠，从而实现三维CMOS集成电路的量产。
为实现上述目的，本发明的技术方案如下：
一种三维CMOS集成电路的制备方法，包括以下步骤：
步骤S01：提供一第一衬底，在所述第一衬底上制备形成第一MOS器件以及覆盖在第一MOS器件上的隔离介质层；
步骤S02：提供一第二衬底，在所述第二衬底上制备形成底部悬空的第二MOS器件；
步骤S03：将第二衬底上的第二MOS器件转移至第一衬底的隔离介质层上，并进行互连对准；其中，采用PDMS印章技术，将覆盖有PDMS印章的第二衬底上底部悬空的第二MOS器件转移至第一衬底的隔离介质层上；
步骤S04：在第一、第二MOS器件之间制备形成通孔以及制备形成电路的互联引出。
优选地，所述第一衬底为硅衬底，所述第二衬底为SOI衬底或非硅基衬底。
优选地，所述第二衬底包括锗或III-V族非硅基衬底。
优选地，所述第一MOS器件为NMOS或PMOS器件，所述第二MOS器件为PMOS或NMOS器件，所述隔离介质层包括low-k介质层。
优选地，步骤S02中，采用SOI衬底作为所述第二衬底制备形成底部悬空的第二MOS器件，包括以下步骤：
步骤S021：先在SOI衬底上采用硅基CMOS工艺制备形成第二MOS器件；
步骤S022：然后在第二MOS器件四周的SOI衬底硅膜上制备形成沟槽结构，停止在下层SiO2层，并使得四周相邻沟槽图形的端点处保留一定尺寸的桥接；
步骤S023：最后利用沟槽结构横向刻蚀第二MOS器件底部的SiO2层，形成底部悬空的第二MOS器件。
优选地，步骤S02中，采用非硅基衬底作为所述第二衬底制备形成底部悬空的第二MOS器件，包括以下步骤：
步骤S021：先在非硅基衬底上利用外延工艺生长单晶硅薄膜，接着采用硅基CMOS工艺在单晶硅薄膜上制备形成第二MOS器件；
步骤S022：然后在第二MOS器件四周的单晶硅薄膜上制备沟槽结构，停止在非硅基衬底，并使得四周相邻沟槽图形的端点处保留一定尺寸的桥接；
步骤S023：最后利用沟槽结构横向刻蚀第二MOS器件底部的非硅基衬底，形成底部悬空的第二MOS器件。
优选地，步骤S03中，采用PDMS印章技术，将第二衬底上底部悬空的第二MOS器件转移至第一衬底的隔离介质层上的目标区域，并根据电路设计的晶体管连线要求与第一MOS器件进行互连对准。
优选地，采用光刻套准工艺的对准技术实现第二MOS器件与第一MOS器件的互连对准。
优选地，步骤S04中，采用CMOS硅通孔技术，在第一、第二MOS器件的两层之间制备形成通孔。
优选地，步骤S04中，采用CMOS铜互连技术或铝互连技术，制备形成三维CMOS集成电路的互联引出。
从上述技术方案可以看出，本发明通过将底部悬空的MOS器件转移至目标器件上方，可实现不同MOS器件之间的三维堆叠，进一步通过制备互连通孔可实现三维CMOS集成电路，本发明所采用的MOS器件制备技术完全兼容了目前平面CMOS电路的量产工艺和技术，是一种可直接量产的三维电路制备方法，并可直接应用于其他功能器件与CMOS电路的三维集成，从而可实现其他功能性的三维集成电路和系统。此外，本发明所提出的制备三维CMOS集成电路的方法还可应用于多层MOS器件的集成，从而真正实现立体集成电路的量产，具有非常广阔的应用前景。
附图说明
图1是本发明的一种三维CMOS集成电路的制备方法流程图；
图2-图5是本发明一优选实施例中根据图1的方法制备三维CMOS反相器的结构示意图；
图6是图5的三维CMOS反相器的电路示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参阅图1，图1是本发明的一种三维CMOS集成电路的制备方法流程图；同时，请参阅图2-图5，图2-图5是本发明一优选实施例中根据图1的方法制备三维CMOS反相器的结构示意图，其以透视方式展现制备三维CMOS反相器时的分步结构，图2-图5中形成的分步器件结构，分别与图1中的各步骤相对应以便于理解。如图1所示，本发明的一种三维CMOS集成电路的制备方法，包括以下步骤：
如框01所示，步骤S01：提供一第一衬底，在所述第一衬底上制备形成第一MOS器件以及覆盖在第一MOS器件上的隔离介质层。
请参阅图2。首先，在第一衬底10上制备常规的NMOS器件30作为第一MOS器件，并制备覆盖在NMOS器件上方的隔离介质层20。这里制备常规NMOS器件的方法，可采用传统的硅基CMOS工艺即可，可包括光刻、刻蚀、淀积、化学机械抛光等工艺步骤的集成；具体制备工艺可根据电路设计的特征器件尺寸确定。如栅长为60nm的NMOS器件可采用65nm工艺制备，栅长为40nm的NMOS器件可采用40nm工艺制备等等。第一衬底10可采用普通硅衬底，隔离介质层20可采用硅基CMOS工艺所用到的任意绝缘介质，如目前常用的low-k介质层等。
如框02所示，步骤S02：提供一第二衬底，在所述第二衬底上制备形成底部悬空的第二MOS器件。
请参阅图3。接下来，在第二衬底40上制备常规的PMOS器件60作为第二MOS器件，但与制备第一衬底10上的NMOS器件30的区别在于，作为第二MOS器件的PMOS器件60底部是悬空的，即与第二衬底40之间保持一定的间隙。这里为了实现底部悬空的第二MOS器件的制备，第二衬底40可选择SOI衬底，或者非硅基半导体衬底，如锗(Ge)衬底、III-V族半导体衬底等。
请继续参阅图3。作为一优选实施例，可选用SOI衬底40作为第二衬底来制备底部悬空的PMOS器件60。其具体的制备工艺大致步骤如下：
先在SOI衬底40上，利用传统的硅基CMOS工艺制备形成PMOS器件60，具体制备工艺可根据电路设计的特征器件尺寸确定。如栅长为60nm的PMOS器件可采用65nm工艺制备，栅长为40nm的PMOS器件可采用40nm工艺制备等等。
然后，在PMOS器件60四周的SOI衬底硅膜上可采用光刻、刻蚀工艺制备形成沟槽结构70，停止在下层SiO2层，并使得四周相邻沟槽图形的端点处保留一定尺寸的桥接80，使四周的相邻沟槽之间不相连通，目的是以桥接80处作为后续对底部悬空的PMOS器件60的支撑。
最后，利用沟槽结构70并采用横向刻蚀工艺，将PMOS器件60底部的SiO2层去除，从而形成底部悬空的PMOS器件60。
也可以在第一衬底上制备常规的PMOS器件作为第一MOS器件，并在第二衬底上制备常规的NMOS器件作为第二MOS器件。
作为制备底部悬空的PMOS器件的另一优选实施例，也可选用非硅基衬底作为第二衬底来制备底部悬空的PMOS器件。其具体的制备工艺大致步骤如下：
先在非硅基半导体衬底、例如锗衬底上，利用外延工艺生长一层单晶硅薄膜；
然后，采用传统的硅基CMOS工艺在单晶硅薄膜上制备PMOS器件，具体制备工艺同样可根据电路设计的特征器件尺寸确定。如栅长为60nm的PMOS器件可采用65nm工艺制备，栅长为40nm的PMOS器件可采用40nm工艺制备等等。
接下来，在PMOS器件四周的单晶硅薄膜上可采用光刻、刻蚀工艺制备形成沟槽结构，停止在锗衬底，并使得四周相邻沟槽图形的端点处保留一定尺寸的桥接；
最后，利用沟槽结构并采用横向刻蚀工艺，将PMOS器件底部的锗衬底去除，从而形成底部悬空的PMOS器件。
如框03所示，步骤S03：将第二衬底上的第二MOS器件转移至第一衬底的隔离介质层上，并进行互连对准。
请参阅图4。在制备好底部悬空的PMOS器件60(第二MOS器件)后，接下来，可采用PDMS印章技术，将第二衬底40上底部悬空的PMOS器件60转移至第一衬底10上隔离介质层20上的目标区域。图3显示覆盖有PDMS印章50的底部悬空的PMOS器件60结构示意图，图4显示将PMOS器件60转移至第一衬底的隔离介质层20上的结构示意图。关于利用PDMS印章技术进行转移的具体方法，可参考现有技术加以理解，本例不作展开说明。在利用PDMS印章技术进行第二MOS器件60转移时，需要根据电路设计的晶体管连线要求，采用类似于光刻套准工艺的对准技术，实现与第一衬底上的第一MOS器件30的互连对准。
如框04所示，步骤S04：在第一、第二MOS器件之间制备形成通孔以及制备形成电路的互联引出。
请参阅图5。接下来，即可在第一、第二MOS器件30、60两层之间制备形成互连通孔90，并制备三维CMOS反相器电路的互连引出100。其中，两层MOS器件之间的互连通孔可采用硅通孔技术，具体制备工艺即采用传统的硅基CMOS工艺，包括光刻、刻蚀、淀积、化学机械抛光等工艺步骤的集成；而制备互连引出的方法即可采用传统硅基CMOS工艺中的铜互连技术或铝互连技术。
至此，即完成三维CMOS反相器的全部制备。图5显示本实施例中形成的三维CMOS反相器的结构示意图，这里为显示方便，略去了两层MOS器件之间的隔离介质层；图6是图5的三维CMOS反相器的电路示意图，以供参考，图5、图6中的互连引出GND、VDD、VIN、VOUT一一对应。
综上所述，本发明通过采用例如对准的PDMS印章技术，将底部悬空的第二MOS器件转移至已制备好第一MOS器件的目标衬底，实现MOS器件的三维堆叠，并进一步通过制备互连通孔实现三维CMOS集成电路，本发明所采用的MOS器件制备技术完全兼容了目前平面CMOS电路的量产工艺和技术，是一种可直接量产的三维电路制备方法，并可直接应用于其他功能器件与CMOS电路的三维集成，从而可实现其他功能性的三维集成电路和系统。此外，本发明所提出的制备三维CMOS集成电路的方法还可应用于多层MOS器件的集成，从而真正实现立体集成电路的量产，具有非常广阔的应用前景。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (10)
1.一种三维CMOS集成电路的制备方法，其特征在于，包括以下步骤：
步骤S01：提供一第一衬底，在所述第一衬底上制备形成第一MOS器件以及覆盖在第一MOS器件上的隔离介质层；
步骤S02：提供一第二衬底，在所述第二衬底上制备形成底部悬空的第二MOS器件；
步骤S03：将第二衬底上的第二MOS器件转移至第一衬底的隔离介质层上，并进行互连对准；其中，采用PDMS印章技术，将覆盖有PDMS印章的第二衬底上底部悬空的第二MOS器件转移至第一衬底的隔离介质层上；
步骤S04：在第一、第二MOS器件之间制备形成通孔以及制备形成电路的互联引出。
2.根据权利要求1所述的制备方法，其特征在于，所述第一衬底为硅衬底，所述第二衬底为SOI衬底或非硅基衬底。
3.根据权利要求2所述的制备方法，其特征在于，所述第二衬底包括锗或III-V族非硅基衬底。
4.根据权利要求1、2或3所述的制备方法，其特征在于，所述第一MOS器件为NMOS或PMOS器件，所述第二MOS器件为PMOS或NMOS器件，所述隔离介质层包括low-k介质层。
5.根据权利要求1所述的制备方法，其特征在于，步骤S02中，采用SOI衬底作为所述第二衬底制备形成底部悬空的第二MOS器件，包括以下步骤：
步骤S021：先在SOI衬底上采用硅基CMOS工艺制备形成第二MOS器件；
步骤S022：然后在第二MOS器件四周的SOI衬底硅膜上制备形成沟槽结构，停止在下层SiO2层，并使得四周相邻沟槽图形的端点处保留一定尺寸的桥接；
步骤S023：最后利用沟槽结构横向刻蚀第二MOS器件底部的SiO2层，形成底部悬空的第二MOS器件。
6.根据权利要求1所述的制备方法，其特征在于，步骤S02中，采用非硅基衬底作为所述第二衬底制备形成底部悬空的第二MOS器件，包括以下步骤：
步骤S021：先在非硅基衬底上利用外延工艺生长单晶硅薄膜，接着采用硅基CMOS工艺在单晶硅薄膜上制备形成第二MOS器件；
步骤S022：然后在第二MOS器件四周的单晶硅薄膜上制备沟槽结构，停止在非硅基衬底，并使得四周相邻沟槽图形的端点处保留一定尺寸的桥接；
步骤S023：最后利用沟槽结构横向刻蚀第二MOS器件底部的非硅基衬底，形成底部悬空的第二MOS器件。
7.根据权利要求1所述的制备方法，其特征在于，步骤S03中，采用PDMS印章技术，将第二衬底上底部悬空的第二MOS器件转移至第一衬底的隔离介质层上的目标区域，并根据电路设计的晶体管连线要求与第一MOS器件进行互连对准。
8.根据权利要求7所述的制备方法，其特征在于，采用光刻套准工艺的对准技术实现第二MOS器件与第一MOS器件的互连对准。
9.根据权利要求1所述的制备方法，其特征在于，步骤S04中，采用CMOS硅通孔技术，在第一、第二MOS器件的两层之间制备形成通孔。
10.根据权利要求1或9所述的制备方法，其特征在于，步骤S04中，采用CMOS铜互连技术或铝互连技术，制备形成三维CMOS集成电路的互联引出。
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