CN106298886B - 一种垂直集成双栅mosfet结构及其制备方法 - Google Patents
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Abstract
本发明公开了一种垂直集成双栅MOSFET结构及其制备方法。所述垂直集成双栅MOSFET结构相比传统平面MOSFET结构，采用具有高电子迁移率/高空穴迁移率的III‑V族半导体材料作为沟道材料；采用双栅结构有效提高了MOSFET器件的栅控能力，减小了短沟道效应等的影响；垂直方向集成NMOS和PMOS，增加了单位晶圆面积上器件的集成度；采用垂直通孔实现垂直方向的器件互联，有效减小互联引线的长度，提升器件工作速度。本发明所提供的垂直集成双栅MOSFET结构在后摩尔时代CMOS集成技术和高性能III‑V族半导体器件方面具有重要的应用价值。
Description
技术领域
本发明涉及半导体集成技术领域，尤其涉及一种垂直集成双栅MOSFET结构及其制备方法。
背景技术
半导体技术作为信息产业的核心和基础，被视为衡量一个国家科学技术进步和综合国力的重要标志。随着MOS器件特征尺寸的不断等比例缩小，集成电路集成度不断提高，按每18个月翻番这样的摩尔定律发展已经越来越困难。但是在特征尺寸到90纳米时，传统的硅基CMOS器件面临着越来越多的问题，引入新结构、新材料已经成为后摩尔时代的解决方案之一。
传统的MOSFET器件结构在器件栅长不断减小的过程中，短沟效应、源漏穿通、掺杂涨落等相继成为影响MOSFET器件的因素。UTB MOSFET、FinFET、高迁移率沟道MOSFET器件已经成为后摩尔时代MOSFET的研究热点。如何将这些新结构和新材料有机结合在一起，是获得高兴能MOSFET器件必须考量的问题。
发明内容
(一)要解决的技术问题
为了解决传统的MOSFET器件结构在器件栅长不断减小的过程中，短沟效应、源漏穿通、掺杂涨落、器件集成度提高困难、金属互联延迟等问题，本发明公开了一种垂直集成双栅MOSFET结构及其制备方法。
(二)技术方案
本发明公开了一种垂直集成双栅MOSFET结构，所述双栅MOSFET结构包含自下而上垂直集成的衬底101、第一隔离层102、第一器件和第二器件，
所述第一隔离层102叠置在所述衬底101上；
所述第一器件在第二器件下方，叠置在第一隔离层102上。
上述方案中，所述第一器件包含第一栅金属层103a和第二栅金属层111a；第二器件包含第三栅金属层103b和第四栅金属层111b；
上述方案中，所述第三栅金属层103b和第四栅金属层111b形成第二器件的双栅结构。
上述方案中，所述第一器件还包括第一界面控制层105a、第一III-V族半导体沟道层106a、第一III-V族半导体源漏层108a、第二界面控制层107a、第二栅介质层109a、第三栅介质层113a、第一源漏金属层110a；
所述第一III-V族半导体源漏层108a和第二界面控制层107a下方是第一III-V族半导体沟道层106a，上方是第二栅介质层109a和第三栅介质层113a，所述第一源漏金属层110a叠置在第三栅介质层113a上，所述第二栅金属层111a叠置在第二栅介质层109a和第三栅介质层113a上。
上述方案中，所述第二器件还包括第三界面控制层105b、第二III-V族半导体沟道层106b、第二III-V族半导体源漏层108b、第四界面控制层107b、第五栅介质层109b、第六栅介质层113b、第二源漏金属层110b、第三隔离层116；
所述第二III-V族半导体源漏层108b和第四界面控制层107b下方是第二III-V族半导体沟道层106b，上方是第五栅介质层109b和第六栅介质层113b，所述第二源漏金属层110b叠置在第六栅介质层113b上，所述第四栅金属层111b叠置在第五栅介质层109b和第六栅介质层113b上。
上述方案中，所述垂直集成双栅MOSFET结构还包括第四隔离层118、第一金属栅电极117、第二金属栅电极119、第三金属栅电极120、第四金属栅电极121、第一金属源漏电极122和第二金属源漏电极123；
所述第一金属栅电极117、第二金属栅电极119、第三金属栅电极120、第四金属栅电极121、第一金属源漏电极122和第二金属源漏电极123，通过垂直通孔形成，实现垂直方向的层间及器件互连。
上述方案中，所述第一III-V族半导体沟道层106a和第二III-V族半导体沟道层106b组成一对NMOS和PMOS或者两个NMOS或者两个PMOS。
本发明还公开了一种垂直集成双栅MOSFET结构的制备方法，包括以下步骤：
步骤1、在由衬底生成的隔离层上，沉积第一栅金属层，形成第一键合片；
步骤2、形成第二键合片和第三键合片；
步骤3、将第一键合片和第二键合片键合在一起；
步骤4、将第二键合片和第三键合片键合在一起；
步骤5、分别形成第一金属栅电极117、第二金属栅电极119、第三金属栅电极120、第四金属栅电极121、第一金属源漏电极122和第二金属源漏电极123；
步骤6、将源漏金属和栅金属引出形成第一金属源漏电极122、第二金属源漏电极123、第一金属栅电极117、第二金属栅电极119、第三金属栅电极120和第四金属栅电极121。
上述方案中，所述的沉积方法为原子层沉积、等离子增强化学气相沉积、磁控溅射、分子束外延或金属有机化学气相沉积、干法氧化、湿法氧化中的一种或多种。
上述方案中，所述的去除材料层的方法为采用光刻、剥离、干法刻蚀或湿法腐蚀的方式。
(三)有益效果
所述垂直集成双栅MOSFET结构相比传统平面MOSFET结构具有以下优势：
①采用具有高电子迁移率/高空穴迁移率的III-V族半导体材料作为沟道材料，沟道载流子迁移率高；
②采用双栅结构可以有效提高MOSFET器件的栅控能力，减小了短沟道效应等的影响；
③采用通孔技术实现背栅结构可以有效减小寄生电容，提高了器件的射频特性；
④所述MOSFET结构集成在衬底上，可以与其他硅基CMOS集成器件实现单片集成。
⑤采用垂直结构增加集成度，同时有效缩短了金属互联引线的长度，在减少寄生的同时降低了由于互联导致的延迟。
附图说明
图1为本发明所提供的垂直集成双栅MOSFET结构的结构示意图。
图2为在单晶硅衬底沉积依次所述隔离层和所述栅金属层后形成的所述第一键合片的结构示意图。
图3为所述第二片III-V族半导体外延衬底的结构示意图。
图4为所述第三片III-V族半导体外延衬底的结构示意图。
图5为将所述第二键合片键合倒扣键合在第一键合片后的键合片并去除所述III-V族半导体外延衬底的部分材料层直至所述III-V族半导体源漏层的材料层停止后的结构示意图。
图6为形成所述III-V族半导体源漏层后，沉积第二界面控制层107a和第二栅介质层109a材料层后的结构示意图。
图7为完成形成所述III-V族半导体的第二栅金属层111a后的结构示意图。
图8为完成形成所述III-V族半导体的第一源漏金属层110a后的结构示意图。
图9为完成形成所述III-V族半导体的第二隔离层112后的结构示意图。
图10为将所述第三键合片键合倒扣键合在第二键合片后的键合片并去除所述III-V族半导体外延衬底的部分材料层直至所述III-V族半导体源漏层的材料层停止后的结构示意图。
图11为形成所述III-V族半导体源漏层后，沉积第四界面控制层107b和第五栅介质层109b材料层后的结构示意图。
图12为完成形成所述III-V族半导体的第四栅金属层111b后的结构示意图。
图13为完成形成所述III-V族半导体的第二源漏金属层110b后的结构示意图。
图14为完成形成所述III-V族半导体连接第一栅金属层103a的第一金属栅电极117后的结构示意图。
图15为完成形成所述III-V族半导体连接第二栅金属层111a的第二金属栅电极119后的结构示意图。
图16为完成形成所述III-V族半导体连接第三栅金属层103b的第三金属栅电极120后的结构示意图。
图17为完成形成所述III-V族半导体连接第四栅金属层111b的第四金属栅电极121后的结构示意图。
图18为完成形成所述III-V族半导体连接第一源漏金属层110a的金属栅电极122后的结构示意图。
图19为完成形成所述III-V族半导体连接第二源漏金属层110b的第二金属源漏电极123后的结构示意图。
图20为完成形成所述III-V族半导体的源漏金属电极，栅金属电极引出的平面模块示意图。
具体实施方式
本发明公开了一种垂直集成双栅MOSFET结构，所述双栅MOSFET结构包含自下而上垂直集成的衬底101、第一隔离层102、第一器件和第二器件，
所述第一隔离层102叠置在所述衬底101上；
所述第一器件在第二器件下方，叠置在第一隔离层102上。
上述方案中，所述第一器件包含第一栅金属层103a和第二栅金属层111a；第二器件包含第三栅金属层103b和第四栅金属层111b；
上述方案中，所述第三栅金属层103b和第四栅金属层111b形成第二器件的双栅结构。
上述方案中，所述第一器件还包括第一界面控制层105a、第一III-V族半导体沟道层106a、第一III-V族半导体源漏层108a、第二界面控制层107a、第二栅介质层109a、第三栅介质层113a、第一源漏金属层110a；
所述第一III-V族半导体源漏层108a和第二界面控制层107a下方是第一III-V族半导体沟道层106a，上方是第二栅介质层109a和第三栅介质层113a，所述第一源漏金属层110a叠置在第三栅介质层113a上，所述第二栅金属层111a叠置在第二栅介质层109a和第三栅介质层113a上。
上述方案中，所述第二器件还包括第三界面控制层105b、第二III-V族半导体沟道层106b、第二III-V族半导体源漏层108b、第四界面控制层107b、第五栅介质层109b、第六栅介质层113b、第二源漏金属层110b、第三隔离层116；
所述第二III-V族半导体源漏层108b和第四界面控制层107b下方是第二III-V族半导体沟道层106b，上方是第五栅介质层109b和第六栅介质层113b，所述第二源漏金属层110b叠置在第六栅介质层113b上，所述第四栅金属层111b叠置在第五栅介质层109b和第六栅介质层113b上。
上述方案中，所述垂直集成双栅MOSFET结构还包括第四隔离层118、第一金属栅电极117、第二金属栅电极119、第三金属栅电极120、第四金属栅电极121、第一金属源漏电极122和第二金属源漏电极123；
所述第一金属栅电极117、第二金属栅电极119、第三金属栅电极120、第四金属栅电极121、第一金属源漏电极122和第二金属源漏电极123，通过垂直通孔形成，实现垂直方向的层间及器件互连。
上述方案中，所述第一III-V族半导体沟道层106a和第二III-V族半导体沟道层106b组成一对NMOS和PMOS或者两个NMOS或者两个PMOS。
本发明还公开了一种垂直集成双栅MOSFET结构的制备方法，包括以下步骤：
步骤1、在由衬底生成的隔离层上，沉积第一栅金属层，形成第一键合片；
步骤2、形成第二键合片和第三键合片；
步骤3、将第一键合片和第二键合片键合在一起；
步骤4、将第二键合片和第三键合片键合在一起；
步骤5、分别形成第一金属栅电极117、第二金属栅电极119、第三金属栅电极120、第四金属栅电极121、第一金属源漏电极122和第二金属源漏电极123；
步骤6、将源漏金属和栅金属引出形成第一金属源漏电极122、第二金属源漏电极123、第一金属栅电极117、第二金属栅电极119、第三金属栅电极120和第四金属栅电极121。
上述方案中，所述的沉积方法为原子层沉积、等离子增强化学气相沉积、磁控溅射、分子束外延或金属有机化学气相沉积、干法氧化、湿法氧化中的一种或多种。
上述方案中，所述的去除材料层的方法为采用光刻、剥离、干法刻蚀或湿法腐蚀的方式。
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
图1为本发明所提供的垂直集成双栅MOSFET结构的结构示意图，如图1所示，本发明所提供的垂直集成双栅MOSFET结构，所述垂直集成双栅MOSFET结构包括单晶硅衬底101、第一隔离层102、第一栅金属层103a、第一栅介质层104a、第一界面控制层105a、第一III-V族半导体沟道层106a、第二界面控制层107a、第二栅介质层109a、第三栅介质层113a、第二栅金属层111a、第一III-V族半导体源漏层108a、第一源漏金属层110a、第二隔离层112、第三栅金属层103b、第四栅介质层104b、第三界面控制层105b、第二III-V族半导体沟道层106b、第四界面控制层107b、第五栅介质层109b、第六栅介质层113b、第四栅金属层111b、第二III-V族半导体源漏层108b、第二源漏金属层110b、第三隔离层116、第四隔离层118、连接第一栅金属层103a的第一金属栅电极117、连接第二栅金属层111a的第二金属栅电极119、连接第三栅金属层103b的第三金属栅电极120、连接第四栅金属层111b的第四金属栅电极121、连接第一源漏金属层110a的第一金属源漏电极122、连接第二源漏金属层110b的第二金属源漏电极123。
所述第一隔离层102叠置在所述单晶硅衬底101之上；所述第一栅金属层103a叠置在所述第一隔离层102之上；所述第一栅介质层104a叠置在所述第一栅金属层103a之上；所述第一界面控制层105a叠置在所述第一栅介质层104a之上；所述第一III-V族半导体沟道层106a叠置在所述第一界面控制层105a之上；所述第一III-V族半导体源漏层108a叠置在第一III-V族半导体沟道层106a之上的两侧；所述第二界面控制层107a叠置在所述第一III-V族半导体沟道层106a之上并在第一III-V族半导体源漏层108a之间；所述第二栅介质层109a在所述第一III-V族半导体沟道层106a和所述第一III-V族半导体源漏层108a之上，并将所述第一III-V族半导体源漏层108a的侧边覆盖；所述第二栅金属层111a叠置在所述第二栅介质层109a之上的中间，所述第二栅金属层111a的形状为倒凸型；所述第一源漏金属层110a叠置在所述第一III-V族半导体源漏层108a之上；所述第一源漏金属层110a侧边分别与所述第二栅介质层109a和所述第三栅介质层113a的侧边相接；所述第二栅金属层111a和所述第一源漏金属层110a之间不相接并保持一定距离。所述第二隔离层112叠置在所述第一III-V族半导体源漏层108a、所述第一源漏金属层110a、所述第二栅介质层109a和所述第三栅介质层113a之上；所述第三栅金属层103b叠置在所述第二隔离层112之上；所述第四栅介质层104b叠置在所述键合第三栅金属层103b之上；所述第三界面控制层105b叠置在所述第四栅介质层104b之上；所述第二III-V族半导体沟道层106b叠置在所述第三界面控制层105b之上；所述第二III-V族半导体源漏层108b叠置在第二III-V族半导体沟道层106b之上的两侧；所述第四界面控制层107b叠置在所述第二III-V族半导体沟道层106b之上并在第二III-V族半导体源漏层108b之间；所述第五栅介质层109b在所述第二III-V族半导体沟道层106b和所述第二III-V族半导体源漏层108b之上，并将所述第二III-V族半导体源漏层108b的侧边覆盖；所述第四栅金属层111b叠置在所述第五栅介质层109b之上的中间，所述第四栅金属层111b的形状为倒凸型；所述第二源漏金属层110b叠置在所述第二III-V族半导体源漏层108b之上；所述第二源漏金属层110b侧边分别与所述第五栅介质层109b和所述第六栅介质层113b的侧边相接；所述第四栅金属层111b和所述第二源漏金属层110b之间不相接并保持一定距离。将在源漏金属层和栅金属层之外的区域开孔延伸到第一栅金属层103a，在开孔的侧壁形成一层第四隔离层118，在孔里填满金属形成第一金属栅电极117；在栅金属的区域开孔延伸到第二栅金属层111a，在开孔的侧壁形成一层第四隔离层118，在孔里填满金属形成第二金属栅电极119；将在源漏金属层和栅金属层之外的区域开孔延伸到第三栅金属层103b，在开孔的侧壁形成一层第四隔离层118，在孔里填满金属形成第三金属栅电极120；在栅金属的区域开孔延伸到第四栅金属层111b，在开孔的侧壁形成一层第四隔离层118，在孔里填满金属形成第四金属栅电极121；在源漏金属的区域开孔延伸到第一源漏金属层110a，在开孔的侧壁形成一层第四隔离层118，在孔里填满金属形成第一金属源漏电极122；在源漏金属的区域开孔延伸到第二源漏金属层110b，在开孔的侧壁形成一层第四隔离层118，在孔里填满金属形成第二金属源漏电极123。
所述第一隔离层102、第二隔离层112、第三隔离层116、第四隔离层118为二氧化硅，所述第一隔离层102、第二隔离层112和第三隔离层116的厚度为150纳米，所述第四隔离层118的厚度为4纳米；
所述第一栅金属层103a和第三栅金属层103b从下之上为钛和金叠层，其中钛的厚度为10纳米，金的厚度为30纳米；
所述第二栅金属层111a和第三栅金属层111b从下之上为金和氮化钛叠层，其中金的厚度最薄处为30纳米，氮化钛的厚度为20纳米。
所述第二栅介质层109a、第五栅介质层109b、第一栅金属层103a、第三栅金属层103b为三氧化二铝，厚度为5纳米；
所述第一界面控制层105a、第三界面控制层105b、第二界面控制层107a、第四界面控制层107b为磷化铟，厚度为2.5纳米。
所述第一III-V族半导体沟道层106a和第二III-V族半导体沟道层106b为铟镓砷层，厚度为8纳米，其中铟镓砷的原子比值铟∶镓∶砷＝0.7∶0.3∶1：
所述第一III-V族半导体源漏层108a和第二III-V族半导体源漏层108b为硅掺杂的铟镓砷层，厚度为30纳米，其铟镓砷的原子比值为铟∶镓∶砷＝0.53∶0.47∶1；
所述第一源漏金属层110a和第二源漏金属层110b为钨，厚度为100纳米。
此外，本发明还提供一种垂直集成双栅MOSFET结构的制备方法，所述方法包括如下步骤：
步骤1中，图2为在单晶硅衬底沉积依次所述隔离层和所述栅金属层后形成的所述第一键合片的结构示意图，如图2所示，在所述单晶硅衬底101上生成所述第一隔离层102，在所述第一隔离层102上沉积所述第一栅金属层103a，从而形成第一键合片；
步骤2中，图3为所述第二片III-V族半导体外延衬底的结构示意图，图4为所述第三片III-V族半导体外延衬底的结构示意图，如图3和图4所示，在两个III-V族半导体外延衬底上分别沉积所述第一栅介质层104a和第四栅介质层104b的材料层，在所述栅介质层上分别沉积所述第一栅金属层103a和第三栅金属层103b的材料层，并分别通过化学机械抛光的方式进行平坦化处理，分别形成所述第一栅金属层103a和第三栅金属层103b，从而分别形成第二键合片和第三键合片；
步骤3中，图5为将所述第二键合片键合倒扣键合在第一键合片后的键合片并去除所述III-V族半导体外延衬底的部分材料层直至所述III-V族半导体源漏层的材料层停止后的结构示意图，如图5所示，将所述第一栅金属层104a相对，采用键合的方式将所述第一键合片和所述第二键合片键合在一起，并去除所述III-V族半导体外延衬底的部分材料层114直至所述第一III-V族半导体源漏层108a的材料层停止；
图6为形成所述III-V族半导体源漏层后，沉积第二界面控制层107a和第二栅介质层109a材料层后的结构示意图，如图6所示，去除部分所述第一III-V族半导体源漏层108a的材料层，形成所述第一III-V族半导体源漏层108a，沉积所述第二界面控制层107a和第二栅介质层109a；
图7为完成形成所述III-V族半导体的第二栅金属层111a后的结构示意图，如图7所示，在所述第二栅介质层109a的材料层上形成所述栅金属层111a。
图8为完成形成所述III-V族半导体的第一源漏金属层110a后的结构示意图，如图8所示，去除部分所述第二栅介质层109a的材料层，形成所述第二栅介质层109a和所述第三栅介质层113a，并在所述第一III-V族半导体源漏层108a上形成所述第一源漏金属层110a。
图9为完成形成所述III-V族半导体的第二隔离层112后的结构示意图，图10为将所述第三键合片键合倒扣键合在第二键合片后的键合片并去除所述III-V族半导体外延衬底的部分材料层直至所述III-V族半导体源漏层的材料层停止后的结构示意图，如图9和如图10所示，所述第二隔离层112形成在所述第一III-V族半导体源漏层108a之上，将所述第二隔离层112上沉积所述第三栅金属层103b。
步骤4中，将所述第三键合片的栅金属层和所述栅金属层相对，采用键合的方式将两个片子键合在一起，并分别去除所述III-V族半导体外延衬底115的部分材料层直至所述第二III-V族半导体源漏层108b的材料层停止；
图11为形成所述III-V族半导体源漏层后，沉积第四界面控制层107b和第五栅介质层(109b)材料层后的结构示意图，如图11所示，去除部分所述第二III-V族半导体源漏层108b的材料层，形成所述第二III-V族半导体源漏层108b，并沉积所述第二栅介质层109a的材料层；
图12为完成形成所述III-V族半导体的第四栅金属层111b后的结构示意图，如图12所示，在所述第五栅介质层109b的材料层上形成所述第三栅金属层111b。
图13为完成形成所述III-V族半导体的第二源漏金属层110b后的结构示意图，如图13所示，去除部分所述第五栅介质层109b的材料层，形成所述第五栅介质层109b和所述第六栅介质层113b，并在所述第二III-V族半导体源漏层108b上形成所述第二源漏金属层110b。
如图1所示，所述第二隔离层112形成在所述第二源漏金属层110b、第三栅金属层111b、第五栅介质层109b之上。
步骤5中，图14为完成形成所述III-V族半导体连接第一栅金属层103a的第一金属栅电极117后的结构示意图，如图14所示，将在源漏金属层和栅金属层之外的区域开孔延伸到第一栅金属层103a，在开孔的侧壁形成一层第四隔离层118，在孔里填满金属形成第一金属栅电极117；图15为完成形成所述III-V族半导体连接第二栅金属层111a的第二金属栅电极119后的结构示意图，如图15所示，在栅金属的区域开孔延伸到第二栅金属层111a，在开孔的侧壁形成一层第四隔离层118，在孔里填满金属形成第二金属栅电极119；图16为完成形成所述III-V族半导体连接第三栅金属层103b的第三金属栅电极120后的结构示意图，如图16所示，将在源漏金属层和栅金属层之外的区域开孔延伸到第三栅金属层103b，在开孔的侧壁形成一层第四隔离层118，在孔里填满金属形成第三金属栅电极120；图17为完成形成所述III-V族半导体连接第四栅金属层111b的第四金属栅电极121后的结构示意图，如图17所示，在栅金属的区域开孔延伸到第四栅金属层111b，在开孔的侧壁形成一层第四隔离层118，在孔里填满金属形成第四金属栅电极121。
图17为完成形成所述III-V族半导体连接第四栅金属层111b的第四金属栅电极121后的结构示意图，如图18所示，在源漏金属的区域开孔延伸到第一源漏金属层110a，在开孔的侧壁形成第四隔离层118，在孔里填满金属形成第一金属源漏电极122；图19为完成形成所述III-V族半导体连接第二源漏金属层110b的第二金属源漏电极123后的结构示意图，如图19所示，在源漏金属的区域开孔延伸到第二源漏金属层110b，在开孔的侧壁形成一层第四隔离层118，在孔里填满金属形成第二金属源漏电极123。
步骤6中，图20为完成形成所述III-V族半导体的源漏金属电极，栅金属电极引出的平面模块示意图，如图20所示，将源漏金属和栅金属引出形成第一金属源漏电极122、第二金属源漏电极123和第一金属栅电极117、第二金属栅电极119、第三金属栅电极120、第四金属栅电极121。
所述步骤1中，所述隔离层的沉积方法包括原子层沉积、等离子增强化学气相沉积、磁控溅射、分子束外延或金属有机化学气相沉积、干法氧化、湿法氧化中的一种或多种沉积方法，所述栅金属层的沉积方法包括磁控溅射、电子束蒸发中的一种或两种相结合；
所述步骤2中，所述两个III-V族半导体外延衬底从下至上依次为III-V族半导体、所述第一III-V族半导体源漏层的材料层108a和第二III-V族半导体源漏层的材料层108b、所述第二界面控制层107a和第四界面控制层107b、第一III-V族半导体沟道层106a和第二III-V族半导体沟道层106b、第一界面控制层105a和第三界面控制层105b；所述第一栅介质层104a和第四栅介质层104b采用原子层沉积的方法沉积；
所述步骤3中，所采用的键合方式为金属-金属键合；键合完成后，采用干法刻蚀或湿法腐蚀的方式去除所述III-V族半导体外延衬底上所述III-V族半导体；
采用光刻、干法刻蚀或湿法腐蚀的方式去除部分所述第一III-V族半导体源漏层的材料层108a和第二III-V族半导体源漏层的材料层108b，形成所述第二界面控制层107a和第四界面控制层107b的上表面；所述第三栅介质层113a和第六栅介质层113b和所述第二栅介质层109a和第五栅介质层109b的材料相同，采用原子层沉积的方法进行沉积；
采用溅射、蒸发或原子层沉积的方式沉积所述第二栅金属层111a和第三栅金属层111b的材料层，采用光刻、剥离、干法刻蚀或湿法腐蚀的方式去除多余的所述第二栅金属层111a和第三栅金属层111b的材料层，形成所述第二栅金属层111a和第三栅金属层111b；
采用光刻、干法刻蚀或湿法腐蚀的方式去除部分所述第二栅介质层109a和第五栅介质层109b的材料层，漏出所述III-V族半导体源漏层的上表面，形成所述第三栅介质层113a和第六栅介质层113b和所述第二栅介质层109a和第五栅介质层109b；采用溅射、蒸发或原子层沉积的方式沉积所述第一源漏金属层110a和第二源漏金属层110b的材料层，采用光刻、剥离、干法刻蚀或湿法腐蚀的方式去除多余的所述第一源漏金属层110a和第二源漏金属层110b的材料层，形成所述第一源漏金属层110a和第二源漏金属层110b；
步骤5中，采用干法刻蚀或湿法腐蚀的方式开孔，采用溅射、蒸发或原子层沉积的方式沉积所述第四隔离层118的材料层、连接第一栅金属层103a的第一金属栅电极117、连接第二栅金属层111a的第二金属栅电极119、连接第三栅金属层103b的第三金属栅电极120、连接第四栅金属层111b的第四金属栅电极121、连接第一源漏金属层110a的金属栅电极122、连接第二源漏金属层110b的第二金属源漏电极123。
步骤6中，将源漏金属和栅金属引出形成第一金属源漏电极122、第二金属源漏电极123和第一金属栅电极117、第二金属栅电极119、第三金属栅电极120、第四金属栅电极121。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种垂直集成双栅MOSFET结构，其特征在于，所述双栅MOSFET结构包含自下而上垂直集成的衬底(101)、第一隔离层(102)、第一器件和第二器件，
所述第一隔离层(102)叠置在所述衬底(101)上；
所述第一器件在第二器件下方，叠置在第一隔离层(102)上，所述第一器件包含第一栅金属层(103a)和第二栅金属层(111a)；第二器件包含第三栅金属层(103b)和第四栅金属层(111b)；
所述第一栅金属层(103a)和第二栅金属层(111a)形成第一器件的双栅结构，所述第三栅金属层(103b)和第四栅金属层(111b)形成第二器件的双栅结构；
所述第一器件还包括第一界面控制层(105a)、第一III-V族半导体沟道层(106a)、第一III-V族半导体源漏层(108a)、第二界面控制层(107a)、第二栅介质层(109a)、第三栅介质层(113a)、第一源漏金属层(110a)；
所述第一III-V族半导体源漏层(108a)和第二界面控制层(107a)下方是第一III-V族半导体沟道层(106a)，上方是第二栅介质层(109a)和第三栅介质层(113a)，所述第一源漏金属层(110a)叠置在第三栅介质层(113a)上，所述第二栅金属层(111a)叠置在第二栅介质层(109a)和第三栅介质层(113a)上。
2.根据权利要求1所述的垂直集成双栅MOSFET结构，其特征在于，所述第二器件还包括第三界面控制层(105b)、第二III-V族半导体沟道层(106b)、第二III-V族半导体源漏层(108b)、第四界面控制层(107b)、第五栅介质层(109b)、第六栅介质层(113b)、第二源漏金属层(110b)、第三隔离层(116)；
所述第二III-V族半导体源漏层(108b)和第四界面控制层(107b)下方是第二III-V族半导体沟道层(106b)，上方是第五栅介质层(109b)和第六栅介质层(113b)，所述第二源漏金属层(110b)叠置在第六栅介质层(113b)上，所述第四栅金属层(111b)叠置在第五栅介质层(109b)和第六栅介质层(113b)上。
3.根据权利要求1所述的垂直集成双栅MOSFET结构，其特征在于，所述垂直集成双栅MOSFET结构还包括第四隔离层(118)、第一金属栅电极(117)、第二金属栅电极(119)、第三金属栅电极(120)、第四金属栅电极(121)、第一金属源漏电极(122)和第二金属源漏电极(123)；
所述第一金属栅电极(117)、第二金属栅电极(119)、第三金属栅电极(120)、第四金属栅电极(121)、第一金属源漏电极(122)和第二金属源漏电极(123)，通过垂直通孔形成，实现垂直方向的层间及器件互连。
4.根据权利要求2所述的垂直集成双栅MOSFET结构，其特征在于，所述第一III-V族半导体沟道层(106a)和第二III-V族半导体沟道层(106b)组成一对NMOS和PMOS或者两个NMOS或者两个PMOS。
5.一种垂直集成双栅MOSFET结构的制备方法，其特征在于，包含以下步骤：
步骤1、在由衬底生成的隔离层上，沉积第一栅金属层，形成第一键合片；
步骤2、形成第二键合片和第三键合片；
步骤3、将第一键合片和第二键合片键合在一起；
步骤4、将第二键合片和第三键合片键合在一起；
步骤5、分别形成第一金属栅电极(117)、第二金属栅电极(119)、第三金属栅电极(120)、第四金属栅电极(121)、第一金属源漏电极(122)和第二金属源漏电极(123)；
步骤6、将源漏金属和栅金属引出形成第一金属源漏电极(122)、第二金属源漏电极(123)、第一金属栅电极(117)、第二金属栅电极(119)、第三金属栅电极(120)和第四金属栅电极(121)。
6.根据权利要求5所述的垂直集成双栅MOSFET结构的制备方法，其特征在于，所述沉积的方法为原子层沉积、等离子增强化学气相沉积、磁控溅射、分子束外延或金属有机化学气相沉积中的一种或多种。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| EE01 | Entry into force of recordation of patent licensing contract | ||
| EE01 | Entry into force of recordation of patent licensing contract |
Application publication date: 20170104 Assignee: CHINA GERMANIUM Co.,Ltd. Assignor: Institute of Microelectronics, Chinese Academy of Sciences Contract record no.: X2022320000374 Denomination of invention: A Vertical Integrated Double Gate MOSFET Structure and Its Fabrication Method Granted publication date: 20190531 License type: Exclusive License Record date: 20221216 |