JP2003264239A - マルチチップモジュール、その形成方法および不良コンデンサのメッキ除去方法 - Google Patents

マルチチップモジュール、その形成方法および不良コンデンサのメッキ除去方法

Info

Publication number
JP2003264239A
JP2003264239A JP2002348050A JP2002348050A JP2003264239A JP 2003264239 A JP2003264239 A JP 2003264239A JP 2002348050 A JP2002348050 A JP 2002348050A JP 2002348050 A JP2002348050 A JP 2002348050A JP 2003264239 A JP2003264239 A JP 2003264239A
Authority
JP
Japan
Prior art keywords
layer
conductive
substrate
dielectric
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002348050A
Other languages
English (en)
Other versions
JP2003264239A5 (ja
JP4262967B2 (ja
Inventor
Thomas J Massingill
ジェイ．マッシンギル トーマス
Mark Thomas Mccormack
トーマス マコーマック マーク
Wen-Chou Vincent Wang
ビンセント ワン ウェン−チョウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US09/997,589 external-priority patent/US6882045B2/en
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of JP2003264239A publication Critical patent/JP2003264239A/ja
Publication of JP2003264239A5 publication Critical patent/JP2003264239A5/ja
Application granted granted Critical
Publication of JP4262967B2 publication Critical patent/JP4262967B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Weting (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 費用効果と信頼性の高い高密度多層回路構造
を効率良く製造する方法を提供する。 【解決手段】 半導体基板上に複数のコンデンサを形成
する段階と、複数のコンデンサ上に複数の金属接点を形
成する段階と、半導体基板上にフォトレジスト層を被着
させる段階とを含み、不良コンデンサのメッキ除去を行
う。複数の金属接点が露出され、その後それらが導電性
溶液と接触させられるように、フォトレジスト層がパタ
ーン化される。不良コンデンサ全体にわたり配置される
金属接点は、その後メッキ除去される。能動または受動
デバイスを有するシリコン基板上に配置された側面と、
コンピュータチップが上に取付けられた側面という一対
の側面を持つ薄膜ポリマー相互接続構造を形成する段階
を含んでマルチチップモジュールを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マルチチップモジ
ュール（ＭＣＭ：Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌ
ｅ）に関する。より特定的には、本発明は、ＭＣＭ基
板、ならびに、マルチチップモジュール基板を形成する
方法および不良コンデンサのメッキ除去方法を提供す
る。
【０００２】
【従来の技術】２またはそれ以上のコンピュータチップ
といったような、２またはそれ以上の電気デバイスと電
気的に連絡するために、多層回路構造を用いることがで
きる。多層回路構造は標準的に、１またはそれ以上の誘
電体層によって分離された多数の導電層を含んでいる。
誘電体層内のアパーチャ内に配置されたバイア構造は、
電気信号がある導電層からもう１つの導電層まで通過で
きるように導電経路を提供する。多層回路構造の内部領
域から外部領域までの導電経路を形成するために、連続
的誘電体層内の多数のバイア構造を使用することができ
る。
【０００３】マルチチップモジュール（ＭＣＭ）パッケ
ージは、入力信号を受信し、出力信号を提供し、電力お
よび接地電圧を受けるためにオフ−モジュール接続を必
要とする。低コスト、低性能のＭＣＭモジュールにおい
ては、これらのオフモジュール構造は通常、ＭＣＭの基
板の周縁エッジのまわりにある。より高コスト、高性能
のＭＣＭモジュールにおいては、通常多層セラミクス材
料からなるＭＣＭ基板を通して形成される。
【０００４】電力ラインと接地ラインとの間のノイズを
除去する（例えばノイズ結合を分離する）ためＭＣＭ基
板の表面には往々にして離散的表面取付けコンデンサま
たはチップコンデンサが付加される。しかしながら、Ｍ
ＣＭの動作周波数が増大するにつれて、これらの表面取
付けコンデンサおよびチップコンデンサの有効性は不十
分かつ受け入れ難いレベルにまで減少してしまった。
【０００５】連続する誘電体層内のバイア構造は、多層
回路構造内で千鳥状に配列され得る。例えば図２３に示
すように、複数の千鳥配列になったバイア構造１１０
が、互いに電気的に連絡した状態にある。バイア構造１
１０によって形成された千鳥配列の導電経路は、多層回
路構造１００の外部表面とコア構造１２０との間の連絡
を提供できる。図２３に示すバイア構造の各々は、誘電
体層内のアパーチャ壁上の導電性コーティングの形をし
ている。残念なことに、バイア構造を千鳥配列すること
で多層回路構造内の貴重な面積を消費し、信号ランレン
グスを増大させる可能性がある。こうして、多層回路構
造内の回路の密度は減少し得る。その上、図２３に示さ
れたタイプのバイア構造の金属コーティングは薄いもの
である。コーティングが充分厚くないか均等でない場
合、開回路を形成し得る。
【０００６】米国特許第３８６７,２７２号は、半導体
およびハイブリッドマイクロ電気機器内に見られるもの
のようなマイクロ電気デバイスおよび回路を開示してい
る。マイクロ電気デバイスは、電気化学または化学エッ
チングおよび／またはメッキ除去プロセスを含む電気化
学反応によって、認識不能にされ、破壊され得る。
【０００７】米国特許第４,７２９，９７０号は、重畳
された電極を有する薄膜本体を含みかつ電極材料の電気
抵抗率が欠陥領域近くで増大させられる変換プロセスに
よって不動態化された短絡欠陥をさらに含むタイプの電
子デバイスを開示している。変換は、電極材料を変換試
薬にさらし、欠陥領域近くで試薬を活性化させることに
よって達成される。プロセスは、異なる形で構成された
さまざまなデバイスのために利用され得、ロール−ツー
−ロールデバイス製造プロセスにおける使用に容易に適
合可能である。
【０００８】米国特許第４,７４９,４５４号は、半導体
膜で各電極対が分離されている露出された接点表面を伴
う電極対をもつ薄膜半導体デバイスから電気的短絡およ
び分路を除去する方法を開示している。開示された方法
は、イオン溶液にさらされた接点表面にコーティングす
る段階および各電極対の露出された接点表面の間に逆バ
イアス電圧を連続的に印加する段階を含んでなる。イオ
ン溶液は、逆バイアス電圧に応じてそれぞれの電極対の
各々の間に配置された短絡および分路を通って流れる漏
洩電流が短絡および分路における局所的温度上昇を作り
出し、短絡および分路を選択的にエッチングまたは酸化
しそれらを実質的に非導電性にするような、温度上昇と
共に増大するエッチング速度を有する。露出された接点
表面は、スポンジ塗布またはスプレー器具を用いてコー
ティングされ得る。好ましいイオン溶液は、少なくとも
水５に対して１にまで希釈された酸混合物を含む。
【０００９】米国特許第４,７８２,０２８号は、半導体
基板を薄くし両側面上の薄くなった領域を処理して検出
器デバイスを形成することにより、薄肉バルクシリコン
遮断不純物トランスジューサ赤外線検出器といったよう
な検出器デバイスを形成するための方法を開示してい
る。半導体基板は、基板内にキャビティを形成するため
に薄肉化される。薄肉領域がより薄い基板に連結されて
いるままの状態で、薄肉領域の両側面上でのさらなる処
理が実施される。薄肉領域は次に、一定の与えられた処
理段階の完了時点で基板から分離される。このとき装置
を、読出しデバイスに取付けることができる。
【００１０】米国特許第４,９８４,３５８号は、ウェハ
ーの形をなおも保ちながら、パッケージングを必要とせ
ずに積層のために調製される集積回路ダイを開示してい
る。複数の集積回路ダイを持つウェハーを通して孔が作
られ、ダイの間そしてダイパッドに隣接して設けられ
る。ウェハー上および孔の外周内に、絶縁材料層が設置
される。各パッドの上面と隣接する孔内の絶縁材料の内
側との間で導電性接続が行われる。絶縁層および導電層
は、望まれる場合、ダイの裏面にまでさらに拡張可能で
ある。ダイは、互いに分離され、基板に取り付けられた
積重ねおよび／または表面の中に組立てることができ
る。
【００１１】米国特許第５,２０２,０１８号は、半導体
材料を電解質と接触させることにより形成された電極に
対して陽極および陰極直流電流の印加を交番させること
による半導体の電気化学溶解に関する発明を開示してい
る。
【００１２】米国特許第５,５４３,５８５号は、導電性
接着剤を用いた直接的チップ取付けによるカードアセン
ブリのための単純なプロセスを開示している。絶縁性熱
可塑性および導電性熱可塑性バンプの層を有する同じ中
間ウェハー製品を作り上げる方法が開示されている。チ
ップを形成すべくウェハーを切断またはダイシングした
後、チップは、熱および圧力によって、導電性熱可塑性
バンプと整合する導電性パッドを有するチップキャリア
に接着される。チップは、熱を用いて容易に除去および
交換可能である。
【００１３】米国特許第５,５９１,６７８号は、シリコ
ンエッチング可能層をもつ第１の基板、シリコン層の上
にある二酸化ケイ素エッチング停止層およびエッチング
停止層の上にある単晶シリコンウェハーを持つ第１の基
板を備えることによって製造されるマイクロ電気デバイ
スを開示している。ウェハーは、エッチング停止層と接
触しない前方表面を有する。マイクロ電子回路素子が単
晶シリコンウェハー内に形成される。該方法はさらに、
単晶シリコンウェハーの前方表面を第２の基板に取付け
る段階および第１の基板のシリコン層をエッチング停止
層までエッチングで離脱させる段階も含む。第２の基板
はまた、マイクロ電子回路素子に電気的に相互接続され
うるマイクロ電子回路素子をも有することができる。
【００１４】米国特許第５,６５６,５４８号は、マイク
ロプロセッサが異なる層の形で構成され、その構造の各
回路層を分離する絶縁層を通して垂直に相互接続され
る、多層構造を開示している。各回路層は、別のウェハ
ーまたは薄膜材料内で製造され得、その後層状化された
構造上に移され引き続き相互接続され得る。
【００１５】米国特許第５,６５６,５５２号は、個々の
集積回路ダイまたは多数の集積回路を収納する集積回路
ウェハーを薄肉化し、薄肉ダイスまたは薄肉ウェハーを
マイラ、ポリイミド、半導体またはセラミクス基板をボ
ンディングし、ウェハー上に少なくとも１つの相互接続
材料を被着させ、ここで第１の相互接続層はウェハー上
に直接被着させることによって、マルチチップモジュー
ルを作成する方法を開示している。各相互接続層の全体
にわたり被着されているものとして、誘電体層が開示さ
れている。必要に応じてダイスおよびマルチチップモジ
ュールを相互接続するために、誘電体層内にバイアが開
けられ、基板は除去されて、薄くて相似で、かつ歩留ま
りの高いマルチチップモジュールを形成する。
【００１６】米国特許第５,７１６,８８１号は、積層さ
れたコンデンサＤＲＡＭデバイスおよび薄膜トランジス
タＳＲＡＭデバイスを集積するための製造プロセスを開
示している。この製造プロセスは、ＤＲＡＭおよびＳＲ
ＡＭデバイスのためのトランスファゲートトランジスタ
構造およびアクセストランジスタ構造を形成するのに用
いられる主要な作業を結合することを含む。
【００１７】米国特許第５,７７０,４８７号は、絶縁層
上に配置された半導体材料層を具備する半導体ウェハー
の第１の側面上に、半導体素子と導体トラックとを備え
た層構造を形成させる、デバイスの製造方法を開示す
る。半導体ウェハーは、その後、接着剤層を用いて、支
持ウェハーに対し第１の側面で締結される。支持ウェハ
ーにはメタライゼーションが備わっている。材料は次
に、絶縁層が露出されるまで、半導体ウェハーの第２の
側面より、半導体ウェハーから除去される。支持ウェハ
ー上に半導体ウェハーが再締結される前に、半導体ウェ
ハーの第１の側面より、絶縁層内に接触ウィンドウが具
備される。これらのウィンドウには、絶縁層との関係に
おいて選択的に除去され得る材料が充填される。接触ウ
ィンドウは、半導体ウェハーが支持ウェハー上に締結さ
れた後、そして絶縁層が露呈された後、半導体ウェハー
の第２の側面から開かれる。
【００１８】米国特許第５,７８４,２６１号は、まず第
１に、ワイヤボンディングまたはフリップチップはんだ
ボンディングにより基板上に配置された多層メタライゼ
ーションおよび誘電性構造上に１またはそれ以上の活動
状態の半導体集積回路チップを取付けること、そして次
に基板を反転させ、該基板をはんだバンプ接続を用いて
プリント回路板上に取付けることにより、薄型マイクロ
チップモジュールアセンブリを形成することを開示して
いる。はんだバンプ接続は、プリント回路板からチップ
を離して維持するのに十分な高さをもつ。
【００１９】米国特許第５,８０７,７８３号は、第１の
ハンドルウェハー、デバイス層、相互接続された層、お
よびデバイス層の表面間に延びる導電性材料が充填され
たある数のバイアを有するボンディング済みウェハーを
開示している。相互接続層は、導電性バイアに対し内部
デバイス接点を接続する導体を有する。第２のガラスハ
ンドルウェハーが相互接続層にボンディングされ、第１
のハンドルウェハーは除去される。下部外部接点が、デ
バイス層の表面上に形成される。
【００２０】米国特許第５,８１１,８７９号は、ＭＣＭ
プリント回路板（ＰＣＢ）の両側面に対する半導体ダイ
スの貼付けを提供するマルチチップモジュール（ＭＣ
Ｍ）およびその製造方法を開示している。ＰＣＢの上部
表面に取付けられた半導体ダイスは、従来のワイヤボン
ディング、ＴＡＢまたはフリップチップ方法により取付
けることができる。ＰＣＢの下部表面に取付けられたこ
れらの半導体ダイスは、ＰＣＢ内の開口部を通して上部
表面にワイヤボンディングされるかまたはＴＡＢ接続さ
れる。開口部は、下部表面に取付けられた半導体ダイス
のためのリードオーバチップ（ＬＯＣ）配置を提供す
る。ＰＣＢの下部表面には、ダイスを収容しその活性表
面を、ワイヤボンディングのためにＰＣＢの上部表面に
さらに近づけるべく、開口部が中に延びているダイ溝が
備わっていてよい。
【００２１】米国特許第５,８３８,５４５号は、モジュ
ールの表面にあるチップの相互接続のための薄膜配線技
術または多層配線技術および次のパッケージレベル（プ
リント回路板）への相互接続のためのはんだカラムグリ
ッドアレイまたははんだボールグリッドアレイを有す
る、基板としてヒートシンクを用いる高性能低コストマ
ルチチップモジュールパッケージングを開示している。
カラムまたはボールは、回路板とモジュールとの間に、
中にチップが入る空間を作り出し、必要とされる相互接
続密度を提供する。
【００２２】米国特許第第５,８４３,８０６号は、両面
ポリイミドを提供する段階、第１の乾燥膜層を形成する
段階、電気銅メッキの多層電気メッキ、電気ニッケルメ
ッキ、金メッキそして再び電気ニッケルメッキ（または
電気ニッケルメッキおよび金メッキまたは電気銅メッキ
および電気ニッケルメッキ）を逐次的に実施する段階お
よび第１の乾燥膜層を除去する段階を含むＴＡＢ−ＢＧ
Ａ集積回路をパッケージングするための方法を開示して
いる。第２の下部乾燥膜層は、複数の予め決定された開
口部を構成すべく、下部の銅薄層をエッチングするため
のマスクとして役立ち、下部銅薄層は、ポリイミド基板
を完全に貫通することなく孔を構成すべくポリイミド基
板に対しレーザーエッチング作業を施すためのマスクと
して役立つ。突出した接点を形成するために孔に対し電
解メッキ作業が施され、露呈した上部銅薄層はエッチン
グされるかまたは除去される。チップ設置孔および複数
の貫通孔がそれぞれ、レーザーせん孔作業を実施するこ
とによって構成され、シングルポイントボンド方法を用
いることでチップ設置孔のそばで２つの電気メッキされ
た多層（または２重層）突出部に対しチップが取付けら
れる。
【００２３】米国特許第５,８５１,８４５号は、半導体
ダイスをパッケージングするための方法を開示してい
る。パッケージは、基板上に配置されたコンプライアン
スのある接着層上に取付けられた薄肉ダイを含む。パッ
ケージは、複数のダイスを収納するウェハーを提供し、
エッチングまたは研摩によりウェハーの裏面を薄肉化
し、薄肉ウェハーを基板に貼付け、次にウェハーをダイ
シングすることによって形成される。半導体パッケージ
は、チップオンボード構成でプリント回路板といった支
持用基板に取付けることができる。コンプライアンスを
もつ接着層およびパッケージの基板は、ダイと支持用基
板との間の熱的不整合によってひき起こされるダイの亀
裂および応力を取り除く。さらに、パッケージ用基板が
ダイの裏面を放射線から保護している状態でフリップチ
ップ構成にて半導体パッケージを取付けることができ
る。
【００２４】米国特許第５,８５６,９３７号は、後方お
よび前方表面の両方に取付けられたＳＲＡＭチップのキ
ャッシュおよび後方表面のみの上に取付けられたデカッ
プリングコンデンサを有するプロセッサモジュールを開
示している。各デカップリングコンデンサは、ＳＲＡＭ
チップ対からの電流スパイクを抑制するためのものであ
る。ＳＲＡＭチップ対は、コンデンサと同じ表面上の第
１のＳＲＡＭチップと、モジュールの前方表面上で第１
のＳＲＡＭチップとは反対側の第２のＳＲＡＭチップと
を含む。第１のＳＲＡＭチップは、第１のバンクに属
し、一方第２のＳＲＡＭチップは第２のバンクに属す
る。２つのチップイネーブル信号が２つのバンクに対す
るアクセスを制御する。１つのバンクのみおよびＳＲＡ
Ｍチップ対内の１つのＳＲＡＭチップのみが、任意の時
点で電流スパイクを作り出す。かくしてコンデンサを、
該チップ対の中の２つのＳＲＡＭチップ間で共用するこ
とができる。共用コンデンサは、ＳＲＡＭチップのうち
の１つに隣接してかまたはその下に取付けられてもよい
しまたは、多層基板自体の内部に形成されてもよい。
【００２５】米国特許第５,８５９,３９７号は、アルミ
ニウムまたはアルミニウム化合物を含む金属層をもつ下
部電極層と、透明の導電性層と、光電変換半導体層と、
基板の導電性表面上に積層された透明電極層と、からな
る光起電性素子を提供する段階、および、電界の作用に
より光起電性素子内に存在する短絡した電流通路障害を
不動態化すべく、電解質溶液内に光起電性素子を浸漬す
る段階により、光起電性素子を製造するプロセスを開示
している。
【００２６】米国特許第５,８６３,４１２号は、その表
面上にエッチングすべき部分を有する物体をエッチング
する方法を開示している。該方法は、物体が負の電極と
して役立つように電解質溶液中に物体を浸漬する段階
と、対極と物体との間に予め定められた間隔を維持すべ
く、電解質溶液中に物体のエッチングすべき部分を形成
すべき所望のエッチングパターンに対応するパターンを
もつ対極を配置する段階と、対極のパターンに対応する
パターンへと物体のエッチングすべき部分をエッチング
するため物体と対極との間に直流またはパルス電流を印
加する段階と、を含んでなる。
【００２７】米国特許第５,８６３,８２９号は、周辺ス
クラッチが無く製造効率が増強されたＳＯＩ基板の製造
プロセスについて開示している。当該プロセスは、ボン
ディングされたウェハーを形成すべく半導体ベースウェ
ハー上に活性基板の半導体ウェハーをボンディングする
段階を含む。
【００２８】米国特許第５,８６６,４４１号は、半導体
デバイス、集積回路および／または特定用途向け集積回
路の反転ボンディング用で、基板の導電性パターン上に
隆起部をもつ電子パッケージングモジュールを開示して
いる。隆起部は、半導体デバイスの入出力パッドに冶金
術的にボンディングされ得る延性金属である。半導体デ
バイスの入出力パッドは、パッケージングモジュールの
隆起部に同時にボンディングされている。
【００２９】米国特許第５,８７２,０２５号は、個々の
デバイスを積重ねることの代替案としてウェハーを積重
ねることによって調製される積重ね３次元デバイスを開
示している。チップ領域は、絶縁体が充填されたトレン
チのような分離領域で各チップ領域が取り囲まれる状態
で、いくつかのウェハー上に形成される。ウェハーは、
その後、チップ領域を整列させるように積重ねられる。
ウェハーの心合せは、ウェハーの周囲の切欠きのある領
域を用いて容易なものにすることができる。ウェハーは
その後ラミネーションによって接合される。ウェハーの
積重ねをラミネートさせた後、チップの積重ねは、エッ
チング、ダイシング、または積重ねられたチップデバイ
スをチップ分離領域において積重ねられたウェハーから
分離するその他のプロセスによって分離される。
【００３０】米国特許第５,８７２,７００号は、マイク
ロ回路パッケージング技術、そしてより特定的にはいく
つかのマイクロ回路で作り上げられた構造のパッケージ
ングを開示している。パッケージングされていないコン
ポーネントは、基板上に取付けられ、基板に対しテープ
が貼り付けられる。従来の表面取付け技術を適用するこ
とによって回路板に構造全体を取り付けることができる
ように、テープの側面上にはんだバンプが形成される。
基板のＩ/Ｏラインとはんだバンプとの間の接続は、テ
ープ上に形成された導電性パターンおよびテープの縁部
に設けられたリードによって実現される。
【００３１】米国特許第５,８７７,０３４号は、補助基
板に第１の基板のデバイス層から充分に処理されたデバ
イスを移す段階と、補助基板とその上のデバイスを個々
のチップの形に分離する段階と、その機能性についてチ
ップをテストする段階と、デバイス層を上に形成するよ
うに並んだ配置でキャリア基板上に機能しているチップ
を取付ける段階と、そしてその後キャリア基板のデバイ
ス層上にさらなるデバイス層を取付ける段階とによっ
て、３次元集積回路を作成する方法を開示する。
【００３２】
【特許文献１】米国特許第３,８６７,２７２号明細書
【特許文献２】米国特許第４,７２９,９７０号明細書
【特許文献３】米国特許第４,７４９,４５４号明細書
【特許文献４】米国特許第４,７８２,０２８号明細書
【特許文献５】米国特許第４,９８４,３５８号明細書
【特許文献６】米国特許第５,２０２,０１８号明細書
【特許文献７】米国特許第５,５４３,５８５号明細書
【特許文献８】米国特許第５,５９１,６７８号明細書
【特許文献９】米国特許第５,６５６,５４８号明細書
【特許文献１０】米国特許第５,６５６,５５２号明細書
【特許文献１１】米国特許第５,７１６,８８１号明細書
【特許文献１２】米国特許第５,７７０,４８７号明細書
【特許文献１３】米国特許第５,７８４,２６１号明細書
【特許文献１４】米国特許第５,８０７,７８３号明細書
【特許文献１５】米国特許第５,８１１,８７９号明細書
【特許文献１６】米国特許第５,８３８,５４５号明細書
【特許文献１７】米国特許第５,８４３,８０６号明細書
【特許文献１８】米国特許第５,８５１,８４５号明細書
【特許文献１９】米国特許第５,８５６,９３７号明細書
【特許文献２０】米国特許第５,８５９,３９７号明細書
【特許文献２１】米国特許第５,８６３,４１２号明細書
【特許文献２２】米国特許第５,８６３,８２９号明細書
【特許文献２３】米国特許第５,８６６,４４１号明細書
【特許文献２４】米国特許第５,８７２,０２５号明細書
【特許文献２５】米国特許第５,８７２,７００号明細書
【特許文献２６】米国特許第５,８７７,０３４号明細書
【００３３】
【発明が解決しようとする課題】従って、当該技術分野
においては、より高い周波数で動作可能なＭＣＭモジュ
ール基板に対しキャパシタンスを提供することのニーズ
が存在する。より特定的には、費用効果の高いやり方で
信頼性の高い高密度多層回路構造を効率良く製造するた
めの方法に対するニーズが存在する。
【００３４】
【課題を解決するための手段】本発明は、不良コンデン
サのメッキ除去をする方法において、半導体基板上に複
数のコンデンサを形成する段階と、複数のコンデンサ上
に複数の金属接点を形成する段階と、半導体基板上にフ
ォトレジスト層を被着させる段階と、を含む方法を提供
する。不良コンデンサのメッキ除去を行う方法はさら
に、複数の金属接点を露出させるようにフォトレジスト
層をパターン化する段階と、導電性溶液と露出された金
属接点とを接触させる段階と、不良コンデンサ（例えば
少なくとも1つの短絡を有するコンデンサ）上に配置さ
れた金属接点のメッキ除去を行う段階と、を含んでな
る。また、能動または受動デバイスを有するシリコン基
板上に配置された第１の側面と第２の側面を有する薄膜
ポリマー相互接続構造を形成する段階と、薄膜相互接続
構造の第１の側面上にコンピュータチップを取付ける段
階、を含んでなるマルチチップモジュールを形成するた
めの方法も提供する。マルチチップモジュールを形成す
る方法は、薄い半導体層を形成すべく半導体基板の厚み
を減少させ、その後薄い半導体層を通してアパーチャを
形成する段階をさらに含むことができる。相互接続構造
の反対側の側面上の半導体層の上にはセラミクスキャリ
アを配置することができる。本発明の実施形態のさらな
る態様は、第１の側面および第２の側面を有する薄膜ポ
リマー相互接続構造と、第１の側面上に配置されたチッ
プと、第２の側面上に直接配置され能動または受動デバ
イスを有する半導体層と、を備えるマルチチップモジュ
ールである。能動デバイスは、ＳＲＡＭを含むことがで
き、受動デバイスはチップコンデンサを含むことができ
る。半導体層はさらに、層内を通って延び、はんだ材料
が充填されたアパーチャを含んでなる。
【００３５】本発明はさらに、下部表面と、ドープ済み
領域を設けた上部表面とを有する基板と、基板上部表面
上に設置されたオーム接触と、ドープ済み領域全体にわ
たり配置された第１の誘電体層と、を含むマルチチップ
モジュール基板コンデンサ構造を提供する。第１の導電
層は、上部表面および下部表面を含み、第１の誘電体層
に下部表面が隣接する第１の誘電体層の上に配置されて
いる。第１の導電層は、その上部表面に配置された第１
の導電性材料の副層を少なくとも有する。第２の誘電体
層は、第１の導電層上に配置され、その一部分を露出さ
せるため第１の導電層全体にわたり第２の誘電体層内
に、アパーチャが形成される。アパーチャを通して導電
性バイアが形成され、第１の導電層の一部分に接して配
置され、第１の導電層の第１の導電性材料の副層に隣接
して配置された第２の導電性材料を含む。下部表面が第
２の誘電体層に隣接する第２の誘電体層全体にわたり第
２の導電層が配置される。第２の導電層は、導電性バイ
ア全体にわたり配置されたそのための部分を含む。
【００３６】本発明の実施形態はまた、積重ねられたバ
イア構造を持つ、多層回路構造特に高密度多層回路構造
を形成する方法にも向けられている。バイア構造は、好
ましくは、積重ねられた導電性ポストである。
【００３７】本発明の一実施形態は、多層回路構造を形
成する方法に向けることができる。該方法は、回路化さ
れたコア構造の第１および第２の側面上に、各々コア構
造に近接する端部とそれに遠隔する端部をもつ第１の複
数の導電性ポストを形成する段階と、コア構造の第１の
側面上に第１の誘電体層を被着させる段階と、第１の複
数の導電性ポストの遠位端部から誘電体層材料を除去す
る段階と、第１の複数の導電性ポストの遠位端部上に第
２の複数の導電性ポストを形成する段階と、を含んでな
る。
【００３８】もう１つの実施形態は、回路化されたコア
構造の側面上に、各々コア構造に近接する端部とそれに
遠隔する端部を持つ第１の複数の導電性ポストを形成す
る段階と、コア構造上に誘電体層をラミネートする段階
と、誘電体層上に保護層を被着させる段階と、保護層を
通して第１の複数の導電性ポストの遠位端部から誘電体
層材料を除去する段階と、第１の複数の導電性ポストの
遠位端部上に第２の複数の導電性ポストを形成する段階
と、を含んでなる方法に向けられている。
【００３９】本発明はまた、金属上にはんだバンプを形
成する方法において、金属支持体を提供する段階と、金
属支持体上に第１のはんだ層を被着させる段階と、第１
のはんだ層上に第２のはんだ層を被着させる段階と、を
含んでなる方法をも提供する。第３のはんだ層を第２の
はんだ層の上に被着させることもできる。第１のはんだ
層は第１のはんだ組成物を含み、第２の層は一般に第１
のはんだ組成物とは異なる第２のはんだ組成物を含む。
第３のはんだ層は、一般に第２のはんだ組成物とは異な
るものであってよい第３のはんだ組成物を含む。本発明
の１つの好ましい実施形態においては、第３のはんだ組
成物は一般に第１のはんだ組成物に等しい。本発明の別
の好ましい実施形態においては、第１のはんだ組成物お
よび第３のはんだ組成物は各々、大きな割合の錫とわず
かな割合の鉛を含み、第２のはんだ組成物は、大きな割
合の鉛とわずかな割合の錫を含む。金属支持体は、ラミ
ネートされた基板内の金属充填済みバイアであり得る。
好ましくは、金属充填バイアは、垂直横断面が全体とし
て円錐台形状のブラインドバイアを含む。本発明の別の
実施形態においては、基板上にボンディングシートを配
置することができ、ボンディングシート内の開口部の中
にはんだ層を配置することができる。
【００４０】本発明はさらに、多層パッケージングアセ
ンブリを形成する方法において、第１の基板上に第１の
金属支持体を形成する段階と、第２の基板上に第２の金
属支持体を形成する段階と、第１の金属支持体上に第１
のはんだ層を被着させる段階と、第１のはんだ層に第２
のはんだ層を被着させる段階と、第２の基板上の第２の
金属支持体に対して第２のはんだ層を結合する段階と、
を含んでなる方法を提供する。該方法はさらに、第２の
はんだ層を第２の基板上の第２の金属支持体に結合させ
る前に、第２の基板を１８０度回転させる段階を含んで
なる。該方法はさらに付加的に、その融解温度よりも高
いものの第２のはんだ層の融解温度よりも低い温度まで
第１のはんだ層を加熱する段階を含んでなる。第３のは
んだ層を第２のはんだ層上に被着させることができる。
本発明の好ましい一変形実施形態においては、該方法は
さらに、第１および第３のはんだ層の融解温度よりも高
いものの第２のはんだ層の融解温度より低い温度まで第
１の基板を加熱する段階を含んでなる。ボンディングシ
ートは好ましくは第１の基板により支持されている。ボ
ンディングシート内に１つの開口部を形成することがで
き、この開口部内に１またはそれ以上のはんだ層を配置
することができる。本発明の別の実施形態においては、
第１の基板はその後、第２のはんだ層の融解温度より高
い温度まで加熱され、第１の基板はこのとき、好ましく
は、ボンディングシートの硬化温度に近い温度まで冷却
される。
【００４１】本発明はまた、基板アセンブリおよび多層
パッケージングアセンブリをも提供する。基板アセンブ
リは、金属部材を持つ基板と、金属部材の上に配置され
た第１のはんだ層と、第１のはんだ層上に配置された第
２のはんだ層と、からなる。多層パッケージングアセン
ブリは、第１の金属支持体を有する第１の基板と、第１
の金属支持体の上に配置された第１のはんだ層と、第１
のはんだ層上に配置された第２のはんだ層と、第２のは
んだ層の上に配置された第３のはんだ層と、第２の金属
支持体を有し第１の基板に結合された第２の基板と、か
らなる。
【００４２】これらの条件は、以下の記述により当業者
にとって明らかとなるさまざまな補助的条件および特徴
と合わせて、例示のみを目的とし添付図面を参考にして
その好ましい実施形態を示す本発明の方法および多層回
路構造によって達成される。
【００４３】
【発明の実施の形態】ここで図面を詳細に参照すると、
図１〜１８には、低誘電率のＭＣＭを作成するための構
造および方法のさまざまな実施形態が示されている。図
１〜１８に例示されているタイプの構造および方法は、
巨大な損失、雑音および遅延なしにギガヘルツ速度の製
品を可能にすることから次世代ＭＣＭにとって優先的な
ものである。本発明のさまざまな実施形態の低誘電率Ｍ
ＣＭの利点は、（１）より低い誘電率でより高性能のＭ
ＣＭを作ることができる、（２）ＭＣＭ内に相似誘電性
コーティングのみを使用することにより化学機械研磨
（ＣＭＰ）の所要量を削減する、（３）２またはそれ以
上の誘電性ポリマーを使用することから、１タイプのみ
の誘電性ポリマーで可能なものよりもすぐれた誘電体層
接着性を可能にする、および（４）制御されたインピー
ダンス構造を可能にする、ということにある。誘電率
は、１つの帯電体からもう１つの帯電体への静電力の伝
達に抵抗する誘電体材料（例えば、ポリマー）の能力の
指数として役立つ値である。低誘電率のＭＣＭを製造す
るために本発明のさまざまな実施形態において利用され
る誘電体材料は、２０℃で約３.８未満といったような
低い誘電率を持つ。本発明の好ましい実施形態において
は、誘電体材料についての２０℃での誘電率は、約１.
２〜約３.４、 好ましくは約１.４〜約３.０、より好ま
しくは約１.６〜約２.８、最も好ましくは約１.８〜約
２.７、例えば約２.１〜約２.５を含めた約２.０〜約
２.６の範囲にある。
【００４４】適切な誘電体材料には、それらが２０℃に
おける低い誘電率で製造されることを条件として、ポリ
イミド、エポキシ樹脂、ポリウレタンまたはシリコンと
いったＢ段階ポリマー化合物が含まれる。付加的な適切
な材料としては、２０℃での低誘電率を有する高ガラス
転移温度の無水物で硬化されたエポキシ組成物が含まれ
うる。より特定的な適切な熱硬化性材料としては、２０
℃での低誘電率を伴って製造され、エポキシおよび改質
エポキシ、メラニン−ホルムアルデヒド、尿素ホルムア
ルデヒド、フェノール樹脂、ポリ（ビス−マレイミ
ド）、アセチレンを末端基とするＢＰＡ樹脂、ＩＰＮポ
リマー、トリアジン樹脂およびそれらの混合物からなる
グループの中から選択された１またはそれ以上の化合物
が含まれるが、これらに制限されるわけではない。さら
なる付加的な適切な材料には、それらが２０℃での低い
誘電率を有するように製造されることを条件として、液
晶ポリエステル、ポリエーテルエーテルケトンまたはポ
リアリルエーテルケトンといったような高温熱可塑性材
料が含まれる。付加的な適切な熱可塑性材料は、それが
２０℃で低い誘電率をもつように製造されることを条件
として、単なる例として、ＡＢＳ含有樹脂状材料（ＡＢ
Ｓ／ＰＣ、ＡＢＳ／ポリスルフォン、ＡＢＣ／ＰＶ
Ｃ）、アセタール樹脂、アクリル樹脂、アルキド樹脂、
アリルエーテル、ベンゾシクロブテン、セルロースエス
テル、塩素化ポリアルキレンエーテル、シアネート、シ
アナミド、フラン、パリレン、非晶質フルオロポリマ
ー、ポリアルキレンエーテル、ポリアミド（ナイロ
ン）、ポリアリレンエーテル、ベルフルオロアルコキシ
ポリマー樹脂、フルオロエチレンプロピレンポリマー、
ポリブタジエン、ポリカーボネート、ポリエステル、ポ
リフルオロカーボン、ポリイミド、ポリフェニレン、ポ
リフェニレンスルフィド、ポリプロピレン、ポリスチレ
ン、ポリスルフォン、ポリウレタン、ポリビニルアセテ
ート、ポリビニルクロリド、ポリビニルクロリド／ビニ
リジンクロリド、ポリエーテルイミドなどおよびこれら
のいずれかの混合物が含まれる。
【００４５】本発明の別の好ましい実施形態において
は、低誘電率材料は、ｎが約２,０００〜約８,０００、
より好ましくは約３,０００〜約７,０００、最も好まし
くは約４,０００〜約６,０００、例えば、約４８００〜
約５２００を含めた約４５００〜約５５００の範囲内の
値の整数である、反復構造（−ＣＨ2Ｃ6Ｈ4ＣＨ2−） n
を有するポリマーからなる。本発明のさらなる実施形態
においては、低誘電率材料は、ｎが約３,０００〜約１
６,０００、より好ましくは約４,０００〜約１４,００
０、最も好ましくは約８,０００〜約１２,０００の範囲
内の値の整数である反復構造（−ＣＦ2−ＣＦ2−）nか
らなる。
【００４６】ここで図１〜３を参照すると、材料１６の
１つの低誘電率層の薄い相似コーティングが最初に、基
板１０によって支持された導体トレース１４（すなわち
Ｃｕ）の上に被着される。相似コーティングは、図１に
示すような下の支持用表面に全体的に適合するよう充分
な粘度を持つコーティングである。相似コーティングは
また、図１に示すように全体的に均等な厚みで被着され
るコーティングでもある。相似コーティングはさらに、
被着後（例えば、ＣＭＰなどにより）研磨する必要のな
いコーティングである。基板１０上に導体トレース１４
（またはパッドまたは領域）をメッキおよび／またはス
パッタリングすることもできる。この材料層１６は、導
体トレース１４に対し優れた接着性を提供し、化学蒸着
（ＣＶＤ）といったあらゆる適切な方法で被着されて
も、スプレーされてもまたはスピンされてもよい。任意
には、材料１８の第２の低誘電率層好ましくは材料１８
の相似層をその後材料１６の層の上および／またはその
全体にわたり被着させることができる。材料１８の層
は、導体トレース１４に対しては比較的低い接着性しか
もたないものの、材料１６の層に対しては優れた接着性
をもつ材料から製造できる。かくして、単なる例として
は、この材料１６は、ｎが約４,５００〜約５,５００の
範囲内にある反復構造（−ＣＨ2Ｃ6Ｈ4ＣＨ2−）nを含
むことができ、また、材料１８は、単なる一例として、
ｎが約２,０００〜約８,０００、より好ましくは約３,
０００〜約７,０００、そして最も好ましくは約４,００
０〜約６,０００の範囲内の値をもつ整数である反復構
造（−ＣＨＦＣ6Ｈ2Ｆ2ＣＨＦ−）nを有するものといっ
たようなフッ素化パリレンを含み得る。材料１６につい
ての低誘電率は、材料１８についての低誘電率の値より
も低いかまたは高い値をもち得る。より特定的には、材
料１６の誘電率は約２.３未満（または約１.８未満）で
あり得、一方材料１８の誘電率は、約２.３以上（また
は約１.８以上）、すなわち約１.８以上または約２.３
から約３.８までの範囲内の値であってよく、さらにそ
の逆でもよい、すなわち、材料１８についての誘電率が
約２.３未満または約１.８未満で、材料１６についての
誘電率が約１.８以上または約２.３以上約３.８以下で
ある。
【００４７】その後、間隔どりされた材料１６間の空隙
２４内に、填隙材料２０が被着（例えばスピン）される
（図２（ａ）および図４（ａ）参照）。図１および２
（ｂ）において、填隙材料２０は、材料１６により支持
されている間隔どりされた材料１８間の空隙２６内に配
置される（例えばスピンされる）。材料１６および／ま
たは材料１８の周辺に延びる余剰の填隙材料２０は全
て、平坦な表面２０ａが材料１６の平坦な表面１６ａ−
１６ａとまたは材料２０の平坦な表面２０ａ−２０ａと
位置合せされるまで、研磨または平坦化され得る（図２
（ａ）参照）。材料２０は、前述の低誘導率材料のうち
の１又はそれ以上のものである。材料２０についての低
誘電率は、材料１６および／または材料１８についての
誘電率と同じでも、これより低くても高くてもよい。
【００４８】フッ素化パリレンＡＦ4は、非常に低い熱
放散定数と共に、約２.３の誘電率を有する。将来のＡ
Ｆ4変異体は、さらに低い誘電率および熱放散定数の値
を有することになるだろう。驚くべきことに、特定の温
度範囲内の熱処理が、パリレンＡＦ4膜の機械的特性の
きわめて望ましい改善を結果としてもたらすことが発見
された。この発明力ある熱処理がなければ、膜の熱膨張
係数は１００ｐｐｍを超える。熱処理の後、膜は最高３
５ｐｐｍの熱膨張率を示す。さらに重要なことに、膜の
塑性不安定性に至る合計伸び率は、望ましくない５〜１
０％という値からはるかに望ましい１５〜２０％を超え
る値まで１００％以上変化する。このような特性の増強
がなければ、多層電気回路が製造可能となるまたは信頼
性の高いものとなる確率はきわめて低い。
【００４９】最高５０〜１００マイクロメートルの厚み
の独立型パリレンＡＦ4膜をGorhamプロセスにより、−
１５℃と−２５℃との両方のプラテン温度で被着させ
た。これより低い被着温度は、ポリマー膜のより高い分
子量を結果としてもたらすと考えられている。これらの
膜から、ＹＡＧレーザーを用いて、ゲージ幅４mm、ゲー
ジ長１cmのドッグボーン試験片をカットした。次に試験
片を１０-2／秒の歪速度のInstron内で破壊するまで引
っ張った。低分子量の膜は、塑性的に不安定となり、最
高６〜９％の基本的に同じの、より低いひずみ値で破断
した。より高い分子量の膜は、より高い分子量の膜と基
本的に同じひずみで塑性的に不安定となった。これらの
膜の靱性は、多層膜のビルドアップにとって受容できな
いものである（塑性不安定性の前に１０％を超えるひず
みが必要とされる）。膜は、約１Ｇｐａのヤング率を示
し、塑性不安定性点までに約５０Ｍｐａの応力に耐え
る。下表１に記載するような膜の以下の真空（１ｍbar
未満）熱処理が、引張り試験片をカットする前に行われ
た。
【００５０】
【表１】
【００５１】本発明の別の実施形態においては、図３に
最も良く示すように、材料２０全体にわたり、または代
替的には材料２０の代わりに空隙２４を充填するのに用
いられる材料１８全体にわたり、接地層３０を配置する
ことができる。その後、図３に示すように第２の導体ト
レース１４ｓが配置された状態で、第２の材料１６ｓ
が、示すとおりに被着される。接地層３０は、インピー
ダンスを制御すると同時に構造に対する機械的安定性を
提供するために役立ち得る。
【００５２】ここで本発明の別の実施形態について図４
〜７を参照すると、図４（ｂ）に最も良く示されている
ように、１つの導体トレース１４から隣接する導体トレ
ース１４まで材料１６を除去または中断させるため、材
料１６の層上にマスクを使用することができる。その
後、キセロゲル、セスキシロンなどといったような低誘
電率材料３４が材料１６上に被着される。材料３４の層
は熱硬化され得、特に被着された層の厚みが約１マイク
ロメートルを超えると、空隙および亀裂を含むかまたは
これらを発生させる可能性がある。その後、化学機械研
磨（ＣＭＰ）および構造的安定性は、低誘電率をもつテ
フロン（登録商標）ＡＦ、パリレン、ＰＡＥ、ＢＣＢと
いったような低誘電率層３６（図６参照）または低分子
量の反応性オリゴマの被着と共に容易になる。このとき
ＣＭＰを実施することができ、また、次の層を構築する
ことができる。後続する導体層（図示せず）をより良く
接着できるようにするため、材料３４の層のＣＭＰの
後、低誘電率をもつパリレン、ＰＡＥ、ＢＣＢまたは低
分子量の反応性オリゴマのさらなるまたは代替的な層
（図示せず）を被着させることができる。図３に本発明
の実施形態について示した通り、材料３６の相似コーテ
ィングは、材料３４の層よりも厚いものであってよく、
その後導電性接地層３０を図７に示すように材料３６上
に被着することができる。この接地層３０は、インピー
ダンスを制御することと共に、構造に機械的安定性を提
供することにも役立つ。インピーダンスを制御する接地
層３０のこれらの「側壁」は、代替的には隣接した側壁
が互いに橋かけする厚みまで被着させることができる。
【００５３】ここで本発明のさらなる実施形態について
図８（ａ）〜１８を参照すると、図９には、複数の低誘
電率粒状材料４０が見られる。この粒状材料４０は、材
料１６および／または材料１８および／または材料３４
または前述の低誘電率材料のいずれかを含むかまたはこ
れらから構成され得る。粒状材料４０は、例えば展着、
スプレー、トランスファなどといった適切なあらゆる要
領で、材料１６および／または材料１８の表面に塗布で
きる。次に、材料４０を流動させ、それがギャップを実
質的に満たして材料４０ａを作り上げるよう、粒状材料
４０を熱処理する（図１０参照）。粒状材料４０を流動
させる温度（例えば約８５℃〜約２００℃の範囲内の温
度）は、低誘電率材料４０の組成によって左右されるこ
とになる。所望の場合には、この層の中に、空隙を保持
することができる。材料４０ａ上に材料３６を被着させ
ることができ、材料３６上に接地層３０を被着させ、そ
の後接地層３０上に、トレース１４、材料１６および材
料４０ａの別のアセンブリで被着させることができる。
【００５４】ここで図１２（ａ）〜１４を参照すると、
まず最初に、導体トレース１４（すなわちＣｕ）全体に
わたり、１つの低誘電率材料１６（すなわちパリレン、
ＰＡＥ、ＢＣＢまたは誘電率の低い低分子量の反応性オ
リゴマ）の薄く基本的に相似のコーティングが被着され
る。導体トレース１４は基板１０上にメッキすることお
よび／またはスパッタリングすることができる。材料１
６の層は、導体トレース１４に対する優れた接着性を有
している。材料１６は前述した通り、好ましくは蒸気相
から被着されるが、その上にスピンまたはスプレーする
こともできる。その後図２（ｂ）に示す通り、導体トレ
ース１４に対する接着性は比較的低いものの第１の層１
６（例えば、無機物含有誘電体、フッ素化パリレン、フ
ッ素化ＰＡＥ、フッ素化ＢＣＢまたは誘電率の低い低分
子量の反応性オリゴマ）に対して優れた接着性をもつ任
意の分離したまたは段階的に導入された（勾配組成物ま
たは同時被着された）薄い相似層１８を被着させること
ができる。この層１８はまた、連続的付加および層に対
する優れた接着性をもたなければならない。かかるポリ
マー層を導体毎に不連続なものにするため、マスクを使
用することができる。かかる層は、拡散またはエレクト
ロマイグレーション障壁ならびに接着促進剤として役立
つことができる。
【００５５】次に、図１３に示すように、ポリマー４２
（例えば液晶ポリマーなど）および／または無機物含有
誘導体の複合層が、もう１つの平坦化用低誘電率材料
（例えば、無機物含有誘電体、フッ素化ＢＣＢまたは誘
電率の低い低分子量の反応性オリゴマ）内で一緒に被着
される。粒子状物質４４は、流体の形にプレスされても
よいし、または軽く圧縮された（および／または部分的
に焼結された）粒子状物質の上に流体スピンされてもよ
い。またこれらを、スプレーまたはスピンオンプロセス
により同時被着させることもできる。代替的に、粒子状
物質４４は、溶液（化学的にまたはバイア溶媒除去）か
ら沈殿されても良い。構造は、熱可塑性プラスチックが
幾分か高い温度で流動できることから、硬化中にその空
間幾何形状を改変することができる。この層内に空隙を
保持することが可能である。その後のＣＭＰおよび構造
的安定性は、熱可塑性プラスチックの上面上の低誘電率
をもつ無機誘電体、ＢＣＢまたは低分子量の反応性オリ
ゴマの平坦化用被着と共に促進される。その後ＣＭＰを
実施し、次の層を構築することができる。次の導体層を
より良く接着できるようにするため、無機物含有誘電
体、パリレン、ＰＡＥ、ＢＣＢまたは誘電率の低い低分
子量の反応性オリゴマのさらなる層をＣＭＰの後に被着
させることができる。
【００５６】図１４に最も良く示されているように、さ
らなる回路ビルドアップのために、別の相似ポリマー層
４２および導体トレース１４を形成することができる。
寸法上の安定性および／または電気的性能のために、こ
の第２層のビルドアップに先立ち、任意の接地層３０を
被着させることができる。
【００５７】ここで図１５（ａ）〜１８を参照すると、
図４（ａ）〜（ｂ）、８（ａ）〜（ｂ）および１２
（ａ）〜（ｂ）と同じ低誘電率アセンブリが形成された
ように低誘電率のアセンブリ（図１５（ａ）〜（ｂ）参
照）が形成された後、適切にコーティングされた回路全
体にわたり、誘電率の低い熱可塑性膜５０（例えばテフ
ロンＡＦ、ＰＦＴＥ、ＰＦＡ、ＦＥＰ、液晶ポリマーな
ど）が設置される。膜５０は、図１７に最も良く示され
ているように、回路上に熱によりラミネートまたはオー
トクレーブ処理され得る。その後のＣＭＰおよび構造的
安定性は、熱可塑性プラスチックの上面上の無機誘電
体、ＢＣＢまたは誘電率の低い低分子量の反応性オリゴ
マの平坦化用被着と共に促進される。前述のように、こ
のときＣＭＰを実施し、次の層を形成することができ
る。パリレン、ＰＡＥ、ＢＣＢまたは低誘電率をもつ低
分子量の反応性オリゴマといったような無機物含有誘電
材料５４のさらなる層を、膜５０の上に被着させ、次に
好ましくは、次の導体層がより良く接着できるようにＣ
ＭＰを行うことができる。図１８は、図７、１１、１４
および１８の第２の層ビルドアップと類似した第２の層
ビルドアップを示している。
【００５８】ここで、超微細ピッチのフリップチップ技
術に基づく「ワイヤ相互接続構造」（ＷＩＴ）および
「過渡液体合金ボンディング」（ＴＬＡＢ）を利用する
方法および構造について述べるため、図１９（ａ）〜２
２（ｄ）を参照する。ＷＩＴ構造は、ＬＳＩと基板との
間の超微細ピッチ相互接続方法を提供する。ＴＬＡＢ
は、信頼性の高い無鉛ボンディング方法を提供する。Ｔ
ＬＡＢの空乏層は、下部パッド（基板側）、ワイヤ構造
の上またはワイヤ構造の中央に配置され得る。
【００５９】図１９（ａ）〜（ｄ）、図２０（ａ）〜
（ｃ）、図２１（ａ）〜（ｃ）および図２２（ａ）〜
（ｄ）中にそれぞれ示されているように、本発明の実施
形態には、４つのタイプの構造が含まれる。図１９
（ａ）〜（ｄ）の第１の構造は、ＬＳＩ側のＷＩＴおよ
び基板側の空乏相（Ｓｎ、Ｉｎ、またはＳｎ／Ｉｎ合
金）を示している。図２０（ａ）〜（ｃ）の第２の構造
は、逐次的電気メッキによって行うことのできるＷＩＴ
構造上の空乏相を示している。図２１（ａ）〜（ｃ）の
第３の構造は、ＷＩＴの片面または両面（すなわち半Ｗ
ＩＴが両面にまず構築される）上に空乏相を電気メッキ
することによって達成される、最終ＷＩＴ構造の中央に
設置された空乏相を示している。図２２（ａ）〜（ｄ）
の第４の構造は、ＷＩＴ構造と組合わされたカップ構造
を示している。カップ構造は、ＷＩＴ先端部を保持する
ための定着機能を提供する。それは、優れた側方機械強
度で構造を支持し、継手界面ではなくＷＩＴ構造に直接
せん断ひずみ／応力を伝達することができる。第４の構
造では、Ｓｎはカップ構造内またはＷＩＴの先端にあり
うる。また、カップの高さは低くても良く、その場合、
応力集中を直接補償するように機能させられることにな
り、また、高応力点を回避すべく高くても良い。
【００６０】ここで図１９（ａ）〜２２（ｄ）をより特
定的に参照すると、それ自体、空乏層６０（電気メッキ
によって被着されたＳｎおよび／またはＩｎのような空
乏層６０ａ、６０ｂ、６０ｃ、６０ｄおよび６０ｅ）を
支持する複数の金属パッド５８（すなわちパッド５８
ａ、５８ｂ、５８ｃ、５８ｄおよび５８ｅ）を支持する
基板５６が見られる。また、厚いフォトレジストを用い
て電気メッキにより製造され得、また好ましくは銅およ
び／または金であり得るワイヤ相互接続構造（ＷＩＴ）
６６（すなわちＷＩＴ６６ａ、６６ｂ、６６ｃ、６６ｄ
および６６ｅ）が接続された、複数の導電性パッド６４
（すなわち導電性パッド６４ａ、６４ｂ、６４ｃ、６４
ｄおよび６４ｅ）を支持するＬＳＩ基板６２も見られ
る。金の利点は、それが、高いＣＴＥ不整合の状況下で
利用された場合に、より優れた弾性を提供し得るという
点にある。図２０（ａ）、２１（ａ）、２２（ａ）で
は、空乏相６０ａ、６０ｂ、６０ｃ、６０ｄ、および６
０ｅはそれぞれＷＩＴ６６ａ、６６ｂ、６６ｃ、６６ｄ
および６６ｅの終端部にそれぞれ配置されている。図２
１（ａ）においては、ＷＩＴ６６は、それぞれのＷＩＴ
６６の一部分がＬＳＩ基板６２に結合されそれによって
支持され、一部分が基板５６に結合されそれによって支
持されるように分割される。さらに、図２１（ａ）中の
本発明の実施形態に関しては、空乏層６０は、２つのＷ
ＩＴセット６６−６６の間で分割され、各ＷＩＴ６６−
６６の終端部に配置されている。図２２（ａ）では、基
板５６は、ＷＩＴ６６の終端部と結合した各空乏層６０
を含むＷＩＴ６６の終端部を収容するため、複数の導電
性カップ６８（すなわちカップ６８ａ、６８ｂ、６８
ｃ、６８ｄおよび６８ｅ）を支持する。導電性（例えば
銅）カップ６８は好ましくは電気メッキにより製造され
る。導電性カップ６８を被着するためにドーナツ形リン
グが露出される。空乏層６０は、ＷＩＴ６６の終端部上
または各導電性カップ６８の内部に、電気メッキ、浸漬
または蒸発のいずれかにより被着され得る。
【００６１】ＬＳＩ基板６２および基板５６は、適切な
アライナ、例えばKarl Suess によるフリップ−チップ
ボンダによって整列させられる。整列させられた対はそ
の後プレスされ、空気または窒素環境内でフリップ−チ
ップボンダにより加熱される。温度は、空乏層６０の融
点より高くかつ一定期間中保たれる必要がある。融解温
度は、Ｓｎについては２３２℃前後、Ｉｎについては１
５７℃そしてＳｎ−Ｉｎ温度合金については（合金組成
に応じて）１２０℃〜２３２℃である。時間は、地金
（例えば銅または金）との合金または金属間化合物６０
ａ′、６０ｂ′、６０ｃ′、６０ｄ′および６０ｅ′
へ、空乏層６０の溶融相６０を完全に転換するのに充分
長い時間でなくてはならない。より望ましくは、空乏層
６０は、使用される冶金系により左右される強く信頼性
の高い金属相へと完全に転換されるべきである。最後
に、信頼性の高いチップパッケージングを形成するた
め、相互接続間にアンダーフィル（underfill）を適用
する。アンダーフィル材料を入れるためのもう１つの代
替的方法は、ボンディングプロセス中に硬化されうる液
体タイプのアンダーフィルを用いることによって、ボン
ディングプロセス中に行うというものである。
【００６２】ここで図２３〜２８を詳しく見てみると、
発明の実施形態は、多層回路構造を形成するための方法
に向けられている。好ましい実施形態においては、該方
法は、回路化されたコア構造の第１および第２の側に、
第１の複数の導電性ポストを形成する段階を含んでな
る。各導電性ポストは、コア構造から近位の端部および
コア構造から遠位の端部を有する。導電性ポストが形成
された後、第１の誘電体層がコア構造の第１の側に被着
され、そのコア構造の第２の側には、第２の誘電体層が
被着される。第１の複数の導電性ポストの遠位端部上に
被着された誘電体層材料がその後除去される。ポストの
端部から誘電体層材料を除去した後、誘電体層上に回路
パターンが形成される。形成された回路パターンは、ポ
ストの清浄された遠位端部全体にわたり配置された導電
性パッドを含むことができる。このとき、遠位端部上の
導電性パッドの上に、第２の複数の導電性ポストを形成
することができる。第２の複数の導電性ポストは、第１
の複数の導電性ポスト上に積重ねることができる。その
後形成された導電性ポスト（例えば第３、第４の複数の
ポスト）およびパッドの付加的なセットは、誘電体層を
通して複数の全体的に垂直な導電経路（例えばコア構造
の向きに対して全体的に垂直な経路）を形成すべく、第
２の複数の導電性ポスト上に積重ねることができる。全
体的に垂直な導電経路は、千鳥になったバイア構造を有
する類似の多層回路構造よりも少ない空間しか占有しな
い多層回路構造を、結果としてもたらすことができる。
【００６３】本発明の実施形態においては、多層回路構
造を迅速かつ効率良く形成することができる。例えば、
好ましい実施形態においては、導電性パッドを含む導電
性パターン、導電性ポストおよび誘電体層を、多層回路
構造前駆体（例えばコア構造）の反対側に形成または被
着させることができる。例えば、本発明の実施形態にお
いては、導電性ポストを、コア構造の反対側で導電性領
域の上に同時に電気メッキすることができる。さらに、
好ましい実施形態においては、積重ねられた導電性ポス
トを有する多層回路構造を、フォトリソグラフィおよび
電気メッキといったような比較的安価なプロセスを用い
て形成することができる。本発明の好ましい実施形態に
おいては、レーザーせん孔のようなさらにコストの高い
技術は必要ではない。その結果、高い回路密度をもつ高
密度多層回路構造を、効率良くかつ高い費用効果で形成
することができる。
【００６４】多層回路構造内の導電性ポストおよび導電
性パターンは好ましくはアディティブ法により形成され
る。アディティブ法は、サブトラクティブ法に比べ有利
である。例えば、サブトラクティブ法では、導電性パタ
ーンを形成すべく連続金属層から金属を除去するために
エッチング液が用いられる。エッチングされたパターン
内のラインの均一性は、エッチング液がラインをアンダ
カットする可能性があることから、制御がむずかしいも
のである。その結果、サブトラクティブ法を用いて細か
いラインのパターンを形成することは困難である。しか
しながら、アディティブ法においては、導電性パターン
解像度は、導電性パターンを形成するのに使用されるフ
ォトレジストの解像度によってのみ制限される。その結
果、アディティブ法を用いて、細かいラインおよび高密
度の回路パターンを生成することができる。例えば、回
路ラインは２５マイクロメートル以下の幅を有すること
ができ、約５０マイクロメートル以下のピッチにあって
良い。さらに、サブトラクティブ法では、金属層はエッ
チングされ、その後洗浄処理される。エッチングおよび
洗浄処理は大量の湿潤化学物質および水を消費し、大量
の廃棄物（例えば廃金属）を生成する可能性がある。し
かしながら、標準的なアディティブ法の中で用いられる
エッチング段階の数は削減されているため、標準的なア
ディティブ法から生成される廃棄物は、標準的なサブト
ラクティブ法よりも少ない。
【００６５】本発明の実施形態は、図を参考にしながら
説明することができる。図２４（ａ）は、複数の導電性
ポストが形成される回路化されたコア構造１２２を示
す。コア構造１２２は、第１の側面１２２（ａ）および
第２の側面１２２（ｂ）を含み、可とう性または剛性の
いずれであってもよい。第１および第２の側面１２２
（ａ）、１２２（ｂ）は、それぞれ、第１の複数の導電
性領域１２４（ａ）と第２の複数の導電性領域１２４
（ｂ）とを有することができる。第１および第２の導電
性領域１２４（ａ）、１２４（ｂ）は、例えば、ライ
ン、パッドまたはバイア構造の端部を含むことができ
る。その上、第１および第２の導電性領域１２４
（ａ）、１２４（ｂ）は、銅を含む適切なあらゆる導電
性材料で作られていてよく、約５０マイクロメートル未
満の厚み、好ましくは約１８〜約３６マイクロメートル
の間の厚みを含む適切なあらゆる厚みを有することがで
きる。コア構造１２２の外部表面上に導電性領域１２４
（ａ）、１２４（ｂ）を有することに加えて、コア構造
１２２は、その中に埋込まれた１またはそれ以上の導電
層（図示せず）および２つ以上の誘電体層もまた含むこ
とができる。
【００６６】コア構造１２２はまた、１またはそれ以上
のバイア構造１２３も含むことができる。バイア構造
は、コア構造１２２の第１および第２の側面１２２
（ａ）、１２２（ｂ）上の導電性領域１２４（ａ）、１
２４（ｂ）を連絡させることができる。バイア構造は、
固体の導電性ポストであってもよいし、または導電性ま
たは非導電性材料で満たされたメッキされた貫通孔（Ｐ
ＴＨ）でもあり得る。例えば、ＰＴＨは、埋込まれた導
電性材料を有するまたは有しないエポキシベースのポリ
マーといったようなポリマー材料で満たされていてよ
い。別の例では、ＰＴＨは、銀を充填した導電性ペース
トのような導電性ペーストで充填されてもよい。ＰＴＨ
に材料を充填することにより、ＰＴＨ内に存在する可能
性のある空気がことごとく移動させられる。閉じ込めら
れた空気は一部のケースで信頼性の問題をひき起こす可
能性があることから、結果として得られる多層回路構造
内に存在する可能性のあるあらゆるエアポケットを除去
することが好ましい。
【００６７】標準的なＰＴＨ充填プロセスにおいては、
剛性絶縁板内にアパーチャを形成することができる。Ｐ
ＴＨを形成するためアパーチャの壁上に金属を電気メッ
キすることができる。ＰＴＨを形成した後、例えばステ
ンシルによりＰＴＨ内に導電性または非導電性の充填材
料を被着させることができる。充填材料が硬化性である
場合、それをＰＴＨ内で硬化できる。硬化の前または後
で、コア構造の第１および第２の側面上のあらゆる余剰
の充填材料を除去することができる。
【００６８】好ましい実施形態においては、コア構造が
形成された後、第１の複数の導電性ポストが、回路化さ
れたコア構造の第１および第２の両方の側面上に形成さ
れる。各導電性ポストは、コア構造に対し近位の端部と
コア構造に対し遠位の端部とを有することができる。導
電性ポストは、好ましくは固形でありおよび／または組
成が実質的に均質（例えば全て金属）である。ポストは
また、あらゆる適切な導電性材料を含むこともできる。
適切な導電性材料には、銅、銀、金、ニッケル、パラジ
ウムおよびアルミニウムを含む金属または金属合金が含
まれる。導電性材料は好ましくは銅である。
【００６９】導電性ポストは、任意の適切な寸法であっ
て良い。例えば導電性ポストは、少なくとも約１０マイ
クロメートルの高さ、好ましくは約１５〜約７５マイク
ロメートルの間、そしてより好ましくは約２５〜約５０
マイクロメートルの間の高さを有することができる。導
電性ポストは、約１０〜約１５０マイクロメートル、好
ましくは約２５〜約７５マイクロメートルの間の直径を
含む適切なあらゆる直径を有することができる。さら
に、各ポストは、一般に丸い半径方向横断面を有してい
てよい。
【００７０】導電性ポスト（例えば、第１の複数の導電
性ポスト）は、適切なあらゆるプロセスを用いて形成す
ることができる。例えば、無電解メッキまたは電気メッ
キプロセスのようなメッキプロセスを用いて、導電性ポ
ストを形成することができる。
【００７１】導電性ポストは好ましくは、電気メッキに
よって形成される。図２４（ｂ）を参照すると、コア構
造１２２の第１および第２の側面１２２（ａ）、１２２
（ｂ）上に、シード層１２５（ａ）、１２５（ｂ）を被
着させることができる。その後形成された導電性ポスト
のメッキを開始する一助となるように、シード層１２５
（ａ）、１２５（ｂ）を使用することができる。好まし
くは、シード層１２５（ａ）、１２５（ｂ）は、同時に
被着されるが、一部のケースではこれらを逐次的に被着
させることもできる。シード層を被着させるためには、
スパッタリングおよび無電解メッキを含めた適切なあら
ゆるプロセスを使用することができる。スパッタリング
に比べ一般にコストが低いことから、無電解メッキが好
ましい。被着方法の如何に関わらず、シード層１２５
（ａ）、１２５（ｂ）は、約３マイクロメートル以下の
厚みを有することができる。好ましくは、各シード層の
厚みは、約０.１〜約１.０マイクロメートルの間であ
り、より好ましくは約０.３〜約０.６マイクロメートル
の間である。
【００７２】シード層を被着させるのに先立ち、コア構
造の第１および第２の側面の状態を整えることができ
る。例えば、コア構造の側面に対するシード層の接着性
を増大させるためには、コア構造の表面を粗化すること
ができる。粗化は、過マンガン酸塩エッチング法といっ
たエッチング法を含めたあらゆる適切なプロセスを用い
て実施可能である。シード層を被着させる前にコア構造
の表面を粗化することにより、シード層はコア構造の表
面に対しより被着しやすくなる。
【００７３】シード層を被着させた後、フォトレジスタ
層をその上に被着させることができる。フォトレジスト
層は、コア構造の第１および第２の側面上に被着される
前に、膜または液体の形態であっていてよい。適切な乾
燥膜フォトレジストの例としては、E.I.du Pont de Nem
ours, Inc から市販されているRiston □９０００があ
る。適切な液体フォトレジストの一例は、Clariant, In
c.から市販されているＡＺ４６２０液体フォトレジスト
である。フォトレジスト層は、ポジでもネガでもよく、
コア構造の第１および第２の側面上に同時にまたは逐次
的に被着され得る。
【００７４】フォトレジスト層は、ローラーコーティン
グ、スピンコーティング、カーテンコーティング、スク
リーン印刷、スロットコーティング、スプレーコーティ
ングおよびドクターブレードコーティングを含めた適切
なあらゆるプロセスによって被着可能である。これらの
プロセスは、液体フォトレジスト層を被着させるのに適
している。予備成形されたフォトレジスト層をラミネー
トによって被着させることができる。好ましくはフォト
レジスト層は、ラミネートにより被着される。例えば一
部の実施形態においては、コア構造の両側面に同時に、
中間処理されたフォトレジスト層をラミネートするため
に両面熱間圧延ラミネータを使用することができる。
【００７５】フォトレジスト層を被着させた後、フォト
レジストパターンを従来のフォトリソグラフィ技術を用
いて形成することができる。例えば、被着されたフォト
レジスト層は、放射パターンで照射され得る。照射され
たフォトレジスト層は次に現像されてパターン化したフ
ォトレジスト層を形成する。例えば、図２４（ｃ）を参
照すると、コア構造１２２の両側面上のフォトレジスト
層が現像された後、現像済みフォトレジスト層１３１
（ａ）、１３１（ｂ）は、コア構造１２２の相対する側
面上で１またはそれ以上の導電性領域１２４（ａ）、１
２４（ｂ）全体にわたり配置された複数のアパーチャ１
３２（ａ）、１３２（ｂ）を有することができる。パタ
ーン化されたフォトレジスト層は、予め定められた領域
内で導電性材料を選択的に被着させるためのマスクとし
て使用可能である。パターン化されたフォトレジスト層
によって、被覆されていない領域上に導電性材料を被着
させるために、電気メッキまたは無電解メッキのような
被着プロセスを使用することができる。
【００７６】図２４（ｃ）、２４（ｄ）を参照すると、
フォトレジスト層１３１（ａ）、１３１（ｂ）のアパー
チャ１３２（ａ）、１３２（ｂ）の中に、そしてフォト
レジスト層１３１（ａ）、１３１（ｂ）を通し露出され
た導電性領域１２４（ａ）、１２４（ｂ）の上に、第１
の複数の導電性ポスト１３４（ａ）、１３４（ｂ）が形
成される。この例では、第１の複数の導電性ポストは、
コア構造１２２の第１の側面上の導電性ポスト１３４
（ａ）およびコア構造１２２の第２の側面上の導電性ポ
スト１３４（ｂ）を含む。第１の複数の導電性ポスト１
３４（ａ）、１３４（ｂ）は、好ましくはコア構造の両
側面上に同時に形成される。例えば、図２４（ｃ）に示
す構造を、電気メッキ浴の中に置くことができる。電気
メッキ浴において、導電性材料は、導電性領域１２４
（ａ）、１２４（ｂ）からアパーチャ１３２（ａ）、１
３２（ｂ）の開放端部までメッキし、第１の複数の導電
性ポスト１３４（ａ）、１３４（ｂ）を形成することが
できる。
【００７７】例示された実施形態に関してシード層の使
用を詳述してきたが、その他の実施形態では、シード層
を使用する必要はない。例えば、フォトレジスト層１３
１（ａ）、１３１（ｂ）を通して露出された導電性領域
１２４（ａ）、１２４（ｂ）は、シード層を被着させる
必要なしに、フォトレジスト層１３１（ａ）、１３１
（ｂ）のアパーチャ１３２（ａ）、１３２（ｂ）内で、
ポストの直接的メッキを開始させるのに適している。
【００７８】第１の複数の導電性ポスト１３４（ａ）、
１３４（ｂ）が形成された後、導電性ポスト１３４
（ａ）、１３４（ｂ）を形成するのに使用したフォトレ
ジスト層１３１（ａ）、１３１（ｂ）を、コア構造１２
２から除去（例えばストリッピング）することができ
る。図２５（ｅ）に示すように、フォトレジスト層１３
１（ａ）、１３１（ｂ）を除去した後、第１の複数の導
電性ポスト１３４（ａ）、１３４（ｂ）が、コア構造１
２２上に被着され、コア構造１２２の表面から突き出
る。
【００７９】フォトレジスト層１３１（ａ）、１３１
（ｂ）が除去された後、シード層１２５（ａ）、１２５
（ｂ）が存在する場合には、これも除去することができ
る。好ましくは、シード層は、フラッシュエッチング法
でエッチングされる。標準的なフラッシュエッチング法
においては、シード層を、短時間にエッチングすること
ができる。フラッシュエッチングの後、シード層は誘電
体層表面から完全に除去され、形成された導電性ポスト
１３４（ａ）、１３４（ｂ）の実質的でない部分もまた
除去できる。
【００８０】コア構造上に第１の複数の導電性ポストが
形成された後、コア構造の第１および第２の側面上に誘
電体層を被着させることができる。誘電体層は、適切な
あらゆるポリマー材料を含む適切なあらゆる材料から形
成することができる。誘電体層材料の例としては、ポリ
イミド、エポキシ機能性材料、およびＢＴ樹脂が含まれ
る。その上、誘電体層は、任意には、充填材を含むこと
ができる。好ましい充填材には、シリカまたはアルミナ
粒子といったような粒子が含まれ得るが、チョップされ
たファイバ、製織ファイバまたは不織ファイバも含まれ
得る。好ましくは、誘電体層は、予備成形層（preforme
d layer）の形態をなす。予備成形層の一例としては、
味の素（株）から市販されているＡＢＦ−ＳＨ９膜およ
び三菱ガス化学（株）から市販されているＢＴ３４６膜
が含まれる。さらに誘電体層は好ましくは、画像形成不
能（non-photoimageable）なものである。画像形成不能
な誘電体材料は、標準的には画像形成可能な誘電体層に
比べ、より高いガラス転移温度（Ｔｇ）およびより低い
給湿率を有する。その結果、画像形成不能な誘電体層を
有する多層回路構造は一般に、画像形成可能な誘電体層
よりも信頼性が高い。
【００８１】被着された誘電体層は、約７５マイクロメ
ートル以下、好ましくは約２５〜約５０マイクロメート
ルの間の厚みを含めた適切なあらゆる厚みを有すること
ができる。コア構造上の個々の誘電体層は、同じまたは
異なる厚みを有しても良い。好ましくは、個々の誘電体
層は、ポストおよびポストが配置されたパッドの組合せ
高さ以下の厚みを有することができる。例えば、誘電体
層の厚みは、導電性ポストおよびポストが上に配置され
た導電性パッドの組合せ高さよりも約２〜約８％（例え
ば５％以下）小さいものであり得る。
【００８２】誘電体層は、コア構造の相対する側面上に
逐次的にまたは同時に被着可能である。例えば、第１の
側面上に液体誘電体材料を被着させることにより、コア
構造の第１の側面上に第１の誘電体層を被着させること
ができる。被着された液体は次に、被着された層を凝固
させるべくソフトベーキングすることができ、その後任
意には硬化され得る。第１の誘電体層が被着された後、
第１の誘電体層と同じまたは異なる要領で、第２の誘電
体層をコア構造の第２の側面上に被着させることができ
る。
【００８３】誘電体層は、スピンコーティング、スクリ
ーン印刷、スロットコーティング、ドクターブレードコ
ーティング、カーテンコーティングなどを含めた適切な
あらゆるプロセスを用いて被着させることができる。こ
れらのプロセスは、液体誘電体層を被着させるために使
用可能である。予備成形された誘電体層を被着させるの
にラミネート処理を使用することができる。誘電体層
は、化学蒸着（ＣＶＤ）のような気相被着プロセスによ
って被着されることさえ可能である。
【００８４】好ましくは、第１および第２の誘電体層
は、コア構造の第１および第２の側面にそれぞれラミネ
ートされる。これらの実施形態においては、誘電体層
は、コア構造上に被着される前に予備成形され得る。コ
ア構造上に予備成形された誘電体層を被着させることに
よって、誘電体層の厚みは、コア構造上に存在するとき
実質的に均質である。さらに、コア構造上に予備成形さ
れた誘電体層をラミネートすることにより、コア構造の
相対する側面上の誘電体層は同時に被着でき、かくして
より効率の良い加工を提供する。
【００８５】好ましくは、予備成形された誘電体層は、
コア構造にラミネートされる前にキャリア層上に配置さ
れる。キャリア層は、ポリエチレンテレフタレートを含
めた適切な任意のポリマー材料を含み得る。予備成形さ
れた誘電体層およびキャリア層は複合材で形成しうる。
適切な複合材は、味の素（株）から市販されている（例
えばＡＢＦ−ＳＨ９）。図２５（ｆ）を参照すると、キ
ャリア層１４２（ａ）、１４２（ｂ）および誘電体層１
４１（ａ）、１４１（ｂ）を含む複合材１４０（ａ）、
１４０（ｂ）が、コア構造１２２の第１および第２の側
面にラミネートされる。複合材１４０（ａ）、１４０
（ｂ）は、誘電体層１４１（ａ）、１４１（ｂ）の外部
表面上にキャリア層１４２（ａ）、１４２（ｂ）が配置
されるように、コア構造１２２にラミネートされる。複
合材１４０（ａ）、１４０（ｂ）は好ましくは可とう性
があり、コア構造１２２に対し同時にまたは逐次的にラ
ミネートされ得る。
【００８６】複合材は、適切なあらゆる器具を用いてコ
ア構造にラミネートされ得る。誘電体層に熱または圧力
を加えて軟化させ、それらがラミネートされる表面に適
合できるようにすることができる。加熱温度および／ま
たは圧力は、誘電体層のために使用される特定の材料に
従って選択され得る。例えば、コア構造の相対する側面
上に同時または逐次的にこのタイプの複合材をラミネー
トするために、ホットロールラミネータを使用すること
ができる。一部の実施形態では、ホットロールラミネー
タは、約６０℃〜約１２０℃（好ましくは約８０℃〜約
９０℃）の間にあり、ローラーは一分あたり約１〜約２
メートルの速度で走行できる。コア構造に誘電体層また
は複合材をラミネートするために真空ラミネータを使用
することもできる。例えば、熱を用いて、真空ラミネー
タは数分間（例えば５分以上）真空近く（例えば１atm
未満）で動作することができる。代替的には、複合材を
コア構造の相対する側面上に置き、ラミネーションプレ
ス（例えば油圧プレス）内に入れ、次に合わせてラミネ
ートすることができる。ラミネーションプレスは、約８
０℃〜約９０℃の温度で、および約１〜約３kg／cm2の
圧力で、数分間（例えば約５分以上）動作することがで
きる。使用される特定のラミネーション器具の如何に拘
わらず、コア構造の相対する側面上に誘電体層を配置す
ることができ、またキャリア層間に挿入することができ
る。
【００８７】誘電体層１４１（ａ）、１４１（ｂ）を被
着させた後、誘電体層１４１（ａ）を任意に硬化させる
こともできる。誘電体層は、任意の適切な方法で硬化さ
せることができる。例えば、誘電体層の硬化には、電子
ビーム、および／またはＵＶ線が使用できる。誘電体層
は、ラミネーションプレス内または好ましくはオーブン
内で熱を用いて硬化される。
【００８８】硬化の前および／または硬化中（例えばラ
ミネーションプレス内で）、未硬化誘電体層上に、任意
に剥離層を配置することができる。これらの剥離層は好
ましくは、耐熱材料を含む。剥離層の材料例としては、
ポリテトラフルオロエチレンのようなフッ素ポリマー材
料または金属（例えばアルミニウム、銅）が含まれる。
剥離層が銅箔である場合、箔の光沢ある側が好ましくは
誘電体層と接触状態にある。これらの実施形態において
は、前述したキャリア層（使用される場合）と、キャリ
ア層より高い融解温度を有する剥離層とを任意に置換す
ることができる。例えば、剥離層は約１５０℃以上の融
解温度を持つことができる一方で、キャリア層の融解温
度は１５０℃未満でありうる。
【００８９】図２５（ｆ）〜２５（ｈ）を参照すると、
コア構造１２２にラミネートされた後、キャリア層１４
２（ａ）、１４２（ｂ）を、第１および第２の誘電体層
１４１（ａ）、１４１（ｂ）から分離（例えばピーリン
グ）することができる。その後、未硬化の第１および第
２の誘電体層１４１（ａ）、１４１（ｂ）上に、剥離層
１５１（ａ）、１５１（ｂ）を被着させることができ
る。好ましくは、剥離層１５（ａ）、１５１（ｂ）は、
第１および第２の誘電体層１４１（ａ）、１４１（ｂ）
にラミネートされる。誘電体層１４１（ａ）、１４１
（ｂ）を硬化させるため、構造に対し熱そして任意には
圧力が加えられる。例えば、第１および第２の誘電体層
１４１（ａ）、１４１（ｂ）を約１７０℃以上の温度ま
で加熱でき、約６０分以上の間、約３.５〜約２０kg／c
m2の圧力を加えることができる。熱および圧力は、ラミ
ネーションプレスを用いて加えることができる。硬化の
後、次に剥離層１５１（ａ）、１５１（ｂ）を、硬化さ
れた誘電体層１４１（ａ）、１４１（ｂ）から（例えば
ピーリングにより）分離させることができる。
【００９０】好ましい実施形態（図２５（ｆ）および２
５（ｇ）を参照する）においては、コア構造上の未硬化
誘電体層は、剥離層を使用せずに硬化できる。例えば、
コア構造に対しキャリア層／誘電体層複合材を積層した
後、キャリア層を誘電体層から除去することができる。
その後、コア構造上の誘電体層を硬化させることができ
る。
【００９１】その他の実施形態では、誘電体層を部分的
に硬化させ、その後完全な硬化に先立ち状態を整える
（例えば粗化する）ことができる。例えば、コア構造お
よび誘電体層を含む前駆体構造をオーブンの中に入れ、
約１５０℃以上で約３０分以下の間ベーキングして、誘
電体層を部分的に硬化させることができる。その後、誘
電体層の外部表面を粗化することができる。例えば、誘
電体層の表面を粗化するために、過マンガン酸塩エッチ
ング法のようなエッチング法を使用することができる。
粗化の後、誘電体層上に回路パターンを形成することが
できる。回路パターンは、第１の複数の導電性ポストの
遠位端部上に配置された導電性パッドを含み得る。この
とき、誘電体層を再びベーキングして、完全に硬化させ
ることができる。例えば、誘電体層を完全に硬化させる
ためには、誘電体層を約１７０℃以上で約６０分〜約９
０分以上の間、さらに加熱することができる。このと
き、導電性パッド上に第２の複数の導電性ポストを形成
することができる。有利には、誘電体層の外部表面を粗
化させることにより、後続して被着されるあらゆるシー
ド層または導電性層が、誘電体層の表面に対し密に接着
できる。
【００９２】誘電体層１４１（ａ）、１４１（ｂ）がコ
ア構造１２２上に被着された後、ポスト端部を清浄する
ために、第１の複数の導電性ポスト１３４（ａ）、１３
４（ｂ）の遠位端部上に存在する誘電体層材料を除去す
ることができる。一部の実施形態においては、コア構造
上に１またはそれ以上の誘電体層が被着された後、導電
性ポストの遠位端部上に残留誘電体層材料が存在し得
る。例えば、コア構造上にある導電性ポスト上の誘電体
層をラミネートし硬化させた後、残留誘電体層材料が、
ポスト端部に残る可能性がある。残留誘電体材料は標準
的に１０マイクロメートル以下であり、ときには厚み約
２〜５マイクロメートルである。ポスト端部を清浄した
後、後続して、第１の複数の導電性パッドおよびポスト
１３４（ａ）、１３４（ｂ）上に、さらなる導電性ポス
トを形成することができる。形成された導電性ポスト
は、積重ねることができ、合わせて電気的結合がされ
て、１またはそれ以上の誘電体層を通し、一般的に垂直
な電気的経路を形成する。
【００９３】導電性ポストの遠位端部から誘電体材料を
除去するためには、任意の適切なプロセスを用いること
ができる。除去プロセスの例としては、過マンガン酸塩
エッチング法、プラズマエッチング法のようなエッチン
グ法または機械的研磨のような磨耗プロセスが含まれ
る。好ましい実施形態では、誘電体層材料を除去するた
めに、機械的研磨を使用することができる。機械的研磨
は、振動ばり取り機といったような研磨器具を用いるこ
とにより実施できる。振動ばり取り機は、IshiiHyokiか
ら市販されている。研磨器具は、ＳｉＣおよびＡｌ2Ｏ3
バフ車のようなバフ磨き要素を含むことができる。標準
的な作業においては、バフ車の回転速度は毎分約２,０
００回転（ｒｐｍ）以上であり、バフ車の振動サイクル
は約４７０（毎分サイクル数）以上であり、その振動行
程は約５mm以上である。バフ車圧力は、０.２５〜約２
０kg／cm2の範囲で予め設定された圧力により自動的に
制御できる。その他の実施形態においては、導電性ポス
トの遠位端部上の誘電体材料を融触させることができ
る。例えば、導電性ポストの端部から誘電体層材料を融
触させるためにレーザーを使用できる。
【００９４】任意には、導電性ポスト上に配置されてい
ない誘電体層領域を保護するために、誘電体材料除去プ
ロセス中に、保護層を使用することができる。図２６
（ｉ）を参照すると、誘電体層１４１（ａ）、１４１
（ｂ）上に保護層１６１（ａ）、１６１（ｂ）を配置す
ることができる。保護層１６１（ａ）、１６１（ｂ）の
アパーチャ１６２（ａ）、１６２（ｂ）は、導電性ポス
ト１３４（ａ）、１３４（ｂ）の遠位端部上に配置でき
る。導電性ポストの遠位端部上の誘電体層材料は、保護
層アパーチャを通して露出される。誘電体材料除去プロ
セス中に保護層を使用することにより、被着された誘電
体層は、ポストの端部上に配置されていない領域内で、
保護される。その結果、これらの実施形態においては、
望まない誘電体層材料を選択的に除去することができ
る。例えば、広域レーザーは、誘電体層上に配置された
保護層の外部表面を走査することができる。レーザー
は、保護層内のアパーチャを通し露出された誘電体層材
料を融触することができる。使用される特定の除去プロ
セスの如何に拘わらず、導電性ポストの端部から誘電体
材料を除去した後、誘電体層から保護層を除去すること
ができる。例えば、保護層をエッチングまたはピーリン
グにより除去することができる。
【００９５】保護層は、適切なあらゆる方法で、先に被
着された誘電体層上に被着されるかまたは形成できる。
例えば一実施形態においては、保護層を形成すべく被着
された誘電体層上でフォトレジスト層を被着させ、照射
および現像することができる。別の実施形態では、アパ
ーチャをもつ保護層が予備成形され、次にポスト（およ
びその上のあらゆる誘電体層材料）の遠位端部がアパー
チャを通しアクセス可能となるように、誘電体層に対し
ラミネートされる。アパーチャのある保護層は、前述の
剥離層またはキャリア層と同じであっても、これから派
生するものであっても、またこれと異なるものであって
もよい。
【００９６】別の例においては、誘電体層材料が導電性
ポストの遠位端部から除去されたときに、保護層１６１
（ａ）、１６１（ｂ）内のアパーチャを形成することが
できる。例えば、コア構造上の誘電体層に対し、連続的
保護層をラミネートすることができる。導電性ポストの
遠位端部上の誘電体層材料は、遠位端部上に配置された
保護層の部分と共に融触できる。この場合、融触の後、
ポストの遠位端部をさらに清浄する必要はなく、形成さ
れたアパーチャ入り保護層は、誘電体層から簡単に除去
することができる。融触プロセスからのあらゆる残留材
料が、形成された保護層の外部表面上に残っている可能
性があり、これは、保護層と共に除去できる。例えば、
融触プロセスにより生成されたあらゆる灰を、誘電体層
から保護層が剥ぎ取られるときに、保護層と共に除去す
ることができる。
【００９７】誘電体層が被着された後、誘電体層上に導
電性パターンを形成することができる。これは、第２の
複数の導電性ポストが形成される前に行うことができ
る。導電性パターンは好ましくは、電気メッキといった
ようなアディティブ法によって形成される。例えば、図
２６（ｊ）および２６（ｋ）を参照すると、あらゆるキ
ャリア層、剥離層または保護層が除去された（使用され
ている場合）後、シード層１５５（ａ）、１５５（ｂ）
を第１および第２の誘電体層１３１（ａ）、１３１
（ｂ）の外部表面上および第１の複数の導電性ポスト１
３４（ａ）、１３４（ｂ）の遠位端部全体にわたり被着
させることができる。シード層の被着に先立ち、誘電体
層表面を、コア構造１２２について上述したものと同じ
または異なる要領で、状態調節（例えば粗化）すること
ができる。その後、シード層１５５（ａ）、１５５
（ｂ）全体にわたりフォトレジスト層を被着させ、照射
し次に現像して、パターン化されたフォトレジスト層１
６１（ａ）、１６１（ｂ）を形成することができる。フ
ォトレジスト層１６１（ａ）、１６１（ｂ）は、前述の
フォトレジスト層１３１（ａ）、１３１（ｂ）と同じか
または異なる特徴をもち得る。図２６（ｌ）に示されて
いるように、パターン化されたフォトレジスト層１６１
（ａ）、１６１（ｂ）を、シード層１５５（ａ）、１５
５（ｂ）上に配置することができる。
【００９８】図２７（ｍ）を参照すると、次に、現像さ
れたフォトレジスト層１６１（ａ）、１６１（ｂ）によ
って、被覆されていないシード層の部分の上に、導電性
パターン１５６（ａ）、１５６（ｂ）が（例えば電気メ
ッキにより）形成される。導電性パターンは好ましく
は、導電性ポストと同じ材料で作られる。形成された導
電性パターン１５６（ａ）、１５６（ｂ）の厚みは、約
５〜約３５マイクロメータの間、好ましくは約１０〜約
２０マイクロメータの間であり得る。導電性パターン１
５６（ａ）、１５６（ｂ）が形成された後、フォトレジ
スト層１６１（ａ）、１６１（ｂ）を、誘電体層１３１
（ａ）、１３１（ｂ）の表面から除去する（例えばスト
リッピングによって）ことができる。
【００９９】導電性パターンは、第１の複数の導電性ポ
ストの遠位端部上に配置されているある数のパッド１３
９（ａ）、１３９（ｂ）を含み得る。パッドは一般に、
それらが配置されている導電性ポストの直径よりも大き
い表面積を有する。標準的には、パッドは、それぞれ積
重ねられた導電性ポストの間に配置され、積重ねられた
導電性ポストと直接接触した状態にある。
【０１００】その後、図２７（ｎ）に示された構造また
は後続するあらゆる多層回路構造前駆体の上に、前述の
段階のうちの１またはそれ以上の段階を繰り返すことに
より、第２のおよび後続するあらゆる複数の導電性ポス
ト、誘電体層および導電性パターンを形成することがで
きる。例えば、第２の複数の導電性ポストを形成するた
めに使用されるプロセスは、第１の複数の導電性ポスト
を形成するために使用されたものと同じまたは異なるプ
ロセスであり得る。好ましくは、第１、第２および後続
する任意の複数のポストは、電気メッキによって形成さ
れる。ひとたび導電性パターン１５６（ａ）、１５６
（ｂ）および導電性ポストが形成されると、あらゆるシ
ード層１５５（ａ）、１５５（ｂ）を（例えばフラッシ
ュエッチングにより）エッチングすることができる。
【０１０１】形成された多層回路構造内には、任意の数
の導電性パターン、導電性ポストおよび誘電体層を含む
ことができる。例えば、図２８に示す多層回路構造１７
０は、回路化されたコア構造１２２、および３つの誘電
体層および３つの導電性層をコア構造１２２の各側面上
に含んでいる。多層回路構造１７０はまた、一般的に垂
直な導電性経路をも含み、各経路は、積重ねられた導電
性ポストを含み、各隣接する積重ねられたポスト対間に
パッドがある。一般に垂直な導電性経路により、千鳥に
なったバイア構造をもつ類似の多層回路構造と比較し
て、形成された多層回路構造のサイズを縮減することが
できる。その結果、本発明の実施形態を用いて、信頼性
の高い高密度の多層回路構造を、効率良くかつ費用効果
の高いやり方で製造することができる。
【０１０２】多層回路構造が形成された後、表面仕上げ
またははんだマスクを、多層回路構造の外部表面に適用
することができる。例えば、形成された多層回路構造の
外部表面上に、Ｎｉ/Ａｕパッド仕上げおよび／または
はんだマスクを形成することができる。従って、多層回
路構造は、例えば単一チップモジュール、マルチチップ
モジュールの中でおよび／または電気アセンブリ内のマ
ザーボードまたはドーターボードとして使用することが
できる。
【０１０３】ここで図２９−３５（８）を詳しく参照す
ると、図２９には、一般に２００として示されている多
層ラミネート基板が見られる。多層ラミネート基板２０
０は従来のラミネート基板２０２、２０４、２０６およ
び２０８を含み、これらは各々全体に２１０として示さ
れる整列され金属充填され相互接続されたバイアにより
合わせて電気的に結合されている。任意の隣接する２つ
のラミネート基板は、ボンディングシート２１２ａ、２
１２ｂおよび２１２ｃのようなボンディングシート２１
２により分離されている。
【０１０４】ここで図３０〜３２を参照すると、図３０
（１）には、下側に銅層２１４が配置されている従来の
ラミネート基板２０２（例えば、ガラス繊維強化ラミネ
ート）が見られる。その後、ＣＯ2、ＵＶ−Ｙagまたは
エキシマレーザといった従来のいずれかの手段により、
銅層２１４まで、ブラインドバイア２１６ａ、２１６ｂ
および２１６ｃをレーザーせん孔する。ＣＯ2レーザー
は、ガラス繊維強化ラミネートを通してせん孔するのが
容易であり、せん孔速度がその他のものよりはるかに速
いことから好ましい。その後、図３０（３）に示すよう
に、ブラインドバイア２１６ａ、２１６ｂおよび２１６
ｃはそれぞれ、従来のいずれかの方法により、銅２１８
ａ、２１８ｂおよび２１８ｃで充填される。メッキの不
均質性（標準的に１０％）のため、全てのブラインドバ
イア２１６ａ、２１６ｂおよび２１６ｃがラミネート基
板２０２の上部表面まで一杯またはその上まで確実に充
填されるようにするには、やや過剰なメッキが必要であ
る。メッキの後、Ishii Hyokiの振動バリ取り機のよう
なバリ取り機により、余剰のメッキを除去し、銅充填さ
れたブラインドバイアを平坦化させるため、表面バフ磨
きが適用される。ブラインドバイア２１６ａ、２１６ｂ
および２１６ｃが銅充填され、好ましくはその後バフ磨
きされた後、はんだバンプ２２０が、銅充填されたブラ
インドバイア２１６ａ、２１６ｂおよび２１６ｃの各々
の上に被着される。
【０１０５】本発明の一実施形態においては、図３１に
最も良く示されているように、１またはそれ以上のはん
だバンプ２２０は、３つの別々の重ね合わされたはんだ
層２２０ａ、２２０ｂ、２２０ｃを含むことができる。
本発明の別の実施形態においては、図３２に最も良く示
されているように、１またはそれ以上のはんだバンプ２
２０は、１つの基板上の２つの別々の重ね合わされたは
んだ層（例えばはんだ層２２０ａおよび２２０ｂ）およ
び第２の基板上の単一のはんだ層（例えばはんだ層２２
０ｃ）を含むことができる。かくして２つの重ね合わさ
れたはんだ層を、１つの基板（例えば基板２２０ａ）上
に配置し、一方もう１つの基板（例えば基板２２０ｂ）
上に単一の層を配置することができる。
【０１０６】はんだ層２２０のための材料は、純金属、
金属合金、金属合金前駆体、金属組成物、金属化合物お
よびそれらの組合せを含み得る導電性組成物からなる。
例えば、導電性組成物は、Ｉｎ、Ｓｎ、Ｂｉ、Ｓｂ、Ｐ
ｂ、Ｎｉ、Ｚｎ、Ｃｕ、Ｃｄ、Ｐｔ、Ｐｄ、Ａｕおよび
Ａｇからなるグループの中から選択された１またはそれ
以上の材料を含み得る。
【０１０７】好ましくは、導電性組成物は、プレスされ
たときに容易に変形でき、かくして導電性表面間の優れ
た面接触を提供する柔軟なはんだ材料を含む。例えば、
導電性表面に接触させて導電性組成物を変形させること
で、支持領域との接触面積を増大させることができる。
はんだ組成物の適切な例としては、金属または単相また
は多相合金が含まれ得る。合金は、二元、三元またはそ
の他のそれ以上に高次の組成物であってよい。例として
は、Ｉｎ−Ｓｎ、Ｂｉ−Ｓｎ、Ｉｎ−Ａｇ、Ｓｎ−Ｓ
ｂ、Ａｕ−ＳｎおよびＰｂ−Ｓｎを含む合金がある。は
んだ材料組合せのより具体的な例としては、５２Ｉｎ／
４８Ｓｎ、５８Ｂｉ／４２Ｓｎ、９７Ｉｎ／３Ａｇ、Ｉ
ｎ、３７Ｐｂ／６３Ｓｎ、９６.５Ｓｎ／３.５Ａｇ、９
５Ｓｎ／５Ｓｂ、８０Ａｕ／２０Ｓｎ、および９０Ｐｂ
／１０Ｓｎ（重量百分率として表す）が含まれる。より
特定的に言うと、本発明の好ましい実施形態において
は、はんだ層２２０が３つの重ね合わされた層（例え
ば、はんだ層２２０ａ、２２０ｂおよび２２０ｃ）から
なる場合、導電性組成物は、表２の以下の元素を含む
（数字は重量百分率を表わす）。
【０１０８】
【表２】
【０１０９】図３２に示した本発明の実施形態において
は、はんだ層２２０ａおよび２２０ｂはそれぞれ、はん
だ層２２０ａおよび２２０ｂについて上表２に示された
導電性組成物を含み得る。はんだ層２２０ｃのような単
一のはんだ層が別々の第１の基板（例えば基板２０２）
上で利用され、一方もう１つのまたは第２の基板（例え
ば基板２０４）が２つの重ね合わされたはんだ層（例え
ばはんだ層２２０ａおよび２２０ｂ）を支持する場合、
単一のはんだ層（すなわちはんだ層２２０ｃ）は、はん
だ層２２０ｃについて上記表２に示した導電性組成物を
含むことができる。
【０１１０】ここで図３３（１）〜（６）を参照する
と、少なくとも１つの側面上にフォトレジスト２２４が
配置され、より好ましくは、フォトレジスト２２４は、
２つの相対する側面上に配置され、その後エッチングさ
れる銅層２１４全体にわたりパターン化される。乾燥膜
または液体フォトレジストのいずれでも使用することが
できる。フォトレジスト２２４は、ストリッピングさ
れ、次に、誘電性ポリマーボンディング膜（例えばボン
ディングシート２１２ａ）、そしてそれに結合または付
着された剥離層２２６が、図３４（２）に最も良く示さ
れているように、ラミネート基板２０２の露出された上
面に、従来のあらゆる要領で、固定またはタッキングさ
れる。タッキングは、ラミネーションによって達成でき
る。ラミネーション中、ボンディング膜またはシート
（例えば味の素ボンディング膜）は、はんだバンプ２２
０がそれに容易に穴あけするかまたはその中を通過でき
るように、それを硬化することなくその最大流量温度
（例えば８０〜９０℃）まで加熱される。代替的には、
ボンディング膜に代えて液体ポリマーを用いることもで
きる。液体ポリマーは、スクリーン印刷、カーテンコー
ティングまたはスプレーコーティングによってコーティ
ングすることができる。その後、剥離層２２６は、ボン
ディング膜（すなわち図３３（４）中のボンディングシ
ート２１２ａ）から除去またはストリッピングされる。
【０１１１】図３３（４）で形成された複数の基板アセ
ンブリは、ラミネート基板２０２、２０４、２０６およ
び２０８で生成され得、次に図３３（５）の中に示され
ているように整列され、その後、金属間ジョイントおよ
び多層ラミネート基板２００を作るべく、従来のあらゆ
る手段により、合わせてラミネートされる（図２９およ
び３３（６）参照）。より特定的には、金属間ジョイン
トを作り、ボンディング膜２１２ａのようなボンディン
グ膜を硬化するため、図３３（４）の複数の形成基板ア
センブリをラミネーションにより相互接続することがで
きる。まず第１に、基板２０２のような基板は、はんだ
層（すなわち、はんだ層２２０ａおよび２２０ｃ）の融
解温度（例えば、上表２内のアプローチＩの共沸はんだ
については１８５〜２３０℃、そして上表２内のアプロ
ーチＩＩのＳｎについては２３５〜２５０℃）よりわず
かに高温まで加熱されることになる。鉛の融解温度（例
えば３００℃〜３２５℃）は錫の融解温度（例えば約２
６０℃）よりも高く、金の融解温度（例えば約９００
℃）は鉛の融解温度よりも高い、ということは周知の事
実である。かくして、好ましくは、はんだ層２２０ａお
よび２２０ｃについての融解温度は、はんだ層２２０ｂ
についての融解温度よりも低い。はんだ層のはんだ組成
物は、融解し融合して金属間ジョイントを作ることにな
る。同時に、はんだ層２２０ａおよび２２０ｃおよびは
んだ層２２０ｂは、互いに混ざり合い（comingle）およ
び／または互いの中に拡散し、金属間ジョイント全体の
融解温度を上昇させることになる。最後に、ジョイント
は、はんだ層２２０ａおよび２２０ｃの融解温度（すな
わち表２中のアプローチＩについては約２６０〜３００
℃で、表２中のアプローチＩＩについては３１０〜５０
０℃といったような３００℃より高い温度）よりもはる
かに高く、かつはんだ層２２０ｂの融解温度よりも高い
温度で「縮れ」て、はんだ層をさらに互いに混ざり合わ
せ互いの中に拡散させることになる。次に、温度は、ボ
ンディング膜２１２ａのようなボンディング膜を硬化す
るため、ボンディング膜（例えばボンディング膜２１２
ａ）の硬化温度（例えば９５〜１４０℃）まで低下させ
られる。１つの基板（例えば、基板２０８）のバイア２
１６ｃ中の銅２１８ｃを、隣接する基板（例えば基板２
０６）のバイア２１６ａ中の銅２１８ａと整列させるべ
く、図３３（５）のアラインメント（整列）の２つの相
対する基板２０２および２０８が、１８０度回転させら
れるということは直ちに明らかとなるはずである。
【０１１２】ここで図３４（１）〜３５（８）を参照す
ると、前述のように、図３５（４）の基板アセンブリを
生成すべく、当初一対の基板（例えば図３４（３）およ
び３５（４）中の基板２０２および２０４）を合わせて
ラミネートする逐次的プロセスが見られる。その後、露
出された銅層２１４−２１４は、フォトレジスト２２４
−２２４と共にパターン化される。その後、前述の手順
に従って、パターン化された銅層２１４−２１４上に、
ボンディングシート２１２ｃおよび２１２ｂが配置され
る。前述の手順に従って、付随する銅充填材（すなわ
ち、銅充填材２１８ａ、２１８ｂ、および２１８ｃ）お
よび銅層２１４−２１４を伴う基板２０６および２０８
が生成され、その後、前述の通りボンディングシート２
１２ｂおよび２１２ｃ上のラミネーションを通して図３
５（６）の基板アセンブリに結合される。その後、露出
された銅層２１４−２１４は、フォトレジスト２２４−
２２４を用いてパターン化される。上述の手順を実施す
ることにより、はんだ層２２０は、リソグラフィによる
パターン化プロセスにさらされなくなる。
【０１１３】図２９〜３５（８）の本発明の実施形態
は、従来のメッキスルーホール（ＰＴＨ）バイアに比べ
数多くの利点を有する。例えば、本発明の実施形態は、
密度がはるかに高くなるように、はるかに小さい（直径
５０〜１５０μｍ対２００μｍ以上）バイアの製造を可
能にする。Ｌ/Ｄ（ラミネートコア＋ビルドアップ被着
層）パッケージ基板アプリケーションのためには、ラミ
ネートコアのバイアは、いずれかの被着層が上面にビル
ドアップできるようになる前に、充填されなくてはなら
ない。本発明の実施形態は、いかなる追加のプロセス段
階も必要とならないように、自動的に充填されるバイア
を有する。従来のメッキスルーホールバイアの場合、メ
ッキバイアの中央孔は、バイアのメッキ（形成）の後に
充填されなくてはならない。標準的充填材料は、適切な
液体ポリマー（例えばエポキシ）である。標準的ポリマ
ー充填材の熱膨張率（ＣＴＥ）は、はるかに高いことか
ら、それが信頼性の問題を発生させることになる。この
問題を解決するために、バイアの内部の充填材をふたす
べく、通常、バイア充填の後に銅キャップ層がメッキさ
れるが、この方法は、パターン化の前に銅の全体的厚み
を増大させるので、サブトラクティブパターン化の解像
度が減少する。本発明の実施形態は、スペースを節約す
るためスタックバイア構造を提供する。前述のように、
本発明の実施形態は、はんだジョイントを作ることがで
きるので、はんだジョイントが、基板上にチップを取付
けるためのはんだリフローといったさらなるチップアセ
ンブリ処理を経ても容易に存続できる。
【０１１４】ここで本発明のさらなる実施形態のため図
３６〜４８（ｄ）を参照する。図３６には、基板３００
に対する短絡（または高い漏洩）を伴う不良コンデンサ
３２０ｂに接続された金属３１０パッド（例えば銅パッ
ド）を除去するためのメッキ除去プロセスの広範な例示
が見られる。広義には、マスク設計により、金属３１０
コンデンサパッド全体にわたりレジストを開放するか、
またはパッドに導くトレースのみを開放する。コンデン
サを数多くの小さなコンデンサに破断することで、キャ
パシタンスを大幅に低減することなく、欠陥を隔離（メ
ッキ除去）することができる。図３６には、フィールド
酸化物層３０２、短絡の無いゲート酸化物３０６ａおよ
びポリシリコン金属層３１２を含む良好なコンデンサ３
２０ａ、短絡３０７を伴うゲート酸化物３０６ｂおよび
ポリシリコン金属層３１２を含む不良コンデンサ３２０
ｂ、および適切な隔離を提供する不動態化層３０８を支
持する基板３００が、より具体的に示されている。レジ
スト３２４は、図示通り、適切に配置することができ
る。マスク設計により、全ての金属３１０コンデンサパ
ッド全体にわたりレジスト３２４を開放する。
【０１１５】不良コンデンサ３２０ｂのメッキ除去は、
従来のメッキ用冶具などのような適切なあらゆる手段に
よって達成できる。メッキ用冶具の中に水が入れられ、
その後水にメッキ溶液が付加される。メッキバイアス
は、銅メッキするのに使用されるものと逆である。すな
わち、ウェハーの裏面に負の電圧が印加され、溶液に対
し正の電圧が印加される。メッキ溶液は、硫酸銅、硫酸
および添加剤であって良い。ウェハーの裏に対する接触
は、前方側から、すなわち金属３１０パッドからシリコ
ンに接する金属３１２への接触であって良い。レジスト
３２４を用いて、湿式エッチングが行われる。残渣を除
去するため、Ｃｕエッチングと共にメッキ除去手順に従
い、その後、露出されたあらゆる接着層を除去するため
に、その接着層がエッチングされる。レジスト３２４を
適切にストリッピングすることができる。
【０１１６】ここで図３７を参照すると、基板３００上
の窒化物被着、フィールド酸化物３０２（ＭＡＳＫ１）
被着、およびそれに続く窒化物エッチング、フィールド
酸化（１μｍ）、窒化物ストライプおよびゲート酸化
（１０ｎｍ）といった半導体製造プロセスによって生成
された基板アセンブリが示されている。接点マスク（Ｍ
ＡＳＫ２）が次に被着され、その後に酸化物エッチン
グ、ポリシリコン被着３１２および金属被着が行われ
る。金属３１２のエッチングのためにＭＡＳＫ３が被着
され、その後アルミニウムエッチング、ポリシリコンエ
ッチングおよび不動態化層３０８の被着が続く。パッド
マスク（ＭＡＳＫ４）が適切に被着され、その後、不動
態化エッチング、ＴｉＣｕ被着、金属３１０マスク（Ｍ
ＡＳＫ５）、金属３１０のパターン化、メッキ除去用マ
スク（ＭＡＳＫ６）の設置、不良コンデンサ３２０ｂの
メッキ除去、およびポリイミドコート３３０の被着が行
われる。
【０１１７】ここで図３８を参照すると、図３７のアセ
ンブリを製造し、その後金属層３３４を被着させ、次に
誘電体層３３６を被着させ、その後誘電体層３３６上に
金属層３３８を被着させて金属パッド３４２および誘電
体層３４０を形成するという手順を行うことによって形
成されるＭＣＭアセンブリ３６０が見られる。図３８の
ＭＣＭアセンブリ３６０から、ウェハーまたは基板３０
０の２００ｕへの裏面研削、裏側窒化ケイ素不動態化
（０.２μ）、接着剤３５０被着、仮キャリア３５０の
取付け、基板内のスルーバイア（ＭＡＳＫ７）の形成、
窒化物プラズマエッチング、スルーウェハーのＫＯＨエ
ッチング（フィールド酸化物３０２上で停止）、ポリシ
リコン３１２に至るまでの酸化物３０２のプラズマエッ
チング、パリレン３７０の蒸着（２０μ）、パリレン３
７０内のバイアレーザ処理、バイアＣｒＣｕシード被着
のプラズマクリーニングといった段階により、スルーバ
イア形成が行われる。その後、ラミネートレジストを用
いて、ポリシリコン金属３１２（ＭＡＳＫ８）と接触し
た状態でバイアパッドが被着され、その後Ｃｕメッキ３
８０（１０μ）を形成し、シードエッチングおよび 無
電解Ｎｉ/Ａｕメッキが行われる。
【０１１８】ここで、支持基板貼付け形成プロセスを示
すための図４０を参照すると、図３９のアセンブリは、
サイズに合わせてダイシングされる。接着剤層３８４
が、バイア３８１を有するセラミクス基板３８８にタッ
キングされる。銅メッキ３８０全体にわたる接着剤層３
８４は、セラミクス基板３８８を用いて除去されこの基
板３８８は、適切な量の接着剤層３８４を除去するレー
ザーマスクとしてのバイア３８１を含む。セラミクス基
板３８８はその後、基板３００により支持されるパリレ
ン層３７０に対しラミネートされる。その後、ペースト
３９０（例えばＳｎＡｇ）がバイア３８１内にスクリー
ニングされ、次に、体積を増大させリフローさせるべく
ＳｎＡｇはんだボールが設けられる。変形実施形態にお
いては、図４１に最も良く示すように、図４０のアセン
ブリは、はんだ（例えばＡｕＳｎ）３９４を介して、図
４０のアセンブリのパッド３４２に取付けられたＣＰＵ
３９８を含んでいる。
【０１１９】ここで図４４〜４８（ｄ）を参照すると、
図４４に全体が４１０として示されるコンデンサ構造を
有するマルチチップモジュールの一例が見られる。モジ
ュール４１０の視覚的な表現を簡略化するため、図には
モジュールの断面スライスのみが示されており、ここで
は、モジュールの付加的部分は、スライスのまっすぐな
左縁部の左側で、かつスライスの真直ぐな右縁部の右側
に、存在すると理解される。基板４１０は、接着剤層４
８０により二次基板４７０に付帯する一次基板４１１を
含む。一次基板４１１は、好ましくはシリコンウェハー
を含み、二次基板４７０は好ましくは、セラミクス基板
を含む。接着剤層４８０は、ボンディングシート（ボン
ディング膜とも呼ばれる）も含むことができ、その例が
以下でさらに詳細に述べられている。複数の誘電体層お
よび導電層が一次基板４１１の上面に形成され、モジュ
ール４１０の上部の複数の導電性相互接続パッドで終わ
っている。その他の用途の中でも、一部のパッド４６１
は、各々が複数の対応する相互接続パッド４４３を有す
る１またはそれ以上の集積回路チップ４４２に相互接続
するために用いられる。パッド４６１および４４３の相
互接続は好ましくは、従来のフリップ−チップボンディ
ングプロセスで形成されできるように、複数のリフロー
はんだバンプ４４５によって行われる。
【０１２０】本発明の１つの態様は、各々が一次基板４
１１の導電性（例えばドープされた）領域４１２と、導
電性領域４１２の一部分にわたり形成された（好ましく
は酸化ケイ素を含む）超薄型誘電体層４１４と、誘電体
層４１４全体にわたり形成された第１の導電性層４２１
と、第１の導電性層４２１上に形成された少なくとも１
つのアパーチャ４２２を中に有し、該層４２１全体にわ
たり形成された第２の誘電体層４２５と、各アパーチャ
４２２内に充填された導電性材料の本体４３２と、導電
性材料の本体４３２と電気的に接触し第２の誘電体層４
２５全体にわたり形成された第２の導電性層４３１と、
を含んでなる複数の高キャパシタンス値構造によって提
供される。第１および第２の導電性層４２１および４３
１が形成された後、不良な誘電体層４１４（例えば層を
通して形成されたピンホールによってひき起こされるよ
うな）を有するキャパシタンス構造は、本発明によるメ
ッキ除去プロセスにより検出され、その第２の導電性層
４３１はメッキ除去プロセスによって除去される。次
に、メッキ除去プロセスの後残った導電性層４３１のう
ちの選択されたものに対し第３の導電性層４４１Ａを結
合することにより、不良でないキャパシタンス構造から
バイパスコンデンサが構築される。このとき、直接的に
かまたは図４４に示されている導電性材料の介在層４５
１Ａにより、相互接続パッド４６１Ａに第３の導電性層
４４１Ａが結合される。
【０１２１】一次基板４１１の導電性領域４１２は、本
発明による２以上のコンデンサ構造のための共通下部電
極として役立ち、好ましくは、拡散またはイオン注入に
より作られるような基板４１１の上面に形成された強く
ドープされたＮ＋型層を含み、より好ましくは、０.０
１オーム−ｃｍという比較的低いバルク抵抗率を有する
ようにｎ型不純物でドープされた基板全体４１１を含
む。この抵抗率レベルを達成するために、１立方センチ
メートルあたり５×１０-18のｎ型不純物というバルク
ドーピングレベル（５×１０-18cm-3）を用いることが
できる。一般に、領域４１２のその実現のためのバルク
抵抗率は、１×１０-18cm3以上のドーピングレベルに対
応する０.００２オーム−ｃｍ以上であるべきである。
【０１２２】薄い誘電体層４１４は好ましくは二酸化ケ
イ素を含み、１０ｎｍ前後の厚みを有している。７ｎｍ
から２０ｎｍの間の厚み範囲を使用することができる。
かかる薄い誘電体層は、誘電体層を通るピンホールの形
成を受けやすく、かかるピンホールは、コンデンサの電
極間に短絡をひき起こす可能性がある。以下で述べるよ
うに、本発明は、複合バイパスコンデンサを提供すべく
２以上のコンデンサ構造を合わせて結合することによっ
て、この問題に対処しそして、製造中の選択的メッキ除
去プロセスを含み、薄い誘電体層４１４内のピンホール
の存在を自動的に検出して不良なコンデンサ構造の第２
の導電層４３１のメッキ除去を行う。薄い各誘電体層の
周囲の縁部漏洩電流のポテンシャルを低下させかくして
コンデンサ構造の信頼性を改善するため、薄い各誘電体
層４１４は、好ましくは、しばしば「フィールド」酸化
物層と呼ばれる二酸化ケイ素４１５のより厚い層４１５
によって取り囲まれる。
【０１２３】第１の導電層４２１は好ましくは、薄い誘
電体層４１４と接触するｎ型導電性ポリシリコンの第１
の副層およびアルミニウムの第２の副層を含んでなる。
副層は、薄い誘電体層に比べ比較的厚く、例えば０.２
５μｍ〜１μｍの厚さであり得る。第２の誘電体層４２
５は、ポリイミドまたは被着された二酸化ケイ素のよう
なある数の適当な誘電体材料を含むことができ、同じく
２μｍ〜１０μｍの範囲内の厚みといったような、好ま
しくは層４１４の厚みを超える厚みを持つ。第２の誘電
体層４２５内のアパーチャ４２２には、好ましくは、第
１の導電層４２１の上部副層の材料とは異なりおよび／
または第２の導電性層４３１の底面にある材料と異な
る、導電性材料の本体４３２（すなわちバイア）が充填
されている。この差異により、本発明によるメッキ除去
プロセスは、薄い誘電体層４１４が不良であることが発
見された場合に、第１の導電層４２１を除去することな
く第２の導電層４３１を除去することが可能になる。第
２の導電性材料４３１は、銅のような容易にメッキ除去
し得る金属を含んでなる。
【０１２４】本発明の好ましい実施形態においては、バ
イア本体４３２についての上述の必要条件は、第１のチ
タン副層と第２の銅副層を含み、第２の副層が第１の副
層よりも厚い、第２の導電層４３１を構築することによ
って、満たされる。第１の副層は、アパーチャ４２２を
第２の誘電体層４２５内に形成した後で被着され、かく
して第１の層４２１の上部副層（例えばアルミニウム）
と異なる材料でアパーチャ４２２を少なくとも部分的に
充填し、かつ第２の誘電体層４２５の上部部分をカバー
する。第２の銅副層は、容易にメッキ除去できる金属と
なり、またこの金属は、アパーチャ４２２の底面にある
チタンの副層と第１の導電性層４２１のアルミニウム副
層の双方とも異なっている。
【０１２５】本発明の別の特徴は、電流がモジュール４
１０上のキャパシタンス構造へおよびそこから、ならび
にモジュール４１０上のその他のコンポーネントへおよ
びそこから流れるように、低インダンタンスの経路を提
供する大直径のバイア４９０をモジュール４１０の底面
側に設けているという点にある。バイア４９０は、二次
基板４７０の上部および下部表面を通って、さらに接着
剤層４８０の上部および下部表面を通って、かつさらに
一次基板４１１の下部表面を通って基板４１１の上部表
面近くまで形成され、ここで各バイア４９０はそれぞれ
の導電性裏面接点４６７と接触する。各裏面接点４６７
は、誘電不動態化層４６５により一次基板４１１から導
電的に隔離され、第１の導電層４２１のそれぞれのイン
スタンス４２１Ｃおよび４２１Ｄに電気的に結合され
る。各裏面接点４６７はそのそれぞれのバイア４９０を
一次基板４１１に機械的に結合し、そのそれぞれのバイ
ア４９０を導電層４２１Ｃ、４２１Ｄに電気的に結合す
る。バイアは、モジュール４１０に対し電源電圧を提供
するか、モジュール４１０に接地電位を提供するか、モ
ジュール４１０に入力信号（例えばデータ信号、クロッ
ク信号など）を送るかまたはモジュール４１０から出力
信号を送るように、構成することができる。視覚的に簡
略に表すべく、図中には、２つのバイア４９０および２
つの裏面接点４６７しか示していないが、モジュール４
１０は、何百乃至は何千ものバイア４９０および対応す
る裏面接点を含むことができる。
【０１２６】各バイア４９０は、好ましくは、二次基板
４７０内でアパーチャ４７２を通して形成され、好まし
くは、アパーチャ４７２の内側表面に形成され接着され
た金属層４７４により基板４７０に機械的に結合され
る。各金属層４７４は好ましくは、そのアパーチャの外
側で二次基板４７０の上部または下部表面まで延び、こ
こでそれに対し電源、接地または電気信号を結合させる
ことができる。
【０１２７】図４４では、図の右側に示されたバイア４
９０は、一次基板４１１の導電性領域４２０に接地電位
を提供するように構成されている。このバイアに結合さ
れた裏面接点４６７はそれ自体、各第１の導電層４２１
Ｄに電気的に結合される。層４２１Ｄはそれ自体、ドー
プされた領域４１２の一部分の上に形成されたオーム接
触４１８（例えば、一次基板４１１の上部表面上の一点
に対するオーム接触）に電気的に結合される。かくし
て、図の右側に示されたバイア４９０は、全てのコンデ
ンサ構造の共通の下部電極（すなわちドープされた領域
４１２）に電気的に結合される。オーム接触４１８は、
数多くの方法で形成できる。一例としては、ドープされ
た領域４１２の一部分の上に、ｎ型ポリシリコンを被着
させることができる。これは実際には、第１の導電層４
２１（およびそのインスタンス４２１Ｃおよび４２１
Ｄ）がｎ型ポリシリコンの下部副層およびアルミニウム
の上部副層からなる場合に、当然のこととして行われ
る。オーム接触はまた、ドープされた領域４１２の一部
分に直接アルミニウムを被着させることによってかまた
は１０％〜９０％のチタン−タングステン（Ｔｉ−Ｗ）
合金をドープした領域４１２の一部分の上面に被着さ
せ、その後この合金の上面にアルミニウムを被着させる
ことによっても、形成できる。ドープされた領域４１２
の一部分の上へアルミニウムを直接被着させるよりも、
ｎドープされたポリシリコンまたはチタン−タングステ
ン合金を使用する方が好ましい。
【０１２８】また図４４では、左側に示されたバイア４
９０は、層４３１Ｃが層４２１Ｃに電気的に結合され、
層４５１Ｃが層４６１Ｃに電気的に結合されている状態
で、互いに電気的に結合される一連の介在する導電層４
３１Ｃ、４４１Ｃおよび４５１Ｃを通して、接点パッド
４６１Ｃまで導電層４２１Ｃから電気信号を提供するよ
うに構成されている。しかしながら、左側のバイア４９
０は、１またはそれ以上のコンデンサ構造の第２の層４
３１（すなわち上部電極）を合わせて結合する第３の導
電層４４１に電源電圧を提供するようにも構成できる。
これは、図中に破線で示されている、導電層４４１Ｃと
４４１Ａとの間の導電性材料のブリッジ４４３Ｂを含む
ことによって達成できる。この構成は、キャパシタンス
構造の上部電極に対し、低インピーダンス電源の電圧を
提供する。
【０１２９】視覚的な明確となるように、基板４１１お
よび４７０の垂直厚みとの関係において、導電層４２
１、４３１、４４１、４５１および４６１および誘電体
層４１４、４２５、４３５、４４５および４５５の垂直
厚みが拡大されたという点を指摘しておく。同じ理由
で、層４６５および４８０および接点４６７の垂直厚み
もまた拡大した。
【０１３０】本発明の実施形態に従ってモジュール例を
一般的に述べてきたが、ここで、本発明によるモジュー
ルを構築する方法の一例を述べる。まず最初に、一次基
板４１１および上に配置されたさまざまな素子を構築す
る方法の例について記述し、次にバイア４９０を構築す
るための方法例について記述する。
【０１３１】図４５（ａ）を参照すると、本発明による
方法例は、＜１、０、０＞の結晶配向および５００μｍ
〜６７５μｍの厚みをもつシリコン基板４１１′から始
まる。基板は、一例としては、一立方センチあたり（cm
-3）１×１０18またはそれ以上のドープ剤原子濃度でｎ
型ドープ剤で均質にドープされてもよいし、または、別
の例としては、上部表面において導電性領域４１２を作
り上げるべくすでにドープ剤を中に注入または拡散させ
た上部表面を有するシリコン基板を含むこともできる。
最初の例では、０.０１オーム−cmのバルク抵抗率を提
供するため、１cm-3あたり１×１０18のドープ剤原子の
バルクドーピングが好ましい。第２の例では、前者のケ
ースで見られたものと同等の表面を提供すべく、ドープ
された層内のドーピングレベルおよびこの層の深さが選
択される。厚みおよびドープ剤レベルのさまざまな組合
せが可能であり、かかる組合せを１つ選択することは、
当業者に周知の程度である。
【０１３２】次に、キャパシタンス構造のための超薄誘
電体材料の層４１４が構成される。ここでは、より厚い
フィールド酸化物の領域４１５の内部に層４１４を構成
することにより、周辺の漏洩電流を低減させる好ましい
アプローチを示す。この好ましいアプローチにおいて
は、窒化ケイ素を含むマスク層５１４が被着され、パタ
ーン化されて、その後の最初の酸化段階で酸化マスクと
して作用する。パターン化は、半導体製造技術において
は周知のものであるフォトリソグラフィおよびエッチン
グプロセスによって達成できる。基板４１１′は、窒化
ケイ素層５１４が除去された場所でフィールド酸化物領
域４１５Ａ、４１５Ｃおよび４１５Ｄを形成するよう
に、その後酸化されることになる。基板４１１′の表面
上に保持されるマスク層５１４の部分は、参照番号５１
４Ａおよび５１４Ｂとして図中に表わされている。その
後、層部分５１４Ａおよび５１４Ｂにおいて誘電層４１
４が形成される。従ってこのとき、マスク層５１４が形
成されパターン化された状態で、シリコン基板４１１′
は酸化段階にさらされ、マスク層５１４によってカバー
されていない基板４１１′の部分を二酸化ケイ素に酸化
することによって、フィールド酸化物領域４１５Ａ−４
１５Ｄを形成する。酸化段階は、フィールド酸化物が好
ましくは約１μｍの厚みを持つように、実施される。半
導体製造技術において周知のように、好ましい厚みを達
成すべく、酸化温度および酸化時間の広範囲にわたる組
合せを使用することができ、かかる組合せの１つを選択
することは、当業者の技術範囲内に容易に入るものであ
る。
【０１３３】次に、基板４１１′の表面からマスク層５
１４Ａおよび５１４Ｂが除去され、１０ｎｍ（１００オ
ングストローム）と等価な約１０ｎｍの厚みを持つ二酸
化ケイ素の薄い誘電体層４１４を形成すべく、シリコン
基板４１１′が再び酸化段階にさらされる。その結果と
して得られる構造は、図４５（ｂ）に示される。半導体
製造技術では周知のとおり、好ましい厚みを達成するた
めには、酸化温度と酸化時間の広範囲の組合せを使用す
ることができ、かかる組合せの１つの選択は、当業者の
技術範囲内に容易に入るものである。この酸化段階は、
フィールド酸化物層４１５Ａ−４１５Ｄに対し１０ｎｍ
未満の厚みを付加する。このアプローチによると、薄い
酸化物層４１４からフィールド酸化物層４１５へのスム
ーズな遷移が薄い酸化物層の周縁部で行われ、こうし
て、周縁部におけるピンホールおよび漏洩電流の可能性
は減少する。
【０１３４】本発明による方法例における次の一般的段
階として、オーム接触４１８、第１の導電層４２１、第
２の導電層４３１およびそこに介在する誘電体層４２５
が形成される。これを達成する好ましい方法が本明細書
の中で開示されており、この方法は、裏面バイア４９０
と第１の導電層の相互接続を可能にし、かつ不良な酸化
物層４１４の検出を可能にする。好ましいアプローチ
は、オーム接触４１８の場所についてフィールド酸化物
層４１５内にウインドウを画定することから始まる。こ
れは、層４１５全体にわたりフォトレジスト層を形成す
ること、層４１５内のウィンドウを作るべき場所に重な
るフォトレジスト層内の部分を除去するため従来のフォ
トリソグラフィ方法によりフォトレジスト層をパターン
化すること、そしてその後ウィンドウを形成するため化
学エッチング剤で層４１５の露出された部分をエッチン
グすること、によって達成できる。これらの段階の結果
は、図４５（Ｃ）（フォトレジスト層は除去された状態
で）に示されており、ここで酸化物層４１５内のウィン
ドウは、参照番号５１５Ｃによって示されている。
【０１３５】次に、導電層４２１は、図４５（Ｃ）に示
された基板構造の上部表面全体にわたり、Ｎ＋ドープさ
れたポリシリコンの第１の副層を被着させ、その後ポリ
シリコン副層上にアルミニウムの副層を被着させること
によって形成される。これらの段階の各々は、それ自
体、半導体製造技術にとって周知のものであり、これら
の各段階を実施することは当業者の技術範囲内に入る。
本発明により提供される進歩性のある特徴は、これらの
段階の特別な順序にある。ウインドウ５１５Ｃにおける
Ｎ＋ポリシリコン層の被着は、ポリシリコンと基板４１
１′との間の界面においてオーム接触を作り上げる。そ
の後、第１の導電層４２１の特定の領域、つまりインス
タンス４２１Ａ−４２１Ｄが、従来のフォトリソグラフ
ィおよびエッチング方法によって形成される。例えば、
完全に形成された層４２１全体にわたりフォトレジスト
層が形成され、その後、完全に形成された層４２１の部
分を露出するためにパターン化され、それに続いて、ア
ルミニウムを除去しその下にあるポリシリコンの部分を
露出するためアルミニウムエッチング剤で露出したアル
ミニウムがエッチングされ、その後、露出されたポリシ
リコン部分がポリシリコンエッチング剤でエッチングさ
れて除去され、最終的にインスタンス４２１Ａ−４２１
Ｄが構成される。別の例としては、従来のリフトオフ技
術を使用することができる。結果として得られるパター
ン化された層４２１を見るためには、図４５（ｄ）を先
に参照されたい。
【０１３６】好ましい方法における次の段階は、第２の
誘電体層４２５を形成する段階、誘電体層４２５内にア
パーチャ４２２を形成する段階、そしてその後導電性材
料の本体で各アパーチャ４２２を充填する、第２の導電
層４３１を被着させる段階を含む。誘電体層４２５は、
ホスホシリケート（ＰＳＧ）ガラス、ボロホスホシリケ
ート（ＢＰＳＧ）ガラス、ＴＥＯＳガラス（テトラエチ
ルオキシシラン）のようなＣＶＤで被着されたガラス、
被着された窒化ケイ素、ポリイミドおよびその他のポリ
マー誘電体層を含めた任意の数の誘電体材料を含み得
る。現在のところ、ポリイミドおよび被着ガラスが好ま
れている。従来のフォトリソグラフィおよびエッチング
段階により、アパーチャ４２２を形成することができ
る。さらに、いくつかのポリマー誘電体は、写真撮像可
能であり、化学線に誘電体材料を直接パターン露出し、
その後続けて材料を現像液にさらすことによりアパーチ
ャを画定することができる。次に、導電性材料本体４３
２および第２の導電層４３１が形成される。本体４３２
および導電層４３１のために被着された材料のタイプ
は、前述の基準、すなわち各本体４３２の底面にある材
料は第１の導電層４２１の上面の材料とは異なりおよび
／または第２の導電層４３１の底面の材料とも異なるこ
と、という基準に従って選択される。これを達成するた
めには、本発明者の好ましいアプローチは、各アパーチ
ャ４２２の底面を充填し、各導電性本体４３２の底面部
分として役立つようにチタン基板が最初に被着されてい
る状態で、第１のチタン副層（Ｔｉ）および第２の銅副
層（Ｃｕ）として導電層４３１を被着させることによっ
て、本体４３２および第２の導電層４３１を同時に形成
することである。次に、従来のフォトリソグラフィおよ
びエッチング方法により、第２の導電層４３１がパター
ン化される。結果として得られた構造は図４５（ｄ）に
示される。
【０１３７】この段階で、本発明による２つのキャパシ
タンス構造が、図４５（ｄ）に示されている。第１のこ
のような構造は、共通の導電性領域４１２、厚いフィー
ルド酸化物インスタンス４１５Ａおよび４１５Ｃにより
縁取られた薄い誘電体層４１４Ａ、第１の導電層インス
タンス４２１Ａおよび第２の導電層インスタンス４３１
Ａを含んでなる。第２のキャパシタンス構造は、共通の
導電性領域４１２、厚いフィールド酸化物インスタンス
４１５Ｃおよび４１５Ｄにより縁どられた薄い誘電体層
４１４Ｂ、第１の導電層インスタンス４２１Ｂおよび第
２の導電層インスタンス４３１Ｂを含んでなる。
【０１３８】本発明による方法例における次の一般的段
階は、導電性領域４１２にメッキ除去電圧（すなわち陽
極電圧）が印加され、陽極バーにメッキ電圧（すなわち
陰極電圧）が印加されている状態で、導電層４３１のイ
ンスタンスをメッキ除去プロセスにさらすことにある。
メッキ除去プロセスは、任意の従来の電解メッキ溶液を
用いることができる。上部銅副層を含む導電層４３１で
は、メッキ溶液は、銅電解メッキ溶液を含み、陽極バー
は銅を含むものの陰極電位がそれに印加されている。メ
ッキ除去電圧が領域４１２に印加された状態でメッキ溶
液に導電層４３１のインスタンスを露出した場合、メッ
キ除去電圧は、あらゆる不良誘電体層４１４Ａ、４１４
Ｂを通って、上に重なった導電層インスタンス４２１お
よび４３１上に結合することになる。従って、不良層４
１４Ａ、４１４Ｂの上に重なる導電層４３１のインスタ
ンスは、メッキ除去電圧の印加を受け、その銅副層のメ
ッキ除去を行うことになる。一例として、誘電体層４１
４Ｂが、それを不良なものにするピンホールを持つもの
と仮定する。この場合、導電層インスタンス４３１Ｂの
銅副層は、図４６（ｅ）でその銅副層の輪郭を示す破線
により示されているように、メッキ除去が行われる。メ
ッキ除去プロセスの終点は、メッキ除去電流の実質的降
下により検出できる。代替的には、銅副層全てが確実に
除去されるのに充分な長さの、予め設定された時間を用
いることができる。メッキ除去段階に先立ち、基板の上
部表面は、キャパシタンス構造の第２の層インスタンス
４２１に電気的に結合されている層４３１の部分（イン
スタンス）のみを露出すべく、その後現像されるフォト
レジストマスクで被覆されている。このマスクは、電解
メッキ溶液の中に標準的に存在する酸から、基板のその
他の部分を保護している。フォトレジストマスクは、メ
ッキ除去段階の後で除去される（はがされる）。
【０１３９】メッキ除去段階の後、次に層インスタンス
４３１Ｂのチタン副層を、好ましくは第１の導電層４２
１または誘電体層４２５をエッチングしない適当な化学
エッチング剤により、除去することができる。誘電体層
４２５が被着されたガラスを含み、第１の導電層４２１
がアルミニウムを含む場合、適切なチタンエッチング剤
は、ハロゲン塩化物（ＨＣｌ）王水（ＨＣｌ＋ＨＮ
Ｏ3）および硝酸（ＨＮＯ3）である。誘電体層４２５が
ポリイミド材料を含む場合、これらエッチング剤、なら
びにフッ化水素酸および硝酸の組合せを使用することが
できる。
【０１４０】上述のプロセスは、図４８（ｆ）に示すよ
うに、第１の導電層４２１の下にあるインスタンス４２
１Ｂを除去することなく、不良誘電体層４１４Ｂの上に
重なる第２の導電層４３１のインスタンス４３１Ｂの除
去を可能にする。この要領での第１の導電層４２１のイ
ンスタンス４２１Ｂの保存は、その後形成される層４３
５、４４１、４４５、４５１および４５５の平坦性を改
善し、誘電体層４２５がその後の処理段階中に陥没する
のを防ぐ。
【０１４１】その後、図４６（ｇ）に示すように、モジ
ュール４１０の残りの層を形成することができる。ここ
で、第３の導電層４４１のインスタンス４４１Ａが、第
２の導電層のインスタンス４３１Ａ（良品のキャパシタ
ンス構造の一部分）と接触する垂直部分を持ち、また、
接触したインスタンス４３１Ｂを持つことになる垂直部
分をも有するが、その代わりに第２の誘電体層４２５の
上部表面上で終結することが分かる。こうして、第１の
導電層のインスタンス４２１Ｂは、基板の上部表面にあ
るパッド４６１Ａに対し電気的に結合されないようにな
っている。
【０１４２】ここで、バイア４９０の形成について述べ
る。まず第１に、基板４１１′は、その厚みを２００μ
ｍ前後の値まで低減させるため、その下部表面で裏面ラ
ッピングされる。以下で説明する理由により、この段階
は、本発明の高密度バイア４９０を達成可能とする。ラ
ッピングされた下部表面は次に、硝化ケイ素を含む厚み
０.２μｍの不動態化層５２０でコーティングされる。
結果として得られた基板は、参照番号４１１で示され、
薄肉化された基板４１１は脆いことから一時的な支持基
板６１１に取付けられる。これらの段階の結果が、図４
７（ａ）に示されている。後で有機溶剤で除去できる仮
接着剤層６１２により、一時基板６１１を基板４１１に
貼付けることができる。さらに、Arjavlingam et al に
対する米国特許第５,２５８,２３６号内に記述された仮
基板貼付けプロセスを使用することができる。
【０１４３】次の処理段階セットは、以下のとおりであ
り、図４７（ｂ）がこれらの段階の最終結果を示してい
る。裏面接点４６７を作るべき各場所で、硝化ケイ素層
５２０の中に、ウィンドウ５２２がプラズマエッチング
されている。このとき、基板４１１は、各ウィンドウ５
２２の裏側シリコン基板４１１の一部分をエッチングす
る高温水酸化カリウム（ＫＯＨ）エッチング剤にさらさ
れる。このエッチングは、ウィンドウ５２２とは反対側
のフィールド酸化物領域４１５Ａおよび４１５Ｂの下面
の部分にエッチング剤が達するまで実施される。ＫＯＨ
エッチング剤は、（５１０）および（５１１）面との関
係においてシリコン結晶構造の（５００）面を優先的に
エッチングし、従って、５４.７度で傾斜する側縁部を
作り出す。フィールド酸化物領域４１５Ａまたは４１５
Ｄの下面で幅Ｗのウィンドウを形成するため、対応する
ウィンドウ５２２は、ｄを基板４１１の厚み（ラッピン
グの後）として、Ｗ＋２・ｄ・ｃｏｔ（５４.７°）＝
Ｗ＋１.４２・ｄの幅をもつように選択される。基板４
１１を生成すべく基板４１１′を裏面ラッピングするこ
とにより、ｄの値は６０％〜７０％減少し、こうしてウ
ィンドウ５２２の幅は著しく減少し、このことはそれ自
体、基板４１１の与えられた領域全体にわたり、より多
くのウィンドウ５２２および対応するバイア４９０を形
成することを可能にする。次の段階として、その後マス
ク層５２０が（図４７（ｂ）に破線により示されている
ように）除去され、フィールド酸化物領域４１５Ａおよ
び４１５Ｄの下面に新たに露出された部分は、プラズマ
エッチング剤が第１の導電層４２１Ｃおよび４２１Ｄの
ポリシリコン副層に達するまで（基板４１１内の新たに
形成されたアパーチャをマスクとして用いて）プラズマ
エッチングされる。シリコン全体にわたり二酸化ケイ素
を優先的にエッチングするためのプラズマガスが使用さ
れる。フィールド酸化物領域４１５Ａは、領域４１５Ａ
および４１５Ｂに分割され、フィールド酸化物領域４１
５Ｄは、領域４１５Ｄと４１５Ｅとに分割される。次の
段階として、第１の導電層４２１Ｃおよび４２１Ｄのポ
リシリコン副層は、適当なプラズマガスを用いてプラズ
マエッチングされる。これらの段階の結果は、図４７
（ｂ）に示す。
【０１４４】次の処理段階セットは、以下のとおりであ
り、図４８（ｃ）がこれらの段階の最終結果を示してい
る。基板４１１の裏表面に不動態化層４６５が形成さ
れ、この層はまた、導電層４２１Ｃおよび４２１Ｄの露
出された下面部分およびフィールド酸化物領域４１５
Ａ、４１５Ｂ、４１５Ｄおよび４１５Ｅの露出した側面
部分をもコーティングする。不動態化層４６５は好まし
くは蒸着されたパリレンを含み、好ましくは、約２０μ
ｍの厚みを有する。裏面接点４６７が第１の導電層４２
１Ｃおよび４２１Ｄと接触すべき場所で、孔が不動態化
層４６５を通してレーザーエッチングされ、その後、不
動態化層４６５は、レーザーエッチングプロセスが残し
た破片を除去すべく、プラズマクリーニングされる。次
に、好ましくは基板４１１の裏表面全体にわたりシード
メッキ層をまず被着させ、基板の裏表面全体にわたりレ
ジスト層（例えばＲＩＳＴＯＮ）をラミネートし、裏面
接点４６７が形成されるべき領域の上に重なるウィンド
ウを中に形成すべくラミネートされたレジスト層をパタ
ーン化し、その後レジストウィンドウにより露出された
領域内にシード層全体にわたり付加的な導電性材料をメ
ッキすることによって、裏面接点４６７が形成される。
次に、レジスト層が除去され、メッキされた材料によっ
て被覆されていないシード層の部分が除去される。シー
ド層は好ましくは、スパッタリングされたクロムの薄層
（例えば厚み２０ｎｍ（２００オングストローム）から
４０ｎｍ（４００オングストローム））とそれに続くよ
り厚いスパッタリングされた銅層（例えば厚み０.１μ
ｍ〜０.２μｍ）を含んでなる。シード層上にメッキさ
れた付加的な導電性材料は、好ましくは銅を含み、厚み
は約１０μｍである。シード層が、スパッタリングされ
たクロム上のスパッタリングされた銅を含む場合、シー
ド層は、共通の銅エッチング溶液のいずれかに対する短
時間の露出とそれに続く共通のクロムエッチング溶液
（例えばＨＣｌ、希Ｈ2ＳＯ4）のいずれかに対する短時
間の露出によって除去できる。銅エッチング溶液に対す
る短時間の露出はまた、接点４６７のメッキされた材料
をもエッチングし得るが、メッキされた材料の厚みがシ
ード層の厚みよりも実質的に大きいものであることか
ら、これはほとんど影響を及ぼさない。最終的に好まし
い段階として、無電解メッキプロセスにより銅全体にわ
たりニッケル薄層がメッキされ、無電解メッキプロセス
によりニッケル層全体にわたり金の薄層がメッキされ
る。
【０１４５】次の処理段階セットは以下のとおりであ
り、図４８（ｄ）がこれらの段階の最終的結果を示す。
二次基板４７０の上部表面に接着剤層４８０がボンディ
ングされる。バイア４９０が層４８０を通過できるよう
にするため、二次基板４７０のアパーチャ４７２の上に
重なる層部分４８０は、レーザー融触によって除去され
る。レーザー光は、基板４７０の下部表面からアパーチ
ャ４７２を通して導かれる。この要領で、基板４７０
は、マスクとして作用し、除去すべき接着剤層４８０の
部分のみにレーザー光を導く。層４８０内の自己整列パ
ターンが作られる。次の段階として、一次基板４１１が
最終的なサイズにダイシングされ、一時基板６１１から
除去され、接着剤層４８０上に取付けられ、かくして、
その下部表面が二次基板４７０の上部表面に対面する状
態で、二次基板４７０上にこの層をラミネートする。こ
れら３つの段階は、任意の順序で行うことができる。好
ましい実施形態においては、最初の２段階はいずれの順
序でも行われ、その後第３段階が続く。別の実施形態に
おいては、一次基板４１１から一時基板６１２がまず除
去され、次に二次基板上に基板４１１が取付けられ、最
後に基板４１１がサイズに合わせてダイシングされる。
接着剤層４８０は、好ましくはボンディングシートを含
む。ボンディングシートの例としては例えば、三菱ＢＴ
ボンディング膜ＢＴＦ３４６、三菱ＬＣＰ強化ＢＴプリ
プレグＧＭＰＬ−１９５、および信越エポキシボンディ
ングシートＥ３１型〜Ｅ３８型がある。これらの例の各
々は、中間Ｂ段階までゲル化されたエポキシを含む熱硬
化性ボンディングシートである。接着剤層４８０はま
た、新日鉄のポリイミドボンディングシートＳＰＢ−Ａ
のようなポリイミドボンディングシートを含み得る。こ
れらの段階の結果は、図４８（ｃ）示されている。
【０１４６】次の段階として、はんだペーストが、二次
基板４７０のアパーチャ４７２内にスクリーニングさ
れ、次にリフローされて、導電層４７４と層４２１Ｃお
よび４２１Ｄとの間に電気的接続を作り上げる。はんだ
ペーストは一般に、リフローの間に蒸発し、かくして各
アパーチャ４７２内に形成された導電性の塊の体積を低
減させる揮発性キャリアを含む。体積の減少は、各アパ
ーチャ４７２が、基板の上部表面から基板の下部表面ま
で延びる導電層４７４をもたない場合、問題をひき起こ
す可能性がある。層４７４が上部表面から下部表面まで
延びていない場合、リフロー作業の前に、スクリーニン
グされたはんだペースト全体の上にリフローされたはん
だボールを置き、その後各はんだペースト本体全体の上
にはんだボールが設けられている状態で、はんだペース
トをリフローすることによって、付加的な体積を加える
ことができる。はんだ本体は、リフローされたはんだペ
ーストと融合し、はんだペースト内の揮発性成分の蒸発
によって失われた体積を補償する。このアプローチの結
果は、図４４に示されている。本発明により構築された
実施形態においては、錫−銀（ＳｎＡｇ）はんだペース
トおよび錫−銀はんだボールが使用される。ただし、そ
の他のはんだを使用することも可能である。さらに、特
により低速（低周波数）の利用分野については、はんだ
の代わりに導電性接着剤を使用することもできる。
【０１４７】かくして、本発明の実施形態を実践するこ
とにより、不良コンデンサ３２０ｂから金属接点を除去
するコンデンサメッキ除去方法（図３６および３７参
照）が提供される。この方法においては、半導体基板３
００上にある数のコンデンサ３２０が形成される。コン
デンサ３２０上に金属接点が形成される。金属接点が層
を通って露出されるように、金属接点全体にわたり、フ
ォトレジスト層３２４がパターン化される。その後、結
果として得られた構造体は、電解槽の中に入れられ、不
良コンデンサ３２０ｂ全体にわたる接点のメッキ除去を
行うことができる。例えば、不良コンデンサ３２０ｂが
短絡３０７を有する場合、電流は構造体および短絡３０
７を通って流れ、メッキ除去ができる。良品のコンデン
サは絶縁層を有し、完全な回路の形成を防止してメッキ
除去を防止する。不良コンデンサ３２０ｂ全体にわたる
接点を除去することにより、歩留まりを増大させること
ができる。
【０１４８】本発明の実施形態をさらに実践することに
より、チップパッケージ構造内に埋込まれた能動または
受動半導体デバイスを有するマルチチップモジュール
（ＭＣＭ）を形成するための方法が提供される。本発明
のその他の実施形態は、ＭＣＭおよびそのあらゆるサブ
コンポーネント（例として図３８〜４２（ｂ）を参照の
こと）に関する。例えば、図４１は、ＣＰＵのための基
板を示す。基板は、銅／ポリイミド薄膜構造とセラミク
スキャリア（ＡＩＮ）との間に配置されたシリコン層を
含む。シリコン層は、能動デバイスまたは受動デバイス
を含み得る。例えば、シリコン層は、電力分配系統内の
雑音をデカップリングするためにチップコンデンサを含
むことができる。
【０１４９】本発明を明細書においてはその特定の実施
形態に関して述べてきたが、以上の開示においては修
正、さまざまな変更および置換の自由があり、一部のケ
ースでは、本発明のいくつかの特徴は、その他の特徴を
対応して使用することなく利用でき、そのために、記載
された本発明の範囲および精神から逸脱することはな
い、ということがわかるだろう。従って、本発明の基本
的範囲および精神から逸脱することなく、本発明の教示
に対し特定の状況または材料を適合させるべく、多くの
修正を加えることが可能である。本発明は、それを実施
するための最良の態様として開示された特定の実施形態
に制限されるものではなく、特許請求の範囲内に入るあ
らゆる実施形態および等価物を含むことを意図されてい
る。
【０１５０】以上詳述した本発明の実施形態は以下の通
りである。
【０１５１】（付記１） 不良コンデンサのメッキ除去
方法において、半導体基板上に複数のコンデンサを形成
する段階と、該複数のコンデンサ上に複数の金属接点を
形成する段階と、該半導体基板上にフォトレジスト層を
被着させる段階と、該複数の金属接点を露出させるよう
に該フォトレジスト層をパターン化する段階と、導電性
溶液と露出された前記金属接点とを接触させる段階と、
不良コンデンサ上に配置された金属接点のメッキ除去を
行う段階と、を含んでなる方法。
【０１５２】（付記２） 前記不良コンデンサが、少な
くとも１つの短絡を有するコンデンサを含む付記１に記
載の方法。
【０１５３】（付記３） 能動または受動デバイスを含
むシリコン基板上に配置された第１の側面と第２の側面
を有する薄膜ポリマー相互接続構造を形成する段階と、
該薄膜相互接続構造の該第１の側面上にコンピュータチ
ップを取付ける段階と、を含んでなるマルチチップモジ
ュールの形成方法。
【０１５４】（付記４） 薄い半導体層を形成すべく半
導体基板の厚みを減少させ次に該薄い半導体層を通して
アパーチャを形成する段階をさらに含んでなる付記３に
記載の方法。
【０１５５】（付記５） 相互接続構造とは反対側で前
記半導体層上にセラミクスキャリアを被着させる段階を
さらに含んでなる付記３に記載の方法。
【０１５６】（付記６） 第１の側面および第２の側面
を有する薄膜ポリマー相互接続構造と、前記第１の側面
上に配置されたチップと、前記第２の側面上に直接配置
され、能動または受動デバイスを含む半導体層と、から
なるマルチチップモジュール。
【０１５７】（付記７） 前記能動デバイスがＳＲＡＭ
を含み、前記受動デバイスがチップコンデンサを含んで
なる付記６に記載のマルチチップモジュール。
【０１５８】（付記８） 前記半導体層がさらに、該層
を通って延びるアパーチャを含んでなる付記６に記載の
マルチチップモジュール。
【０１５９】（付記９） 前記アパーチャにはんだが充
填される付記８に記載のマルチチップモジュール。
【０１６０】（付記１０） 下部表面と、ドープ済み領
域を設けた上部表面とを有する基板と、該基板上部表面
上に設置されたオーム接触およびドープ済み領域全体に
わたり配置された第１の誘電体層と、上部表面および下
部表面を有し、前記第１の誘電体層に下部表面が隣接す
る該第１の誘電体層上に配置され、上部表面に配置され
た第１の導電性材料の副層を少なくとも有する第１の導
電性層と、該第１の導電性層上に配置された第２の誘電
体層と、該第２の誘電体層内に形成され、該第１の導電
層全体にわたり配置されてその一部分を露出させるアパ
ーチャと、該アパーチャを通して形成され、前記第１の
導電層の一部分に接して配置され、前記第１の導電層の
第１の導電性材料の副層に隣接して配置された第２の導
電性材料を含んでなり、該第２の導電性材料が前記第１
の導電性材料と異なる、導電性バイアと、上部表面およ
び下部表面を有し、下部表面が前記第２の誘電体層に隣
接する前記第２の誘電体層全体にわたり配置され、前記
第２の導電層が、前記導電性バイア全体にわたり配置さ
れたそのための部分を有している、第２の導電層と、を
含んでなるマルチチップモジュール基板。
【０１６１】（付記１１） 前記第１の導電層がポリシ
リコンと、アルミニウムの上部層とを含んでなる付記１
０に記載のモジュール。
【０１６２】（付記１２） ドープされた領域が、実質
的に前記基板の表面全体にわたって形成された上部ドー
プ層を含んでなる付記１０に記載のモジュール。
【０１６３】（付記１３） 前記基板が、１×１０-18c
m-3以上のドーピングレベルを含み、ドーピングされた
領域が基板全体によって提供される付記１０に記載のモ
ジュール。
【０１６４】（付記１４） 前記第１の誘電体層が、酸
化ケイ素を含んでなる付記１０に記載のモジュール。
【図面の簡単な説明】
【図１】基板アセンブリ上および導体パッド全体にわた
り配置された相似ポリマー相似層の側面立面図である。
【図２】（ａ）および（ｂ）は、填隙ポリマーの被着後
の、図１の基板アセンブリの側面立面図である。
【図３】インピーダンス制御および接地平面がポリマー
ＣＶＤ層全体にわたり被着された状態の代替的基板アセ
ンブリの側面立面図である。
【図４】（ａ）は、填隙ポリマーの被着後の、図３の基
板アセンブリの側面立面図であり、（ｂ）は、基板アセ
ンブリ上および導体全体にわたる相似ポリマー相似層お
よび先に被着された層を伴う基板アセンブリの側面立面
図である。
【図５】無機または有機填隙層の被着後の、図１の基板
アセンブリの側面立面図である。
【図６】化学機械研磨およびさらなるビルドアップを容
易にするため、コンプライアンスをもつシーラント層を
提供すべく平坦化層を被着させた後の、図５の基板アセ
ンブリの側面立面図である。
【図７】その後のビルドアップ後の、図６の基板アセン
ブリの側面立面図である。
【図８】（ａ）は、図４（ａ）の基板アセンブリの一部
分の側面立面図であり、（ｂ）は、図４（ａ）の基板ア
センブリの別の部分の側面立面図である。
【図９】低誘電率熱可塑性微粒子が被着された後の、図
１の基板アセンブリの側面立面図である。
【図１０】熱処理後の図９の基板アセンブリの側面立面
図である。
【図１１】もう一つの基板アセンブリとのビルドアップ
後の図１０の基板アセンブリの側面立面図である。
【図１２】（ａ）は、図４（ｂ）の基板アセンブリの一
部分の側面立面図であり、（ｂ）は、図４（ｂ）の基板
アセンブリの別の部分の側面立面図である。
【図１３】別の平坦化用低誘電率ポリマーの中に低誘電
率ポリマー微粒子の複合物を被着させた後の、図１２
（ａ）の基板アセンブリの側面立面図である。
【図１４】別の基板アセンブリとのビルドアップ後の、
図１３の基板アセンブリの側面立面図である。
【図１５】（ａ）は、図４（ｂ）の基板アセンブリの部
分側面立面図であり、（ｂ）は、図４（ｂ）の基板アセ
ンブリの別の部分の側面立面図である。
【図１６】その上面に熱可塑性低誘電率ポリマー膜を被
着させた後の、図１５（ａ）の基板アセンブリの側面立
面図である。
【図１７】熱処理後の、図１６の基板アセンブリの側面
立面図である。
【図１８】任意の平坦化層を被着させその後の連続層を
ビルドアップした後の、図１６の基板アセンブリの側面
立面図である。
【図１９】（ａ）は、基板支持金属パッドから分離され
たＬＳＩ基板アセンブリの側面立面図であり、（ｂ）
は、パッド支持基板に結合された後のＬＳＩ基板アセン
ブリの側面立面図であり、（ｃ）は、金属パッドに結合
された図１９（ｂ）のポストの一実施形態の部分的拡大
断面図であり、（ｄ）は、金属パッドに結合された図１
９（ｂ）のポストの別の実施形態の部分的拡大断面図で
ある。
【図２０】（ａ）は、図１９（ａ）の２つのアセンブリ
の別の実施形態の側面立面図であり、（ｂ）は、互いに
結合された図２０（ａ）の２つのアセンブリの側面立面
図であり、（ｃ）は、金属パッドに結合された図２０
（ｂ）のポストの一実施形態の部分的拡大立面図であ
る。
【図２１】（ａ）は、図１９（ａ）の２つのアセンブリ
の別の実施形態の側面立面図であり、（ｂ）は、互いに
結合された２１（ａ）の２つのアセンブリ側面立面図で
あり、（ｃ）は、互いに結合された図２１（ｂ）の２つ
のポストの拡大立面図である。
【図２２】（ａ）は、図１９（ａ）の２つのアセンブリ
の別の実施形態の側面立面図であり、（ｂ）は、互いに
結合された図２２（ａ）の２つのアセンブリの側面立面
図であり、（ｃ）は、カップ部材に結合された図２２
（ｂ）のポストの拡大立面図であり、（ｄ）は、カップ
部材から間隔どりされたワイヤ相互接続構造（例えばＷ
ＩＴ）の部分的斜視図である。
【図２３】千鳥バイア構造を伴う多層回路構造の横断面
を示す図である。
【図２４】（ａ）〜（ｄ）は、積重ねられた導電性ポス
トを有する多層回路構造を形成するために用いられる多
層回路構造前駆体の横断面を示す図（その１）である。
【図２５】（ｅ）〜（ｈ）は、積重ねられた導電性ポス
トを有する多層回路構造を形成するために用いられた多
層回路構造前駆体の横断面を示す図（その２）である。
【図２６】（ｉ）〜（ｌ）は、積重ねられた導電性ポス
トを有する多層回路構造を形成するために用いられた多
層回路構造前駆体の横断面を示す図（その３）である。
【図２７】（ｍ）および（ｎ）は、積重ねられた導電性
ポストを有する多層回路構造を形成するために用いられ
た多層回路構造前駆体の横断面を示す図（その４）であ
る。
【図２８】積重ねられた導電性ポストを伴う多層回路構
造の横断面を示す図である。
【図２９】多層回路構造アセンブリの別の実施形態の横
断面を示す図である。
【図３０】（１）〜（４）は、各バイアが本発明のはん
だバンプの実施形態を支持した状態の複数の金属充填バ
イアを有する基板を形成するための製造プロセスを示す
図である。
【図３１】はんだバンプの一実施形態の拡大断面図であ
る。
【図３２】はんだバンプの別の実施形態の拡大断面図で
ある。
【図３３】（１）〜（６）は、図２９の多層回路構造ア
センブリを形成するためのプロセスフロー段階の一実施
形態を示す図である。
【図３４】（１）〜（３）は、図２９の多層回路構造ア
センブリを形成するためのプロセスフロー段階の別の実
施形態を示す図（その１）である。
【図３５】（４）〜（８）は、図２９の多層回路構造ア
センブリを形成するためのプロセスフロー段階の別の実
施形態を示す図（その２）である。
【図３６】良品のコンデンサおよび短絡を伴う不良コン
デンサを支持する半導体基板アセンブリの側面立面図で
ある。
【図３７】不良コンデンサをなくしてフォトレジストを
除去した後で、かつ誘電体層（例えばポリイミドコー
ト）を被着させた後の図３６の基板アセンブリの側面立
面図である。
【図３８】ＭＣＭ基板アセンブリの側面立面図である。
【図３９】スルーバイア形成後の図３８のＭＣＭ基板ア
センブリの側面立面図である。
【図４０】セラミクス（例えばＡｌ，Ｎ）基板を結合さ
せた後でかつバイアホール内にＳｎＡｇペーストまたは
はんだボールを被着させた後の図３９のＭＣＭ基板アセ
ンブリの側面立面図である。
【図４１】シリコン基板を結合させた後の図４０のＭＣ
Ｍ基板アセンブリの側面立面図である
【図４２】（ａ）は、高性能ＭＣＭ基板アセンブリ用の
３Ｄスーパーチップの側面立面図であり、（ｂ）は、図
４２（ａ）の基板アセンブリの上部平面図である。
【図４３】（ａ）は、８ウェイサーバー用の３Ｄスーパ
ークリップを有する代替アセンブリの側面立面図であ
り、（ｂ）は、図４３（ａ）の基板アセンブリの上部平
面図である。
【図４４】本発明によるマルチチップモジュール基板の
実施形態の別の横断面図である。
【図４５】（ａ）〜（ｄ）は、本発明によるデカップリ
ングコンデンサを形成するためのさまざまな処理段階で
の本発明による一次基板を示す図（その１）である。
【図４６】（ｅ）〜（ｇ）は、本発明によるデカップリ
ングコンデンサを形成するためのさまざまな処理段階で
の本発明による一次基板を示す図（その２）である。
【図４７】（ａ），（ｂ）は、本発明の実施形態による
デカップリングコンデンサを形成するためのさまざまな
処理段階での本発明による一次基板を示す図（その１）
である。
【図４８】（ｃ）〜（ｄ）は、本発明の実施形態による
デカップリングコンデンサを形成するためのさまざまな
処理段階での本発明による一次基板を示す図（その２）
である。
【符号の説明】
１０…基板 ２０…填隙材料 ６２…ＬＳＩ基板 ６８…導電性カップ １２２…コア構造 １２４…導電性領域 １２５…シード層 １３１…フォトレジスト層 １３２…アパーチャ １３４…導電性ポスト １４１…誘導体層 １４２…キャリア層 １６１…保護層 １７０…多層回路構造体 ２１６…バイア ２２０…はんだバンプ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 (72)発明者 マーク トーマス マコーマック アメリカ合衆国，カリフォルニア 94550, リバーモア，ホワイト オーク プレイス 2356 (72)発明者 ウェン−チョウ ビンセント ワン アメリカ合衆国，カリフォルニア 95014, カペルティーノ，エドミントン ドライブ 18457 Ｆターム(参考） 5F038 AC03 AC05 AC15 AC17 AC18 BE07 CA12 CD14 EZ07 EZ11 EZ13 EZ14 EZ15 EZ16 EZ19 EZ20 5F043 AA26 DD14

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 不良コンデンサのメッキ除去を行うため
    の方法において、 該半導体基板上に複数のコンデンサを形成する段階と、 該複数のコンデンサ上に複数の金属接点を形成する段階
    と、 該半導体基板上にフォトレジスト層を被着させる段階
    と、 該複数の金属接点を露出させるように該フォトレジスト
    層をパターン化する段階と、 導電性溶液と露出された前記金属接点とを接触させる段
    階と、 不良コンデンサ上に配置された金属接点のメッキ除去を
    行う段階と、を含んでなる方法。
  2. 【請求項２】 能動または受動デバイスを含むシリコン
    基板上に配置された第１の側面と第２の側面を有する薄
    膜ポリマー相互接続構造を形成する段階と、 該薄膜相互接続構造の該第１の側面上にコンピュータチ
    ップを取付ける段階と、を含んでなるマルチチップモジ
    ュールの形成方法。
  3. 【請求項３】 薄い半導体層を形成すべく半導体基板の
    厚みを減少させ次に薄い該半導体層を通してアパーチャ
    を形成する段階をさらに含んでなる請求項２に記載の方
    法。
  4. 【請求項４】 第１の側面および第２の側面を有する薄
    膜ポリマー相互接続構造と、 前記第１の側面上に配置されたチップと、 前記第２の側面上に直接配置され、能動または受動デバ
    イスを含む半導体層と、 からなるマルチチップモジュール。
  5. 【請求項５】 下部表面と、ドープ済み領域を設けた上
    部表面とを有する基板と、 該基板上部表面上に設置されたオーム接触およびドープ
    済み領域全体にわたり配置された第１の誘電体層と、 上部表面および下部表面を有し、前記第１の誘電体層に
    下部表面が隣接する該第１の誘電体層の上に配置され、
    上部表面に配置された第１の導電性材料の副層を少なく
    とも有する第１の導電性層と、 該第１の導電性層全体にわたり配置された第２の誘電体
    層と、 該第２の誘電体層内に形成され、該第１の導電層全体に
    わたり配置されてその一部分を露出させるアパーチャ
    と、 該アパーチャを通して形成され、前記第１の導電層の一
    部分に接して配置され、前記第１の導電層の第１の導電
    性材料の副層に隣接して配置された第２の導電性材料を
    含んでなり、該第２の導電性材料が前記第１の導電性材
    料と異なる、導電性バイアと、 上部表面および下部表面を有し、下部表面が前記第２の
    誘電体層に隣接する前記第２の誘電体層全体にわたり配
    置され、前記第２の導電層が、導電性バイア全体にわた
    り配置されたそのための部分を有している、第２の導電
    層と、 を含んでなるマルチチップモジュール基板。
JP2002348050A 2001-11-29 2002-11-29 不良コンデンサのメッキ除去方法 Expired - Fee Related JP4262967B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/997589 2001-11-29
US09/997,589 US6882045B2 (en) 1999-10-28 2001-11-29 Multi-chip module and method for forming and method for deplating defective capacitors

Publications (3)

Publication Number Publication Date
JP2003264239A true JP2003264239A (ja) 2003-09-19
JP2003264239A5 JP2003264239A5 (ja) 2005-05-19
JP4262967B2 JP4262967B2 (ja) 2009-05-13

Family

ID=29216617

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002348050A Expired - Fee Related JP4262967B2 (ja) 2001-11-29 2002-11-29 不良コンデンサのメッキ除去方法

Country Status (1)

Country Link
JP (1) JP4262967B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013171601A (ja) * 2012-02-20 2013-09-02 Dainippon Printing Co Ltd サスペンション用基板、サスペンション、ヘッド付サスペンション、ハードディスクドライブ、および、サスペンション用基板の製造方法
JP2015524172A (ja) * 2012-06-07 2015-08-20 レンセレイアー ポリテクニック インスティテュート 三次元集積におけるシリコン貫通電極（ｔｓｖ）応力を低減するためのコンフォーマルコーティング弾性クッションの使用
JPWO2018037628A1 (ja) * 2016-08-23 2019-06-20 株式会社村田製作所 樹脂多層基板

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013171601A (ja) * 2012-02-20 2013-09-02 Dainippon Printing Co Ltd サスペンション用基板、サスペンション、ヘッド付サスペンション、ハードディスクドライブ、および、サスペンション用基板の製造方法
JP2015524172A (ja) * 2012-06-07 2015-08-20 レンセレイアー ポリテクニック インスティテュート 三次元集積におけるシリコン貫通電極（ｔｓｖ）応力を低減するためのコンフォーマルコーティング弾性クッションの使用
JPWO2018037628A1 (ja) * 2016-08-23 2019-06-20 株式会社村田製作所 樹脂多層基板
JP2019114820A (ja) * 2016-08-23 2019-07-11 株式会社村田製作所 樹脂多層基板

Also Published As

Publication number Publication date
JP4262967B2 (ja) 2009-05-13

Similar Documents

Publication Publication Date Title
US6882045B2 (en) Multi-chip module and method for forming and method for deplating defective capacitors
US7397117B2 (en) Chip package with die and substrate
KR100687126B1 (ko) 반도체 장치 및 그 제조 방법
US6869750B2 (en) Structure and method for forming a multilayered structure
US9564364B2 (en) Semiconductor device, semiconductor package, method for manufacturing semiconductor device, and method for manufacturing semiconductor package
US7655504B2 (en) Semiconductor device and method of manufacturing the same
US20040007779A1 (en) Wafer-level method for fine-pitch, high aspect ratio chip interconnect
US10607929B2 (en) Electronics package having a self-aligning interconnect assembly and method of making same
US6576493B1 (en) Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
WO2005059993A2 (en) Packaging substrates for integrated circuits and soldering methods
EP0284624A1 (en) METHOD FOR PRODUCING AN INTEGRATED CIRCUIT PACK STRUCTURE.
TW200423373A (en) Electronic parts packaging structure and method of manufacturing the same
JP2002170921A (ja) 半導体装置およびその製造方法
JP2006261510A (ja) 電子装置及びその製造方法
WO2004102663A1 (ja) 半導体チップ実装体およびその製造方法
US7174631B2 (en) Method of fabricating electrical connection terminal of embedded chip
TW202201673A (zh) 半導體裝置和製造半導體裝置的方法
JP2003124250A (ja) 接合方法および導電性回路構造
JP4262967B2 (ja) 不良コンデンサのメッキ除去方法
JP7103520B2 (ja) 複合部品およびその製造方法
US6294477B1 (en) Low cost high density thin film processing
JPH09186161A (ja) 半導体装置のはんだバンプ形成方法
JP4520665B2 (ja) プリント配線板及びその製造方法並びに部品実装構造
US11948899B2 (en) Semiconductor substrate structure and manufacturing method thereof
US20030162320A1 (en) Semiconductor device and method for fabricating the same

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040708

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051026

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080929

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081007

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090113

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090210

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130220

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130220

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140220

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees