WO2004102663A1 - 半導体チップ実装体およびその製造方法 - Google Patents

半導体チップ実装体およびその製造方法 Download PDF

Info

Publication number
WO2004102663A1
WO2004102663A1 PCT/JP2004/006878 JP2004006878W WO2004102663A1 WO 2004102663 A1 WO2004102663 A1 WO 2004102663A1 JP 2004006878 W JP2004006878 W JP 2004006878W WO 2004102663 A1 WO2004102663 A1 WO 2004102663A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor chip
plating
electrode
wiring board
semiconductor
Prior art date
Application number
PCT/JP2004/006878
Other languages
English (en)
French (fr)
Inventor
Yasuhide Ono
Original Assignee
Kumamoto Technology & Industry Foundation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kumamoto Technology & Industry Foundation filed Critical Kumamoto Technology & Industry Foundation
Priority to US10/556,335 priority Critical patent/US20060231927A1/en
Publication of WO2004102663A1 publication Critical patent/WO2004102663A1/ja
Priority to US12/219,211 priority patent/US20090014897A1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Definitions

  • the present invention relates to a semiconductor chip package in which a plurality of semiconductor chips are flip-chip connected, and a method for manufacturing the same.
  • semiconductor devices such as large scale integrated circuits (LSIs) are becoming smaller and more dense.
  • LSIs large scale integrated circuits
  • the lamination of semiconductor chips is performed.
  • such semiconductor chips are stacked on a large-sized semiconductor chip 101 mounted on a wiring board 100 and a small-sized semiconductor chip 102 Is mounted with an adhesive or the like, and the wiring board 100 and the semiconductor chips 101 and 102 are electrically connected to each other by bonding wires 103 and then sealed with a resin.
  • the semiconductor chip mounted bodies stacked by the above method have the following problems. First, since the semiconductor chip 101 and the substrate electrode on the wiring board 100 are electrically connected by the bonding wire 103, the bonding wire 103 has an inductance component especially in high-frequency operation. It becomes a factor that hinders smooth operation.
  • the bonding wires 103 project from the upper surfaces of the semiconductor chips 101 and 102, and a region for wire bonding must be secured, the semiconductor chip cannot be sufficiently thinned. There was a title. Further, since gold wire is generally used for the bonding wire 103, it causes a cost increase. Also, in wire bonding, the load applied to the semiconductor chip 101 stacked on the lower stage is large at the time of the bonding. Therefore, the thin semiconductor chip 101 may be destroyed.
  • JP-A-2002-203874, JP-A-2002-170919 and JP-A-10-135272 a semiconductor chip to be laminated and a wiring board are aligned, and are joined by soldering. Then, the semiconductor chips to be laminated next are aligned and soldered.
  • solder is used as an electrical adhesive in this way, since the effect of self-alignment cannot be expected in batch reflow at the time of multi-layer stacking, solder bonding is performed sequentially for each semiconductor chip.
  • the heat generated by soldering several times before the last lamination is applied to the joints stacked first, and the structure between the first and final joints is However, there is a concern that the reliability may be reduced due to repeated heating.
  • JP-A-2001-338949 and JP-A-7-263493 a semiconductor chip and a wiring board are electrically joined using a conductive adhesive.
  • the conductive adhesive is inferior in conductivity and has low adhesive strength, in the case of a semiconductor that changes over time, there is a possibility that the electrical characteristics of the semiconductor will deteriorate over the years of use. Disclosure of the invention
  • the present invention has been made in view of such a problem, and a first object of the present invention is to enable high-density mounting, and to provide a method between a bump electrode of a semiconductor chip and a wiring layer of a wiring board. Another object of the present invention is to provide a highly reliable semiconductor chip mounting body in which the electrical connection between the projecting electrodes of the semiconductor chip is uniform.
  • a second object of the present invention is to provide a method of manufacturing a semiconductor chip mounted body capable of easily manufacturing the highly reliable high-density semiconductor chip mounted body at low cost.
  • a semiconductor chip mounted body has a wiring board having a wiring layer on a surface, a projection electrode, and is mounted on the wiring board, wherein the projection electrode and the wiring layer are in contact with each other, and are electrically connected by a plating film.
  • 1 or 2 having a first semiconductor chip connected to the first semiconductor chip, and having a protruding electrode and being sequentially stacked and mounted on the first semiconductor chip, and having opposing protruding electrodes electrically connected by plating. It has a configuration including the above-described second semiconductor chip.
  • the plating film is formed by electrolytic plating.
  • copper (Cu), nickel (Ni), gold (Au), tin (Sn), or an alloy of these metals is used. It is configured.
  • a semiconductor chip mounted body of the present invention a semiconductor chip has a through electrode formed by embedding a conductive material in a through hole penetrating both sides thereof, and an external lead electrode is provided at an end of the through electrode. It is preferable that the electrode has a configuration in which the protruding electrode is formed on the external extraction electrode.
  • the second semiconductor chip and the wiring board are provided with through electrodes at positions facing the through electrodes of the first semiconductor chip, and the plurality of through electrodes are electrically connected via the protruding electrodes, thereby providing electrical connection. It is desirable that the connecting portions be arranged in a straight line.
  • a first semiconductor chip having a protruding electrode is provided on a surface of a wiring board having a wiring layer on the surface such that the protruding electrode contacts a connection portion on the wiring layer.
  • electrolytic plating or thermal spray plating is preferably used.
  • the plating solution is contained and the plating film is formed while applying ultrasonic vibration to the wall surface of the tank, or the wiring board on which the first and second semiconductor chips are mounted is attached to the inside of the tank.
  • the plating film is formed by disposing the plating solution in the plating layer after reducing the pressure inside.
  • the plating film may be formed while pressurizing the storage solution contained in the plating tank. By such a method, plating is promoted, and a stable plating film can be formed.
  • the semiconductor chip mounting body and its manufacturing method of this invention between the protruding electrode of a semiconductor chip and the wiring layer of a wiring board, and each protruding electrode of a semiconductor chip are electrically connected by the plating film, respectively.
  • the plating film adheres uniformly and stably at the joints, providing a consistent joining strength, and allows the joining operation to be performed quickly, thereby improving productivity.
  • a sufficient space is provided between the lead and the semiconductor chip, a high degree of integration is possible, and a compact and extremely reliable semiconductor chip mounting body can be provided.
  • the semiconductor chip mounted body and the method for manufacturing the same according to the present invention provide a semiconductor chip having a fine wiring of 65 nm or less and a structure in which the material of the interlayer insulating film below the electrode pad is relatively brittle and the wiring board. Effective for multi-layer connection.
  • the first semiconductor chip, the second semiconductor chip, and the wiring board are provided with through electrodes, respectively, and these through electrodes are electrically connected to each other through the protruding electrodes. It is desirable that the electrical connection portions be arranged in a straight line. This enables high-speed signal transmission at a frequency of gigahertz (GHz).
  • GHz gigahertz
  • FIG. 1 is a cross-sectional view illustrating a structure of a semiconductor chip package according to one embodiment of the present invention.
  • FIG. 2 is a schematic view of a conventional semiconductor chip mounted body. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 shows a cross-sectional configuration of a semiconductor chip package 1 according to one embodiment of the present invention.
  • the semiconductor chip mounting body 1 is obtained by laminating semiconductor chips 20 and 30 having a multilayer structure (here, two layers) on a wiring substrate 10 made of, for example, a polyimide resin.
  • the wiring board 10 is provided with a through hole (electrode forming hole) 11 and has an electronic circuit formed by a wiring layer 12 on the surface.
  • a through electrode 11 A is formed in the electrode forming hole 11.
  • the external electrode 11A can be formed by, for example, plating nickel (Ni) for about 1 to 150 im. Alternatively, the electrode can be made by plating the solder with a riff after plating.
  • a pole electrode 13 made of, for example, solder is formed on the rear surface of the substrate 10 at a position corresponding to the electrode forming hole 11, and the pole electrode 13 and the wiring layer 12 on the surface are formed with through holes 1 1. Are electrically connected via Although not shown, the pole electrode 13 is electrically connected to an external printed circuit board.
  • the wiring substrate 10 is formed of, for example, a polyimide resin, and the electric circuit on the surface is formed by a known photolithography technique.
  • a substrate is covered with a resist film, and the resist film is covered with a mask on which a pattern is formed.
  • the entire film to be used as a mask may be formed of a photosensitive resin, and may be patterned by exposure and exposure to form an electrode formation hole.
  • a resin which is cured by ultraviolet rays for example, an acrylic photosensitive release type or an epoxy acrylic resin can be used.
  • the resist film is coated on the substrate by, for example, a spin coating method, and then the resist film is patterned by exposure and development to form a mask, and the substrate is etched and plated using the mask to form a wiring layer. Can be formed.
  • the wiring layer 12 is preferably formed by plating with, for example, copper (Cu) because of its excellent conductivity.
  • the width of the wiring layer 12 is, for example, about 5 to 30 m.
  • the lower semiconductor chip 20 (first semiconductor chip) is provided with a through hole (through hole) 21.
  • the through hole 21 is filled with a conductive material such as copper (Cu).
  • a lug 21 A is formed.
  • An external lead electrode 22 is provided at the lower end of the plug 21A.
  • the protruding electrode (metal bump) 23 is provided on the surface of the external lead electrode 22, and the protruding electrode 23 is in contact with the electrode portion of the wiring layer 12 on the wiring board 10 side.
  • a portion between the external lead electrode 22 on the semiconductor chip 20 side and the wiring layer 12 on the wiring substrate 10 side is covered with a conductive plating film 24 including the entire surface of the bump electrode 23.
  • a wiring pattern (not shown) is formed on the surface of the semiconductor chip 20, a wiring pattern (not shown) is formed.
  • the wiring pattern for example, molybdenum (Mo), tungsten (W), After plated silicide, gold (Au) or copper (Cu) good conductivity metal, such as the such as Tandasu Ten silicide (WS i 2), This is provided by etching the metal layer by lithography and partially removing the metal layer.
  • the external lead-out electrode 22 is formed, for example, by reflowing a minute solder pole in the through hole 21, or by physical vapor deposition (PVD) such as CVD (Chemical Vapor Deposition) or sputtering. Phase growth) method.
  • PVD physical vapor deposition
  • CVD Chemical Vapor Deposition
  • sputtering Phase growth
  • the protruding electrode 23 is for facilitating electrical connection with the wiring substrate 10 and another laminated semiconductor, and is formed, for example, by plating.
  • the plating metal is preferably a metal of the same type as the plating bonding metal, but is not limited to this.
  • copper (Cu), nickel (N i), Gold (Au), tin (Sn) and alloys of these metals can be selected.
  • the height of the projecting electrode 23 is preferably 100 m or less, particularly preferably in the range of 2 to 50 m.
  • the upper semiconductor chip 30 (second semiconductor chip) is also provided with a through-hole 31, and the through-hole 31 is filled with, for example, copper (Cu) to form a plug 31 A.
  • a projecting electrode (metal bump) 32 is provided at the lower end of the plug 31A, and the projecting electrode 32 is in contact with the plug 21A on the lower semiconductor chip 20 side.
  • the surface of the protruding electrode 32 is also covered with a plating film 33 made of, for example, nickel (Ni). Electrical connection with the plug 31 A on the chip 30 side is ensured. Others are the same as those of the semiconductor chip 20.
  • the semiconductor chips 20 and 30 may be made of, for example, germanium (Ge), silicon (Si), gallium arsenide (GaAs), gallium-phosphorus (GaP), and the like. However, it is desirable that each chip be as thin as possible so that mounted products can be miniaturized. A wafer for such a chip can be manufactured, for example, by thinly slicing a single crystal made of the above material.
  • This method includes a “positioning step” and a “bonding step by plating”, and further includes a “resin sealing step” as necessary.
  • the semiconductor chip 20 having the projecting electrode 23 is brought into contact with the surface of the wiring board 11, and the projecting electrode 23 comes into contact with the electrode joint of the wiring layer 12 on the wiring board 11.
  • the second semiconductor chip 30 is positioned on the semiconductor chip 20 such that the protruding electrodes of the second semiconductor chip 30 are in contact with each other.
  • an insulating layer such as an insulating film or an insulating paint may be provided between the semiconductor chips 20 and 30 in order to prevent an electric short circuit.
  • a positioning jig made of Teflon (registered trademark) is used for positioning the semiconductor chips 20 and 30 and the wiring board 10.
  • the positioning jig is provided with projections or depressions for fitting into the depressions or projections provided on the wiring board 10 or the semiconductor chips 20 and 30.
  • the positioning can be performed by inserting a dent or a protrusion provided in the wiring board 10 or the semiconductor chips 20 and 30 into the dent.
  • the optimal position of the alignment is the position where the current is minimized electrically when energized, or may be determined automatically or manually while monitoring the microscope image.
  • the wiring board 10 and the semiconductor chip 20 and the semiconductor chips 20 and 30 are aligned with each other, they are then flip-chip connected. Specifically, the wiring board 10 and the semiconductor chips 20 and 30 are plated by plating while pressing the two semiconductor chips 20 and 30 and the wiring board 10 with a jig so as not to displace. Flip chip connection, that is, the wiring board 10 and the semiconductor chips 20 and 30 are electrically connected to each other via the protruding electrodes (bumps).
  • the wiring board 10 and the semiconductor chips 20 and 30 may be immersed in a plating bath in a bath to perform electroplating or electroless plating.
  • the contact portions may be electrically connected to each other by a method such as spraying a plating liquid in a spray form, and then the contact portions may be covered with a plating metal to join them.
  • a method such as spraying a plating liquid in a spray form
  • the contact portions may be covered with a plating metal to join them.
  • the metal for plating for example, copper (Cu), nickel (Ni), gold (Au), tin (Sn) or an alloy thereof can be used, and the same material as the electrode such as a protruding electrode may be used. However, other metals may be used.
  • the electrodes of the wiring board 10 and the protruding electrodes of the semiconductor chip 20 and the protruding electrodes of the semiconductor chips 20 and 30 are aligned with each other and immersed in a plating bath. After both are immersed in the plating bath, a DC voltage is applied for a predetermined time between them using the common electrode as the negative electrode and the plating electrode as the positive electrode.
  • the wiring board 10 on which the semiconductor chips 20 and 30 are mounted is placed in the plating bath, and the inside is decompressed to reduce the pressure between the semiconductor chips 20 and 30 and between the wiring board 10 and the semiconductor chip.
  • the plating film may be formed by bleeding air in a narrow region between the plating layer 20 and storing the plating solution in the flaking layer. As a result, the plating solution is transferred between the wiring board 10 and the semiconductor chip 20 and between the semiconductor chips 20 and 30. It is possible to sufficiently penetrate into the narrow area between them, and it is possible to prevent the occurrence of plating failure in the air remaining portion.
  • the plating film may be formed in the plating bath while pressurizing the air on the surface of the plating solution. According to this, the same effect as above can be obtained.
  • the plating solution is washed with pure water to remove contaminants attached during plating.
  • a part or the whole of the junction between the wiring board 10 and the semiconductor chips 20 and 30 is sealed with resin.
  • the sealing resin a resin having excellent electrical insulation and heat resistance, such as an epoxy resin, is preferably selected.
  • the substrate is cut by dicing or laser beam and divided to obtain a semiconductor chip mounted body 1 integrated at a high density.
  • the plating film can be uniformly and stably adhered, and the bonding strength with no variation can be obtained.
  • productivity is improved.
  • the distance between the lead and the semiconductor chip can be sufficiently set, high integration is possible, and a small and extremely reliable semiconductor chip mounting body can be obtained.
  • the bonding portion has lower resistance.
  • the width of the wiring layer 12 of the wiring board 10 and the width of the wiring layer of the semiconductor chips 20 and 30 are as small as 65 nm or less, the film thickness becomes thin, and When the insulating layer is made of porous silicon oxide film (Si 2 ), it is brittle. Its use is not desirable. In such a case, the method of the present embodiment is effective, and a semiconductor package having fine wiring with a 10 im pitch can be obtained without damaging the insulating layer.
  • a through electrode 11 A is provided on the wiring substrate 10
  • a through electrode 21A is provided on the semiconductor chip 20
  • a through electrode 31A is provided on the semiconductor chip 30.
  • the penetrating electrodes 11A, 12A, and 13A are disposed so as to face each other, and are electrically connected to each other through the protruding electrodes 23 and 32.
  • the through electrodes 11 A, 12 A, and 13 A are connected in a straight line at the shortest distance, and even if the signal has a frequency of gigahertz (GHz), transmission is performed quickly and stably. .
  • One chip is 7.5 x 7.5 mm in size on a 4-inch silicon wafer, and 200 aluminum (A1) electrodes (80 imX80 m) are placed on the outer periphery of the chip. It was coated with a protective film made of a silicon oxide film (S i 0 2). Next, a through hole was formed in the electrode portion by laser, and solder was penetrated and filled into the through hole by capillary action. In addition, gold bump electrodes (bumps) with a height of 5 were formed on the filled solder portions.
  • a Cu plating bath (copper sulfate 0) with a current density set to 200 A / m 2 .8 mol Zl, 0.5 mol of sulfuric acid 1) Dipped in Cu plating around the protruding electrodes to a thickness of 5 zm around the protruding electrodes, and the protruding electrodes were electrically connected to each other.
  • the plating solution was washed, and an underfill resin was injected into the space between the chips. After that, it was divided into chip sizes.
  • the joints thus plated were subjected to a shear test to measure the interlayer adhesive strength between the semiconductor chips. As a result, an average strength of 10 g Z bump was obtained, and it was revealed that the bonding was extremely good.
  • the electrical resistance test also showed 0.5 ⁇ ⁇ ⁇ bump and good connection resistance.
  • the present invention has been described with reference to the embodiment and the example, the present invention is not limited to the above-described embodiment and example, and can be variously modified.
  • the number of semiconductor chips mounted on the wiring board 10 is not limited to two, but may be three or more. That is, two or more second semiconductor chips may be sequentially mounted on the first semiconductor chip mounted on the wiring board 10.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

配線基板(10)上に、外部引き出し電極に突起電極(バンプ)(23)を有する半導体チップ(20)を搭載し、この半導体チップ(20)の上に半導体チップ(30)を搭載する。配線基板(10)の配線層(12)と半導体チップ(20)の突起電極(23)との間、半導体チップ(20),(30)の突起電極同士を電解めっきにより電気的に接続させる。配線層(12)と突起電極(23)との間および半導体チップ(20),(30)の突起電極同士はめっき膜(24),(33)により安定して接続される。

Description

明細書 半導体チップ実装体およびその製造方法 技術分野
本発明は、 複数の半導体チップがフリップチップ接続された半導体テツプ実装 体およびその製造方法に関する。 背景技術
電子機器の小型化、 軽量化の社会的要求に応えて L S I ( Large Scal e Integrated c i rcui t ) などの半導体装置では、 小型化おょぴ高密度化が進んで いる。 このような小型化および高密度化のひとつの手法として半導体チップの積 層化が行われている。
従来、 このような半導体チップの積層化は、 第 2図に示したように、 配線基板 1 0 0上に搭載された大きなサイズの半導体チップ 1 0 1上にサイズの小さな半 導体チップ 1 0 2を接着材等により搭載し、 配線基板 1 0 0、 半導体チップ 1 0 1 , 1 0 2間をボンディングワイヤ 1 0 3によって電気的に接続したのち、 樹脂 封止することにより行われている。 より小型化および高密度化を図るためには、 半導体チップのサイズを小さくすると共に、 各チップを薄くする必要がある。 しかしながら、 上記のような方法で積層した半導体チップ実装体は、 以下のよ うな問題を有していた。 まず、 ボンディングワイヤ 1 0 3で半導体チップ 1 0 1 と配線基板 1 0 0上の基板電極とを電気的に接続しているために、 特に高周波動 作においてボンディングワイヤ 1 0 3がィンダクタンス成分となって、 円滑な動 作を阻害する要因となる。 また、 ボンディングワイヤ 1 0 3が半導体チップ 1 0 1， 1 0 2の上面から突出しており、 かつワイヤボンディングするための領域を 確保しなければならないために、 半導体チップの薄型化が充分できないという問 題があった。 更に、 ボンディングワイヤ 1 0 3は一般に金ワイヤが使用されるた め、 コスト増加の要因ともなる。 また、 ワイヤボンディングは、 その接合時にお いて、 '下段に積層されている半導体チップ 1 0 1に掛かる荷重が大きく、 それに よって薄い半導体チップ 1 0 1では破壊される虞がある。
このようなことから、 最近、 ワイヤボンディング法に代わる方法として下記の ような半導体チップをフリップチップ接続するタイプの C S P (Chip Size Package;チップサイズパッケージ） が提案されている （特開 2002— 203 8 74号公報、 特開 2002— 1 709 1 9号公報、 特開平 1 0— 13 5272号 公報、 特開 200 1— 338949号公報、 特開平 7— 26 3493号公報） 。 フリップチップ法では、 上記ワイヤボンディング法とは異なり、 半導体チップの 全面を利用して接続を行うことができると共に、 突起電極 （バンプ） によって接 続を行うために、 非常に微細なチップの接合を行うことができ、 高密度実装が可 能になる。 しかしながら、 これらについても以下のような問題があった。
例えば、 特開 2002— 203874号公報、 特開 2002— 1 709 1 9号 公報および特開平 1 0— 1 35272号公報では、 積層する半導体チップと配線 基板とを位置合わせし、 半田により接合したのち、 次に積層する半導体チップを 位置合わせし、 半田接合している。 このように半田を電気的な接着剤として使用 する場合には、 多段積層時の一括リフローはセルファライメントの効果が期待で きないため、 半導体チップごとに順次半田接合を実施することになる。 しかしな がら、 このような場合、 最初に積層した接合部には、 最後に積層するまでに数回 の半田接合時による熱が負荷され、 一段目と最終段目の接合部との間では構造が 異なってくること、 また、 繰り返しの加熱で信頼性が低下することなどが懸念さ れる。
一方、 特開 200 1— 3 38949号公報および特開平 7— 263493号公 報では半導体チップと配線基板とを導電性接着剤を用いて電気的に接合している。 しかしながら、 導電性接着剤は導電性の点で劣り、 かつ接着強度が低いため、 経 時変化する半導体では、 その使用年数が経過するにつれて、 電気的特性が低下す る虞がある。 発明の開示
本発明はかかる問題点に鑑みてなされたもので、 その第 1の目的は、 高密度実 装が可能であり、 かつ、 半導体チップの突起電極と配線基板の配線層との間， お よび半導体チップの突起電極同士の電気的接続状態が均一であり、 信頼性の高い 半導体チップ実装体を提供することにある。
本発明の第 2の目的は、 上記信頼性の高い高密度の半導体チップ実装体を容易 にかつ低コストで製造できる半導体チップ実装体の製造方法を提供することにあ る。
本発明による半導体チップ実装体は、 表面に配線層を有する配線基板と、 突起 電極を有すると共に前記配線基板上に搭載され、 前記突起電極と配線層とが接触 し、 かつめつき膜により電気的に接続された第 1の半導体チップと、 突起電極を 有すると共に前記第 1の半導体チップ上に順次積層して搭載され、 対向する互い の突起電極同士がめっきにより電気的に接続された 1または 2以上の第 2の半導 体チップとを備えた構成を有するものである。
めっき膜は、 具体的には、 電解めつきにより形成されたものであり、 例えば銅 ( C u ) , ニッケル （N i ) , 金 （A u ) , 錫 （S n ) またはこれら金属の合金 により構成されている。
本発明の半導体チップ実装体としては、 半導体チップが、 その両面を貫通する 貫通孔内に導電性材料を埋設して形成された貫通電極を有し、 その貫通電極の端 部に外部引出電極を有し、 外部引出電極に突起電極が形成されている態様のもの が好ましい。 また、 第 2半導体チップおよび配線基板にも、 第 1の半導体チップ の貫通電極に対向する位置に貫通電極を設け、 複数の貫通電極を突起電極を介し て電気的に接続させることにより、 電気的接続部を一直線状に配置する態様とす ることが望ましい。
本発明による半導体チップ実装体の製造方法は、 表面に配線層を有する配線基 板の表面に、 突起電極を有する第 1の半導体チップを前記突起電極が配線層上の 接続箇所に接触するように位置合わせを行うと共に、 第 1の半導体チップ上に、 突起電極を有する 1または 2以上の第 2の半導体チップを互いの突起電極同士が 接触するように位置合わせをして積層する工程と、 第 1の半導体チップの突起電 極と配線基板の配線層の接続箇所との間、 および第 1の半導体チップおよび第 2 の半導体チップの各突起電極同士をそれぞれめっきにより電気的に接続させるェ 程とを含むものである。 ―
4 めっき法としては、 好ましくは、 電解めつきまたは溶射めつきが用いられる。 なお、 めっきに際しては、 めっき液が収容されためつき槽の壁面に超音波振動 を加えつつめっき膜を形成する、 または、 第 1および第 2の半導体チップが実装 された配線基板をめつき槽内に配置し、 内部を減圧したのちめつき液をめつき層 内に収容することによってめっき膜を形成することが望ましい。 あるいは、 めつ き槽に収容されためつき液を加圧しつつめっき膜を形成するようにしてもよい。 このような方法により、 めっきが促進され、 安定しためっき膜を形成することが できる。
本発明の半導体チップ実装体およびその製造方法によれば、 半導体チップの突 起電極と配線基板の配線層との間、 および半導体チップの突起電極同士を、 それ ぞれめっき膜により電気的に接続させるようにしたので、 接合箇所においてめつ き膜が均一、 かつ安定して付着し、 ばらつきのない接合強度が得られると共に、 接合作業を迅速に行うことができ、 これにより生産性が向上する。 また、 リード と半導体チップとの間隔を充分に取れるため、 高度集積が可能となり、 小型で極 めて信頼性の高い半導体チップ実装体を提供することができる。
特に、 本発明の半導体チップ実装体およびその製造方法は、 6 5 n m以下の微 細配線を有し、 電極パッドの下層の層間絶縁膜の材質が比較的脆い構造の半導体 チップと配線基板との多層接続に有効である。
また、 本発明の半導体チップ実装体では、 第 1の半導体チップ、 第 2の半導体 チップおよび配線基板にそれぞれ貫通電極を設け、 これら貫通電極を突起電極を 介して電気的に接続させることにより、 電気的接続部を一直線状に配置する態様 とすることが望ましい。 これにより、 ギガへルツ （G H z ) の周波数の信号伝達 を高速に行うことができる。 図面の簡単な説明
第 1図は、 本発明の一実施の形態に係る半導体チップ実装体の構造を表す断面 図である。
第 2図は、 従来の半導体チップ実装体の模式図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態について図面を参照して詳細に説明する。
第 1図は、 本発明の一実施の形態に係る半導体チップ実装体 1の断面構成を表 すものである。 この半導体チップ実装体 1は、 例えばポリイミド樹脂からなる配 線基板 1 0の上に、 多層構造 （ここでは 2層） の半導体チップ 2 0、 3 0を積層 して搭載したものである。
配線基板 1 0には貫通孔 （電極形成孔） 1 1が設けられると共に表面に配線層 1 2による電子回路が形成されている。 電極形成孔 1 1には、 貫通電極 1 1 Aを 形成する。 外部電極 1 1 Aは、 例えばニッケル （N i ) を 1 ~ 1 5 0 i m程度め つきすることにより形成することができる。 他の方法として、 めっきの後、 半田 をリフ口一させることにより電極を作ることも可能である。
基板 1 0の裏面には電極形成孔 1 1に対応する位置に例えば半田からなるポー ル電極 1 3が形成されており、 このポール電極 1 3と表面の配線層 1 2とが貫通 孔 1 1を介して電気的に接続されている。 ポール電極 1 3には図示しないが、 さ らに、 外部のプリント基板に電気的に接続されている。
配線基板 1 0は、 例えばポリイミド樹脂により形成されており、 その表面の電 気回路は公知のフォトリソグラフィ技術により作成されたものである。 フォトリ ソグラフィ法では基板をレジスト膜で覆い、 このレジスト膜をパターンが形成さ れたマスクで覆う。 マスクとする膜全体を感光性の樹脂で形成し、 その露光およ び感光によりパターニングして電極形成孔を形成するようにしてもよい。 レジス ト膜としては、 紫外線により硬化する樹脂、 例えばアクリル系の感光性剥離タイ プ或いはエポキシアクリル系の樹脂を用いることができる。 レジスト膜は、 例え ばスピンコート法により基板に被覆され、 次いでこのレジスト膜を露光、 現像に よりパターニングしてマスクを形成し、 このマスクを用いて基板をエッチングや めつき処理することにより配線層を形成することができる。
配線層 1 2は、 例えば銅 （C u ) によりめつきで形成するのが導電性が優れて いるため好ましい。 配線層 1 2の幅は、 例えば 5〜 3 0 m程度である。
下側の半導体チップ 2 0 (第 1の半導体チップ） には貫通孔 （スルーホール） 2 1が設けられ、 この貫通孔 2 1には導電材料例えば銅 （C u ) が充填され、 プ ラグ 2 1 Aが形成されている。 このプラグ 2 1 Aの下端部には外部引き出し電極 22が設けられている。 外部引き出し電極 22にはその表面に突起電極 （金属バ ンプ） 23が設けられ、 この突起電極 23が配線基板 1 0側の配線層 1 2の電極 部分と接触している。 半導体チップ 20側の外部引き出し電極 22と配線基板 1 0側の配線層 1 2との間は突起電極 23の表面全体を含めて、 導電性のめっき膜 24により覆われている。 このめつき膜 24により、 突起電極 23と配線層 1 2 とが全面にわたつて均一に接続され、 電気的な接続不良が解消されている。
半導体チップ 20の表面には、 配線パターン （図示せず） が形成されている。 この配線パターンは例えばモリブデン （Mo) 、 タングステン （W) 、 タンダス テンシリサイド （WS i 2 ) などのシリサイド、 金 （Au) または銅 （Cu) 等 の導電性の良好な金属をめつきしたのち、 リソグラフィ法で金属層をエッチング して部分的に除去することにより設けられたものである。
外部引き出し電極 22は、 例えば貫通孔 21に微小半田ポールをリフローさせ ることにより、 あるいは CVD (Chemical Vapor Deposi tion:化学的気相成長 ） 法、 スパッタリング等の PVD (Physical Vapor Deposi tion:物理的気相成長 ） 法などにより形成することができる。
突起電極 2 3は、 配線基板 1 0や積層された他の半導体との電気的接合を容易 にするためのものであり、 例えばめつきにより形成されたものである。 めっき金 属としては、 めっき接合金属と同種の金属とすることが好ましいが、 これに限定 するものでなく、 導電性、 密着性等を考慮し、 例えば銅 （Cu) , ニッケル （N i ) , 金 （Au) , 錫 （S n) およびこれら金属の合金などから選択することが できる。 突起電極 23の高さは 1 00 m以下、 特に 2〜50 mの範囲とする ことが好ましい。
上側の半導体チップ 30 (第 2の半導体チップ） にも、 同じく貫通孔 3 1が設 けられ、 この貫通孔 3 1にも例えば銅 （Cu) が充填されてプラグ 3 1 Aが形成 されている。 このプラグ 3 1 Aの下端部には突起電極 （金属バンプ） 32が設け られ、 この突起電極 32が下側の半導体チップ 20側のプラグ 21 Aと接触して いる。 突起電極 32の表面も例えばニッケル （N i ) からなるめっき膜 3 3によ り覆われ、 このめつき膜 3 3により半導体チップ 20側のプラグ 21 Aと半導体 チップ 3 0側のプラグ 3 1 Aとの電気的な接続が確保されている。 その他は、 半 導体チップ 2 0と同様である。
なお、 半導体チップ 2 0 , 3 0を構成する材料としては、 例えばゲルマニウム ( G e ) , シリコン （S i ) , ガリウムヒ素 （G a A s ) , ガリウム · リン （G a P ) などが挙げられるが、 実装製品が小型化できるよう、 各チップはできるだ け薄いことが望ましい。 このようなチップのためのウェハは例えば、 上記材料か らなる単結晶を薄くスライスすることにより製造することができる。
次に、 上記半導体チップ実装体 1の製造方法について説明する。 この方法は、 「位置合わせ工程」 と 「めっきによる接合工程」 とからなり、 必要に応じて更に 「樹脂封止工程」 を含むものである。
位置合わせ工程では、 配線基板 1 1の表面に、 突起電極 2 3を有する半導体チ ップ 2 0を、 突起電極 2 3が配線基板 1 1上の配線層 1 2の電極接合部に当接す るように位置合わせを行う。 次いで、 半導体チップ 2 0上に、 第 2の半導体チッ プ 3 0を互いの突起電極同士が接触するように位置合わせを行う。 なお、 半導体 チップ 2 0 , 3 0間には電気的短絡を防ぐために、 必要に応じて絶縁フィルムや 絶縁塗料のような絶縁層を設けておいてもよい。
このような半導体チップ 2 0 , 3 0と配線基板 1 0との位置合わせには、 好ま しくはテフロン （登録商標） からなる位置合わせ冶具を用いる。 この位置合わせ 用冶具には配線基板 1 0若しくは半導体チップ 2 0， 3 0に設けられた窪み部ま たは突起部に嵌合するための突起部または窪み部が設けられており、 これら突起 部または窪み部に配線基板 1 0若しくは半導体チップ 2 0， 3 0に設けられた窪 み部または突起部を揷入し、 位置合わせを行うことができる。 位置合わせの最適 位置は、 通電して電流量が電気的に最も小さくなる位置であり、 あるいは顕微鏡 映像をモニタ一しながら自動的もしくは手動で操作することにより決定してもよ い。
配線基板 1 0と半導体チップ 2 0、 更に半導体チップ 2 0 , 3 0同士の位置合 わせがなされると、 次いで、 これらをフリップチップ接続する。 具体的には、 2 つの半導体チップ 2 0 , 3 0と配線基板 1 0とを位置ずれしないように冶具で押 圧しながら、 めっきを行うことにより配線基板 1 0 , 半導体チップ 2 0， 3 0を フリップチップ接続、 すなわち、 突起電極 （バンプ） を介して配線基板 1 0およ ぴ半導体チップ 2 0 , 3 0相互間を電気的に接続させる。
このめつき処理は、 配線基板 1 0および半導体チップ 2 0 , 3 0を槽内のめつ き浴中に浸漬して電気めつきしてもよいし、 無電解めつきしてもよい。 また、 め つき液をスプレー状に吹き付ける等の手法で互いに接触部を電気的に導通させた のち、 その接触部をめつき金属で被覆させることにより接合してもよい。 このよ うにめつき処理することにより、 第 1図に示したように、 配線基板 1 0の電極と 半導体チップ 2 0の突起電極との間、 および半導体チップ 2 0 , 3 0の突起電極 間にめつき金属を被覆させて接合する。 この際、 電気的接合箇所である突起部や その接触面を除いた他の電気回路露出面には油性塗料を印刷により塗布すること によって、 めっき金属の析出を防ぐことが好ましい。
めっき用金属としては、 例えば銅 （C u ) , ニッケル （N i ) ， 金 （A u ) , 錫 （S n ) またはこれらの合金を用いることができ、 突起電極等の電極と同材質 でもよいが、 他の金属を用いてもよい。
なお、 めっき処理に際しては、 半導体チップ 2 0と配線基板 1 0との間に半導 体チップ 2 0を破損しない程度にわずかに圧力を加えることも可能である。
なお、 電解めつきでは、 配線基板 1 0の電極と半導体チップ 2 0の突起電極、 および半導体チップ 2 0 , 3 0の突起電極同士を位置合わせし、 めっき浴に浸す。 両者をめつき浴に浸したのち、 共通電極を負極、 めっき用電極を正極として両者 間に直流電圧を所定の時間印加する。
なお、 めっき処理に際しては、 液壁面に超音波振動を与えることが望ましい。 これにより、 めっき液を、 配線基板 1 0と半導体チップ 2 0との間、 および半導 体チップ 2 0， 3 0間に充分浸透させることができると共に、 めっき液の循環が 促進され、 めっきのすべてのパンプ成長の均一化を図ることができる。
また、 半導体チップ 2 0 , 3 0が実装された配線基板 1 0をめつき槽内に配置 し、 内部を減圧して半導体チップ 2 0 , 3 0同士の間、 配線基板 1 0と半導体チ ップ 2 0との間の狭い領域の空気を抜き、 そののちめつき層内にめっき液を収容 することによって、 めっき膜を形成するようにしてもよい。 これにより、 めっき 液を、 配線基板 1 0と半導体チップ 2 0との間、 および半導体チップ 2 0 , 3 0 間の狭い領域に充分浸透させることができ、 空気残存部におけるめっき不良の発 生を防止することができる。
更には、 めっき膜をめつき槽に収容されためつき液の表面部分の空気を加圧し ながら形成するようにしてもよい。 これによつても上記と同様の効果を得ること ができる。
上記めつき工程が終了すると、 めっき液を純水で洗浄し、 めっき時に付着した 汚染物質を除去する。 次に、 必要に応じて、 酸化や吸湿による劣化を防ぐため、 配線基板 1 0 , 半導体チップ 2 0 , 3 0相互間の接合部を中心に、 一部もしくは 全部を樹脂で封止する。 封止樹脂としては、 エポキシ樹脂を始めとする電気絶縁 性と耐熱性が優れた樹脂が選択すれはよい。
以上の工程ののち、 基板をダイシングあるいはレーザビーム等により切断して 分割することにより、 高密度に集積された半導体チップ実装体 1を得ることがで さる。
このように本実施の形態では、 配線基板 1 0上に半導体チップ 2 0 , 3 0の位 置合わせを行ったのち、 半導体チップ 2 0の突起電極と配線基板 1 0の電極との 間、 および半導体チップ 2 0 , 3 0の各突起電極同士をそれぞれめっきにより電 気的に接続させるようにしたので、 めっき膜を均一、 かつ安定して付着させるこ とができ、 ばらつきのない接合強度が得られる。 また、 接合作業を迅速に行うこ とができるので、 生産性が向上する。 更に、 リードと半導体チップとの間隔を充 分に取れるため、 高度集積が可能となり、 小型で極めて信頼性の高い半導体チッ プ実装体を得ることができる。
特に、 従来行われているバンプ接続では、 ミクロに見ると突起電極同士の接続 部では接続されていない箇所 （不接合箇所） が見られるが、 本実施の形態では、 このような不接合箇所にめっき金属が充填されるので、 十分な接合強度が得られ ると共に電気的接合も十分に確保でき、 接合部がより低抵抗となる。 特に、 配線 基板 1 0の配線層 1 2や半導体チップ 2 0 , 3 0の配線層の幅が 6 5 n m以下と いうように微細配線になると、 その膜厚も薄くなり、 また、 配線層下の絶縁層が 多孔質 （ポーラス） シリコン酸化膜 （S i〇2 ) により形成されている場合には 脆いため、 従来のワイヤボンディングゃバンプ圧着のような圧力を加える手法を 用いることは望ましくない。 このような場合に、 本実施の形態の手法が有効であ り、 10 imピッチの微細配線を有する半導体実装体を絶縁層を損傷することな く得ることができる。
また、 今後は、 ギガへルツ （GHz) の周波数の信号伝達が普及するものと考 えられているが、 従来のデバイス （第 2図） のように電極間がワイヤにより接続 されていると、 ワイヤの長さ分およびワイヤが弯曲していることによる高周波抵 抗の影響で信号伝達に遅れが生じてしまう。 これに対して、 本実施の形態では、 第 1図に示したように、 配線基板 10に貫通電極 1 1 A、 半導体チップ 20に貫 通電極 21 A、 半導体チップ 30に貫通電極 31 Aがそれぞれ設けられ、 これら 貫通電極 1 1A， 12 A, 13 Aが互いに対向するように配置されると共に、 突 起電極 23, 32を介して電気的に接続されている。 すなわち、 貫通電極 1 1 A, 12 A, 13 Aが直線状に最短距離で接続されており、 ギガへルツ （GHz) の 周波数の信号であっても、 伝達が高速にかつ安定して行われる。
以下、 具体的な実施例について説明する。
直径 4インチのシリコンウェハ上に、 1チップが 7. 5 X7. 5 mmの大きさ であり、 その外周部に 200個のアルミニウム （A 1 ) 電極 （80 imX80 m) を配置し、 電極部分以外は、 シリコン酸化膜 （S i 02 ) からなる保護膜で 被覆した。 次いで、 レーザにより電極部分に貫通孔を形成し、 その中に、 半田を 毛細管現象により浸透させ充填した。 さらに、 充填した半田部分に高さ 5 の 金の突起電極 （バンプ） を形成した。
このウェハを突起電極同士が接触するように 2枚積層して配置し、 その周辺部 にめつき負電極を接続し、 電流密度を 200 A/m2に設定した C uめっき浴 (硫酸銅 0. 8モル Zl， 硫酸 0. 5モル 1 ) 中に浸漬して、 突起電極周辺に おいて 5 zmの厚さに C uめっきを行い、 突起電極同士を電気的に接続させた。 次いで、 めっき液を洗浄し、 チップ同士の空間にアンダーフィルの樹脂を注入し た。 その後、 チップサイズに分割した。
次に、 配線基板の電極と半導体チップに形成した C uめっきによる突起とが当 接するように、 配線基板と半導体チップとの位置合わせを行ったのち、 これらを 冶具で固定し、 上記しためっき浴と同様の浴中で、 配線基板、 2つの半導体チッ プ相互のめっき接続を行った。 このとき、 配線基板の電極部以外は油性塗料を塗 布してめっきが付着しないようにした。
上記方法で得た半導体チップ実装体をめつき純水で洗浄したのち、 洗浄液を乾 燥させることにより製品を得た。
(剥離試験結果〉
このようにしてめっき接続した接合部をシェア試験し、 半導体チップ間の層間 接着強度を測定した。 その結果、 平均 1 0 g Zバンプの強度が得られ、 極めて良 好な接合であることが明らかになった。
(電気抵抗試験）
電気抵抗試験でも、 0 . 5 πι Ω Ζバンプと良好な接続抵抗を示した。
以上実施の形態および実施例を挙げて本発明を説明したが、 本発明は上記実施 の形態や実施例に限定されるものではなく種々変形可能である。 例えば、 配線基 板 1 0上に搭載する半導体チップは 2層だけではなく、 3層以上とすることもで きる。 すなわち、 配線基板 1 0上に搭載された第 1の半導体チップの上に 2以上 の第 2の半導体チップを順次搭載していくようにしてもよい。

Claims

請求の範囲
1 . 表面に配線層を有する配線基板と、
突起電極を有すると共に前記配線基板上に搭載され、 前記突起電極が前記配線 層に接触すると共に、 少なくとも前記突起電極と前記配線層との接触部の周囲が 導電性のめっき膜により被覆されてなる第 1の半導体チップと、
突起電極を有すると共に前記第 1の半導体チップ上に積層して搭載され、 少な くとも互いの突起電極同士の接触部の周囲が導電性のめっき膜により被覆されて なる 1または 2以上の第 2の半導体チップ
とを備えたことを特徴とする半導体チップ実装体。
2 . 前記めつき膜は、 銅 （C u ) , ニッケル （N i ) ， 金 （A u ) ， 錫 （S n ) またはこれら金属の合金により構成されている
ことを特徴とする請求の範囲第 1項記載の半導体チップ実装体。
3 . 前記第 1の半導体チップは、 その両面間を貫通する貫通孔内に導電性材料を 埋設して形成された貫通電極を有すると共に、 前記貫通電極の端部に外部引き出 し電極を有し、 前記外部引出電極に前記突起電極が形成されている
ことを特徴とする請求の範囲第 1項または第 2項記載の半導体チップ実装体。
4 . 前記配線基板と第 1の半導体チップとの接続部における前記突起電極および 外部引き出し電極の全体が前記めつき膜により被覆されている
ことを特徴とする請求の範囲第 3項記載の半導体チップ実装体。
5 . 前記半導体チップの突起電極の全体が前記めつき膜により被覆されている ことを特徴とする請求の範囲第 4項記載の半導体チップ実装体。
6 . 前記配線基板上に搭載された第 1の半導体チップおよび第 2の半導体チップ が樹脂で封止されている
ことを特徴とする請求の範囲第 1項乃至第 5項のいずれか 1に記載の半導体チ ップ実装体。
7 . 前記第 2半導体チップおよび前記配線基板が、 前記第 1の半導体チップの貫 通電極に対向する位置に貫通電極を有し、 前記複数の貫通電極が前記突起電極を 介して電気的に接続されている
ことを特徴とする請求の範囲第 3項に記載の半導体チップ実装体。
8 . 表面に配線層を有する配線基板に対して、 突起電極を有する第 1の半導体チ ップの前記突起電極が前記配線基板の配線層上の所定の接続箇所に接触するよう に位置合わせを行うと共に、 前記第 1の半導体チップ上に、 突起電極を有する 1 または 2以上の第 2の半導体チップを互いの突起電極同士が接触するように位置 合わせを行う工程と、
前記第 1の半導体チップの突起電極と前記配線基板の配線層の接続箇所との間、 および前記第 1および第 2の半導体チップの突起電極同士をそれぞれめっき膜に より電気的に接続させる工程
とを含むことを特徵とする半導体チップ実装体の製造方法。
9 . 前記めつき膜を電気めつきまたは溶射めつきにより形成する
ことを特徴とする請求の範囲第 8項記載の半導体チップ実装体の製造方法。
1 0 . 前記めつき膜を、 めっき液が収容されためつき槽の壁面に超音波振動を加 えつつ形成する
ことを特徴とする請求の範囲第 8項または第 9項に記載の半導体チップ実装体 の製造方法。
1 1 . 前記第 1および第 2の半導体チップが実装された配線基板をめつき槽内に 配置し、 内部を減圧したのちめつき液を前記めつき層内に収容することにより、 前記めつき膜を形成する
ことを特徴とする請求の範囲第 8項または第 9項に記載の半導体チップ実装体 の製造方法。
1 2 . 前記めつき膜を、 めっき槽に収容されためつき液を加圧しづつ形成する ことを特徴とする請求の範囲第 8項または第 9項に記載の半導体チップ実装体 の製造方法。
1 3 . 前記めつき膜を形成した後、 前記配線基板上に搭載された第 1の半導体チ ップぉよぴ第 2の半導体チップを樹脂で封止する工程を含む
ことを特徴とする請求の範囲第 8項に記載の半導体チップ実装体の製造方法。
PCT/JP2004/006878 2003-05-15 2004-05-14 半導体チップ実装体およびその製造方法 WO2004102663A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US10/556,335 US20060231927A1 (en) 2003-05-15 2004-05-14 Semiconductor chip mounting body and manufacturing method thereof
US12/219,211 US20090014897A1 (en) 2003-05-15 2008-07-17 Semiconductor chip package and method of manufacturing the same

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2003-137140 2003-05-15
JP2003137140 2003-05-15
JP2004141893A JP2004363573A (ja) 2003-05-15 2004-05-12 半導体チップ実装体およびその製造方法
JP2004-141893 2004-05-12

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US12/219,211 Continuation-In-Part US20090014897A1 (en) 2003-05-15 2008-07-17 Semiconductor chip package and method of manufacturing the same

Publications (1)

Publication Number Publication Date
WO2004102663A1 true WO2004102663A1 (ja) 2004-11-25

Family

ID=33455476

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2004/006878 WO2004102663A1 (ja) 2003-05-15 2004-05-14 半導体チップ実装体およびその製造方法

Country Status (3)

Country Link
US (1) US20060231927A1 (ja)
JP (1) JP2004363573A (ja)
WO (1) WO2004102663A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US7402897B2 (en) 2002-08-08 2008-07-22 Elm Technology Corporation Vertical system integration
JP4327644B2 (ja) * 2004-03-31 2009-09-09 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP4507101B2 (ja) * 2005-06-30 2010-07-21 エルピーダメモリ株式会社 半導体記憶装置及びその製造方法
DE102005035393B4 (de) * 2005-07-28 2007-05-24 Infineon Technologies Ag Verfahren zur Herstellung eines Bauelementes mit mehreren Chips sowie ein solches Bauelement
US7354870B2 (en) * 2005-11-14 2008-04-08 National Research Council Of Canada Process for chemical etching of parts fabricated by stereolithography
KR100753415B1 (ko) 2006-03-17 2007-08-30 주식회사 하이닉스반도체 스택 패키지
JP4997837B2 (ja) * 2006-06-12 2012-08-08 日産自動車株式会社 半導体素子の接合方法および半導体装置
KR100871382B1 (ko) * 2007-06-26 2008-12-02 주식회사 하이닉스반도체 관통 실리콘 비아 스택 패키지 및 그의 제조 방법
JP2010272737A (ja) 2009-05-22 2010-12-02 Elpida Memory Inc 半導体装置の製造方法
JP5480762B2 (ja) * 2010-09-21 2014-04-23 株式会社ディスコ スタックデバイスの製造方法
JP6551909B2 (ja) * 2013-10-09 2019-07-31 学校法人早稲田大学 電極接続方法及び電極接続構造
CN104157617B (zh) * 2014-07-29 2017-11-17 华为技术有限公司 芯片集成模块、芯片封装结构及芯片集成方法
JP6992382B2 (ja) 2017-09-29 2022-02-03 ブラザー工業株式会社 複合基板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08148531A (ja) * 1994-11-22 1996-06-07 Nec Corp 半導体チップおよび回路基板の接続方法
JP2000156459A (ja) * 1998-11-20 2000-06-06 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2002176137A (ja) * 2000-09-28 2002-06-21 Toshiba Corp 積層型半導体デバイス
JP2003258196A (ja) * 2002-02-27 2003-09-12 Fujitsu Ltd 半導体装置及びその製造方法
JP2004119646A (ja) * 2002-09-26 2004-04-15 Sony Corp 半導体装置およびその製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4807021A (en) * 1986-03-10 1989-02-21 Kabushiki Kaisha Toshiba Semiconductor device having stacking structure
JPH0266953A (ja) * 1988-08-31 1990-03-07 Nec Corp 半導体素子の実装構造およびその製造方法
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
US5432999A (en) * 1992-08-20 1995-07-18 Capps; David F. Integrated circuit lamination process
US5535101A (en) * 1992-11-03 1996-07-09 Motorola, Inc. Leadless integrated circuit package
US5431328A (en) * 1994-05-06 1995-07-11 Industrial Technology Research Institute Composite bump flip chip bonding
US5542601A (en) * 1995-02-24 1996-08-06 International Business Machines Corporation Rework process for semiconductor chips mounted in a flip chip configuration on an organic substrate
US5783870A (en) * 1995-03-16 1998-07-21 National Semiconductor Corporation Method for connecting packages of a stacked ball grid array structure
US5682062A (en) * 1995-06-05 1997-10-28 Harris Corporation System for interconnecting stacked integrated circuits
US5754408A (en) * 1995-11-29 1998-05-19 Mitsubishi Semiconductor America, Inc. Stackable double-density integrated circuit assemblies
US5808874A (en) * 1996-05-02 1998-09-15 Tessera, Inc. Microelectronic connections with liquid conductive elements
US5860585A (en) * 1996-05-31 1999-01-19 Motorola, Inc. Substrate for transferring bumps and method of use
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
US6281590B1 (en) * 1997-04-09 2001-08-28 Agere Systems Guardian Corp. Circuit and method for providing interconnections among individual integrated circuit chips in a multi-chip module
US6043429A (en) * 1997-05-08 2000-03-28 Advanced Micro Devices, Inc. Method of making flip chip packages
GB9808561D0 (en) * 1998-04-23 1998-06-24 Lucas Ind Plc Security arrangement
US6011301A (en) * 1998-06-09 2000-01-04 Stmicroelectronics, Inc. Stress reduction for flip chip package
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
SG75873A1 (en) * 1998-09-01 2000-10-24 Texas Instr Singapore Pte Ltd Stacked flip-chip integrated circuit assemblage
KR20000029054A (ko) * 1998-10-15 2000-05-25 이데이 노부유끼 반도체 장치 및 그 제조 방법
US6426176B1 (en) * 1999-01-06 2002-07-30 Intel Corporation Method of forming a protective conductive structure on an integrated circuit package interconnection
US6376769B1 (en) * 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
US6483190B1 (en) * 1999-10-20 2002-11-19 Fujitsu Limited Semiconductor chip element, semiconductor chip element mounting structure, semiconductor chip element mounting device and mounting method
KR100345035B1 (ko) * 1999-11-06 2002-07-24 한국과학기술원 무전해 도금법을 이용한 고속구리배선 칩 접속용 범프 및 ｕｂｍ 형성방법
JP3879816B2 (ja) * 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
JP3951091B2 (ja) * 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
JP3735526B2 (ja) * 2000-10-04 2006-01-18 日本電気株式会社 半導体装置及びその製造方法
JP2002118132A (ja) * 2000-10-10 2002-04-19 Matsushita Electric Ind Co Ltd 電子部品の実装方法
JP3447690B2 (ja) * 2000-12-04 2003-09-16 日本電気株式会社 半導体チップの積層実装方法
US6518675B2 (en) * 2000-12-29 2003-02-11 Samsung Electronics Co., Ltd. Wafer level package and method for manufacturing the same
JP2003201574A (ja) * 2001-10-25 2003-07-18 Seiko Epson Corp 無電解メッキ装置、バンプ付き半導体ウエハ及びバンプ付き半導体チップ並びにこれらの製造方法、半導体装置、回路基板並びに電子機器
US6700206B2 (en) * 2002-08-02 2004-03-02 Micron Technology, Inc. Stacked semiconductor package and method producing same
US6903442B2 (en) * 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08148531A (ja) * 1994-11-22 1996-06-07 Nec Corp 半導体チップおよび回路基板の接続方法
JP2000156459A (ja) * 1998-11-20 2000-06-06 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2002176137A (ja) * 2000-09-28 2002-06-21 Toshiba Corp 積層型半導体デバイス
JP2003258196A (ja) * 2002-02-27 2003-09-12 Fujitsu Ltd 半導体装置及びその製造方法
JP2004119646A (ja) * 2002-09-26 2004-04-15 Sony Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20060231927A1 (en) 2006-10-19
JP2004363573A (ja) 2004-12-24

Similar Documents

Publication Publication Date Title
KR0166967B1 (ko) 테이프 조립체 본딩용 반도체 디바이스 및 그 제조방법
USRE46147E1 (en) Semiconductor device and method of fabricating the same
US6828669B2 (en) Interconnection substrate having metal columns covered by a resin film, and manufacturing method thereof
US6875638B2 (en) Manufacturing method of a semiconductor device incorporating a passive element and a redistribution board
CN100390951C (zh) 电子部件安装基板的制造方法
JP5375708B2 (ja) 半導体装置の製造方法
KR0135739B1 (ko) 반도체 칩에 전기적 상호접속을 제공하기 위한 구조물 및 그의 제조방법
US20060118940A1 (en) Semiconductor device and method of fabricating the same
JP2002164467A (ja) 回路ブロック体及びその製造方法、配線回路装置及びその製造方法並びに半導体装置及びその製造方法
WO2004102663A1 (ja) 半導体チップ実装体およびその製造方法
JP4245754B2 (ja) 半導体装置
US20090014897A1 (en) Semiconductor chip package and method of manufacturing the same
JPH07201864A (ja) 突起電極形成方法
KR100740664B1 (ko) 반도체장치 및 그 제조방법
JP2003017531A (ja) 半導体装置
US20050026416A1 (en) Encapsulated pin structure for improved reliability of wafer
JP7382170B2 (ja) 半導体装置
JP2004014854A (ja) 半導体装置
JP2002222901A (ja) 半導体デバイスの実装方法及びその実装構造、半導体装置の製造方法及び半導体装置
JP4520665B2 (ja) プリント配線板及びその製造方法並びに部品実装構造
US6734042B2 (en) Semiconductor device and method for fabricating the same
JP4440494B2 (ja) 半導体装置の製造方法
JP2003229513A (ja) 素子内蔵基板および素子内蔵基板の製造方法
TWI284969B (en) Apparatus to reduce occurrences of delamination between flip-chip underfill and UBM structure
JP4262967B2 (ja) 不良コンデンサのメッキ除去方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2006231927

Country of ref document: US

Ref document number: 10556335

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 20048133614

Country of ref document: CN

122 Ep: pct application non-entry in european phase
WWP Wipo information: published in national office

Ref document number: 10556335

Country of ref document: US