KR20150022987A - 3-차원 집적에서 tsv(through silicon vias) 스트레스를 감소시키기 위한 컨포멀한 코팅 탄성 쿠션의 이용 - Google Patents

3-차원 집적에서 tsv(through silicon vias) 스트레스를 감소시키기 위한 컨포멀한 코팅 탄성 쿠션의 이용 Download PDF

Info

Publication number
KR20150022987A
KR20150022987A KR20157000366A KR20157000366A KR20150022987A KR 20150022987 A KR20150022987 A KR 20150022987A KR 20157000366 A KR20157000366 A KR 20157000366A KR 20157000366 A KR20157000366 A KR 20157000366A KR 20150022987 A KR20150022987 A KR 20150022987A
Authority
KR
South Korea
Prior art keywords
chip
vias
layer
cushion layer
circuit assembly
Prior art date
Application number
KR20157000366A
Other languages
English (en)
Inventor
존 에프. 맥도날드
Original Assignee
렌슬러 폴리테크닉 인스티튜트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 렌슬러 폴리테크닉 인스티튜트 filed Critical 렌슬러 폴리테크닉 인스티튜트
Publication of KR20150022987A publication Critical patent/KR20150022987A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8313—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

집적 회로 어셈블리들 및 이를 생성하기 위한 방법들이 제공된다. 집적 회로 어셈블리는 각각의 앞면들을 포함하는 제 1 칩 및 제 2 칩을 포함하고, 제 1 칩 및 제 2 칩은 대면식(face-against-face) 접촉 구성으로 본딩된다. 집적 회로 어셈블리는 제 1 칩 및 제 2 칩을 통과하도록 배치되는 비아를 포함한다. 비아는 각각 제 1 칩 및 제 2 칩 중 적어도 하나의 물질로 둘러싸인다. 비아의 적어도 일부를 캡슐화하는 쿠션 층은 비아와 비아를 둘러싸는 적어도 하나의 물질 간에 형성된다.

Description

3-차원 집적에서 TSV(THROUGH SILICON VIAS) 스트레스를 감소시키기 위한 컨포멀한 코팅 탄성 쿠션의 이용{USE OF CONFORMAL COATING ELASTIC CUSHION TO REDUCE THROUGH SILICON VIAS (TSV) STRESS IN 3-DIMENSIONAL INTEGRATION}
관련 출원들에 대한 상호참조
본 출원은 발명이 명칭이 USE OF A CONFORMAL COATING ELASTIC CUSHION TO REDUCE TSV STRESS IN 3D INTEGRATION인 미국 가출원 번호 제61/689,531호에 관련된다. 상기 미국 가출원은 2012년 6월 7일 출원되었으며, 그 내용물들은 완전히 인용에 의해 본원에 포함된다.
발명의 분야
본 발명은 일반적으로 3-차원(3D) 집적 어셈블리들에 관한 것으로, 보다 구체적으로는, 쿠션 층을 갖는 3-차원(3D) 집적 회로 어셈블리들에 관한 것이다.
오늘날의 집적 회로들은 종종 다수(수백만 또는 그 초과까지)의 집적된 컴포넌트들 및 디바이스들을 포함한다. 그러나, 주어진 제품에 대해, 때때로, 하나의 집적된 기판(또는 칩들로서 또한 알려진 집적 회로들) 상에서 요구되는 모든 회로 또는 성능을 달성하는 것이 가능하지 않다. 따라서, 2개 이상의 기판들이 요구될 수 있다. 또한, 제조 프로세스 제한들은 때때로 상이한 컴포넌트들을 제조하기 위해 2개 이상의 기판의 이용을 요구한다. 이어서 주요한 과제는 다수의 기판들 상의 회로의 상호연결이 되었다. 칩들 간의 요구되는 수백개의 연결들이 있을 수 있고, 고속 동작을 허용하도록, 유도성 및 용량성 효과들을 최소화하기 위해 연결 저항을 낮게 그리고 경로 길이들을 짧게 유지하는 것이 필요하다. 다수의 상호연결 어레인지먼트들(arrangements) 및 프로세스들이 알려져 있지만, 대부분은 특수하고 복잡한 프로세스들 또는 고가의 구조들을 요구한다.
부가적으로, 집적 회로들 상의 컴포넌트들 및 디바이스들의 수가 계속 증가함에 따라, 다양한 컴포넌트들 및 디바이스들을 연결하고 내부 컴포넌트들 및 디바이스들을 외부 회로에 연결하는데 이용되는 온-칩 와이어들의 수 및 복잡도가 증가하고 있다. 이들 상호연결들은 공간을 소비할 수 있어서, 상호연결들의 길이를 더 길게 되게 강제하고, 이에 따라 이들 온-칩 와이어들에 따른 신호 전파에서 보다 큰 지연을 도입한다. 부가적인 와이어링 층들을 도입하는 것은 와이어링 길이들을 감소시킬 수 있지만, 이러한 부가적인 와이어링 층들의 형성 또는 제조는 부가적 또는 복잡한 프로세싱 단계들을 요구할 수 있다. 또한, 상호연결들을 제조하는 비용은 종종 제품을 판매하는 경우 이용될 수 있는 상호연결들의 수를 결정하는데 있어 중요한 팩터이다.
상호연결들의 길이(및 대응하는 와이어링 지연, 와이어들 간의 커플링 커패시턴스, 손실 매커니즘들 및 다른 원치않은 와이어 파라시틱들)을 감소시키는 방법은 3-차원(3D) 공간 어레인지먼트에서 상호연결되도록 디바이스들을 포지셔닝하는 것이다. 2-차원(2D) 공간 어레인지먼트들에서 와이어 혼잡의 부분은 연결된 컴포넌트들을 최적으로 배치하는 것과 관련된 무능(inability)으로부터 발생한다. 3D 어레인지먼트는 컴포넌트들 및 디바이스들의 최적의 배치를 달성하기 위한 보다 많은 가능성들을 허용한다. 그러나 와이어 단축의 최대 이점을 달성하기 위해, 와이어들은 스택 주변 주위가 아니라, 스택 회로의 체적 내의 임의의 곳에서 3D 스택된 회로들 간의 비아들을 통해 수직으로 지향되어야 한다. 도 1은 스택 내부에 수직 비아들을 갖는 3D 칩 스택의 예를 예시한다. 칩 스택(100)은 기판들(110, 120, 130 및 140)을 포함한다. 수직 비아들의 예들은 112, 114 및 116으로서 도시된다.
다른 3D 구성은 도 2a 및 도 2b에서 예시된 바와 같이, 대면식 구성(face-against-face configuration)으로 스택된 2개의 기판들을 활용한다. 대면식 이란 용어는 면(face)이라 불리는, 디바이스들 및 그의 접촉들을 포함하는 기판의 표면들이 서로를 향하게 본딩될 것이라는 것을 암시한다. 도시된 바와 같이, 2개의 기판들(210 및 220)은 그 각각의 앞면들이 서로를 향하도록 정렬되고 본딩된다. 이러한 구성에서, 비아는 상호연결을 형성하는데 이용될 수 있다. 비아는 상호연결을 형성하도록 기판들(210, 220) 중 하나 이상을 통과할 수 있다. 기판들이 실리콘(Si)으로 이루어진 경우, 기판을 통과하는 비아는 TSV(through silicon via)로서 알려질 수 있다. 종래에, TSV는 기판을 형성하는 물질과 상이한 물질로 이루어진다. 그 결과, 비아를 형성하는 물질 및 기판을 형성하는 물질이 가열될 때 문제가 발생할 수 있다.
따라서, 개선된 간결한 집적 회로 어셈블리들 및 상호연결들을 형성하는 구조 및 방법이 요구된다. 바람직하게는, 이 구조 및 방법은 3D 회로들이 증가된 온도들에 노출되는 것을 가능케 할 것이다.
본 발명의 양상들에 따라, 집적 회로 어셈블리가 제공된다. 집적 회로 어셈블리는 제 1 칩 및 제 2 칩을 포함한다. 제 1 칩은 적어도 하나의 제 1 디바이스를 포함하는 앞면 및 뒷면을 갖는다. 제 2 칩은 적어도 하나의 제 2 디바이스를 포함하는 앞면을 갖는다. 제 1 칩 및 제 2 칩은 대면식(face-against-face) 접촉 구성으로 본딩된다. 집적 회로 어셈블리는 추가로 비아를 포함한다. 비아는 필라 부분(pillar portion)을 갖고, 필라 부분은 제 1 칩 및 제 2 칩을 통과하도록 배치된다. 비아는 각각의 제 1 칩 및 제 2 칩의 적어도 하나의 물질로 둘러싸인다. 비아의 적어도 일부를 캡슐화하는 쿠션 층은 비아와 비아를 둘러싸는 적어도 하나의 물질 간에 형성된다.
본 발명의 다른 양상들에 따라 제 1 칩 및 제 2 칩을 상호연결하는 방법이 제공된다. 이 방법은 본딩 단계, 형성 단계 및 증착 단계를 포함한다. 제 1 칩 및 제 2 칩을 상호연결하기 위한 방법의 제 1 단계는 대면식 구성으로 제 1 칩 및 제 2 칩을 본딩하는 단계를 포함한다. 제 2 단계는 제 1 칩 및 제 2 칩 내에 적어도 부분적으로 비아를 형성하는 단계를 포함하고 비아는 각각 제 1 칩 및 제 2 칩의 적어도 하나의 물질에 의해 둘러싸인다. 제 3 단계는 비아의 부분 상에 쿠션 층을 증착하는 단계를 포함하고, 쿠션 층은 상기 비아와 상기 비아를 둘러싸는 적어도 하나의 물질 간에 형성된다.
첨부 도면들은 제 크기대로 그려지도록 의도되지 않는다. 도면들에서, 다양한 도면들에서 예시되는 각각의 동일하거나 거의 동일한 컴포넌트는 동일한 번호로 표현된다. 명확성을 위해, 각각의 컴포넌트가 각각의 도면에서 라벨링되는 것은 아닐 수 있다.
도 1은 스택의 내부에 수직 비아들을 갖는 종래의 3D 칩 스택의 개략적 예시이다.
도 2a 및 도 2b는 각각 종래의 3D 다이 어셈블리들의 모놀리식 제조를 위한 대면식 웨이퍼 기판 정렬 및 모놀리식 3D 회로 라미네이션을 위해 2개의 정렬된 기판의 대면식 본딩을 위한 정렬 동작의 개략도들이다.
도 3a 내지 도 3c는 칩들의 정렬 및 대면식 본딩의 예는 물론, 칩들 중 하나의 기판들의 하나의 배면측 씨닝(thinning)의 예의 개략적 단면도들이다.
도 4a 내지 도 4u는 본 발명의 양상들에 따라 딥 필라 네일 헤드 비아(deep pillar nail head via)를 갖는 2-칩 구조를 제조하는 프로세스의 개략적 단면도들이다.
도 5a 내지 도 5c는 다이 내에 위치되는 TSV(through silicon via)의 예의 개략적 단면도들이다.
본 발명은 그의 적용에 있어서 도면들에서 예시되고 아래의 설명에서 설명되는 컴포넌트들의 구조 및 어레인지먼트의 세부사항들로 제한되지 않는다. 본 발명은 다른 실시예들에 대해서도 가능하며 다양한 방식들로 수행되고 실행된다. 또한, 본 명세서에서 이용되는 어법 및 용어는 설명의 목적을 위한 것이며, 제한하는 것으로서 간주되어선 안 된다. "포함하는", "구비하는", 또는 "갖는", "함유하는", "수반하는" 및 본 명세서에서의 그의 변동물들의 이용은 이하 나열되는 아이템들, 및 그의 등가물들은 물론 부가적인 아이템들을 포함하도록 의도된다. 이 애플리케이션에서, "A 및 B 중 적어도 하나"의 구문은 A 또는 B 또는 (A 및 B)를 의미하는 A 및/또는 B와 등가이다.
또한, 이어지는 반도체 구조들을 설명하는데 있어서, "~ 상에" 란 용어는 서로에 대하여 디바이스들, 층들 및 피처들의 배치를 설명하는데 이용될 것이란 것이 주의되어야 한다. 이러한 상황들에서 "~ 상에" 란 용어는 "~ 상에 직접"의 해석으로 제한되도록 의도되는 것이 아니고, 층들 내에 배치되는 구조들의 가능성, 또는 층들 내에 적어도 부분적으로, 또는 개재되는 층들의 존재의 가능성을 배제하도록 의도되지 않는다. 따라서, "~ 상에"는 상황에 대해 적절히 "~ 내에", "부분적으로 ~ 내에", 및 "~ 위에"를 포함할 수 있다.
이 애플리케이션의 목적을 위해, "기판" 이란 용어는 그 상에, 그 내에, 또는 적어도 부분적으로 그 내부에 층들, 구조들 및/또는 디바이스들이 형성될 수 있는 지지부를 지칭한다는 것이 추가로 주의되어야 한다.
본 명세서에서 이용되는 바와 같은 "칩" 이란 용어는 기판 상에, 그 내부에, 또는 부분적으로 그 내부에 형성되는 기판 + 층들, 구조들 또는 디바이스들을 지칭한다. "칩"은 종종 "다이"로서, 또는 "집적 회로"로서 흔히 지칭되지만, 집적 회로는 리드 프레임, 본드 와이어들 및 패키징과 같은 부가적인 컴포넌트들을 포함할 수 있고; 집적 회로는 하나의 패키지 내의 다수의 칩들을 포함할 수 있다.
집적 회로 어셈블리의 간결한 3-차원 구조가 제공된다. 구조를 제조하기 위한 대응하는 방법이 또한 제공된다. 구조는 디바이스들 및 컴포넌트들이 형성될 수 있어서, 제 1 칩을 형성하는 앞면을 갖는 제 1 기판(때때로 웨이퍼라 불림)을 포함한다. 칩의 면(face)은 칩의 활성 측 또는 컴포넌트들 및/또는 디바이스들을 갖는 측에 대응한다. 구조는 추가로 컴포넌트들 및 디바이스들이 형성될 수 있어서, 제 2 칩을 형성하는 앞면을 갖는 제 2 기판을 포함한다. 제 2 칩의 면은 칩의 활성 측, 또는 컴포넌트들 및/또는 디바이스들을 갖는 측에 대응한다. 제 1 칩 및 제 2 칩은 함께 본딩되고, 칩들의 각각의 면들은 서로를 향한다.
칩들 중 하나의 단일 브랜치 내에 적어도 부분적으로 형성되는 "필라(pillar)" 비아로 불리는 딥 비아(deep via)는 2개의 칩들의 금속화 층들을 연결하기 위해 제공되다. 몇몇 실시예들에 따라, 칩들은 적합한 본딩제, 예를 들어, 적절한 접착제로 함께 본딩된다. 필라 비아는 칩들 중 하나의 기판을 통해 형성될 수 있고, 이에 따라 기판의 배면측에서 필라를 노출한다. 몇몇 실시예들에 따라, 대면식 본딩된 칩들의 제 1 쌍은 대면식 본딩된 칩들의 제 2 쌍에 적절한 구성으로 본딩될 수 있고, 이에 따라 다중-칩 집적 회로 어셈블리를 형성한다. 예를 들어, 몇몇 실시예들에서, 노출된 필라들을 갖는 제 1 대면식 본딩된 칩 스택의 기판의 뒷면은 제 2 대면식 본딩된 칩 스택의 기판의 뒷면과의 후속 대면식 본딩을 위한 새로운 면으로서 취급될 것이다.
3-차원 집적 회로 어셈블리에 대한 상호연결은 상호연결을 형성하는 방법과 함께 제공된다. 상호연결은 제 2 칩의 금속 층으로 제 1 칩의 금속층을 연결하는 것을 가능하게 하는 비아의 형태를 취할 수 있으며, 여기서 제 1 및 제 2 칩들은 대면식 구성으로 본딩된다. 몇몇 실시예들에서, 비아는 제 1 칩의 금속 층에 대한 접촉을 제공하는 콜릿(collet)의 개구 내에 적어도 부분적으로 배치된다. 콜릿은 폐쇄(그러나 둥글 필요는 없음) 등고선의 형태를 취할 수 있는 링-유사 구조일 수 있다. 대안적으로, 콜릿은 비아가 통과하는 세그멘팅된 등고선을 형성하도록 하나 이상의 브레이크들(breaks)을 포함할 수 있다. 일 실시예에 따라, 비아는 2개의 부분들을 포함한다. 제 1 부분은 단일 터널 내에 적어도 부분적으로 형성되고 제 1 칩의 층으로부터 제 2 칩의 층으로 연장하는 필라이다. 비아의 제 2 부분은 콜릿에 접촉하는 "네일 헤드(nail head)" 구조를 포함하고, 비아의 필라 부분보다 더 큰 단면적을 갖는다.
대면식 구성으로 본딩된 칩들의 금속화 층들을 연결하기 위한 저-저항 비아가 제공된다. 비아는 단일 터널 구조를 포함하고, 이에 따라 3D 어셈블리의 비교적 작은 양의 칩 영역 또는 체적을 점유한다. 몇몇 실시예들에 따라, 칩들이 함께 본딩된 이후 비아가 형성된다. 칩들 중 하나 또는 둘 다의 기판은 칩들이 비아 제조를 용이하게 하도록 함께 본딩된 이후 씨닝(thinning)될 수 있다. 몇몇 실시예들에 따라, 비아의 어떠한 부분도 칩들의 본딩 이전에 형성되지 않는다. 즉, 칩들이 정렬되고 본딩된 이후 비아가 형성된다. 이러한 "비아 인 라스트(vias in last)" 접근법은 비아의 깨끗한 표면들 및 양호한 접촉들 및 다른 제조 구조들을 보장하기 위해 비아 구조의 제조 동안 다수의 세척 프로세스들의 이용을 가능케 한다. 구조는 또한 제조하는데 저렴하고, 반도체 제조를 위해 이용되는 것과 동일한 프로세스들을 이용하고, 고 밀도 비아 어레이의 형성을 허용하고, 그것의 비교적 짧은 길이로 인해 낮은 인덕턴스를 나타낸다. 이들 동일한 전기적 비아들은 또한 대부분의 금속들이 또한 열 전도성이기 때문에, 3D 어셈블리의 내부로부터의 열의 제거를 강화하기 위한 열 경로들로서 역할할 수 있다. 이들 금속들 중에서, 실온에서 최고 전기 및 열 전도율은 통상적으로 구리(Cu)를 통해 달성될 것이다. 비아는 또한 높은 종횡비 프로세싱으로부터 획득되는 실질적으로 수직 측벽들을 가질 수 있다. 구리의 이용은 수직 측벽들의 형성에 도움을 줄 수 있다.
나열된 본 발명의 양상들 및 실시예들은 반드시 개별적일 필요는 없고, 이들은 임의의 적합한 결합으로 실시될 수 있다는 것이 인지되어야 한다. 마찬가지로, 본 발명은 당업자들에게 자명한 바와 같이, 본 명세서에서 명시적으로 설명된 양상들 및 실시예들로 제한되는 것이 아니라, 부가적이고 대안적인 양상들 및 실시예들이 가능하다.
정렬, 본딩 및 배면측 씨닝{ Alignment , Bonding , and Backside Thinning }
딥 필라 네일 헤드 비아(deep pillar nail head via)가 알려져 있다. 딥 필라 네일 헤드 비아의 예로는, THREE-DIMENSIONAL FACE-AGAINST-FACE INTEGRATION ASSEMBLY란 명칭의 미국 특허 번호 제 7,453,150 호를 참조한다. 예시 목적들을 위해, 본 발명의 쿠션 층은 딥 필라 네일 헤드 비아들에 관하여 설명될 것이다. 그러나 본 발명의 양상들은 딥 필라 네일 헤드 비아들로 제한되지 않는다. 당업자들은 본 발명의 양상들이 미국 특허 번호 제 7,453,150 호에서 설명된 바와 같은 딥 필라 네일 헤드 필라들은 물론 다른 비아들과 함께 이용될 수 있다는 것을 이해할 것이다.
딥 필라 네일 헤드 비아를 제조하기 위해, 2개의 칩들의 대면식 본딩된 구성을 달성하는 것이 바람직하며, 칩들 중 적어도 하나의 기판의 배면은 씨닝된다. 대면식 구성은 다른 알려진 구성들, 예를 들어, 뒷면-대-면 구성(back-against-face configuration)들에 비해 이점을 제공한다. 대면식 구성이 뒷면-대-면 구성에 비해 제공하는 하나의 이점은 예를 들어, 상부 기판을 하부 기판에 정렬한 이후 상부 기판이 씨닝되도록 허용하는 것을 포함한다. 대면식 구성을 이용할 때 상부 기판은 정렬 동안 두껍기 때문에(즉, 씨닝되지 않음), 상부 기판은 면-대-뒷면 구성들에서 이용되는 기판들보다 구부리거나, 피거나, 휘거나 또는 블리스터링(blister)할 가능성이 적다. 그 결과, 대면식 구성을 이용한 회로들은 다른 구성, 예를 들어, 면-대-뒷면 구성을 이용한 칩들보다 더 정확히 정렬된다. 그러나 본 발명은 이 구성을 달성하는 임의의 특정한 방법으로 제한되지 않는다. 비-제한적인 예가 이제 설명된다.
본딩 이전에, 2개의 칩들을 형성하도록 2개의 기판들 중 하나 또는 둘 다 상에서 프로세싱이 수행되어, 원하는 컴포넌트들, 금속화 층들 등을 제공할 수 있다. 도 3a를 참조하면, 칩(301)은 앞면(304) 및 뒷면(302)을 갖는 기판(300)을 포함한다. 기판(300)은 실리콘 기판이지만, 임의의 다른 타입의 기판일 수 있으며, 본 발명이 이러한 것으로 제한되지 않는다. 기판(300)은, 600-800 미크론들만큼 작을 수 있는 두께(t10) 또는 임의의 다른 두께를 갖지만, 본 발명이 이러한 것으로 제한되지 않는다. 저 유전율(K)을 가질 수 있는 유전체 층(324)이 앞면(304) 상에 형성될 수 있다. 유전체 층(324)은 실리콘 이산화물 또는 임의의 다른 적합한 인터-금속 유전체(IMD) 물질일 수 있지만, 본 발명은 이러한 것으로 제한되지 않는다. 하나 이상의 금속화 층들(328)이 유전체 층(324) 내에 형성될 수 있고, 당업자에게 알려져 있을 수 있는 바와 같은 구리, 알루미늄, 또는 임의의 다른 적합한 전도 물질로 형성될 수 있다.
금속화 층(328)과 기판(300) 간에 옴 접촉(ohmic contact)을 제공하는데 이용될 수 있는 접촉 층(318)이 기판(300)의 앞면(304) 상에 형성될 수 있다. 접촉 층(318)은 텅스텐, 또는 임의의 다른 적합한 접촉 물질로 형성될 수 있다. 접촉 금속은 표면 내에 또는 그의 면 상에 구현되는 디바이스 단자들과의 옴 저항 대신, 쇼키 다이오드(Schottky diode)의 형성을 방지하는데 이용될 수 있다. 당업자들에게 알려져 있을 수 있는 바와 같이 적절한 계면 야금(interface metallurgy)이 접촉 층(318)을 형성하고 기판(300) 및 금속화 층(328)과의 접촉 층(318)의 적절한 접촉을 보장하는데 이용될 수 있다.
칩(311)은 앞면(314) 및 뒷면(312)을 갖는 기판(310)을 포함한다. 기판(310)은 실리콘 기판일 수 있지만, 본 발명이 이러한 것으로 제한되지 않기 때문에, 임의의 다른 타입의 기판일 수 있다. 기판(310)은, 600-800 미크론들만큼 작은 두께(t10), 또는 임의의 다른 두께를 갖지만, 본 발명이 이러한 것으로 제한되지 않는다. 저 유전율(K)을 가질 수 있는 유전체 층(322)은 앞면(314) 상에 형성될 수 있다. 유전체 층(322)은 Si02 또는 임의의 다른 적합한 인터-금속 유전체 물질일 수 있지만, 본 발명이 이러한 것으로 제한되지 않는다. 하나 이상의 금속화 층들(326)은 유전체 층(322) 내에 형성될 수 있고, 당업자들에게 알려져 있을 수 있는 바와 같이 구리, 알루미늄, 또는 임의의 다른 적합한 전도 물질로 형성될 수 있다. 금속화 층(326) 및 기판(310) 간에 옴 접촉을 제공하는데 이용될 수 있는 접촉 층(316)이 기판(310)의 앞면(314) 상에 형성될 수 있다. 접촉 층(316)은 텅스텐, 또는 임의의 다른 적합한 접촉 물질로 형성될 수 있다.
당업자들에게 알려져 있을 수 있는 바와 같이 적절한 계면 야금이 접촉 층(316)을 형성하고 기판(310) 및 금속화 층(326)과의 접촉 층(316)의 적절한 접촉을 보장하는데 이용될 수 있다.
콜릿(330)은 유전체 층(322) 내에 적어도 부분적으로 형성된다. 콜릿은 금속화 층(326)과 접촉할 수 있다. 콜릿(330)은 구리, 알루미늄, 또는 금속화 층(326) 및 딥 필라 네일 헤드 비아와의 양호한 접촉을 형성하기 위한 임의의 다른 적합한 물질로 형성될 수 있다.
대면식 구성으로 2개의 칩들(301 및 311)의 본딩을 예상하여, 다양한 프로세싱 단계들이 요구될 수 있다. 각각의 칩의 앞면은 가능한 평평하게 되도록 폴리싱되어야 한다. 딥 트랜치 에칭 프로세스를 이용하여, 배면 측 정렬 마크의 형태의 트랜치는, 2-칩 스택의 씨닝된 기판 파트너가 되는 것의 앞면 내로 어느 정도로(part way) 에칭될 수 있다. 이들 트랜치들은 씨닝 프로세스에서 노출될 것이며, 이 지점에서, 이 마크는 가시적이 되고 씨닝된 기판 파트너 상의 배면측 리소그래피를 위해 유용하게 될 것이다. 마지막으로, 칩의 전면 측은 이를테면, 표면들의 플라즈마 활성화(plasma activation)에 의해, 또는 기상 또는 액체 적용 방법들에 의한 화학 접착제의 적용에 의해 접착-준비 상태가 되어 있을 필요가 있다. 이러한 접착은 칩의 면에 대한 접착을 위해 화학적으로 특유하고, 제 2 접착층에 대한 접착을 위해 잠재적 화학적 성질(latent chemistry)을 포함하여야 하지만, 칩-투-칩 정렬 및 본더(bonder) 내로의 삽입 동안 핸들링을 위해 건조 상태로 유지할 수 있다.
정렬 이전에, 하나 또는 둘 다의 면들은 본딩 층(320)(도 3b에서 도시됨)과 같은 본딩 층으로 코팅된다. 본딩 층(320)은 실록산-기반 폴리머릭 접착 층일 수 있다. 그러나 대안적인 본딩 층들, 예를 들어, 에폭시 폴리이미드, 폴리메틸 실록산, 벤조사이클로뷰텐, 실록산 코폴리머들, 폴리실리렌들, 또는 임의의 다른 본딩 층이 이용될 수 있다. 본딩 준비는 또한 표면들의 플라즈마 활성화에 의해 조장될 수 있다. 높은 열 안정성, 낮은 열 팽창 계수, 양호한 접착, 에칭에 대한 낮은 저항 및/또는 낮은 저하를 나타내는 본딩 층을 이용하는 것이 바람직하다. 이들 특성들 중 임의의 것 또는 특성들의 결합은 구조들의 의도된 적용 및 환경에 의존하여 요구될 수 있고 본 발명은 이러한 것으로 제한되지 않는다.
대면식 구성으로 인해, 일 구현에서, 정렬은 2개의 이미저들을 이용하여 수행될 수 있다. 제 1 이미저는 칩들 아래에 배치될 수 있고, 기판(310)의 앞면(314)을 바라볼 수 있다. 제 2 이미저는 칩들 위에 배치될 수 있고, 기판(300)의 앞면(304)을 바라볼 수 있다. 2개의 정렬 마크들이 각각의 기판 상에 정렬될 수 있고, 마크들은 기판 직경의 대략 3/4의 거리만큼 서로로부터 분리되지만, 정렬 마크들의 다른 거리들 및 수들, 또는 다른 정렬 기법들이 이용될 수 있으며, 본 발명이 이러한 것으로 제한되지 않는다.
칩들이 정렬된 이후, 이들은 본딩 프로세스가 완료하도록 z-방향으로 작은 양만큼 분리된 채로 유지하면서, 2개의 칩들을 수평(x-y) 정렬로 홀딩하도록 적합하게 설계되는 척(chuck) 내의 본더에 배치될 수 있다. 본딩은 임의의 적합한 방법에 의해 수행될 수 있다. 일 실시예에서, 본더는 그의 배면측들로부터 2개의 기판들을 가열하고, 이어서 그의 x-y 정렬을 유지하면서 z-방향으로 2개의 기판들을 함께 주의깊게 이동시킨다. 기판들(300 및 310)의 표시된 두께들로 인해, 기판들은 실질적으로 단단하게 될 수 있어서, 링클링(wrinkling), 크래킹(cracking) 또는 그렇지 않으면 손상을 입지 않고 그의 본딩을 용이하게 한다. 완료된 대면식 구성이 도 3b에서 도시된다.
도 3c는 기판(310)이 뒷면(312)으로부터 씨닝된 도 3b의 대면식 구성을 예시한다. 씨닝은 실리콘을 씨닝하기 위한 임의의 적합한 방법, 예를 들어, 랩핑(lapping), 습식 에칭 또는 플라즈마 씨닝에 의해 수행될 수 있다. 초기 두께(t10)를 갖는 기판(310)은 이제 씨닝된 두께(t10')를 가지며, 이를 통해, 홀들 또는 트랜치는 초기 두께(t10)를 통한 것보다 더 쉽게 에칭될 수 있다. 씨닝된 기판은 또한 씨닝되지 않은 기판보다 더 뛰어난 광학 투명도를 나타낼 수 있어서, 추가의 광학 프로세싱 및/또는 정렬을 용이하게 한다. 씨닝된 두께(t10')는 200 옹스트롬 내지 10 미크론들, 또는 임의의 다른 적합한 감소된 두께일 수 있다. 씨닝 이후 남아있는 두께가 등록 정보를 획득하기에 너무 큰 경우, 특별 기판 준비 단계들이 기판의 앞면으로부터 딥 트랜치 피처들을 삽입하기 위해 이용될 수 있으며, 이는 씨닝 이후에 노출되고, 이어서 등록을 위해 이용될 것이다.
씨닝된 기판은 매우 균일한 두께를 가져야 한다. 이는 임의의 적합한 방법에 의해 달성될 수 있다. 예를 들어, 일 방법은 SOI(silicon on insulator) 웨이퍼 프로세스에서 보통 이용되는 것과 같은 매립된 산화물 층에서 에칭 프로세스를 실질적으로 느리게 하거나 에칭을 선택적으로 정지시키는 에칭 프로세스를 이용하는 것이다. 특히 기판(310)은 대조적인 에칭 저항을 갖는 물질들을 이용한 SOI 기술을 이용하여 형성될 수 있다. 대조적인 에칭 저항들은 기판(310)의 균일한 씨닝을 용이하게 할 수 있다.
웨이퍼 기판들이 SOI 구조가 아닌 경우, SiGe 합금 층들, 또는 중하게(heavily) 도핑된 층들과 같은 다른 매립된 층들이 씨닝 프로세스를 느리게 하거나 실질적으로 종료시키기에 충분히 선택적이 될 수 있다. 예를 들어, 도시되지 않았지만, 기판(310)은 초기에 실리콘 기판, 얇은 증착된 SiGe 층, 및 SiGe 층 상에서 성장된 에피택셜 Si를 포함할 수 있다. 앞면(314)은 에피택셜 층의 표면에 대응할 수 있으며, 뒷면(312)은 실리콘 기판의 표면에 대응한다. 대면식 구성으로 칩들(301 및 311)을 본딩한 이후, 씨닝 프로세스는, 증착된 SiGe 층에서 정지하고 이에 따라 SiGe 층 및 에피택셜 실리콘 층을 불활성으로 남겨두도록 실리콘 기판을 씨닝하게 기능할 수 있다.
다른 씨닝 기법들은 웨이퍼의 면 측으로부터 부가적인 딥 트랜치 구조들을 부가하는 것을 포함하여, 씨닝 프로세스 동안 노출되고 원하는 두께가 국부적으로 달성되는 지역적 씨닝을 위한 신호 표시자로서 역할하거나 에칭 프로세스를 늦추는 적절한 물질로 이들을 충전한다. 예를 들어, 기판(310)은 앞면(314)으로부터 형성되는 텅스텐과 같은 임의의 적합한 물질의 스터드들(studs)을 포함할 수 있다. 본딩 이후에, 뒷면(312)으로부터 기판(310)의 씨닝 시에, 스터드들의 말단(tip)들은 노출되거나 임의의 추가의 씨닝을 저지하거나, 그렇지 않으면 씨닝이 완료되었다고 표시할 수 있다. 이러한 기법은 지역적 플라즈마 플룸(regional plasma plume)과 함께 이용될 수 있어서, 예를 들어, 이를 테면, 잔류 가스 분석자 또는 다른 시그널링 수단에 의해 DTI(deep trench isolation) 구조 내의 물질의 침식을 통해 DTI의 노출을 감지한다.
기판을 씨닝하는 방법은 이용되는 정지층의 타입에 의존하여 선택될 수 있거나, 그 반대도 가능하다. 위에서 설명된 비-제한적인 예의 프로세스를 따름으로써, 균일하게 씨닝된 기판을 갖는 대면식 본딩된 구성이 달성될 수 있다.
네일 헤드를 갖는 필라 비아의 형성( Formation of Pillar Via with Nail Head )
예시적인 제조 시퀀스가 본 발명의 양상들에 따라 이제 설명될 것이다. 아래에서 설명되는 제조 시퀀스는 다수의 다른 가능한 실시예들의 단지 하나의 실시예이다. 이러한 특정한 예들은 제한적인 적으로 의도되지 않는다는 것이 인지되어야 한다. 당업자는 본 발명의 양상들에 따라 다양한 다른 제조 시퀀스들이 또한 이용될 수 있다는 것을 이해할 것이다.
예시적인 제조 시퀀스는 시작 지점으로서 대면식 본딩되고, 씨닝된 구성(예를 들어, 도 3c의 구조)을 가정하여, 네일 헤드를 갖는 필라 비아의 형성에 관하여 설명될 것이다. 단순함을 위해, 프로세스의 특정한 값들 및/또는 특성들(이를 테면, 종횡비들, 에천트들, 구조적 치수들 등)이 적절히 나열될 것이다. 또한, 프로세싱 단계들의 논의되는 순서는 예시적이며 비-제한적인 것으로서 의도되고, 단계들은 다양한 순서들로 수행될 수 있다는 것이 인지되어야 한다. 부가적인 프로세싱 단계들이 부가될 수 있고, 본 명세서에서 논의된 모든 단계들이 요구되는 것은 아니다.
프로세스 시퀀스( Process Sequence )
도 4a 내지 도 4u는 대면식 구성으로 본딩된 칩들의 금속 층들을 상호연결하기 위한 딥 필라 네일 헤드 비아(deep pillar nail head via)를 제조하기 위한 시퀀스를 예시한다. 도 4a 내지 도 4u는 도 3a 내지 도 3c에서 또한 예시되고 위에서 설명된 다수의 엘리먼트들을 도시한다. 이러한 경우에, 도 4a 내지도 4u에서 도시된 엘리먼트들은 도 3a 내지 도 3c에서 도시된 대응하는 3개의-시리즈들(예를 들어, 320) 엘리먼트에 대해 4개의 시리즈들(예를 들어, 420)로서 라벨딩되어야 한다.
도 4a는 기판(410)이 뒷면(412)으로부터 씨닝되는 도 3c의 구성과 유사한 대면식 구성을 예시한다. 금속 차폐 층(440)이 씨닝된 기판(410)의 뒷면 상에 증착될 수 있다. 금속 차폐 층은 실리콘 기판(410)의 이어지는 에칭 동안 부가되는 에칭 저항을 제공할 수 있다. 금속 차폐 층은 몰리브덴, 니켈, 또는 임의의 다른 적합한 차폐 물질로 형성될 수 있다. 이러한 층의 화학물질은 바람직하게는, 차폐 층이 제거될 때 이들 다른 층들의 손상을 방지하기 위해 프로세스에서 이용되는 다른 층들에 대한 에칭 화학물질들과 직교적이 되어야 한다. 마스크 층(도시되지 않음)이 금속 차폐 층(440) 상에 형성될 수 있다. 포토레지스트 또는 임의의 다른 적합한 물질일 수 있는 마스크 층이 증착되거나 임의의 적합한 방법에 의해 형성될 수 있다. 마스크 층은 금속 차폐 층(440)을 에칭하기 위한 에칭 마스크를 형성하도록 패터닝된다.
딥 필라 네일 헤드 비아의 제조는 씨닝된 기판(410) 내의 개구(444)의 에칭과 더불어 도 4b에서 진행된다. 습식 에칭 또는 건식 에칭일 수 있는 고 이방성을 갖는 에칭 기술을 이용하는 것이 바람직하지만, 본 발명은 이러한 것으로 제한되지 않는다. 예를 들어, SF6가 에천트로서 이용될 수 있다. 도 4b에서 도시된 바와 같이, 개구(444)의 벽들(443)이 콜릿(430)의 외부 에지들(431)과 대략적으로 정렬된다. 꼭 그럴 필요는 없지만, 콜릿(430)의 외부 에지들(431)과 벽들(443)의 양호한 정렬은 네일 헤드(추후에 도시됨)와 콜릿(430) 간의 양호한 접촉을 형성하는 것을 용이하게 할 수 있다. 개구(444)의 벽들(443)은 외부 에지들(431) 외부에서 정렬(에칭 동안 콜릿 외부의 바람직하지 않은 터널의 형성을 야기할 수도 있음)되지 않는 것이 바람직할 수 있다.
도 4c에서 도시된 바와 같이, 금속 차폐 층(440)(도 4b에서 도시됨)은 임의의 적합한 방법에 의해 제거된다.
도 4d는 기판(410)의 개구(444)의 배면-충전을 예시한다. 이는 딥 필라 비아(추후에 도시됨)와 기판(410) 간에 쇼키-배리어 접합을 형성하는 것을 방지하기 위해 도 4f에서 보다 명확히 보여지는 바와 같이 적어도 부분적으로 수행된다. 기판(410)의 개구(444)의 배면-충전은 SiO2 또는 임의의 다른 적합한 유전체 물질, 통상적으로 산화물일 수 있는 층(446)을 증착하거나 다른 방식으로 형성하는 것을 포함할 수 있다. 층(446)의 형성은 화학 기상 증착(CVD), 또는 임의의 다른 적합한 증착 또는 선택적 성장 프로세스에 의해 수행될 수 있다. 층(446)을 형성한 이후, 화학-기계적 폴리싱(CMP) 또는 임의의 다른 적합한 평탄화 프로세스는 층(446)의 상위 표면이 기판(410)의 뒷면(412)과 실질적으로 동일 평면이 되도록 수행될 수 있다.
도 4e는 금속 차폐층(448)이 패터닝되고 마스크 층이 제거된 이후 금속 차폐층(448)을 도시한다. 예를 들어, 마스크 층이 포토레지스트로 형성된 경우, 그것은 에싱(ashing)에 의해 제거될 수 있다. 금속 차폐 층은 습식 에칭 또는 건식 에칭 기술들을 포함하는 임의의 적합한 에천트 기술을 이용하여 에칭될 수 있지만, 본 발명은 이러한 것으로 제한되지 않는다. 패터닝 이후, 금속 차폐 층은 후속 프로세싱을 위한 에칭 마스크를 형성한다. 패터닝은 콜릿(430) 바로 위에 형성되는 개구(447)를 포함한다. 예시된 바와 같이, 개구(447)의 벽들(449)은, 개구(447)가 내부 에지들(429)에 의해 정의되는 콜릿(430)의 폭보다 더 좁게 되도록 배치된다.
도 4f는 터널(450)의 형성의 초기 스테이지를 예시한다. 터널(450)은 배면-충전 층(446) 및 유전체 층(422)을 통한 에칭에 의해 형성된다. 이 스테이지에서, 터널(450)은 본딩 층(420)까지 연장한다. 터널(450)은 임의의 적합한 에천트를 이용하여 DRIE(deep reactive ion etch)와 같은 지향성 에칭에 의해 형성될 수 있다. 예를 들어, 유전체 층(422) 및 배면-충전 층(446)이 SiO2인 경우, CF4, CF3H, 또는 CFH3와 같은 플루오르-메틸 에칭 후보들 중 임의의 것이 이용될 수 있다. 이들은 아르곤 없이 또는 아르곤과 함께 이용될 수 있다. ICP(inductively coupled plasma) 에칭은 또한 DRIE 대신 또는 이에 더하여 이용될 수 있다. 일 실시예에서, 터널(450)의 형성은 DRIE 또는 ICP와 함께 이용될 수 있는 반복된 증착 및 에칭 단계들의 보쉬 프로세스(Bosch process)를 이용하여 수행된다.
터널(450)의 정렬은, 유전체 부분들(451)이 터널(450)과 콜릿(430) 사이에 남아있도록 된다. 유전체 부분들(451)은, 터널(450)이 딥 필라 비아를 형성하기 위해 추후에 충전될 때 콜릿(430)의 내부 에지들(429) 간의 금속의 성장을 방지한다.
도 4g에서 도시된 바와 같이, 터널(450)의 형성은 예를 들어, 임의의 적합한 에천트를 통한 DRIE 또는 ICP를 이용하여 본딩 층(420)을 에칭함으로써 지속된다. 본딩 층(420)이 폴리머릭 접착 층인 경우, 산소는 가능하게는, 보쉬 재산화(Bosch reoxidation)에 의해 강화된 에천트로서 역할할 수 있다. 본딩 층(420)의 합성 및 이용된 에칭의 타입에 의존하여, 측방향 에칭(lateral etch)이 이 단계 동안 수직 에칭에 반드시 첨가될 수 있다. 그러나 측방향 에칭은 요구되지 않으며, 본 발명은 이러한 것으로 제한되지 않는다. 측방향 에칭의 양을 최소화하는 것이 바람직하다.
도 4h는 터널(450)의 지속된 형성을 예시한다. 유전체 층(424)은 적절한 에천트로, DRIE 또는 ICP를 이용하여 에칭된다. 에칭은 재차 보쉬 프로세스에 의해 진행된다. 유전체 층(424)이 SiO2인 경우, CF4, CF3H, 또는 CFH3와 같은 플루오르-메틸 에칭 후보들 중 임의의 것이 이용될 수 있다. 이들은 아르곤과 함께, 또는 아르고 없이 이용될 수 있다. 에칭은 천연 에칭 정지부로서 동작하는 금속화 층(428)까지 진행된다.
완료된 터널(450)과 함께, 금속 차폐 층(448)이 임의의 적합한 방법에 의해 기판(410)의 뒷면(412)으로부터 제거될 수 있다. 프로세스는 딥 필라 네일 헤드 비아의 형성과 함께 진행된다. 도 4i에서 도시된 바와 같이, 배리어 층(458)은 터널(450)의 플로어 및 벽들 상에 증착된다. 배리어 층(458)은 W, Ti, Ta, TiN, TaN 또는 임의의 다른 적합한 물질일 수 있고, 주변 유전체 층들(422 및 424) 및 본딩 층(420) 내로 추후-증착되는 필라 물질의 확산을 방지하는데 이용된다. 배리어 층(458)은 매우 컨포멀한 CVD 프로세스 또는 원자층 증착에 의해 증착될 수 있고, 이에 따라 매우 얇을 수 있다.
접착 프로모터 리액터(adhesion promoter reactor)가 이어서 터널(450)에 적용된다. 접착 프로모터 리액터는 배리어 층(458)에 또는 터널(450) 상에 위치된 임의의 다른 물질에 적용된다. 접착 프로모터 리액터는 배리어 층(458)에 또는 터널(450) 상에 위치되는 임의의 다른 물질에 대해 접착 프로모터(461)를 앵커(anchor)한다. 도 4j에서 도시된 바와 같이, 접착 프로모터(461)는 터널(450)의 둘레에 부착된다. 바람직한 실시예들에서, 접착 프로모터 리액터는 SiO2 또는 임의의 다른 물질일 수 있고, CVD(chemical vapor deposition), 또는 다른 적합한 증착 프로세스를 이용하여 배리어 층(458)에 적용된다. 접착 프로모터(461)는 A-174, 또는 본 발명의 양상들에 따라 접착을 조장하는데 이용되는 임의의 다른 물질일 수 있다.
도 4k는 터널(450)에 적용되는 쿠션 층(459)을 예시한다. 쿠션 층(459)은 터널(450)의 전체 둘레에, 또는 터널(450)의 일부에만 적용될 수 있다. 또한, 쿠션 층(459)은 접착 프로모터(461) 상에, 또는 터널(450) 둘레 그 자체를 포함해서 터널(450)의 임의의 다른 물질에 증착될 수 있다. 바람직한 실시예에서, 쿠션 층(459)은 VDP(vapor deposition polymer) 또는 다른 물질로 구성된다. 보다 바람직한 실시예에서, 쿠션 층(459)은 파릴렌으로 구성될 수 있다. 쿠션 층(459)은 터널(450)과 터널(450)을 둘러싸는 물질들 간의 쿠션, 버퍼, 및/또는 배리어를 제공하는데 이용된다. 예시 목적을 위해, 쿠션 층(459)은 단순화된 도 5a 내지 도 5c에 관하여 아래에서 설명된다.
도 5a는 다이(504) 내에 위치되는 TSV(Through Silicon Via)(502)와 같은 종래의 터널의 도면을 도시한다. 바람직한 실시예에서, 다이(504)는 실리콘(Si), 또는 몇몇 다른 물질로 이루어질 수 있다. TSV(502)는 구리(Cu) 또는 텅스텐(W)과 같이, 비아들을 위해 당업자들에 의해 이용된 금속일 수 있다. Cu는 통상적으로 전기 전류 및 열 전도율에 대한 그의 낮은 저항으로 인해 바람직한 금속이다. 그러므로, Cu는 단지 예시 목적을 위해서 아래에서 논의될 것이다.
위에서 설명된 바와 같이, TSV(502) 및 다이(504)는 통상적으로 상이한 물질들, 예를 들어, 다이에 대하여 실리콘 및 TSV에 대하여 구리로 형성된다. 그 결과, 종래의 TSV(502) 및 종래의 다이(504)가 가열될 때 원치않는 문제들이 발생할 수 있다. 일 예로서, TSV(502) 및 다이(504)를 (예를 들어, 솔더링 프로세스 동안) 가열할 때, TSV(502)의 Cu는 Si로 형성된 다이(504)의 확장보다 더 큰 정도로 확장할 수 있다. 이는, TSV(502)의 Cu가 다이(504)를 포함하는 Si보다 더 큰 열 팽창 계수를 갖기 때문이다. 가열 동안 Cu TSV(502)의 확장은, Cu의 열 팽창 계수로 인해, 도 5b 상에서 엘리먼트(512)로서 예시된다.
또한, TSV(502)의 Cu는 TSV(502)를 둘러싸는 Si 다이(504)보다 더 낮은 비커스 경도(Vickers hardness)를 갖는다. 즉, TSV(502)를 형성하는 Cu는 다이(504)를 형성하는 주변의 Si보다 더 연성(soft)이다. 팽창하는 Cu(엘리먼트(512)로서 도시됨)가 주변의 Si 다이(504)보다 더 연성이기 때문에, TSV(502)의 팽창하는 Cu는 적어도, 다이(504)를 손상시키거나/파괴함 없이 Si 다이(504)를 이동시킬 수 없을 수도 있다. 그 결과, 물질의 가열 동안, 팽창하는 Cu는 TSV(502)의 단부들로부터 돌출(510)하도록 야기될 수 있다. 도 5b의 엘리먼트(510)로서 도시된 Cu의 이러한 돌출은 칩의 장애를 초래할 수 있다.
본 발명은 TSV(502)의 단부들로부터 Cu의 돌출(510)을 제거 또는 완화한다. 본 발명의 일 실시예는 도 5c에서 도시된다. 도 5c에서 도시된 바와 같이, 쿠션 층(506)이 TSV(502)와 다이(504) 간에 적용된다. 쿠션 층(506)은, 예를 들어, 각각의 물질이 각각 가열될 때 Cu TSV(502) 및 Si 다이(504)에 의해 가해지는 힘들을 수용한다. 일 예로서, 쿠션 층(506)은, Cu TSV(502)가 가열 동안 팽창할 때 그것을 수용하도록 탄성 및/또는 연성 물질로 형성될 수 있다. 또한, 쿠션 층(506)은 온도 이탈(temperature excursion)이 중지될 때, 그 자신의 형상/크기를 실질적으로 유지하도록 의도된다.
바람직한 실시예들에서, 쿠션 층(506)은 바람직하게는, 접착 프로모터(위에서 논의됨)를 통해 간접적으로 TSV(502)에 부착된다. 몇몇 실시예들에서, 쿠션 층은 기상 증착 가능한 폴리머, 예를 들어, 파릴렌으로 구성될 수 있다. 기상 증착 가능한 폴리머의 추가의 예들은 파릴렌-X, 파릴렌 dimer 등을 포함할 수 있다. 파릴렌이 연성이고 탄성이기 때문에, 쿠션 층(506)으로서 파릴렌을 적용하는 것은 온도가 상승할 때, TSV(502) 내의 Cu가 최소의 저항을 갖고 팽창하고, 온도 이탈이 중지될 때 그의 이전의 두께로 다시 이완하도록 허용한다. 또한, 파릴렌의 연성 및 탄성으로 인해, 쿠션 층(506)은 온도 이탈이 끝날 때 적어도 실질적으로 그의 정상 두께로 탄력있게 리턴할 것이다. TSV(502) 및 다이(504) 간의 연성 및/또는 탄성 쿠션 층(506)을 제공함으로써, TSV(502) 및 다이(504)는 TSV 물질이 TSV 터널의 단부들로부터 돌출하게 함 없이 증가된 온도에 노출될 수 있다. Cu가 TSV(502)로부터 돌출하는 것을 완화하거나 제거함으로써, TSV(502) 및/또는 다이(504)에 대한 손상이 더 적어질 것이다.
도 4k로 돌아오면, 쿠션 층(459), 예를 들어, 파릴렌 등이 터널(450)에, 바람직하게는, 터널(450) 상에 증착된 배리어 층(458)에 적용된다. 그러나 쿠션 층(459)은 이러한 것으로 제한되지 않는다. 쿠션 층(459)은 터널(450) 그 자체를 포함해서 450 내에 형성된 임의의 물질에 적용될 수 있다. 위에서 표시된 바와 같이, 바람직한 실시예들에서, 쿠션 층(459)은 터널(450) 및 그의 주변 물질 간의 쿠션 및/또는 배리어를 제공하는 파릴렌 또는 다른 연성 및/또는 탄성 물질로 구성될 수 있다.
도 4l에서 예시된 바와 같이, 쿠션 층(459) 및/또는 배리어 층(458)은 터널(450)의 플로어로부터 제거되어야 한다. 일 실시예에서, 바이어스 지향성 에칭이 터널(450)의 플로어로부터 쿠션 층(459)(예를 들어, 파릴렌) 및/또는 배리어 층(458)을 제거하는데 이용될 수 있다.
터널(450)의 하부로부터 상향으로 구리(460)의 도금을 하는 프로세스가 도 4m 내지 도 4o에서 진행된다. 터널 내의 구리의 측방향 성장은 보이드들의 형성을 야기하고 이에 따라 비아 저항을 증가시키고 성능을 감소시키기 때문에, 구리로 수직으로 터널을 충전하는 것이 바람직하다. 구리는 액체 프로세스들 또는 CVD에 의해 도금될 수 있지만, 본 발명은 이러한 것으로 제한되지 않는다.
도 4n에서 도시된 바와 같이, 구리(460)의 도금은 대략적으로 본딩 층(420)의 상부까지 진행된다.
도 4o에서 도시된 바와 같이, 구리(460)는 대략적으로 터널(450)의 상부까지 도금된다. 터널(450)은 기판(410)의 뒷면(412)과 대략적으로 평탄한 높이로 확장하는 구리(460)로 충전된다.
도 4p는 금속 차폐층(462)이 패터닝되고 마스크 층이 제거된 이후 금속 차폐층(462)을 도시한다. 예를 들어, 마스크 층이 포토레지스트로 형성되는 경우, 그것은 에싱에 의해 제거될 수 있다. 금속 차폐 층은 습식 에칭 및 건식 에칭을 포함하는 임의의 적합한 에천트를 이용하여 에칭될 수 있지만, 본 발명은 이러한 것으로 제한되지 않는다. 패터닝 이후에, 금속 차폐층은 후속 프로세싱을 위한 에칭 마스크를 형성한다. 패터닝은 463과 같은 개구를 포함한다. 예시된 실시예에서, 개구(463)의 벽들(471)은 콜릿(430)에 대하여 정렬된다.
도 4q에서 예시된 바와 같이, 트랜치(464)는 층(446)을 통해 에칭되어(도 4e 참조), 트랜치(464)의 하부가 콜릿(430)의 상위 표면(465)과 일치하게 되도록 유전체(422)의 부분 및 층(446)을 완전히 또는 부분적으로 제거한다. 세척 단계는 트랜치(464)의 에칭 동안 콜릿(430)의 상위 표면(465) 상에 형성될 수 있는 임의의 폐기물을 제거하도록 수행될 수 있다.
쿠션 층(459), 배리어 층(458) 등은 도 4r에서 도시된 바와 같이 터널(450)의 상부측들로부터 제거된다. 특히, 쿠션 층(459) 및/또는 배리어 층(458)은 트랜치(464)의 하부 표면(478)으로 시작하여 트랜치(464)의 상부 표면(479)에서 끝나도록 터널(450)의 각각의 상부측으로부터 제거된다. 접착 프로모터 리액터 및 접착 프로모터는 또한 터널(450)의 상부측들로부터 제거될 수 있다. 쿠션 층(459) 및/또는 배리어 층(458)은 예를 들어, 터널(450)의 상부측으로부터 제거되어서, 트랜치(464)에 형성된 네일 헤드와 터널(450)의 상부측들 간에 전도가 발생할 수 있게 된다.
도 4s에서 예시된 바와 같이, 배리어 층(458)은 주변 층들로의 구리의 확산을 방지하기 위해 트랜치(464) 상에 증착될 수 있다. 트랜치(464) 상에 증착된 배리어 층은 터널(450)의 플로어와 측들 상에 증착되고 위에서 설명된 배리어 층과 동일한 물질로 이루어질 수 있다. 또한, 본 발명의 양상들에 따라, 쿠션 층(459)은 기판(410)을 포함해서, 트랜치(464)를 둘러싸는 물질들과 트랜치(464) 간의 연성 및/또는 탄성 쿠션을 제공하도록 트랜치(464)에 증착될 수 있다. 위에서 논의된 바와 같이, 쿠션 층(459)은 터널(450)과 주변 물질들 간의 연성 및/또는 탄성 쿠션을 제공하기 위해 명세서에 걸쳐서 설명된 파릴렌, 또는 다른 물질들일 수 있다. 금속 차폐층(462)은 또한 임의의 적합한 방법에 의해 동시에 제거될 수 있다. 구리는 네일 헤드(468)의 내부 부분(467)을 형성하도록 후속적으로 도금되거나 증착되며, 그의 초기 스테이지가 도 4s에서 도시된다.
도 4t는 쿠션 층(459), 배리어 층(458) 등이 네일 헤드(468)의 외부 부분(469)의 플로어로부터 제거되는 것을 도시한다. 접착 프로모터 및 접착 프로모터 리액터(도시되지 않음)는 외부 부분(469)의 플로어로부터 또한 제거될 수 있다. 쿠션 층(459), 배리어 층(458) 등은 당업자들에게 알려진 다수의 방법들, 예를 들어, 지향성 에칭을 이용하여 네일 헤드의 플로어로부터 제거될 수 있다. 본 발명의 양상들에 따른 지향성 에칭들은 바이어싱된 산소 플라즈마 및/또는 아르곤 에칭을 포함(그러나 이것으로 제한되지 않음)할 수 있다. 쿠션 층(459), 배리어 층(458) 등이 네일 헤드(468)의 외부 부분(469)의 플로어로부터 제거되어서, 완전한(full) 회로는 네일 헤드(468)의 외부 부분(469)에 위치된 금속(예를 들어, 구리)으로부터 네일 헤드(468)의 외부 부분(469) 바로 아래에 위치되는 콜릿(430)까지 존재하게 될 수 있다.
도 4u에서 도시된 바와 같이, 네일 헤드(468)는 이어서 금속, 예를 들어, 구리로 충전될 수 있다. 네일 헤드(468)에 대한 금속, 예를 들어, 구리의 충전은 비-균일한 방식으로 진행되어서 초과의 구리를 남긴다. 초과의 구리는 임의의 적합한 프로세싱, 예를 들어, 화학-기계적 폴리싱(CMP)에 의해 제거될 수 있다. 네일 헤드(468)의 상부 표면은 대략적으로 기판(410)의 뒷면(412)과 평평하게 되고 외부 접촉들을 형성하기 위해 액세스 가능하게 될 수 있다.
이에 따라 지금까지 설명된 예시적인 프로세싱 시퀀스들은 비-제한적이며, 부가적인 또는 대안적인 프로세싱 시퀀스들이 당업자들에게 쉽게 발생할 수 있다는 것이 인지되어야 한다. 이용되는 정확한 에천트들 또는 단계들의 정확한 순서에 의존하여, 특정한 단계들이 필수적이지 않을 수 있다. 예를 들어, 에천트들에 의존하여, 금속 차폐 층들 및/또는 마스크 층들이 필요하게 되지 않을 수 있다. 또한, 기판들이 실리콘인 것으로서 설명되었지만, 다른 물질들의 기판들을 이용하는 것이 가능하다. 기판들이 실리콘 이외의 다른 물질(이를 테면, SiC 또는 GaAs)로 이루어진 경우, 에칭 유체들 및 조건들, 유전체 층들, 접착 층들 등은 모두 적절히 변경될 필요가 있을 것이다. 위에서 설명된 물질들 및 프로세스들에 대한 이러한 변경들 또는 변형들은 본 발명의 사상으로부터 벗어나지 않으며, 이러한 적응들은 또한 반도체 제조 분야의 당업자들의 능력 내에 있다.
딥 필라 네일 헤드 비아는 콜릿 없이, 또는 딥 필라 네일 헤드 비아의 부분인 콜릿을 갖도록 형성될 수 있다는 것이 또한 인지되어야 한다. 즉, 딥 필라 네일 헤드 비아 및 콜릿은 특유의 구조들일 필요는 없고, 본 발명은 이러한 것으로서 제한되지 않는다.
본 발명의 적어도 하나의 실시예의 몇 개의 양상들이 이렇게 설명되었지만, 다양한 변경들, 변형들 및 개선들이 당업자들에 의해 쉽게 발생할 수 있다는 것이 인지될 것이다. 이러한 변경들, 변형들 및 개선들은 본 개시의 부분인 것으로 의도되며, 본 발명의 사상 및 범위 내에 있는 것으로 의도된다. 이에 따라, 위의 설명 및 도면들은 단지 예일 뿐이다.

Claims (28)

  1. 집적 회로 어셈블리로서,
    적어도 하나의 제 1 디바이스를 포함하는 앞면(face surface) 및 뒷면(back surface)을 갖는 제 1 칩;
    적어도 하나의 제 2 디바이스를 포함하는 앞면을 갖는 제 2 칩 ― 상기 제 1 칩 및 상기 제 2 칩은 대면식(face-against-face) 접촉 구성으로 본딩됨 ― ;
    상기 제 1 칩 및 상기 제 2 칩을 통과하도록 배치되는 필라 부분(pillar portion)을 포함하는 비아 ― 상기 비아는 각각의 상기 제 1 칩 및 상기 제 2 칩의 적어도 하나의 물질로 둘러싸임 ― ; 및
    상기 비아의 적어도 일부를 캡슐화하는 쿠션 층
    을 포함하고 ,
    상기 쿠션 층은 상기 비아와 상기 비아를 둘러싸는 적어도 하나의 물질 간에 형성되는, 집적 회로 어셈블리.
  2. 제 1 항에 있어서,
    상기 쿠션 층은 연성(soft) 또는 탄성인,
    집적 회로 어셈블리.
  3. 제 1 항에 있어서,
    상기 쿠션 층을 형성하는 물질은 기상 증착 가능한 폴리머인,
    집적 회로 어셈블리.
  4. 제 3 항에 있어서,
    상기 기상 증착 가능한 폴리머는 파릴렌(Parylene)인,
    집적 회로 어셈블리.
  5. 제 1 항에 있어서,
    필라 부분을 포함하는 상기 비아는 플로어(floor)를 포함하고,
    상기 쿠션 층은 상기 비아의 플로어에는 없는,
    집적 회로 어셈블리.
  6. 제 1 항에 있어서,
    상기 비아로의 상기 쿠션 층의 접착을 조장하기 위한 접착 프로모터(adhesion promoter)가 상기 비아의 적어도 일부 상에 배치되는,
    집적 회로 어셈블리.
  7. 제 6 항에 있어서,
    상기 접착 프로모터는 A-174인,
    집적 회로 어셈블리.
  8. 제 1 항에 있어서,
    상기 비아는 금속으로 형성되는,
    집적 회로 어셈블리.
  9. 제 8 항에 있어서,
    상기 금속은 구리를 포함하는,
    집적 회로 어셈블리.
  10. 제 9 항에 있어서,
    상기 비아의 적어도 일부를 캡슐화하고 상기 비아를 둘러싸는 물질들로의 상기 구리의 확산을 방지하도록 배치되는 배리어 층
    을 더 포함하는,
    집적 회로 어셈블리.
  11. 제 10 항에 있어서,
    상기 쿠션 층은 상기 비아를 포함하는 금속과 상기 배리어 층 간에 형성되는,
    집적 회로 어셈블리.
  12. 제 1 항에 있어서,
    상기 제 1 칩의 면 및 상기 제 2 칩의 면을 상기 대면식 접촉 구성으로 서로에 대해 본딩하는데 이용되는 본딩 층
    을 더 포함하고,
    상기 비아는 상기 본딩 층을 통과하는,
    집적 회로 어셈블리.
  13. 다중-웨이퍼 회로 어셈블리로서,
    적어도 하나의 제 1 디바이스를 포함하는 앞면 및 뒷면을 갖는 제 1 웨이퍼;
    적어도 하나의 제 2 디바이스를 포함하는 앞면을 갖는 제 2 웨이퍼 ― 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 대면식(face-against-face) 접촉 구성으로 본딩됨 ― ;
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼를 통과하도록 배치되는 필라 부분(pillar portion)을 포함하는 비아 ― 상기 비아는 각각의 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼의 적어도 하나의 물질로 둘러싸임 ― ; 및
    상기 비아의 적어도 일부를 캡슐화하고 상기 비아와 상기 비아를 둘러싸는 적어도 하나의 물질 간에 형성되는 쿠션 층
    을 포함하는,
    다중-웨이퍼 회로 어셈블리.
  14. 제 13 항에 있어서,
    상기 쿠션 층은 연성(soft) 또는 탄성인,
    다중-웨이퍼 회로 어셈블리.
  15. 제 13 항에 있어서,
    상기 쿠션 층을 형성하는 물질은 기상 증착 가능한 폴리머인,
    다중-웨이퍼 회로 어셈블리.
  16. 제 15 항에 있어서,
    상기 기상 증착 가능한 폴리머는 파릴렌(Parylene)인,
    다중-웨이퍼 회로 어셈블리.
  17. 제 13 항에 있어서,
    필라 부분을 포함하는 상기 비아는 플로어(floor)를 포함하고,
    상기 쿠션 층은 상기 비아의 플로어에는 없는,
    다중-웨이퍼 회로 어셈블리.
  18. 제 13 항에 있어서,
    상기 비아는 금속으로 형성되는,
    다중-웨이퍼 회로 어셈블리.
  19. 제 1 칩 및 제 2 칩을 상호연결하는 방법으로서,
    대면식 구성으로 상기 제 1 칩 및 상기 제 2 칩을 본딩하는 단계;
    상기 제 1 칩 및 상기 제 2 칩 내에 적어도 부분적으로 비아를 형성하는 단계 ― 상기 비아는 각각의 상기 제 1 칩 및 상기 제 2 칩의 적어도 하나의 물질에 의해 둘러싸임 ― ; 및
    상기 비아의 부분 상에 쿠션 층을 증착하는 단계
    를 포함하고,
    상기 쿠션 층은 상기 비아와 상기 비아를 둘러싸는 적어도 하나의 물질 간에 형성되는,
    제 1 칩 및 제 2 칩을 상호연결하는 방법.
  20. 제 19 항에 있어서,
    상기 쿠션 층은 연성(soft) 또는 탄성인,
    제 1 칩 및 제 2 칩을 상호연결하는 방법.
  21. 제 19 항에 있어서,
    상기 쿠션 층을 형성하는 물질은 기상 증착 가능한 폴리머인,
    제 1 칩 및 제 2 칩을 상호연결하는 방법.
  22. 제 21 항에 있어서,
    상기 기상 증착 가능한 폴리머는 파릴렌(Parylene)인,
    제 1 칩 및 제 2 칩을 상호연결하는 방법.
  23. 제 19 항에 있어서,
    상기 방법은,
    상기 비아와 상기 비아를 둘러싸는 적어도 하나의 물질 간에 형성되는 쿠션 층을 상기 필라의 플로어(floor)로부터 제거하는 단계
    를 더 포함하는,
    제 1 칩 및 제 2 칩을 상호연결하는 방법.
  24. 제 19 항에 있어서,
    상기 비아로의 상기 쿠션 층의 접착을 조장하기 위한 접착 프로모터(adhesion promoter)가 상기 비아의 적어도 일부 상에 배치되는,
    제 1 칩 및 제 2 칩을 상호연결하는 방법.
  25. 제 24 항에 있어서,
    상기 접착 프로모터는 A-174인,
    제 1 칩 및 제 2 칩을 상호연결하는 방법.
  26. 제 19 항에 있어서,
    상기 비아는 금속으로 형성되는,
    제 1 칩 및 제 2 칩을 상호연결하는 방법.
  27. 제 19 항에 있어서,
    상기 비아는 상기 제 1 칩의 면 및 상기 제 2 칩의 면을 서로에 대해 본딩하는데 이용되는 본딩 층을 통과하는,
    제 1 칩 및 제 2 칩을 상호연결하는 방법.
  28. 제 19 항에 있어서,
    상기 비아 상에 쿠션 층을 증착하기 이전에, 상기 비아를 둘러싸는 물질들 내로 구리의 확산을 방지하도록 배치되는 배리어 층으로 상기 비아를 캡슐화하는 단계
    를 더 포함하는,
    제 1 칩 및 제 2 칩을 상호연결하는 방법.
KR20157000366A 2012-06-07 2013-06-06 3-차원 집적에서 tsv(through silicon vias) 스트레스를 감소시키기 위한 컨포멀한 코팅 탄성 쿠션의 이용 KR20150022987A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201261689531P 2012-06-07 2012-06-07
US61/689,531 2012-06-07
PCT/US2013/044451 WO2013184880A1 (en) 2012-06-07 2013-06-06 Use of conformal coating elastic cushion to reduce through silicon vias (tsv) stress in 3-dimensional integration

Publications (1)

Publication Number Publication Date
KR20150022987A true KR20150022987A (ko) 2015-03-04

Family

ID=49712618

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20157000366A KR20150022987A (ko) 2012-06-07 2013-06-06 3-차원 집적에서 tsv(through silicon vias) 스트레스를 감소시키기 위한 컨포멀한 코팅 탄성 쿠션의 이용

Country Status (7)

Country Link
US (1) US20150145144A1 (ko)
EP (1) EP2859585A4 (ko)
JP (1) JP2015524172A (ko)
KR (1) KR20150022987A (ko)
CN (1) CN104396009A (ko)
TW (1) TW201405738A (ko)
WO (1) WO2013184880A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629643B2 (en) 2015-08-06 2020-04-21 Samsung Electronics Co., Ltd. Integrated circuit devices having through-silicon via structures

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9087821B2 (en) 2013-07-16 2015-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
US8860229B1 (en) * 2013-07-16 2014-10-14 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
US9929050B2 (en) 2013-07-16 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming three-dimensional integrated circuit (3DIC) stacking structure
US9299640B2 (en) 2013-07-16 2016-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Front-to-back bonding with through-substrate via (TSV)
JP6390404B2 (ja) * 2014-12-15 2018-09-19 富士通株式会社 電子装置及び電子装置の製造方法
CN105390446B (zh) * 2015-11-26 2018-10-16 上海集成电路研发中心有限公司 一种三维cmos集成电路的制备方法
US9728506B2 (en) 2015-12-03 2017-08-08 Globalfoundries Inc. Strain engineering devices using partial depth films in through-substrate vias
US9899260B2 (en) * 2016-01-21 2018-02-20 Micron Technology, Inc. Method for fabricating a semiconductor device
US10811305B2 (en) * 2016-09-22 2020-10-20 International Business Machines Corporation Wafer level integration including design/co-design, structure process, equipment stress management, and thermal management
US11502002B2 (en) * 2018-05-28 2022-11-15 Daicel Corporation Method for manufacturing semiconductor device
US10651157B1 (en) * 2018-12-07 2020-05-12 Nanya Technology Corporation Semiconductor device and manufacturing method thereof
US11201136B2 (en) * 2020-03-10 2021-12-14 International Business Machines Corporation High bandwidth module
EP4131374A4 (en) * 2020-04-17 2023-05-31 Huawei Technologies Co., Ltd. SEMICONDUCTOR STRUCTURE AND METHOD OF MANUFACTURE THEREOF
US11488840B2 (en) * 2021-01-11 2022-11-01 Nanya Technology Corporation Wafer-to-wafer interconnection structure and method of manufacturing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4262967B2 (ja) * 2001-11-29 2009-05-13 富士通株式会社 不良コンデンサのメッキ除去方法
US6790775B2 (en) * 2002-10-31 2004-09-14 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
US20050051489A1 (en) * 2003-08-20 2005-03-10 California Institute Of Technology IC-processed polymer nano-liquid chromatography system on-a-chip and method of making it
US7345350B2 (en) * 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
US7453150B1 (en) * 2004-04-01 2008-11-18 Rensselaer Polytechnic Institute Three-dimensional face-to-face integration assembly
US7402515B2 (en) * 2005-06-28 2008-07-22 Intel Corporation Method of forming through-silicon vias with stress buffer collars and resulting devices
US20100206737A1 (en) * 2009-02-17 2010-08-19 Preisser Robert F Process for electrodeposition of copper chip to chip, chip to wafer and wafer to wafer interconnects in through-silicon vias (tsv)
JP2011009407A (ja) * 2009-06-25 2011-01-13 Seiko Epson Corp 半導体装置、電子部品、半導体装置の製造方法
US20110207323A1 (en) * 2010-02-25 2011-08-25 Robert Ditizio Method of forming and patterning conformal insulation layer in vias and etched structures
KR101692434B1 (ko) * 2010-06-28 2017-01-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN102446886B (zh) * 2010-09-30 2014-10-15 中国科学院微电子研究所 3d集成电路结构及其形成方法
US9245824B2 (en) * 2013-04-18 2016-01-26 Globalfoundries Inc. Through-vias for wiring layers of semiconductor devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629643B2 (en) 2015-08-06 2020-04-21 Samsung Electronics Co., Ltd. Integrated circuit devices having through-silicon via structures
US11430824B2 (en) 2015-08-06 2022-08-30 Samsung Electronics Co., Ltd. Integrated circuit devices having through-silicon via structures

Also Published As

Publication number Publication date
TW201405738A (zh) 2014-02-01
CN104396009A (zh) 2015-03-04
US20150145144A1 (en) 2015-05-28
EP2859585A1 (en) 2015-04-15
JP2015524172A (ja) 2015-08-20
EP2859585A4 (en) 2016-01-27
WO2013184880A1 (en) 2013-12-12

Similar Documents

Publication Publication Date Title
KR20150022987A (ko) 3-차원 집적에서 tsv(through silicon vias) 스트레스를 감소시키기 위한 컨포멀한 코팅 탄성 쿠션의 이용
US7453150B1 (en) Three-dimensional face-to-face integration assembly
EP3391409B1 (en) Increased contact alignment tolerance for direct bonding
CN110556346B (zh) 半导体结构及其形成方法
CN109411443B (zh) 垂直堆叠晶圆及其形成方法
CN101558483B (zh) 三维ic方法和器件
US8525343B2 (en) Device with through-silicon via (TSV) and method of forming the same
JP4979320B2 (ja) 半導体ウェハおよびその製造方法、ならびに半導体装置の製造方法
TWI524492B (zh) 使用多層介層窗的３ｄ積體電路
US8134235B2 (en) Three-dimensional semiconductor device
JP5274004B2 (ja) 半導体基板内に導電性ビア構造体を製造する方法
KR101120805B1 (ko) 수직의 웨이퍼 대 웨이퍼 상호접속을 제공하기 위한 금속 충진된 관통 비아 구조
US8097955B2 (en) Interconnect structures and methods
KR100851931B1 (ko) 반도체 패키지용의 개선된 상호접속 구조
US9281242B2 (en) Through silicon via stacked structure and a method of manufacturing the same
TW200905842A (en) Methods of forming conductive vias through substrates, and structures and assemblies resulting therefrom
EP2255386A1 (en) Method for fabricating through-substrate vias
TW201135879A (en) 3DIC architecture with interposer for bonding dies
CN104011848A (zh) 一种硅通孔互连结构及其制造方法
KR20120112091A (ko) 접합 반도체 구조 형성 방법 및 그 방법에 의해 형성된 반도체 구조
Schröder et al. Very high aspect ratio through silicon vias (TSVs) using wire bonding
Chung et al. 3D Stacking DRAM using TSV technology and microbump interconnect
CN107275310B (zh) 一种半导体器件电连接结构及其制造方法
CN110727046B (zh) 三维集成光互连芯片中光耦合端面的制造方法
EP4187581A1 (en) An interconnect structure of a semiconductor component and methods for producing said structure

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid