CN107507825A - 半导体封装 - Google Patents

半导体封装 Download PDF

Info

Publication number
CN107507825A
CN107507825A CN201710437131.XA CN201710437131A CN107507825A CN 107507825 A CN107507825 A CN 107507825A CN 201710437131 A CN201710437131 A CN 201710437131A CN 107507825 A CN107507825 A CN 107507825A
Authority
CN
China
Prior art keywords
semiconductor chip
semiconductor
chip
layer
groove part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710437131.XA
Other languages
English (en)
Other versions
CN107507825B (zh
Inventor
李乾实
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107507825A publication Critical patent/CN107507825A/zh
Application granted granted Critical
Publication of CN107507825B publication Critical patent/CN107507825B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26122—Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/26145—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明公开了半导体封装，该半导体封装包括：第一半导体芯片，包括在第一半导体芯片中的硅通孔和在第一半导体芯片的上部分中的第一沟槽部分；第二半导体芯片，在第一半导体芯片的上表面上并且经由第一半导体芯片的硅通孔电连接到第一半导体芯片；以及在第一半导体芯片和第二半导体芯片之间的绝缘接合层。该绝缘接合层填充第一沟槽部分。

Description

半导体封装
技术领域
本发明构思涉及半导体封装，更具体而言，涉及包括硅通孔(TSV)的半导体封装。
背景技术
由于电子产业的快速发展以及用户的要求，电子装置已经在尺寸和重量方面减小，因而，包括在电子装置中的半导体器件必须同样地在尺寸和重量方面减小并且具有高性能和大容量。为了满足这样的需求，已经进行了具有TSV结构的半导体芯片以及在其中堆叠半导体芯片的半导体封装的研究和开发。
发明内容
本发明构思提供了具有小尺寸、轻重量、高性能和大容量的半导体封装以及制造半导体封装的方法。
在一个方面，本发明构思针对一种半导体封装，该半导体封装包括：第一半导体芯片，包括在第一半导体芯片中的硅通孔和在第一半导体芯片的上部分中的第一沟槽部分；第二半导体芯片，在第一半导体芯片的上表面上并且经由第一半导体芯片的硅通孔电连接到第一半导体芯片；和在第一半导体芯片和第二半导体芯片之间的绝缘接合层。绝缘接合层填充第一沟槽部分。
在另一方面，本发明构思针对一种半导体封装，该半导体封装包括：封装基板；至少两个半导体芯片，在封装基板的上表面上，在垂直于封装基板的上表面的方向上堆叠，并且在所述至少两个半导体芯片中形成有硅通孔；以及分别在所述至少两个半导体芯片之间的绝缘接合层，其中所述至少两个半导体芯片的至少之一包括将用绝缘接合层填充的沟槽部分。
在另一方面，本发明构思针对一种半导体封装，该半导体封装包括：第一半导体芯片，包含延伸穿过第一半导体芯片的一部分的硅通孔以及在第一半导体芯片的上部分中且与硅通孔间隔开的第一沟槽部分；第二半导体芯片，经由第一半导体芯片的硅通孔电连接到第一半导体芯片；以及在第一半导体芯片和第二半导体芯片之间的绝缘接合层。绝缘接合层填充第一沟槽部分。
附图说明
通过结合附图对实施方式的以下描述，本发明总的发明构思的这些和/或其它方面和优点将变得更明显且更易于理解，在附图中：
图1是根据本发明构思的一些实施方式的半导体封装的剖视图；
图2是根据本发明构思的一些实施方式的图1的第一半导体芯片的上表面的示意性平面图；
图3至5是图1的第一半导体芯片的上表面的示意性平面图，示出根据本发明构思的一些实施方式的第一沟槽部分的结构；
图6是根据本发明构思的一些实施方式的半导体封装的剖视图；
图7是根据本发明构思的一些实施方式的半导体封装的剖视图；
图8是根据本发明构思的一些实施方式的半导体封装的剖视图；
图9是根据本发明构思的一些实施方式的半导体封装的剖视图；
图10A至10I是示出根据本发明构思的一些实施方式的制造半导体封装的方法的剖视图；以及
图11是根据本发明构思的一些实施方式的半导体封装的结构的示意图。
具体实施方式
现在将详细参考本发明总发明构思的实施方式，其示例在附图中示出，其中相同的附图标记通篇表示相同的元件。为了说明本发明总的发明构思，以下将通过参考附图描述实施方式。
图1是根据本发明构思的一些实施方式的半导体封装1的剖视图。图2是根据本发明构思的一些实施方式的图1的第一半导体芯片100的上表面的示意性平面图。
参考图1和图2，半导体封装1可以包括垂直堆叠的第一半导体芯片100、第二半导体芯片200、第三半导体芯片300和第四半导体芯片400。第一至第四半导体芯片100至400可以分别经由第一、第二、第三和第四连接凸块170、270、370和470彼此电连接或电连接到封装基板(例如图9的封装基板600)。也就是，第二连接凸块270可以形成在第一半导体芯片100和第二半导体芯片200之间，第三连接凸块370可以形成在第二半导体芯片200和第三半导体芯片300之间，第四连接凸块470可以形成在第三半导体芯片300和第四半导体芯片400之间。第一连接凸块170可以在第一半导体芯片100与例如外部装置之间。此外，第一至第四半导体芯片100至400可以通过第一、第二和第三绝缘接合层181、183和185彼此接合。也就是，第一绝缘接合层181可以形成在第一半导体芯片100和第二半导体芯片200之间，第二绝缘接合层183可以形成在第二半导体芯片200和第三半导体芯片300之间，第三绝缘接合层185可以形成在第三半导体芯片300和第四半导体芯片400之间。
第一至第四半导体芯片100至400可以每个包括焊盘区PR。焊盘区PR可以是在该处形成用于使第一至第四半导体芯片100至400彼此电连接的第一、第二和第三硅通孔130、230和330，第一、第二、第三和第四下连接焊盘142、242、342和442以及第一、第二和第三上连接焊盘144、244和344的区域。第一至第四下连接焊盘142、242、342和442可以分别沿第一至第四半导体芯片100至400的下表面形成。第一至第三上连接焊盘144、244和344可以分别沿第一至第三半导体芯片100至300的上表面形成。
图2示出第一半导体芯片100的上表面的一示例，并且第一半导体芯片100可以包括在第一半导体芯片100的中心部分上的焊盘区PR和在焊盘区PR的边缘周围(也就是，围绕焊盘区PR)的沟槽形成区TR。将在以下描述的第一沟槽部分150可以形成在沟槽形成区TR中。第二沟槽部分250和第三沟槽部分350可以分别形成在第二和第三半导体芯片200和300的沟槽形成区TR中。
第一至第四半导体芯片100至400可以每个是，例如逻辑芯片或存储芯片。例如，第一至第四半导体芯片100至400可以是相同类型。备选地，第一至第四半导体芯片100至400中的一些可以是存储芯片，并且其它的可以是逻辑芯片。
存储器芯片可以是，例如诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)的易失性存储器芯片，或诸如相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)或电阻随机存取存储器(RRAM)的非易失性存储器芯片。在一些实施方式中，第一至第四半导体芯片100至400可以是，例如高带宽存储器(HBM)DRAM半导体芯片。此外，逻辑芯片可以是，例如微处理器、模拟器件或数字信号处理器。
在图1中示出的半导体封装1中，第一至第四半导体芯片100至400被堆叠。然而，在半导体封装1中堆叠的半导体芯片的数目不限于此。例如，2至32个半导体芯片可以堆叠在半导体封装1中。
第一半导体芯片100可以包括第一半导体基板110、第一半导体器件层120、第一硅通孔130、第一下连接焊盘142、第一上连接焊盘144和第一沟槽部分150。
第一半导体基板110可以具有彼此相反的上表面和下表面。第一半导体基板110可以包括形成在第一半导体基板110的下表面上的第一半导体器件层120。第一沟槽部分150可以形成在第一半导体基板110的上部分中。第一硅通孔130可以通过贯穿第一半导体基板110从第一半导体基板110的上表面朝向第一半导体基板110的下表面延伸并且可以连接到包括在第一半导体器件层120中的布线结构140之一。第一下连接焊盘142可以沿第一半导体器件层120的下表面形成并且可以通过布线结构140电连接到第一硅通孔130。
第一半导体基板110可以包括，例如硅(Si)。备选地，第一半导体基板110可以包括，例如诸如锗(Ge)的半导体元素或诸如硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)和铟磷化物(InP)的化合物半导体。备选地，第一半导体基板110可以具有例如绝缘体上硅(SOI)结构。例如，第一半导体基板110可以包括埋入氧化物(BOX)层。第一半导体基板110可以包括例如导电区域，例如用杂质掺杂的阱或结构。此外，第一半导体基板110可以具有诸如浅沟槽隔离(STI)结构的各种器件隔离结构。
第一半导体器件层120可以包括用于连接上述器件到形成在第一半导体基板110中的其它布线的布线结构140。布线结构140可以包括例如金属布线层和通孔插塞。例如，布线结构140可以是在其中至少两个金属布线层或至少两个通孔插塞交替地堆叠的多层结构。
第一硅通孔130可以从第一半导体基板110的上表面朝向第一半导体基板110的下表面延伸并且可以部分地延伸到第一半导体器件层120中。第一硅通孔130可以在相对于第一半导体基板110的基本上水平的延伸方向的基本上垂直的延伸方向上延伸。第一硅通孔130的至少一部分可以具有柱形状。
第一下连接焊盘142可以在第一半导体器件层120上并且可以电连接到在第一半导体器件层120内的布线结构140。第一下连接焊盘142可以通过布线结构140电连接到第一硅通孔130。第一下连接焊盘142可以包括，例如铝(Al)、铜(Cu)、镍(Ni)、钨(W)、铂(Pt)和金(Au)的至少之一。
尽管在图1中未示出，但是钝化层可以形成在第一半导体器件层120上从而保护在第一半导体器件层120内的布线结构140和在其下的其它结构免受外部冲击或水分影响。也就是，钝化层可以沿第一半导体器件层120的下表面形成。钝化层可以暴露第一下连接焊盘142的上表面的至少一部分。
电连接到第一硅通孔130的第一上连接焊盘144可以形成在第一半导体基板110的上表面上。第一上连接焊盘144可以包括例如Al、Cu、Ni、W、Pt和Au的至少之一。此外，第一背表面保护层160可以形成在第一半导体基板110的上表面上方并且围绕第一硅通孔130的部分侧表面。也就是，第一硅通孔130可以延伸穿过第一背表面保护层160和第一半导体基板110。
第一连接凸块170可以布置在第一下连接焊盘142上。第一连接凸块170可以将半导体封装1电连接到外部封装基板，例如图9的封装基板600。第一连接凸块170可以从外部接收例如用于第一至第四半导体芯片100至400的操作的控制信号、功率信号和接地信号中的至少之一，从外部接收将被存储在第一至第四半导体芯片100至400中的数据信号，或将存储在第一至第四半导体芯片100至400中的数据提供到外部。例如，第一连接凸块170可以具有柱结构并且可以包括焊料层。
第一沟槽部分150可以在沟槽形成区TR内的第一半导体芯片100的上部分中。第一绝缘接合层181可以填充由第一沟槽部分150提供的空间并且填充在第一半导体芯片100和第二半导体芯片200之间的空间。第一沟槽部分150的表面可以被第一背表面保护层160覆盖。第一绝缘接合层181可以沿第一背表面保护层160的上表面形成。
第二半导体芯片200可以安装在第一半导体芯片100的上表面之上。第二半导体芯片200可以通过在第一半导体芯片100和第二半导体芯片200之间的第二连接凸块270、第一上连接焊盘144和第二下连接焊盘242电连接到第一半导体芯片100。
此外，第一绝缘接合层181在第一半导体芯片100的上表面和第二半导体芯片200的下表面之间，围绕第一上连接焊盘144、第二连接凸块270和第二下连接焊盘242并且填充第一沟槽部分150。因而，第二半导体芯片200可以附接到第一半导体芯片100。如图1所示，第一绝缘接合层181可以在第一半导体芯片100和第二半导体芯片200之间从第一半导体芯片100和第二半导体芯片200的侧表面伸出，并且第一绝缘接合层181的突出部分可以覆盖第一半导体芯片100和第二半导体芯片200的侧表面的部分。此外，第一绝缘接合层181的部分可以填充第一沟槽部分150，第一沟槽部分150在第一半导体芯片100的上部分中。
第三半导体芯片300可以安装在第二半导体芯片200的上表面之上，并且第四半导体芯片400可以安装在第三半导体芯片300的上表面之上。第三连接凸块370、第二上连接焊盘244、第三下连接焊盘342以及围绕第三连接凸块370、第二上连接焊盘244和第三下连接焊盘342的侧表面的第二绝缘接合层183可以在第二半导体芯片200和第三半导体芯片300之间。第四连接凸块470、第三上连接焊盘344、第四下连接焊盘442以及围绕第四连接凸块470、第三上连接焊盘344和第四下连接焊盘442的侧表面的第三绝缘接合层185可以在第三半导体芯片300和第四半导体芯片400之间。
第二半导体芯片200可以包括如上结合第一半导体芯片100描述的第二半导体基板210、具有布线结构240的第二半导体器件层220、第二硅通孔230、第二下连接焊盘242、第二上连接焊盘244、第二背表面保护层260和第二沟槽部分250。第三半导体芯片300可以包括如上结合第一半导体芯片100描述的第三半导体基板310、具有布线结构340的第三半导体器件层320、第三硅通孔330、第三下连接焊盘342、第三上连接焊盘344、第三背表面保护层360和第三沟槽部分350。第四半导体芯片400可以包括如上结合第一半导体芯片100描述的第四半导体基板410、具有布线结构440的第四半导体器件层420和第四下连接焊盘442。与第一至第三半导体芯片100至300不同，第四半导体芯片400可以不包括沟槽部分。第二至第四半导体芯片200至400可以具有类似于第一半导体芯片100的技术特征，因而，省略第二至第四半导体芯片200至400的详细描述。
在一些实施方式中，第一、第二和第三绝缘接合层181、183和185可以包括例如非导电膜(NCF)或非导电膏(NCP)。备选地，第一、第二和第三绝缘接合层181、183和185可以包括，例如诸如绝缘聚合物或环氧树脂的底部填充材料。
第一模层190可以围绕第一至第四半导体芯片100至400的侧表面以及第一、第二和第三绝缘接合层181、183和185的侧表面。在一些实施方式中，第一模层190可以覆盖第四半导体芯片400的上表面。在一些实施方式中，第一模层190可以暴露第四半导体芯片400的上表面至外部。第一模层190可以包括例如环氧树脂模制化合物(EMC)或类似物。
在一些实施方式中，第一、第二和第三沟槽部分150、250和350可以提供在其中第一、第二和第三绝缘接合层181、183和185分别填充在第一至第四半导体芯片100至400之间的空间，因而，可以防止第一、第二和第三绝缘接合层181、183和185的过量溢出。
第一、第二和第三沟槽部分150、250和350可以具有足以减少或消除第一、第二和第三绝缘接合层181、183和185的溢出的结构。例如，溢出的第一、第二和第三绝缘接合层181、183和185的溢出体积和/或形状可以被考虑以确定第一、第二和第三沟槽部分150、250和350的结构。
在一些实施方式中，第一、第二和第三沟槽部分150、250和350可以沿第一至第三半导体芯片100至300的边缘的至少一些部分延伸。例如，如图2所示，第一沟槽部分150可以与第一半导体芯片100的边缘间隔开，可以沿第一半导体芯片100的边缘的至少一部分延伸，并且可以具有线形形状。在这样的实施方式中，第一沟槽部分150可以布置在除靠近第一半导体芯片100的拐角的区域之外的区域上。也就是，如图2中所示，第一半导体芯片100可以包括沿第一半导体芯片100的每个边缘的在第一半导体芯片100的拐角处彼此间隔开的沟槽部分150。
一般而言，当在第一半导体芯片100和第二半导体芯片200之间的第一绝缘接合层181溢出时，第一绝缘接合层181的溢出量随着第一绝缘接合层181靠近第一半导体芯片100的拐角定位而减少。相反地，因为第一绝缘接合层181靠近第一半导体芯片100的边缘的中心部分定位，第一绝缘接合层181的溢出量会增加。因此，如图2所示，除了沿靠近第一半导体芯片100的拐角的区域之外，第一沟槽部分150布置为沿第一半导体芯片100的边缘延伸，从而可以防止第一绝缘接合层181在靠近第一半导体芯片100的边缘的中心部分的区域中过度地溢出。此外，靠近第一半导体芯片100的拐角的区域被同时完全地填充。
在第一半导体芯片100之上的第一沟槽部分150已经参考图2描述，但是分别在第二和第三半导体芯片200和300之上的第二和第三沟槽部分250和350可以具有与第一沟槽部分150基本上相同的结构。
图3至5是根据本发明构思的一些实施方式的分别示出第一沟槽部分150a至150c的结构的第一半导体芯片100的上表面的示意性平面图。
参考图3，第一沟槽部分150a可以具有与第一半导体芯片100的边缘间隔开并且沿第一半导体芯片100的边缘延伸的环形形状。图3示出具有矩形形状的第一沟槽部分150a，但是第一沟槽部分150a可以具有诸如圆、椭圆、具有倒圆角的矩形等等的各种形状。此外，图3示出具有环形形状的第一沟槽部分150a具有均匀宽度。然而，具有环形形状的第一沟槽部分150a的宽度可以通过考虑溢出的绝缘接合层的体积和/或形状而被不同地调整。
参考图4，第一沟槽部分150b可以包括具有线形形状并且沿第一半导体芯片100的边缘的一部分延伸的沟槽部分150_1以及在第一半导体芯片100的拐角周围弯曲的沟槽部分150_2。沟槽部分150_1可以是线形的沟槽部分。具有线形形状的沟槽部分150_1和在拐角周围弯曲的沟槽部分150_2可以以某个距离彼此间隔开。此外，具有线形形状的沟槽部分150_1和在拐角周围弯曲的沟槽部分150_2可以分别具有第一宽度Wa和第二宽度Wb。第一宽度Wa可以大于第二宽度Wb。图4示出沟槽部分150_2在拐角周围以直角弯曲。然而，本发明构思不限于此，沟槽部分150_2可以根据需要以各种角度弯曲。然而，在一些实施方式中，具有线形形状的沟槽部分150_1和在拐角周围弯曲的沟槽部分150_2可以彼此连接。
参考图5，第一沟槽部分150c可以沿除了在焊盘区PR中之外的第一半导体芯片100均匀分布。也就是，第一沟槽部分150c可以绕焊盘区PR彼此间隔开。
例如，第一沟槽部分150c可以布置为矩阵形式并且可以包括彼此间隔开的单元沟槽部分150c_1。单元沟槽部分150c_1被示为正方形；然而，单元沟槽部分150c_1可以具有各种形状。此外，如图5所示，单元沟槽部分150c_1可以全部具有相同的形状。然而，单元沟槽部分150c_1可以具有不同的形状。
第一半导体芯片100的第一沟槽部分150a至150c已经参考图3至5描述。然而，图1的第二和第三半导体芯片200和300的第二和第三沟槽部分250和350可以分别具有与第一沟槽部分150a至150c基本上相同的结构。
图6是根据本发明构思的一些实施方式的半导体封装1a的剖视图。
除了第四半导体芯片400(其是半导体封装1a的最上层)还包括第四沟槽部分450之外，图6的半导体封装1a与图1的半导体封装1基本上相同。在图1和6中相同的附图标记表示相同的元件，其详细描述被简化或省略。
参考图6，半导体封装1a可以包括在基本上垂直的方向上堆叠的第一至第四半导体芯片100至400。也就是，第一至第四半导体芯片100至400在相对于第一至第四半导体芯片100至400的基本上水平延伸方向的基本上垂直延伸方向上堆叠。在第一至第四半导体芯片100至400当中是最上层的第四半导体芯片400可以包括在第四半导体芯片400的上部分中的第四沟槽部分450。第四沟槽部分450增加第四半导体芯片400的上表面的表面面积，从而可以改进半导体封装1a的散热性能。
在一些实施方式中，第四沟槽部分450可以具有与结合图1至5描述的第一半导体芯片100的第一沟槽部分150和150a至150c基本上相同的结构。
在一些实施方式中，第四半导体芯片400可以不具有硅通孔或上连接焊盘，在这样的实施方式中，与第一、第二和第三沟槽部分150、250和350不同，第四沟槽部分450可以布置在半导体封装1a的焊盘区PR内。第一模层190可以沿第四半导体芯片400的上表面形成，填充第四沟槽部分450。
图7是根据本发明构思的一些实施方式的半导体封装1b的剖视图。
除了半导体封装1b还包括在第四半导体芯片400上和第一模层190的上表面上顺序堆叠的热界面材料层510和散热器(heat dissipator)500之外，图7的半导体封装1b与图6的半导体封装1a基本上相同。在图1和7中相同的附图标记表示相同的元件，并且其详细描述被简化或省略。
参考图7，半导体封装1b可以包括在垂直方向上垂直地堆叠的第一至第四半导体芯片100至400、热界面材料层510和散热器500。也就是，第一至第四半导体芯片100至400、热界面材料层510和散热器500在相对于第一至第四半导体芯片100至400的基本上水平延伸方向的基本上垂直方向上堆叠。
热界面材料层510可以在散热器500和第四半导体芯片400之间并且可以填充第四沟槽部分450。热界面材料层510可以帮助在第一至第四半导体芯片100至400中产生的热被平稳地释放到散热器500。热界面材料层510可以包括例如热界面材料(TIM)。例如，热界面材料层510可以包括绝缘材料或包含绝缘材料的材料，因而保持电绝缘。热界面材料层510可以包括例如环氧树脂。热界面材料层510可以包括例如矿物油、油脂、间隙填充腻子(putty)、相变凝胶、相变材料焊盘、颗粒填充环氧树脂或类似物。
散热器500可以在热界面材料层510上。散热器500可以是例如散热片、均热器(heat spreader)、热导管、液冷板或类似物。
在第四半导体芯片400的上部分中的第四沟槽部分450可以增加第四半导体芯片400接触热界面材料层510的区域的面积。因此，在第一至第四半导体芯片100至400中产生的热可以被有效地传送到散热器500。
图8是根据本发明构思的一些实施方式的半导体封装1c的剖视图。
除了第一至第四半导体芯片100至400中的至少一些还包括在其下的沟槽部分之外，图8的半导体封装1c与图1的半导体封装1基本上相同。例如，如图8所示，第二至第四半导体芯片200至400分别包括在其下的第一、第二和第三下沟槽部分252、352和452。在图1和8中相同的附图标记表示相同的元件，并且其详细描述被简化或省略。
参考图8，半导体封装1c可以包括在垂直方向上堆叠的第一至第四半导体芯片100至400。也就是，第一至第四半导体芯片100至400在相对于第一至第四半导体芯片100至400的基本上水平延伸方向的基本上垂直方向上堆叠。第一至第三半导体芯片100至300可以分别包括分别在第一至第三半导体芯片100至300的上部分中的接触第一、第二和第三绝缘接合层181、183和185的第一、第二和第三沟槽部分150、250和350。此外，第二至第四半导体芯片200至400可以包括分别在第二至第四半导体芯片200至400的下部分中的接触第一、第二和第三绝缘接合层181、183和185的第一、第二和第三下沟槽部分252、352和452。第一、第二和第三绝缘接合层181、183和185分别填充第一、第二和第三下沟槽部分252、352和452。
第一下沟槽部分252可以布置在第二半导体芯片200的围绕第二半导体芯片200的焊盘区的边缘的沟槽形成区中并且可以在第二半导体芯片200的下部分中。第一绝缘接合层181可以填充由第一下沟槽部分252提供的空间并且填充在第一半导体芯片100和第二半导体芯片200之间的空间。第一下沟槽部分252和第一沟槽部分150可以防止第一绝缘接合层181溢出。尽管图8未示出，但是钝化层可以形成在第二半导体芯片200的下表面上并且可以覆盖第一下沟槽部分252的上表面。第二和第三下沟槽部分352和452可以与第一下沟槽部分252基本上相同，因而，省略其详细描述。
图9是根据本发明构思的一些实施方式的半导体封装2的剖视图。
除了半导体封装2还包括封装基板600之外，图9的半导体封装2与图1的半导体封装1基本上相同。在图1和9中相同的附图标记表示相同的元件，其详细描述被简化或省略。
参考图9，半导体封装2可以包括封装基板600和安装在封装基板600上并且在垂直于封装基板600的上表面的方向上(也就是，在相对于封装基板600的基本上水平延伸方向的基本上垂直延伸方向上)顺序堆叠的第一至第四半导体芯片100至400。
封装基板600可以是例如印刷电路板(PCB)、陶瓷基板、插入物(interposer)或类似物。当封装基板600是PCB时，封装基板600可以包括基板基底、上焊盘(未示出)、下焊盘610以及在基板基底的上表面和下表面上的阻焊层(未示出)。将上焊盘和下焊盘610电连接到彼此的布线可以形成在基板基底中。上焊盘和下焊盘610可以是电路布线的没有被阻焊层覆盖的部分。电路布线可以例如通过在基板基底的上表面和下表面上涂覆Cu箔然后图案化Cu箔而形成。
当封装基板600是插入物时，封装基板600可以包括包含半导体材料的基板基底以及分别形成在基板基底的上表面和下表面上的上焊盘(未示出)和下焊盘610。基板基底可以包括例如硅晶圆。此外，布线可以形成在基板基底的上表面和下表面上或可以形成在基板基底中。此外，将上焊盘和下焊盘610彼此电连接的通孔(未示出)可以形成在例如基板基底中。
外部连接端子620可以附接到封装基板600的下表面。外部连接端子620可以附接到例如下焊盘610。外部连接端子620可以是例如焊球、凸块或类似物。外部连接端子620可以将半导体封装2电连接到外部装置。
覆盖第一至第四半导体芯片100至400的部分或全部的第二模层630可以形成在封装基板600上。第二模层630可以围绕第一模层190并且可以不直接接触第一至第四半导体芯片100至400的侧表面。第二模层630可以沿第一模层190的外侧壁延伸。第二模层630可以包括例如EMC。
底部填充材料层640可以形成在封装基板600和第一半导体芯片100之间。底部填充材料层640可以在封装基板600和第一半导体芯片100之间并且可以围绕第一连接凸块170和第一下连接焊盘142的侧表面。底部填充材料层640可以包括例如环氧树脂。底部填充材料层640可以在第一模层190的底部和封装基板600之间。底部填充材料层640可以在第二模层630的底表面和封装基板600之间。在一些实施方式中，底部填充材料层640可以是第二模层630的通过例如模制底部填充(MUF)方法形成的部分。
图10A至10I是示出根据本发明构思的一些实施方式的制造半导体封装的方法的剖视图。图10A至10I示出制造图1的半导体封装1的方法。
参考图10A，准备半导体晶圆W。半导体晶圆W可以包括通过划线道SL划分的第一半导体芯片100。第一半导体芯片100包括第一半导体基板110、第一半导体器件层120和第一硅通孔130。第一半导体基板110可以具有彼此相反的下表面114b和上表面114a。第一半导体器件层120可以具有下表面112。第一半导体器件层120可以形成在第一半导体基板110的下表面114b上。第一半导体器件层120的下表面112可以与第一半导体基板110的下表面114b相反。第一硅通孔130可以贯穿第一半导体基板110的至少一部分并且可以连接到在第一半导体器件层120内的布线结构140。也就是，第一硅通孔130可以在朝向第一半导体基板110的上表面114a的基本上垂直的方向上从第一半导体器件层120的下表面112延伸并且可以不延伸到第一半导体基板110的上表面114a。
参考图10B，电连接到第一硅通孔130的第一下连接焊盘142和第一连接凸块170形成在第一半导体器件层120的下表面112上。
第一下连接焊盘142可以通过在第一半导体器件层120的下表面112上沉积金属层然后图案化该金属层而形成。
为了形成第一连接凸块170，具有暴露第一下连接焊盘142的一部分的开口的掩模图案(未示出)可以形成在第一半导体器件层120的下表面112上，然后，形成第一连接凸块170的导电材料可以形成在通过掩模图案中的开口暴露的第一下连接焊盘142上。例如，形成第一连接凸块170的导电材料可以包括通过电镀工艺顺序地形成的柱结构和焊料层。
然后，去除掩模图案，并且凸起的第一连接凸块170可以通过回流工艺形成。
参考图10C，在其上形成第一连接凸块170的半导体晶圆W附接到载体基板10。载体基板10可以包括支撑衬底11和粘合材料层13。半导体晶圆W可以以第一连接凸块170面对载体基板10这样的方式附接到载体基板10。第一连接凸块170和第一下连接焊盘142可以被粘合材料层13覆盖。第一半导体器件层120的在其上没有形成第一连接凸块170和第一下连接焊盘142的下表面112的一部分可以接触粘合材料层13。粘合材料层13形成在第一半导体器件层120和支撑衬底11之间。
参考图10D，通过去除半导体晶圆W的一部分而暴露第一硅通孔130。也就是，因为半导体晶圆W的所述部分被去除，所以第一硅通孔130的至少一部分可以从半导体晶圆W的暴露表面伸出，也就是，第一硅通孔130的所述部分可以从第一半导体基板110的上表面114伸出。
例如，化学机械抛光(CMP)工艺、回蚀刻工艺或其组合可以被用于通过去除半导体晶圆W的所述部分而暴露第一硅通孔130。
参考图10E，第一沟槽部分150通过去除半导体晶圆W的上部分的部分而形成。第一沟槽部分150可以与第一硅通孔130间隔开或可以邻近划线SL。
例如，激光打孔工艺、图案化工艺、使用锯片的锯切工艺或其组合可以被用于通过去除半导体晶圆W的部分而形成第一沟槽部分150。然而，本发明构思不限于此。
此外，第一背表面保护层160可以形成在第一半导体基板110的上表面上方并且围绕第一硅通孔130的部分侧表面。
参考图10F，在覆盖半导体晶圆W的暴露表面(也就是，第一半导体基板110的上表面114)并且围绕第一硅通孔130的暴露的侧表面的第一背表面保护层160形成之后，电连接到第一硅通孔130的第一上连接焊盘144形成在第一背表面保护层160上。也就是，第一背表面保护层160可以围绕第一硅通孔130的侧表面同时暴露其上表面，并且第一上连接焊盘144形成在第一硅通孔130的暴露的上表面上和第一背表面保护层160的部分上。
第一背表面保护层160可以覆盖第一沟槽部分150的上表面并且可以暴露第一硅通孔130。第一背表面保护层160可以包括例如绝缘聚合物。
参考图10G，半导体晶圆(图10F的W)沿划道线(图10F的SL)被切割，因而，被分割为第一半导体芯片100。第一半导体芯片100可以在水平方向上并排布置。
参考图10H，第二半导体芯片200、第三半导体芯片300和第四半导体芯片400在基本上垂直的方向上顺序地堆叠在第一半导体芯片100上。
更详细地，第二半导体芯片200、第三半导体芯片300和第四半导体芯片400在顺序堆叠在第一半导体芯片100上之前被制备。第二半导体芯片200、第三半导体芯片300和第四半导体芯片400通过与参考图10A至10G结合第一半导体芯片100描述的方法类似的方法制造然后从载体基板分离。
第一半导体芯片100、第二半导体芯片200、第三半导体芯片300和第四半导体芯片400可以具有包括独立器件(individual device)的相同类型。备选地，第一半导体芯片100、第二半导体芯片200、第三半导体芯片300和第四半导体芯片400中的至少之一可以具有包括不同独立器件的不同类型。
然后，第二半导体芯片200分别堆叠在对应于第一半导体芯片100的位置处。在这样的实施方式中，第一绝缘接合层181在第一半导体芯片100和第二半导体芯片200之间，第二连接凸块270可以连接到第一上连接焊盘144和第二下连接焊盘242并且第一绝缘接合层181可以围绕第一上连接焊盘144、第二连接凸块270和第二下连接焊盘242。
在第二半导体芯片200堆叠在第一半导体芯片100上之前，第一绝缘接合层181可以例如形成在第二半导体芯片200的下表面上。备选地，在第二半导体芯片200堆叠在第一半导体芯片100上之前，第一绝缘接合层181可以形成在第一半导体芯片100的上表面上。
一定量的热和压力被施加到在第一半导体芯片100和第二半导体芯片200之间的第一绝缘接合层181和第二连接凸块270。因此，第一绝缘接合层181被硬化，因而，第二半导体芯片200被牢固地固定到第一半导体芯片100。第二连接凸块270被硬化，因而，在第二连接凸块270和第一上连接焊盘144之间的接触电阻可以减小。
在一些实施方式中，第一绝缘接合层181填充第一沟槽部分150。因此，当一定量的热和压力正被施加到第一绝缘接合层181时，第一绝缘接合层181的部分可以在围绕第一半导体芯片100和第二半导体芯片200的方向上伸出，但是可以不过度地覆盖第一半导体芯片100和第二半导体芯片200的侧表面。
具体地，当第一沟槽部分150靠近在该处第一绝缘接合层181可以容易地并且过度地溢出的区域布置时，在该处第一绝缘接合层181容易不被填充的区域，例如靠近第一半导体芯片100的拐角的区域，被完全地填充，并且可以同时防止在某个区域中的第一绝缘接合层181的过量溢出。
通过与在第一半导体芯片100上堆叠第二半导体芯片200的工艺基本上相同的工艺，第三半导体芯片300和第四半导体芯片400分别顺序地堆叠在第二半导体芯片200和第三半导体芯片300上。
参考图10I，形成覆盖第一至第四半导体芯片100至400的模层190。模层190可以覆盖第一至第四半导体芯片100至400的侧表面和/或第四半导体芯片400的上表面。此外，模层190可以围绕第一、第二和第三绝缘接合层181、183和185的侧表面。在一些实施方式中，模层190可以包括例如EMC。
例如，可以在图10I中显示的半导体封装上执行锯切工艺，因此，包括图1的第一至第四半导体芯片100至400的半导体封装1可以彼此分离。
已经参考图10A至10I描述了制造半导体封装的方法，但是可以对所述方法进行不同的变形或改进，从而可以制造具有各种结构的半导体封装。
图11是根据本发明构思的一些实施方式的半导体封装1000的结构的示意图。
参考图11，半导体封装1000可以包括例如微处理单元(MPU)1010、存储器1020、接口1030、图形处理单元(GPU)1040、功能块1050以及系统总线1060，该系统总线1060使MPU1010、存储器1020、接口1030、GPU1040和功能块1050彼此连接。半导体封装1000可以包括MPU1010和GPU1040两者，或可以包括MPU 1010或GPU。
MPU1010可以包括核芯和L2高速缓存。例如，MPU 1010可以包括多核芯。MPU1010的多核芯中的单独核芯的性能可以相同或可以不同。此外，MPU1010的多核芯中的单独核芯可以具有相同的激活时间点或不同的激活时间点。
例如，存储器1020可以存储通过在MPU1010的控制下由功能块1050获得的处理结果等。例如，接口1030可以与外部装置接口通信。例如，GPU1040可以执行图形功能。例如，GPU1040可以实施视频编解码或处理3维(3D)图形。功能块1050可以执行各种功能。例如，当半导体封装1000是在移动装置中使用的应用处理器(AP)时，一些功能块1050可以执行通信功能。
半导体封装1000可以包括结合图1至9描述的半导体封装1、1a、1b、1c和2中的至少之一。
虽然已经显示并描述了本发明总发明构思的几个实施方式，但是本领域的技术人员将理解，可以在这些实施方式中进行变化而不脱离本发明总发明构思的原理和精神，其范围由权利要求书及其等效物限定。
本申请要求享有2016年6月14日在韩国知识产权局提交的第10-2016-0073830号韩国专利申请的优先权，其公开通过引用整体合并于此。

Claims (20)

1.一种半导体封装，包含：
第一半导体芯片，包含在所述第一半导体芯片中的硅通孔和在所述第一半导体芯片的上部分中的第一沟槽部分；
第二半导体芯片，在所述第一半导体芯片的上表面上并且经由所述第一半导体芯片的硅通孔电连接到所述第一半导体芯片；和
在所述第一半导体芯片和所述第二半导体芯片之间的绝缘接合层，所述绝缘接合层填充所述第一沟槽部分。
2.根据权利要求1所述的半导体封装，其中所述第一沟槽部分沿所述第一半导体芯片的边缘的至少一部分延伸。
3.根据权利要求1所述的半导体封装，其中所述第一沟槽部分具有沿所述第一半导体芯片的边缘连续地延伸的环形形状。
4.根据权利要求1所述的半导体封装，其中所述第一半导体芯片包含焊盘区，所述硅通孔位于所述焊盘区中，和
所述第一沟槽部分与所述焊盘区间隔开。
5.根据权利要求1所述的半导体封装，其中所述第二半导体芯片包含在所述第二半导体芯片的上部分中的第二沟槽部分。
6.根据权利要求5所述的半导体封装，还包含：
热界面材料层，在所述第二半导体芯片的上表面上并且填充所述第二沟槽部分；和
散热器，在所述热界面材料层上。
7.根据权利要求1所述的半导体封装，还包含：
模层，覆盖所述第一半导体芯片的侧表面、所述第二半导体芯片的侧表面和所述绝缘接合层的侧表面。
8.根据权利要求1所述的半导体封装，其中所述第一半导体芯片包含一个堆叠在另一个上的多个半导体芯片。
9.根据权利要求1所述的半导体封装，其中所述第二半导体芯片还包含下沟槽部分，所述绝缘接合层填充所述下沟槽部分。
10.根据权利要求1所述的半导体封装，其中所述第一半导体芯片还包含覆盖所述第一沟槽部分的表面的背表面保护层。
11.一种半导体封装，包含：
封装基板；
至少两个半导体芯片，在所述封装基板的上表面上，在垂直于所述封装基板的上表面的方向上堆叠，和在所述至少两个半导体芯片中形成有硅通孔；和
分别在所述至少两个半导体芯片之间的绝缘接合层，
其中所述至少两个半导体芯片的至少之一包含用所述绝缘接合层填充的沟槽部分。
12.根据权利要求11所述的半导体封装，其中所述沟槽部分与所述至少两个半导体芯片的边缘间隔开某一距离并且沿所述至少两个半导体芯片的所述边缘的至少一部分延伸。
13.根据权利要求12所述的半导体封装，其中所述沟槽部分包含沿所述至少两个半导体芯片的所述边缘延伸的线形沟槽部分和在所述至少两个半导体芯片的拐角周围弯曲的弯曲沟槽部分，以及
所述线形沟槽部分的宽度大于所述弯曲沟槽部分的宽度。
14.根据权利要求11所述的半导体封装，其中所述沟槽部分在所述至少两个半导体芯片的与所述绝缘接合层接触的上部分和下部分的至少之一中。
15.根据权利要求11所述的半导体封装，还包含：
第一模层，围绕所述至少两个半导体芯片的侧表面和所述绝缘接合层的侧表面，和
第二模层，围绕所述第一模层的至少一部分并且在所述封装基板与在所述至少两个半导体芯片当中的最下面的半导体芯片之间。
16.一种半导体封装，包含：
第一半导体芯片，包含延伸穿过所述第一半导体芯片的一部分的硅通孔；
第二半导体芯片，经由所述第一半导体芯片的所述硅通孔电连接到所述第一半导体芯片；和
绝缘接合层，在所述第一半导体芯片和所述第二半导体芯片之间，
其中所述第一半导体芯片和所述第二半导体芯片的至少一个包括将用所述绝缘接合层填充且与所述硅通孔间隔开的沟槽部分。
17.根据权利要求16所述的半导体封装，其中所述沟槽部分沿所述第一半导体芯片和所述第二半导体芯片的所述至少一个的边缘的至少一部分延伸。
18.根据权利要求16所述的半导体封装，其中所述第一半导体芯片包含一个堆叠在另一个上的多个半导体芯片。
19.根据权利要求16所述的半导体封装，其中所述沟槽部分形成在所述第一半导体芯片的上部分中。
20.根据权利要求16所述的半导体封装，其中所述沟槽部分形成在所述第二半导体芯片的下部分中。
CN201710437131.XA 2016-06-14 2017-06-12 半导体封装 Active CN107507825B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2016-0073830 2016-06-14
KR1020160073830A KR102495911B1 (ko) 2016-06-14 2016-06-14 반도체 패키지

Publications (2)

Publication Number Publication Date
CN107507825A true CN107507825A (zh) 2017-12-22
CN107507825B CN107507825B (zh) 2023-06-23

Family

ID=60573052

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710437131.XA Active CN107507825B (zh) 2016-06-14 2017-06-12 半导体封装

Country Status (3)

Country Link
US (3) US9941252B2 (zh)
KR (1) KR102495911B1 (zh)
CN (1) CN107507825B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107993988A (zh) * 2017-11-13 2018-05-04 芯原微电子(上海)有限公司 一种叠层封装结构及其制备方法
CN110060992A (zh) * 2018-01-19 2019-07-26 Nepes 株式会社 半导体封装
CN110600452A (zh) * 2019-08-02 2019-12-20 安徽国晶微电子有限公司 叠层芯片封装结构
CN112447535A (zh) * 2019-08-28 2021-03-05 美光科技公司 用于堆叠式微电子装置的集成群接合和包封的方法和设备
CN112825311A (zh) * 2019-11-21 2021-05-21 爱思开海力士有限公司 包括具有可控尾部的非导电膜的半导体封装
CN112838076A (zh) * 2021-01-04 2021-05-25 长江存储科技有限责任公司 封装结构
WO2024060318A1 (zh) * 2022-09-19 2024-03-28 长鑫存储技术有限公司 一种半导体结构及其制备方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269682B2 (en) * 2015-10-09 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cooling devices, packaged semiconductor devices, and methods of packaging semiconductor devices
US10529592B2 (en) 2017-12-04 2020-01-07 Micron Technology, Inc. Semiconductor device assembly with pillar array
JP7201387B2 (ja) * 2018-10-23 2023-01-10 株式会社ダイセル 半導体装置製造方法
JP7350006B2 (ja) 2018-10-23 2023-09-25 株式会社ダイセル 半導体装置製造方法
JP7224138B2 (ja) 2018-10-23 2023-02-17 株式会社ダイセル 半導体装置製造方法
KR20210043103A (ko) * 2019-10-11 2021-04-21 삼성전자주식회사 반도체 패키지
CN111115555B (zh) * 2019-12-20 2023-08-29 北京航天控制仪器研究所 一种用于mems晶圆级共晶键合封装的硅槽结构及制备方法
KR20220040537A (ko) * 2020-09-23 2022-03-31 삼성전자주식회사 반도체 패키지
KR20220048632A (ko) 2020-10-13 2022-04-20 삼성전자주식회사 반도체 패키지
KR20220065292A (ko) * 2020-11-13 2022-05-20 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
KR20220101335A (ko) 2021-01-11 2022-07-19 삼성전자주식회사 복수개의 반도체 칩들을 포함하는 반도체 패키지 및 이의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006066551A (ja) * 2004-08-25 2006-03-09 Renesas Technology Corp 半導体装置の製造方法
US20080303163A1 (en) * 2007-06-07 2008-12-11 United Test And Assembly Center Ltd. Through silicon via dies and packages
KR20090108777A (ko) * 2008-04-14 2009-10-19 삼성전기주식회사 반도체 패키지용 기판 및 이를 이용한 반도체 패키지
US20150179623A1 (en) * 2013-12-25 2015-06-25 Renesas Electronics Corporation Method for manufacturing semiconductor device
CN105390464A (zh) * 2014-08-27 2016-03-09 三星电子株式会社 半导体装置和制造半导体装置的方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020096766A1 (en) 2001-01-24 2002-07-25 Chen Wen Chuan Package structure of integrated circuits and method for packaging the same
US20050258527A1 (en) 2004-05-24 2005-11-24 Chippac, Inc. Adhesive/spacer island structure for multiple die package
JP4191167B2 (ja) 2005-05-16 2008-12-03 エルピーダメモリ株式会社 メモリモジュールの製造方法
KR20110000138A (ko) 2009-06-26 2011-01-03 주식회사 하이닉스반도체 반도체 패키지 및 그 제조방법
US8803332B2 (en) 2009-09-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Delamination resistance of stacked dies in die saw
JP5275192B2 (ja) 2009-09-28 2013-08-28 ローム株式会社 半導体装置の製造方法、半導体装置およびウエハ積層構造物
US8536718B2 (en) 2010-06-24 2013-09-17 Stats Chippac Ltd. Integrated circuit packaging system with trenches and method of manufacture thereof
KR20120012602A (ko) * 2010-08-02 2012-02-10 삼성전자주식회사 반도체 장치, 그 제조 방법 및 반도체 패키지의 제조 방법
WO2012120659A1 (ja) * 2011-03-09 2012-09-13 国立大学法人東京大学 半導体装置の製造方法
KR20130012500A (ko) 2011-07-25 2013-02-04 삼성전자주식회사 칩 패키지 구조물 및 그 제조 방법
KR20140042226A (ko) * 2012-09-28 2014-04-07 에스케이하이닉스 주식회사 반도체 칩 및 이를 이용한 스택 패키지
JP2014203868A (ja) 2013-04-02 2014-10-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置の製造方法
US9202799B2 (en) 2013-12-04 2015-12-01 Taiwan Semiconductor Manufactruing Company, Ltd. Temporary bonding scheme
JP2015225933A (ja) 2014-05-27 2015-12-14 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
KR102171286B1 (ko) 2014-07-11 2020-10-29 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR102237978B1 (ko) * 2014-09-11 2021-04-09 삼성전자주식회사 반도체 패키지 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006066551A (ja) * 2004-08-25 2006-03-09 Renesas Technology Corp 半導体装置の製造方法
US20080303163A1 (en) * 2007-06-07 2008-12-11 United Test And Assembly Center Ltd. Through silicon via dies and packages
KR20090108777A (ko) * 2008-04-14 2009-10-19 삼성전기주식회사 반도체 패키지용 기판 및 이를 이용한 반도체 패키지
US20150179623A1 (en) * 2013-12-25 2015-06-25 Renesas Electronics Corporation Method for manufacturing semiconductor device
CN105390464A (zh) * 2014-08-27 2016-03-09 三星电子株式会社 半导体装置和制造半导体装置的方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107993988A (zh) * 2017-11-13 2018-05-04 芯原微电子(上海)有限公司 一种叠层封装结构及其制备方法
CN110060992A (zh) * 2018-01-19 2019-07-26 Nepes 株式会社 半导体封装
CN110600452A (zh) * 2019-08-02 2019-12-20 安徽国晶微电子有限公司 叠层芯片封装结构
CN112447535A (zh) * 2019-08-28 2021-03-05 美光科技公司 用于堆叠式微电子装置的集成群接合和包封的方法和设备
CN112447535B (zh) * 2019-08-28 2022-03-01 美光科技公司 用于堆叠式微电子装置的集成群接合和包封的方法和设备
CN112825311A (zh) * 2019-11-21 2021-05-21 爱思开海力士有限公司 包括具有可控尾部的非导电膜的半导体封装
CN112838076A (zh) * 2021-01-04 2021-05-25 长江存储科技有限责任公司 封装结构
WO2024060318A1 (zh) * 2022-09-19 2024-03-28 长鑫存储技术有限公司 一种半导体结构及其制备方法

Also Published As

Publication number Publication date
CN107507825B (zh) 2023-06-23
KR20170140985A (ko) 2017-12-22
US20180211937A1 (en) 2018-07-26
US9941252B2 (en) 2018-04-10
US20170358558A1 (en) 2017-12-14
US20190206844A1 (en) 2019-07-04
US10665571B2 (en) 2020-05-26
KR102495911B1 (ko) 2023-02-03
US10256215B2 (en) 2019-04-09

Similar Documents

Publication Publication Date Title
CN107507825A (zh) 半导体封装
US9837383B2 (en) Interconnect structure with improved conductive properties and associated systems and methods
KR101739939B1 (ko) 반도체 장치의 제조 방법
US9502391B2 (en) Semiconductor package, fabrication method therefor, and package-on package
CN108206178A (zh) 包括传热块的半导体封装及其制造方法
JP6550140B2 (ja) アンダーフィル収容キャビティを伴う半導体デバイス・アセンブリ
KR102505853B1 (ko) 반도체 패키지
KR20210065353A (ko) 반도체 패키지
KR102562315B1 (ko) 반도체 패키지
CN109841576B (zh) 半导体器件、包括其的半导体晶片及半导体封装
TWI805802B (zh) 半導體封裝
US11587859B2 (en) Wiring protection layer on an interposer with a through electrode
KR20210043103A (ko) 반도체 패키지
US20220189907A1 (en) Semiconductor package
KR101212061B1 (ko) 반도체 칩 및 그 반도체 패키지와 이를 이용한 스택 패키지
KR20230013556A (ko) 반도체 패키지
US20220278010A1 (en) Semiconductor package including a dummy chip
KR20240022207A (ko) 반도체 패키지 및 그 제조 방법
KR20240004060A (ko) 반도체 패키지
CN117410243A (zh) 半导体封装结构及制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant