KR20110000138A - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 패키지는 기판; 상기 기판 상에 관통전극을 매개로 적어도 하나 이상이 스택된 반도체 칩들; 상기 스택된 반도체 칩들과 인접한 위치에서, 상기 스택된 반도체 칩들의 측면을 따라 형성된 적어도 하나 이상의 댐; 및 상기 댐, 기판 및 스택된 반도체 칩들 간의 사이 공간에 매립시키는 충진부를 포함하는 것을 특징으로 한다.

Description

반도체 패키지 및 그 제조방법{Semiconductor Package and method for fabricating thereof}
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는 언더필 공정을 용이하게 진행할 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전해 왔다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징하는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법으로 구분된다.
이러한 스택 패키지는 금속 와이어를 이용한 본딩방법과 관통전극을 이용한 본딩방법이 있다. 최근에는 금속 와이어를 이용한 스택 패키지에서의 문제를 극복함과 아울러, 스택 패키지의 전기적인 특성 열화 방지 및 소형화가 가능하도록 관 통전극(through silicon via : TSV)을 이용한 스택 패키지에 대한 연구가 활발히 진행되고 있다.
상기 관통전극을 이용한 스택 패키지에 있어서, 개별 반도체 칩의 스택시 상하 반도체 칩 간의 관통전극이 맞닿는 표면으로는 접착제를 개재하고, 이를 제외한 빈공간으로는 언더필 공정으로 충진제를 매립하여 각 반도체 칩 간을 전기적 및 물리적으로 연결하게 된다.
그러나, 전술한 언더필 공정에 있어서, 기판과 최하부 반도체 칩 간의 사이 공간에 충진제를 개재하는 데는 공정적으로 큰 어려움이 없으나, 최하부 반도체 칩의 상부로 스택되는 반도체 칩들 간의 사이 공간으로 충진제를 매립하는 것은 공정적으로 한계에 다다른 상황이다.
이에 대한 대안으로, 관통전극을 이용한 반도체 패키지는 각 반도체 칩 간을 NCF(non conductive film) 또는 ACF(anisotropic conductive film)를 이용하여 전기적 및 물리적으로 본딩하고 있으나, NCP나 ACP의 이용시 높은 압력을 가하여 본딩 공정을 진행해야 하는 것이 불가피한 관계로 반도체 칩에 무리가 가해지는데 기인하여 본딩 특성이 저하되는 문제가 있다.
본 발명의 실시예는 언더필 공정 불량에 따른 생산 수율의 저하 문제를 개선할 수 있는 반도체 패키지를 제공한다.
본 발명의 실시예에 따른 반도체 패키지는 기판; 상기 기판 상에 관통전극을 매개로 적어도 하나 이상이 스택된 반도체 칩들; 상기 스택된 반도체 칩들과 인접한 위치에서, 상기 스택된 반도체 칩들의 측면을 따라 형성된 적어도 하나 이상의 댐; 및 상기 댐, 기판 및 스택된 반도체 칩들 간의 사이 공간에 매립시키는 충진부를 포함하는 것을 특징으로 한다.
상기 댐의 높이는 상기 스택된 반도체 칩들의 높이와 동일하거나, 더 높은 것을 특징으로 한다.
상기 댐은 폴리이미드, 벤조싸이클로부텐 및 에폭시 수지를 포함하는 절연물질 중 어느 하나인 것을 특징으로 한다.
상기 충진부는 상기 댐이 형성되지 않은 상기 스택된 반도체 칩들의 측면에 형성된 측면 충진부를 더 포함하는 것을 특징으로 한다.
상기 충진부는 상기 스택된 반도체 칩들 상에 형성된 상면 충진부를 더 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 패키지의 제조방법은 기판 상에 관통전극을 매개로 적어도 하나 이상의 반도체 칩들을 스택하는 단계; 상기 스택된 반도체 칩 들과 인접한 위치에서, 상기 스택된 반도체 칩들의 측면을 따라 배치되는 적어도 하나 이상의 댐을 형성하는 단계; 및 상기 댐, 기판 및 스택된 반도체 칩들 간의 사이 공간으로 충진물질을 매립하여 충진부를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 댐의 높이는 상기 스택된 반도체 칩들의 높이와 동일하거나, 더 높게 형성하는 것을 특징으로 한다.
상기 댐은 폴리이미드, 벤조싸이클로부텐 및 에폭시 수지를 포함하는 절연물질 중 어느 하나로 형성된 것을 특징으로 한다.
상기 충진부를 형성하는 단계는 상기 댐과 상기 스택된 반도체 칩들 사이 공간을 통해 이루어지는 것을 특징으로 한다.
상기 충진부를 형성하는 단계에서, 상기 댐이 형성되지 않은 상기 스택된 반도체 칩들의 상기 측면에 측면 충진부를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 충진부를 형성하는 단계에서, 상기 스택된 반도체 칩들의 상부에 상면 충진부를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 댐의 도입으로 스택된 반도체 칩들의 사이 공간에 최소한의 충진물질을 사용하는 것이 가능하므로 제조 비용을 절감할 수 있는 효과가 있다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 패키지에 대해 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도시한 바와 같이, 본 발명에 따른 반도체 패키지(105)는 기판(100)과, 상기 기판(100)의 상면에 관통전극(130)들을 매개로 스택된 제1, 제2, 제3 반도체 칩(150a, 150b, 150c)을 포함한다.
상기 관통전극(130)들의 맞닿는 표면에는 솔더 페이스트(132)가 개재되고, 스택된 반도체 칩(150a, 150b, 150c)들의 사이 공간에는 충진부(135)가 매립된다. 이 때, 상기 기판(100)과 맞닿는 관통전극(130)들은 기판(100)에 구비된 본드핑거(122)들과 각각 전기적으로 연결된다.
상기 제1, 제2, 제3 반도체 칩(150a, 150b, 150c)의 우측 일면을 따라 댐(160)이 더 구비된다. 상기 댐(160)은 스택된 반도체 칩(150a, 150b, 150c)들 간의 사이 공간에 개재되는 충진물질의 주입을 보조하는 기능을 한다. 상기 댐(160)은 폴리이미드, 벤조싸이클로부텐 및 에폭시 수지 등을 포함하는 절연물질 중 어느 하나일 수 있다.
이 때, 상기 댐(160)의 반대편으로 기판(100)과 접하는 표면 가장자리에 필릿(F)이 더 형성될 수 있다. 상기 충진부(135)는 댐(160)이 형성되지 않은 반대편에 배치된 스택된 반도체 칩(150a, 150b, 150c)들의 측면에 형성된 측면 충진부(135a)를 포함할 수 있다.
또한, 상기 충진부(135)는 측면 충진부(135a)에서 스택된 반도체 칩(150a, 150b, 150c)들의 상부로 연장된 상면 충진부(135b)를 더 포함할 수 있다.
이 때, 상기 댐(160)의 높이는 스택된 반도체 칩(150a, 150b, 150c)들의 높이와 동일하거나, 더 높게 설계하는 것이 바람직하다.
또한, 상기 제1, 제2, 제3 반도체 칩(150a, 150b, 150c)을 포함하는 기판(100)의 상면을 밀봉하는 봉지제(170)를 더 포함한다. 상기 봉지제(170) 대신 스택된 최상부 반도체 칩(150c)의 절연 및 보호를 위하여 캡핑막(미도시)을 형성할 수도 있다. 상기 기판(100)의 하면에는 볼랜드(미도시)에 외부접속단자인 솔더볼(144)들이 부착된다.
전술한 구성은 제1, 제2, 제3 반도체 칩(150a, 150b, 150c)의 일면을 따라 구비된 댐(160)을 이용하여 디스펜서로 댐(160)과 스택된 반도체 칩(150a, 150b, 150c)들의 사이 공간에 충진물질을 주입하는 것을 통해 기판(100)과 제1 반도체 칩(150a)의 사이 공간과 더불어, 상기 제1 반도체 칩(150a)의 상면에 스택되는 제2, 제3 반도체 칩(150b, 150c)의 사이 공간에 충진부(135)를 매립하는 것이 용이해진다.
즉, 스택된 반도체 칩(150a, 150b, 150c)들의 일 측면을 따라 댐(160)을 추가적으로 배치하는 것을 통해 기판(100)과 스택된 반도체 칩(150a, 150b, 150c)들 간의 사이 공간인 갭은 모세관 현상에 의해 충진물질이 균일하게 갭 필링(gap filling)될 수 있다.
따라서, 최소한의 충진물질의 사용만으로 기판(100)과 스택된 반도체 칩(150a, 150b, 150c)들 간의 사이에 충진부(135)를 매립하는 것이 가능하므로, 비 교적 고가인 충진물질의 사용이 줄어들어 재료비용을 절감할 수 있다. 또한, 본 발명은 NCP나 ACF와 같은 물질을 사용하지 않기 때문에 반도체 칩(150a, 150b, 150c)들 간의 스택시 높은 압력을 가할 염려가 없어 본딩 신뢰성을 향상시킬 수 있다.
전술한 도 1에서는 스택된 반도체 칩의 일면을 따라 댐이 구비된 것을 일 실시예로 도시하였으나, 이에 한정되는 것은 아니며 양 측면을 따라 댐을 구비할 수도 있다.
도 2는 본 발명의 변형예에 따른 반도체 패키지를 나타낸 단면도로, 도 1과 동일한 명칭에 대해서는 동일한 도면번호를 부여하고, 중복 설명은 생략하도록 한다.
도시한 바와 같이, 기판(100) 상에 관통전극(130)들을 매개로 순차적으로 스택된 반도체 칩(150a, 150b, 150c)들의 양 측면을 따라 2개의 댐(160, 162)을 형성한다. 상기 양 측면에 대응된 댐(160, 162)들을 매개로 기판(100)과 스택된 반도체 칩(150a, 150b, 150c)들 간의 사이에 충진부(135)를 매립하게 된다.
이 때, 상기 변형예는 실시예에 비해 댐의 수는 증가하나, 양측 면으로 댐이 구비되므로 보다 안정적인 언더필 공정을 수행할 수 있는 이점이 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 패키지의 제조방법에 대해 설명하도록 한다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다.
도 3a에 도시한 바와 같이, 기판(100) 상에 관통전극(130)들을 매개로 적어도 하나 이상의 반도체 칩(150a, 150b, 150c)들을 순차적으로 스택한다. 상기 관통전극(130)들 간의 맞닿는 표면에는 솔더 페이스트(132)가 더 개재될 수 있다. 이 때, 상기 기판(100)과 맞닿는 관통전극(130)들은 기판(100)에 구비된 본드핑거(122)들과 각각 전기적으로 연결된다.
다음으로, 상기 스택된 반도체 칩(150a, 150b, 150c)들과 인접한 위치에서, 그 일 측면을 따라 댐(160)을 형성한다. 상기 댐(160)은 폴리이미드, 벤조싸이클로부텐 및 에폭시 수지 등을 포함하는 절연물질 중 어느 하나일 수 있다. 이 때, 상기 댐(160)의 높이는 스택된 반도체 칩(150a, 150b, 150c)들의 높이와 동일하거나, 더 높게 설계하는 것이 바람직하다.
다음으로, 일 측면을 따라 형성된 댐(160)과, 상기 댐(160)과 마주하는 스택된 반도체 칩(150a, 150b, 150c)들 간의 사이 공간에 충진물질이 채워진 디스펜서(142)를 삽입한 후, 충진물질을 주입하는 언더필 공정을 수행한다. 상기 언더필 공정에 있어서, 디스펜서(142)의 진행 방향은 일 측면을 따라 배치된 댐(160)과 동일한 방향으로 진행하는 것이 바람직하다.
이 때, 디스펜서(142)로부터 주입되는 충진물질(140)은 모세관 현상에 의해 기판(100)과 스택된 반도체 칩(150a, 150b, 150c)들 간의 사이에 채워지고, 계속적인 주입에 의해 충진물질(140)이 댐(160)을 통해 제2, 제3 반도체 칩(150b, 150c)으로 차고 올라와 스택된 반도체 칩(150a, 150b, 150c)들의 사이 공간을 충진물질(140)로 모두 채울 수 있게 된다.
도 3b에 도시한 바와 같이, 지속적으로 충진물질(도 3a의 140)을 주입하게 되면, 최상부의 반도체 칩(150c)까지 갭 필링이 이루어져 댐(160)의 반대편에 위치하는 스택된 반도체 칩(150a, 150b, 150c)들의 측면이 오버 몰딩된 충진부가 형성된다. 이 때, 상기 댐(160)의 반대편으로 기판(100)과 접하는 표면 가장자리에 필릿(F)이 더 형성될 수 있다.
전술한 공정으로, 상기 충진부(135)는 댐(160)이 형성되지 않은 반대편으로 스택된 반도체 칩(150a, 150b, 150c)들의 측면에 형성된 측면 충진부(135a)를 포함할 수 있다. 또한, 상기 충진부(135)는 측면 충진부(135a)에서 스택된 반도체 칩(150a, 150b, 150c)들의 상면으로 연장된 상면 충진부(135b)를 더 포함할 수 있다.
따라서, 전술한 언더필 공정을 완료하게 되면, 상기 기판(100)과 스택된 반도체 칩(150a, 150b, 150c)들 간은 접착제(132)와 충진부(135)에 의해 전기적 및 물리적으로 연결될 수 있다.
도면으로 제시하지는 않았지만, 플립 칩 방식의 반도체 패키지에 있어서, 본딩이 완료된 반도체 칩에 댐을 형성한 후 전술한 방식과 동일한 방식으로 언더필 공정을 진행할 경우, 보다 신뢰성 있는 조인트 접합을 유도할 수 있다.
다음으로, 도 3c에 도시한 바와 같이, 스택된 반도체 칩(150a, 150b, 150c)들을 포함하는 기판(100)의 일면을 에폭시 몰딩 화합물(epoxy molding compound: EMC)로 몰딩하여 봉지제(170)를 형성한다. 다음으로, 상기 기판(100)의 하면에 위치하는 볼랜드(미도시)에 외부접속단자인 솔더볼(144)들을 부착한다.
이상으로, 본 발명에 따른 반도체 패키지를 제작할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 2는 본 발명의 변형예에 따른 반도체 패키지를 나타낸 단면도.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.

Claims (11)

  1. 기판;
    상기 기판 상에 관통전극을 매개로 적어도 하나 이상이 스택된 반도체 칩들;
    상기 스택된 반도체 칩들과 인접한 위치에서, 상기 스택된 반도체 칩들의 측면을 따라 형성된 적어도 하나 이상의 댐; 및
    상기 댐, 기판 및 스택된 반도체 칩들 간의 사이 공간에 매립시키는 충진부;
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 댐의 높이는 상기 스택된 반도체 칩들의 높이와 동일하거나, 더 높은 것을 특징으로 하는 반도체 패키지.
  3. 제 3 항에 있어서,
    상기 댐은 폴리이미드, 벤조싸이클로부텐 및 에폭시 수지를 포함하는 절연물질 중 어느 하나인 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 충진부는 상기 댐이 형성되지 않은 상기 스택된 반도체 칩들의 측면에 형성된 측면 충진부를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 충진부는 상기 스택된 반도체 칩들 상에 형성된 상면 충진부를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 기판 상에 관통전극을 매개로 적어도 하나 이상의 반도체 칩들을 스택하는 단계;
    상기 스택된 반도체 칩들과 인접한 위치에서, 상기 스택된 반도체 칩들의 측면을 따라 배치되는 적어도 하나 이상의 댐을 형성하는 단계; 및
    상기 댐, 기판 및 스택된 반도체 칩들 간의 사이 공간으로 충진물질을 매립하여 충진부를 형성하는 단계;
    를 포함하는 반도체 패키지의 제조방법.
  7. 제 6 항에 있어서,
    상기 댐의 높이는 상기 스택된 반도체 칩들의 높이와 동일하거나, 더 높게 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  8. 제 6 항에 있어서,
    상기 댐은 폴리이미드, 벤조싸이클로부텐 및 에폭시 수지를 포함하는 절연물 질 중 어느 하나로 형성된 것을 특징으로 하는 반도체 패키지의 제조방법.
  9. 제 6 항에 있어서,
    상기 충진부를 형성하는 단계는 상기 댐과 상기 스택된 반도체 칩들 사이 공간을 통해 이루어지는 것을 특징으로 하는 반도체 패키지의 제조방법.
  10. 제 6 항에 있어서,
    상기 충진부를 형성하는 단계에서, 상기 댐이 형성되지 않은 상기 스택된 반도체 칩들의 상기 측면에 측면 충진부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  11. 제 6 항에 있어서,
    상기 충진부를 형성하는 단계에서, 상기 스택된 반도체 칩들의 상부에 상면 충진부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
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