KR20180029492A - 반도체 패키지용 실장 기판, 이를 포함하는 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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Abstract

반도체 패키지는 칩 실장 영역 내에 적어도 하나의 밀봉재 통과홀을 갖는 패키지 기판, 상기 패키지 기판의 상부면 상에 배치되고 상기 칩 실장 영역 내의 적어도 일부분이 상기 밀봉재 통과홀을 향하도록 일정 각도로 경사지게 연장하는 랜딩 패드를 갖는 복수 개의 배선 패턴들, 상기 랜딩 패드들 상에 각각 배치되는 복수 개의 도전성 범프들, 상기 패키지 기판의 상부면 상에서 상기 도전성 범프들을 매개로 실장되는 반도체 칩, 및 상기 패키지 기판의 상부면, 상기 반도체 칩 및 상기 밀봉재 통과홀을 밀봉하는 밀봉 부재를 포함한다.

Description

반도체 패키지용 실장 기판, 이를 포함하는 반도체 패키지 및 반도체 패키지의 제조 방법{MOUNTING SUBSTRATE FOR SEMICONDUCTOR PACKAGE, SEMICONDUCTOR PACKAGE INCLUDING THE SAME AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지용 실장 기판, 이를 포함하는 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 플립칩 패키지용 실장 기판, 이를 포함하는 플립칩 패키지 및 이의 제조 방법에 관한 것이다.
부품들의 소형화 및 경량화를 위하여 반도체 패키지의 제조에 있어서 플립칩 공정이 이용될 수 있다. 상기 플립칩 공정에서는 반도체 칩과 기판 사이에 몰드 수지와 같은 충진재가 개재될 수 있다. 상기 충진재는 상기 반도체 칩과 상기 기판의 열팽창계수 차이를 완화시키고, 솔더 범프를 보호하여 반도체 패키지의 신뢰성을 높일 수 있다.
관련 기술들에 따르면, 상기 플립칩 공정에서 상기 반도체 칩과 상기 기판 사이를 몰드 수지로 채우기 때문에, 상기 몰드 수지의 균일한 주입 속도가 더욱 중요할 수 있다. 상기 몰드 수지의 유동 속도의 차이는 상기 반도체 칩과 상기 기판 사이에 보이드의 발생을 유발시켜, 반도체 패키지의 신뢰성을 저하시킬 수 있다.
본 발명의 일 과제는 반도체 패키지의 신뢰성을 향상시킬 수 있는 반도체 패키지용 실장 기판을 제공하는 데 있다.
본 발명의 다른 과제는 상기 실장 기판을 포함하는 반도체 패키지를 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지용 실장 기판은 반도체 칩을 실장하기 위한 칩 실장 영역 내에 관통 형성된 적어도 하나의 밀봉재 통과홀을 갖는 패키지 기판, 및 상기 패키지 기판의 상부면 상에 배치되고 상기 칩 실장 영역 내에서 외부 전극과 접속되도록 노출되는 적어도 일부분이 상기 밀봉재 통과홀을 향하도록 일정 각도로 경사지게 연장하는 랜딩 패드를 갖는 복수 개의 배선 패턴들을 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 칩 실장 영역 내에 적어도 하나의 밀봉재 통과홀을 갖는 패키지 기판, 상기 패키지 기판의 상부면 상에 배치되고 상기 칩 실장 영역 내의 적어도 일부분이 상기 밀봉재 통과홀을 향하도록 일정 각도로 경사지게 연장하는 랜딩 패드를 갖는 복수 개의 배선 패턴들, 상기 랜딩 패드들 상에 각각 배치되는 복수 개의 도전성 범프들, 상기 패키지 기판의 상부면 상에서 상기 도전성 범프들을 매개로 실장되는 반도체 칩, 및 상기 패키지 기판의 상부면, 상기 반도체 칩 및 상기 밀봉재 통과홀을 밀봉하는 밀봉 부재를 포함한다.
예시적인 실시예들에 따른 반도체 패키지는 칩 실장 영역 내에 적어도 하나의 밀봉재 통과홀을 갖는 패키지 기판 및 상기 패키지 기판의 상부면 상의 상기 칩 실장 영역 내에 배치되며 도전성 범프와 접속되는 복수 개의 랜딩 패드들을 포함할 수 있다. 상기 랜딩 패드는 상기 밀봉재 통과홀을 향하도록 일정 각도로 경사지게 연장할 수 있다. 상기 랜딩 패드들은 상기 밀봉재 통과홀을 중심으로 하여 방사형으로 배치될 수 있다.
이에 따라, 몰디드 언더필 공정을 진행할 때, 상기 랜딩 패드들 및 상기 도전성 범프는 언더필의 이동을 방해하지 않고 균일한 유동 속도를 제공함으로써, 상기 언더필 내에 보이드 발생을 방지할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 2는 도 1의 반도체 패키지를 나타내는 저면도이다.
도 3은 도 1의 Ⅲ-Ⅲ'라인을 따라 절단한 단면도이다.
도 4는 도 1의 Ⅳ-Ⅳ'라인을 따라 절단한 단면도이다.
도 5는 도 1의 Ⅴ-Ⅴ'라인을 따라 절단한 단면도이다.
도 6의 도 1의 실장 기판을 나타내는 평면도이다.
도 7은 도 6의 A 부분을 나타내는 확대도이다.
도 8은 도 6의 랜딩 패드 상의 도전성 범프를 나타내는 평면도이다.
도 9는 도 8의 Ⅸ-Ⅸ'라인을 따라 절단한 단면도이다.
도 10은 도 8의 Ⅹ-Ⅹ'라인을 따라 절단한 단면도이다.
도 11은 도 8의 도전성 범프를 나타내는 사시도이다.
도 12 내지 도 15는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다. 도 2는 도 1의 반도체 패키지를 나타내는 저면도이다. 도 3은 도 1의 Ⅲ-Ⅲ'라인을 따라 절단한 단면도이다. 도 4는 도 1의 Ⅳ-Ⅳ'라인을 따라 절단한 단면도이다. 도 5는 도 1의 Ⅴ-Ⅴ'라인을 따라 절단한 단면도이다. 도 6의 도 1의 실장 기판을 나타내는 평면도이다. 도 7은 도 6의 A 부분을 나타내는 확대도이다. 도 8은 도 6의 랜딩 패드 상의 도전성 범프를 나타내는 평면도이다. 도 9는 도 8의 Ⅸ-Ⅸ'라인을 따라 절단한 단면도이다. 도 10은 도 8의 Ⅹ-Ⅹ'라인을 따라 절단한 단면도이다. 도 11은 도 8의 도전성 범프를 나타내는 사시도이다.
도 1 내지 도 11을 참조하면, 반도체 패키지(100)는 패키지 기판(110), 패키지 기판(110) 상에 배치되며 랜딩 패드(122)를 갖는 복수 개의 배선 패턴들(120), 랜딩 패드들(122) 상에 각각 배치되는 복수 개의 도전성 범프들(300), 패키지 기판(110)의 상부면 상에 도전성 범프들(300)을 매개로 하여 실장되는 반도체 칩(200), 및 패키지 기판(110) 상에 반도체 칩(200)을 커버하는 밀봉 부재(400)를 포함할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(110)은 서로 마주보는 상부면(112)과 하부면(114)을 갖는 기판일 수 있다. 예를 들면, 패키지 기판(110)은 인쇄회로기판(PCB)일 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
패키지 기판(110)은 칩 실장 영역(MR) 및 주변 영역을 가질 수 있다. 반도체 칩(200)은 패키지 기판(110)의 상부면(112) 상에 실장될 수 있다. 반도체 칩(200)은 패키지 기판(110)의 칩 실장 영역(MR) 상에 배치될 수 있다.
패키지 기판(110)의 상부면(112) 상에는 복수 개의 배선 패턴들(120)이 배치될 수 있다. 배선 패턴(120)은 랜딩 패드(122)를 가질 수 있다. 랜딩 패드(122)는 패키지 기판(110)의 칩 실장 영역(MR) 내에 배치될 수 있다. 배선 패턴(120)의 적어도 일부분은 반도체 칩(200)과의 전기적 연결을 위한 랜딩 패드(접속 패드)로서 사용될 수 있다. 예를 들면, 랜딩 패드(122)는 배선 패턴(120)의 일단부에 구비될 수 있다.
도 6에 도시된 바와 같이, 배선 패턴들(120)은 서로 이격 배치될 수 있다. 배선 패턴(120)은 칩 실장 영역(MR)으로부터 상기 주변 영역으로 연장할 수 있다. 배선 패턴(120)은 제1 방향으로 연장할 수 있다. 배선 패턴들(120)의 일부는 서로 연결될 수 있다. 상기 배선 패턴들의 구조 및 연장 방향들은 이에 제한되지 않음을 이해할 수 있을 것이다.
랜딩 패드(122)는 배선 패턴(120)의 일단에서 상기 제1 방향과 동일하거나 다른 제2 방향으로 연장할 수 있다. 즉, 랜딩 패드(122)의 길이 방향은 배선 패턴(120)의 길이 방향과 같거나 다른 방향일 수 있다. 랜딩 패드(122)의 길이 방향이 배선 패턴(120)의 길이 방향과 다른 경우, 랜딩 패드(122)는 배선 패턴(120)의 일단에서 일정 각도(도 8의 θ3 참조)로 경사지게 연장할 수 있다.
패키지 기판(110)의 상부면(112) 상에는 배선 패턴들(120)을 커버하는 제1 절연막(130)이 형성될 수 있다. 제1 절연막(130)는 랜딩 패드(122)를 제외한 패키지 기판(110)의 상부면(112) 전체를 커버할 수 있다. 칩 실장 영역(MR) 내의 랜딩 패드(122)는 제1 절연막(130)에 의해 노출될 수 있다. 예를 들면, 상기 제1 절연막은 솔더 레지스트를 포함할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(110)은 칩 실장 영역(MR) 내에 적어도 하나의 밀봉재 통과홀(140)을 가질 수 있다. 밀봉재 통과홀(140)은 패키지 기판(110)을 관통하도록 형성될 수 있다. 밀봉재 통과홀(140)은 내부의 회로 배선들이 형성되지 않은 절연층 부분을 관통하여 형성될 수 있다. 예를 들면, 복수 개의 밀봉재 통과홀들(140)은 일방향으로 서로 이격 배치될 수 있다. 밀봉재 통과홀들(140)은 칩 실장 영역(MR) 내의 중심을 지나는 중심 라인을 따라 배열될 수 있다.
또한, 패키지 기판(110)은 패키지 기판(110)의 하부면(114)에 밀봉재 통과홀(140)로 연통되는 밀봉재 수용 채널(142)을 가질 수 있다. 밀봉재 수용 채널(142)은 패키지 기판(110)의 하부면(114)에 형성되고 일방향으로 연장하는 그루브(groove)를 포함할 수 있다. 밀봉재 수용 채널(142)은 복수 개의 밀봉재 통과홀들(140)을 연결하도록 상기 중심 라인을 따라 연장할 수 있다.
후술하는 바와 같이, 몰디드 언더필(molded underfill, MUF) 공정을 진행할 때, 패키지 기판(110)의 상부면(112)과 반도체 칩(200) 사이의 밀봉 부재(400), 즉 언더필은 밀봉재 통과홀(140)을 통해 밀봉재 수용 채널(142)을 채울 수 있다. 이 때, 밀봉재 수용 채널(142)은 몰드의 캐비티 내부 공기가 외부로 빠져나가는 통로가 될 수 있다.
도 6 및 도 7에 도시된 바와 같이, 랜딩 패드들(122)은 밀봉재 통과홀(140) 둘레에 배치될 수 있다. 랜딩 패드들(122a, 122b, 122c)은 밀봉재 통과홀(140)을 지나는 일직선(X)으로부터 순차적으로 배치될 수 있다. 랜딩 패드들(122)은 밀봉재 통과홀(140)을 중심으로 하여 방사형으로 배치될 수 있다. 일직선(X)과 제1 거리만큼 이격된 제1 랜딩 패드(122b)의 길이 방향은 일직선(X)에 대하여 제1 각도(θ1)를 형성하고, 일직선(X)과 상기 제1 거리보다 큰 제2 거리만큼 이격된 제2 랜딩 패드(122c)의 길이 방향은 일직선(X)에 대하여 제1 각도(θ1)보다 큰 제2 각도(θ2)를 형성할 수 있다.
또한, 랜딩 패드(122a, 122b, 122c)가 일직선(X)으로부터 더 멀리 위치할수록 상기 랜딩 패드의 경사 각도는 더 커질 수 있다. 여기서, 상기 랜딩 패드의 경사 각도(도 8의 θ3 참조)는 배선 패턴(120)의 길이 방향과 상기 랜딩 패드의 길이 방향이 이루는 각도일 수 있다.
복수 개의 도전성 범프들(300)은 랜딩 패드들(122) 상에 각각 배치될 수 있다. 도전성 펌프들(300)은 반도체 칩(200)의 칩 패드들(210) 상에 각각 부착될 수 있다. 반도체 칩(200)은 복수 개의 도전성 범프들(300)에 의해 패키지 기판(110) 상에 적층되고 패키지 기판(110)에 전기적으로 연결될 수 있다.
도 8 내지 도 11에 도시된 바와 같이, 도전성 범프(300)는 랜딩 패드(122)의 길이 방향을 따라 타원형 형상 또는 직사각형 형상을 가질 수 있다. 도전성 범프(300)는 횡방향 길이보다 종방향 길이가 더 클 수 있다.
예시적인 실시예들에 있어서, 도전성 범프(300)는 제1 범프(302) 및 제2 범프(304)을 포함할 수 있다. 제2 범프(304)는 반도체 칩(200)의 칩 패드(210) 상에 형성되고, 제1 범프(302)는 제2 범프(304) 상에 형성될 수 있다. 제1 범프(302)는 제1 금속을 포함하고, 제2 범프(304)는 상기 제1 금속과 다른 제2 금속을 포함할 수 있다. 예를 들면, 상기 제1 금속을 주석(Sn), 주석/은(Sn/Ag), 주석/구리(Sn/Cu), 주석/인듐(Sn/In) 등을 포함하고, 상기 제2 금속을 구리(Cu), 니켈(Ni) 등을 포함할 수 있다. 그러나, 상기 제1 및 제2 금속들은 이에 제한되지 않음을 이해할 수 있을 것이다.
제1 범프(302)는 제1 길이(L1), 즉, 제1 종방향 길이를 갖고, 제2 범프(304)는 제1 길이(L1)보다 작은 제2 길이(L2), 즉, 제2 종방향 길이를 가질 수 있다. 제1 범프(302)는 제1 폭(W1), 제1 횡방향 길이를 갖고, 제2 범프(304)는 제1 폭(W1)보다 큰 제2 폭(W2), 즉, 제2 횡방향 길이를 가질 수 있다. 예를 들면, 제1 범프(302)의 제1 길이(L1)는 50㎛ 내지 90㎛이고, 제2 범프(304)의 제2 길이(L2)는 30㎛ 내지 60㎛일 수 있다. 제1 범프(302)의 제1 폭(W1)는 10㎛ 내지 30㎛이고, 제2 범프(304)의 제2 폭(W2)는 20㎛ 내지 50㎛일 수 있다. 제1 범프(302)의 높이는 5㎛ 내지 20㎛이고, 제2 범프(304)의 높이는 20㎛ 내지 50㎛일 수 있다.
밀봉 부재(400)는 패키지 기판(110) 상에 형성되어 반도체 칩(200)을 외부로부터 보호할 수 있다. 밀봉 부재(400)는 반도체 칩(200) 및 밀봉재 통과홀(142)을 밀봉할 수 있다. 밀봉 부재(400)는 패키지 기판(100)의 상부면(112)과 반도체 칩(200) 사이의 공간을 채우는 언더필의 역할을 수행할 수 있다. 상기 밀봉 부재는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
패키지 기판(110)의 하부면(114) 상에는 반도체 칩(200)으로/으로부터의 전기 신호를 제공하기 위한 외부 접속 패드들(150)이 형성될 수 있다. 외부 접속 패드들(150)은 제2 절연막(160)에 의해 노출될 수 있다. 상기 제2 절연막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 패키지 기판(110)의 외부 접속 패드(150) 상에는 외부 장치와의 전기적 연결을 위하여 외부 연결 부재(500)가 배치될 수 있다. 예를 들면, 외부 연결 부재(500)는 솔더 볼일 수 있다. 반도체 패키지(100)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(100)는 칩 실장 영역(MR) 내에 적어도 하나의 밀봉재 통과홀(140)을 갖는 패키지 기판(110) 및 패키지 기판(110)의 상부면(112) 상의 칩 실장 영역(MR) 내에 배치되며 외부의 솔더 범프(300)와 접속되는 복수 개의 랜딩 패드들(122)을 포함할 수 있다. 랜딩 패드들(122)은 밀봉재 통과홀(140)을 향하도록 일정 각도로 경사지게 연장할 수 있다. 랜딩 패드(122) 상에 배치된 도전성 범프(300)는 횡방향 길이보다 종방향 길이가 더 클 수 있다. 랜딩 패드(122)는 랜딩 패드(122)의 길이 방향(종방향)이 밀봉재 통과홀(140)을 향하도록 연장할 수 있다. 랜딩 패드(122)의 길이 방향(종방향)은 밀봉재 통과홀(140)을 향하는 방향과 평행할 수 있다. 랜딩 패드들(122)은 밀봉재 통과홀(140)을 중심으로 하여 방사형으로 배치될 수 있다.
이에 따라, 몰디드 언더필 공정을 진행할 때, 랜딩 패드들(122) 및 도전성 범프(300)는 언더필의 이동을 방해하지 않고 균일한 유동 속도를 제공함으로써, 상기 언더필 내에 보이드 발생을 방지할 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 12 내지 도 15는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다. 도 12는 인쇄회로기판 상에 실장된 반도체 칩들을 나타내는 평면도이다. 도 13은 도 12의 XⅢ- XⅢ' 라인을 따라 절단한 단면도이다. 도 14 및 도 15는 몰드 장치를 이용하여 반도체 칩을 밀봉하는 방법을 나타내는 단면도들이다. 도 16은 도 15의 몰디드 언더필 공정에서의 인쇄회로기판 상의 언더필 유동 방향을 나타내는 평면도이다.
도 12 및 도 13을 참조하면, 먼저, 기판(10) 상에 복수 개의 반도체 칩들(200)을 실장할 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(200)의 하부면 상의 칩 패드들(210) 상에 도전성 범프들(300)을 형성한 후, 도전성 범프들(300)을 매개로 하여 복수 개의 반도체 칩들(200)을 기판(10) 상에 매트릭스 형태로 배치할 수 있다. 이 때, 도전성 범프들(300)은 기판(10) 상의 접속 패드, 즉, 랜딩 패드들(122) 상에 각각 배치될 수 있다. 이후, 리플로우 공정에 의해 도전성 범프들(300)을 랜딩 패드들(122)에 부착시켜 반도체 칩(200)을 기판(10) 상에 실장시킨다.
예를 들면, 반도체 칩(200)의 하부면 상의 칩 패드(210) 상에 시드층을 형성한 후, 상기 시드층 상에 도금 공정을 수행하여 하부 범프 및 상부 범프를 순차적으로 형성할 수 있다. 따라서, 도전성 범프(300)는 서로 적층된 상기 하부 및 상부 범프들을 포함할 수 있다. 상기 하부 범프는 제1 연성을 갖는 제1 도전성 물질을 포함하고, 상기 상부 범프는 상기 제1 연성보다 더 큰 제2 연성을 갖는 제2 도전성 물질을 포함할 수 있다. 상기 제1 도전성 물질은 구리(Cu), 니켈(Ni) 등을 포함하고, 상기 제2 도전성 물질은 주석(Sn), 주석/은(Sn/Ag), 주석/구리(Sn/Cu), 주석/인듐(Sn/In) 등을 포함할 수 있다.
기판(10)은 인쇄회로기판(PCB)일 수 있다. 기판(10)은 복수 개의 반도체 칩들(200)을 실장하기 위한 복수 개의 칩 실장 영역들을 포함하고, 반도체 칩들(200)은 상기 칩 실장 영역들 상에 각각 배치될 수 있다. 기판(10)은 상기 칩 실장 영역 내에 적어도 하나의 밀봉재 통과홀(140)을 가질 수 있다. 밀봉재 통과홀(140)은 기판(10)은 관통하여 형성될 수 있다. 복수 개의 밀봉재 통과홀들(140)이 상기 칩 실장 내에서 제1 방향을 따라 서로 이격 배치될 수 있다. 또한, 기판(10)은 기판(10)의 하부면에 그루브 형상으로 형성되어 밀봉재 통과홀들(140)을 서로 연결시키는 밀봉재 수용 채널을 가질 수 있다. 상기 밀봉재 수용 채널은 상기 제1 방향을 따라 연장할 수 있다.
기판(10)은 상기 칩 실장 영역 내에 복수 개의 랜딩 패드들(122)을 가질 수 있다. 랜딩 패드들(122)은 상기 제1 방향을 따라 밀봉재 통과홀(140)에 인접하게 서로 이격 배치될 수 있다. 랜딩 패드들(122)은 밀봉재 통과홀(140) 둘레에 배치될 수 있다. 랜딩 패드(122)는 횡방향 길이보다 종방향 길이가 더 클 수 있다. 랜딩 패드(122)는 랜딩 패드(122)의 길이 방향(종방향)이 밀봉재 통과홀(140)을 향하도록 연장할 수 있다. 랜딩 패드들(122)은 밀봉재 통과홀(140)을 중심으로 하여 방사형으로 배치될 수 있다.
도 14 내지 도 16을 참조하면, 기판(10)의 상부면 상에 반도체 칩들(200)을 커버하는 밀봉 부재를 형성할 수 있다.
예시적인 실시예들에 있어서, 반도체 칩들(200)은 기판(10) 상에 플립 칩 본딩(flip chip bonding) 방식으로 실장될 수 있다.
도 14 및 도 15에 도시된 바와 같이, 몰드 장치(20)를 이용하여 몰디드 언더필(molded underfill, MUF) 공정을 수행할 수 있다. 몰드 장치(20)의 하부 금형(22)과 상부 금형(24) 사이의 캐비티(25)에 반도체 칩(20)을 배치한 후, 상기 상부 금형과 상기 하부 금형이 클램핑된 상태에서 캐비티(25) 내로 몰드 수지인 밀봉재(40)를 주입하여 상기 반도체 칩을 성형할 수 있다. 예를 들면, 상기 밀봉재는 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
상기 몰디드 언더필(MUF) 공정 중 밀봉재(40)가 캐비티(25) 내로 주입될 때, 캐비티(25) 내부의 공기는 밀봉재 통과홀(140) 및 상기 밀봉재 수용 채널을 통해 외부로 배기되어 수지 충진성을 향상시킬 수 있다.
도 16에 도시된 바와 같이, 랜딩 패드(122)는 랜딩 패드(122)의 길이 방향(종방향)이 밀봉재 통과홀(140)을 향하도록 연장할 수 있다. 랜딩 패드들(122)은 밀봉재 통과홀(140)을 중심으로 하여 방사형으로 배치될 수 있다. 따라서, 밀봉재 통과홀(140) 둘레의 랜딩 패드들(122)와 랜딩 패드들(122) 상의 도전성 범프들(300)은 밀봉재 통과홀(140)을 향하여 이동하는 밀봉재(40), 즉, 언더필의 흐름을 방해하지 않으므로, 전체적으로 균일한 속도로 몰드 수지를 주입할 수 있다. 이에 따라, 상기 몰디드 언더필(MUF) 공정에서 상기 플립칩과 상기 기판 사이에 보이드의 발생을 방지할 수 있다.
이어서, 상기 몰드 수지를 일정 시간 경화시킨 후, 기판(10)을 개별적으로 분리함으로써, 복수 개의 플립칩 패키지들을 제조할 수 있다.
전술한 반도체 패키지의 제조 방법은 로직 소자나 메모리 소자와 같은 반도체 소자를 포함하는 반도체 패키지를 제조하는 데 사용될 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 기판 20: 몰드 장치
22: 하부 금형 24: 상부 금형
25: 캐비티 26: 밀봉재 유동 채널
28: 밀봉재 저장소 100: 반도체 패키지
110: 패키지 기판 120: 배선 패턴
122: 랜딩 패드 122a: 제1 랜딩 패드
122b: 제2 랜딩 패드 122c: 제3 랜딩 패드
130: 제1 절연막 140: 밀봉재 통과홀
142: 밀봉재 수용 채널 150: 외부 접속 패드
160: 제2 절연막 200: 반도체 칩
210: 칩 패드 300: 도전성 범프
302: 제1 범프 304: 제2 범프
400: 밀봉 부재 500: 외부 연결 부재

Claims (10)

  1. 칩 실장 영역 내에 적어도 하나의 밀봉재 통과홀을 갖는 패키지 기판;
    상기 패키지 기판의 상부면 상에 배치되고, 상기 칩 실장 영역 내의 적어도 일부분이 상기 밀봉재 통과홀을 향하도록 일정 각도로 경사지게 연장하는 랜딩 패드를 갖는 복수 개의 배선 패턴들;
    상기 랜딩 패드들 상에 각각 배치되는 복수 개의 도전성 범프들;
    상기 패키지 기판의 상부면 상에서 상기 도전성 범프들을 매개로 실장되는 반도체 칩; 및
    상기 패키지 기판의 상부면, 상기 반도체 칩 및 상기 밀봉재 통과홀을 밀봉하는 밀봉 부재를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 랜딩 패드는 상기 배선 패턴의 일단부에 구비되는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 랜딩 패드들은 상기 밀봉재 통과홀을 중심으로 하여 방사형으로 배치되는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 랜딩 패드들은 상기 밀봉재 통과홀을 지나는 일직선으로부터 순차적으로 배치되는 반도체 패키지.
  5. 제 4 항에 있어서, 상기 일직선과 제1 거리만큼 이격된 제1 랜딩 패드의 길이 방향은 상기 일직선에 대하여 제1 각도를 형성하고, 상기 일직선과 상기 제1 거리보다 큰 제2 거리만큼 이격된 제2 랜딩 패드의 길이 방향은 상기 일직선에 대하여 상기 제1 각도보다 큰 제2 각도를 형성하는 반도체 패키지.
  6. 제 4 항에 있어서, 상기 랜딩 패드가 상기 일직선으로부터 더 멀리 위치할수록 상기 랜딩 패드의 경사 각도는 더 커지는 반도체 패키지용 실장 기판.
  7. 제 4 항에 있어서, 상기 랜딩 패드들은 상기 일직선에 직교하는 방향으로 서로 이격 배치되는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 패키지 기판의 상부면 상에서 상기 배선 패턴들을 커버하고 상기 랜딩 패드를 노출시키는 절연막을 더 포함하는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 패키지 기판은 상기 패키지 기판의 하부면에 상기 밀봉재 통과홀과 연통되며 일방향으로 연장하는 밀봉재 수용 채널을 갖는 반도체 패키지.
  10. 제 1 항에 있어서, 상기 밀봉재 수용 채널은 복수 개의 밀봉재 통과홀들을 연결하도록 연장하는 반도체 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10714401B2 (en) 2018-08-13 2020-07-14 Samsung Electronics Co., Ltd. Printed circuit board and semiconductor package including the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102499518B1 (ko) * 2016-09-12 2023-02-14 삼성전자주식회사 반도체 패키지용 실장 기판, 이를 포함하는 반도체 패키지 및 반도체 패키지의 제조 방법
US11342307B2 (en) * 2019-10-14 2022-05-24 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
CN117511426B (zh) * 2024-01-05 2024-04-12 深圳市长松科技有限公司 用于封装阻隔水气的薄膜、半导体薄膜封装方法及构造

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124393A (ja) * 2001-10-17 2003-04-25 Hitachi Ltd 半導体装置およびその製造方法
US20090266582A1 (en) * 2006-01-13 2009-10-29 Daisuke Sakurai Three-dimensional circuit board and its manufacturing method
JP2012079984A (ja) * 2010-10-04 2012-04-19 Sharp Corp 半導体デバイスの実装方法、半導体モジュール、および電子情報機器
KR20140007992A (ko) * 2012-07-09 2014-01-21 삼성전자주식회사 반도체 패키지 및 이의 제조 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3564971B2 (ja) 1997-02-17 2004-09-15 セイコーエプソン株式会社 テープキャリアパッケージ
KR100274993B1 (ko) 1997-12-26 2001-01-15 윤종용 안내리브를갖는회로기판과그실장방법
KR100691443B1 (ko) 2005-11-16 2007-03-09 삼성전기주식회사 플립칩 패키지 및 그 제조방법
JP4861907B2 (ja) 2007-06-18 2012-01-25 アルプス電気株式会社 半導体モジュールの製造方法及び半導体モジュール
KR20090122514A (ko) 2008-05-26 2009-12-01 (주)아이셀론 플립 칩 패키지 및 그 제조방법
KR20110047834A (ko) 2009-10-30 2011-05-09 삼성전기주식회사 패키지용 기판 및 전자소자 패키지
KR20110092045A (ko) 2010-02-08 2011-08-17 삼성전자주식회사 휨 및 보이드를 억제하는 몰디드 언더필 플립칩 패키지
KR101678052B1 (ko) 2010-02-25 2016-11-22 삼성전자 주식회사 단층 배선 패턴을 포함한 인쇄회로기판(ｐｃｂ), ｐｃｂ를 포함한 반도체 패키지, 반도체 패키지를 포함한 전기전자장치, ｐｃｂ제조방법, 및 반도체 패키지 제조방법
KR101111430B1 (ko) 2010-07-30 2012-02-15 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 몰딩 방법
KR20120028591A (ko) 2010-09-15 2012-03-23 삼성전자주식회사 반도체 패키징용 몰딩장치 및 몰딩방법
JP5796956B2 (ja) 2010-12-24 2015-10-21 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 回路装置およびその製造方法
KR20130107050A (ko) 2012-03-21 2013-10-01 삼성전기주식회사 Ｅｍｃ 몰딩용 인쇄회로기판 및 그를 이용한 패키징 제품 제조방법
KR101934917B1 (ko) * 2012-08-06 2019-01-04 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20150046117A (ko) * 2012-08-23 2015-04-29 피에스5 뤽스코 에스.에이.알.엘. 장치 및 그 제조 방법
US9293338B2 (en) * 2012-11-08 2016-03-22 Nantong Fujitsu Microelectronics Co., Ltd. Semiconductor packaging structure and method
KR102084542B1 (ko) * 2013-08-14 2020-03-04 삼성전자주식회사 반도체 패키지
US9379081B2 (en) * 2014-03-24 2016-06-28 King Dragon Nternational Inc. Semiconductor device package and method of the same
JP2016048752A (ja) 2014-08-28 2016-04-07 凸版印刷株式会社 配線基板、及び電子モジュールの製造方法
US20160111581A1 (en) * 2014-10-16 2016-04-21 Semiconductor Components Industries, Llc Packaged semiconductor devices and related methods
JP6753743B2 (ja) * 2016-09-09 2020-09-09 キオクシア株式会社 半導体装置の製造方法
KR102499518B1 (ko) * 2016-09-12 2023-02-14 삼성전자주식회사 반도체 패키지용 실장 기판, 이를 포함하는 반도체 패키지 및 반도체 패키지의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124393A (ja) * 2001-10-17 2003-04-25 Hitachi Ltd 半導体装置およびその製造方法
US20090266582A1 (en) * 2006-01-13 2009-10-29 Daisuke Sakurai Three-dimensional circuit board and its manufacturing method
JP2012079984A (ja) * 2010-10-04 2012-04-19 Sharp Corp 半導体デバイスの実装方法、半導体モジュール、および電子情報機器
KR20140007992A (ko) * 2012-07-09 2014-01-21 삼성전자주식회사 반도체 패키지 및 이의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10714401B2 (en) 2018-08-13 2020-07-14 Samsung Electronics Co., Ltd. Printed circuit board and semiconductor package including the same

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Publication number Publication date
US20190295909A1 (en) 2019-09-26
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