KR20140007992A - 반도체 패키지 및 이의 제조 방법 - Google Patents

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KR20140007992A
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Abstract

본 발명은 반도체 패키지 및 이의 제조 방법을 제공한다. 이 패키지 및 방법에서 제공되는 패키지 기판은 구멍을 포함하여, 보이드 없이 몰드막을 형성할 수 있다. 또한 몰드막의 일부를 제거하여 하부 도전 패턴을 노출시킴으로써 솔더볼 배치 자유도를 증가시킬 수 있다.

Description

반도체 패키지 및 이의 제조 방법{Semiconductor package and method of forming the same}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 다양한 실장 기술이 연구되고 있다. 그 중 플립 칩 본딩 방식은 와이어 본딩 방식에 비하여 패드들 간의 연결거리를 매우 짧게 유지할 수 있어 신호 전달 속도를 향상시킬 수 있다. 또한 플립 칩 본딩 방식에서는 와이어들에 의한 쇼트 발생 위험이 없다. 그러나, 플립 칩 본딩 방식으로 실장된 반도체 패키지에서는 범프들 사이에 보이드가 존재할 가능성이 높다. 이를 방지하기 위하여 범프들 사이를 채우는 언더필 수지막을 형성할 수 있다. 이 경우 언더필 수지액의 흐름을 막아주는 댐을 필요로 하기 때문에, 반도체 패키지의 수평적 및 수직적 크기를 줄이는데에 한계가 있다.
따라서 본 발명이 해결하고자 하는 과제는 고속화 및 소형화가 가능한 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 공정을 단순화시킬 수 있는 반도체 패키지의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 적어도 하나의 구멍을 포함하는 패키지 기판; 상기 패키지 기판의 하부면에 배치되는 적어도 하나의 하부 도전 패턴; 상기 패키지 기판 상에 플립 칩 본딩 방식으로 실장되는 적어도 하나의 반도체 칩; 및 상기 패키지 기판 상의 몰드막을 포함하되, 상기 몰드막은, 상기 적어도 하나의 반도체 칩과 상기 패키지 기판을 덮는 상부 몰드부; 및 상기 구멍을 통해 상기 상부 몰드부과 연결되며 상기 패키지 기판의 하부면을 적어도 일부 덮으며 상기 하부 도전 패턴을 노출시키는 적어도 하나의 하부 몰드부를 포함하며, 상기 하부 몰드부는 몰드 하부면과 상기 하부 도전 패턴를 노출시키는 몰드 하부홀을 포함한다.
상기 하부 몰드부는 상기 하부 도전 패턴에 인접한 제 1 몰드 측면을 포함하되, 상기 몰드 하부면은 상기 제 1 몰드 측면과 서로 다른 표면 거칠기를 가질 수 있다.
상기 몰드 하부면은 제 1 표면 거칠기를 가질 수 있으며, 상기 제 1 몰드 측면은 상기 제 1 표면 거칠기보다 큰 제 2 표면 거칠기를 가질 수 있다.
상기 하부 몰드부는 상기 하부 도전 패턴을 노출시키는 몰드 하부홀을 포함하며, 상기 제 1 몰드 측면은 상기 몰드 하부홀의 내측면에 대응될 수 있다.
상기 반도체 패키지는 상기 몰드 하부홀 안에서 상기 하부 도전 패턴과 접하는 적어도 하나의 하부 솔더볼을 더 포함할 수 있다.
상기 패키지 기판의 하부면으로부터 상기 몰드 하부면의 높이는 상기 하부 솔더볼의 하단의 높이보다 낮을 수 있다.
상기 반도체 패키지는 상기 패키지 기판의 하부면과 상기 하부 몰드부 사이에 개재되며 상기 하부 도전 패턴을 일부 덮는 절연막을 더 포함할 수 있다. 상기 절연막은 상기 몰드 하부홀과 중첩되는 절연막 하부홀을 포함할 수 있다. 이때 상기 절연막 하부홀의 내부 폭은 상기 몰드 하부홀의 내부폭과 같거나 보다 넓을 수 있다.
상기 하부 몰더막은 이웃하는 하부 솔더볼들 사이에 개재될 수 있다.
상기 반도체 패키지는 상기 패키지 기판의 상부면 상에 배치되는 상부 솔더볼을 더 포함할 수 있다. 상기 상부 몰드부는 상기 상부 솔더볼을 노출시키는 몰드 상부홀을 포함할 수 있으며, 상기 몰드 상부홀의 내측면의 표면 거칠기는 상기 제 2 표면 거칠기와 같을 수 있다.
상기 반도체 패키지는 상기 상부 몰드부 상에 배치되며 상기 상부 솔더볼에 의해 상기 패키지 기판과 전기적으로 연결되는 상부 반도체 패키지를 더 포함할 수 있다.
상기 하부 몰드부는 일 방향으로 상기 패키지 기판의 하부면을 가로지르거나 상기 패키지 기판의 하부면의 전면을 덮을 수 있다.
상기 하부 몰드부는 상기 패키지 기판의 측면과 정렬되는 제 2 몰드 측면을 가지며, 상기 제 2 몰드 측면은 상기 제 1 몰드 측면과 서로 다른 표면 거칠기를 가질 수 있다.
상기 상부 몰드부는 상기 반도체 칩과 상기 패키지 기판 사이의 공간을 채울 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 패키지의 제조 방법은, 서로 대향되는 상부면과 하부면, 상기 상부면과 하부면을 잇는 적어도 하나의 구멍, 및 상기 하부면에 배치되는 적어도 하나의 하부 도전 패턴을 포함하는 패키지 기판 상에 적어도 하나의 반도체 칩을 플립 칩 본딩 방식으로 실장하는 단계; 상기 패키지 기판을 덮는 상부 몰드부와 상기 구멍을 통해 상기 상부 몰드부과 연결되며 상기 패키지 기판의 하부면을 적어도 일부 덮는 하부 몰드부를 포함하는 몰드막을 형성하는 단계; 및 상기 하부 몰드부를 일부 제거하여 상기 하부 도전 패턴을 노출시키는 단계를 포함한다.
상기 하부 도전 패턴을 노출시키는 단계는 레이저를 이용할 수 있다.
상기 방법은 상기 하부 도전 패턴에 하부 솔더볼을 부착시키는 단계; 및 상기 상부 몰드부, 상기 패키지 기판 및 상기 하부 몰드부를 순차적으로 잘라 단위 반도체 패키지로 만드는 단계를 더 포함할 수 있다.
상기 패키지 기판 상에는 제 1 상부 솔더볼이 부착되며, 상기 상부 몰드부는 상기 제 1 상부 솔더볼을 덮을 수 있으며, 상기 방법은, 상기 상부 몰드부를 일부 제거하여 상기 제 1 상부 솔더볼을 노출시키는 상부홀을 형성하는 단계를 더 포함할 수 있다.
상기 상부홀을 형성하는 단계와 상기 하부 도전 패턴을 노출시키는 단계는 동일한 공정 조건에서 진행될 수 있다.
상기 방법은, 상부 패키지 기판, 상기 상부 패키지 기판 상에 실장되는 상부 반도체 칩 및 상기 상부 패키지 기판 하부면에 부착된 제 2 상부 솔더볼을 포함하는 상부 반도체 패키지를 상기 상부 몰드부 상에 위치시켜 상기 제 1 상부 솔더볼과 상기 제 2 상부 솔더볼을 접촉시키는 단계; 및 상기 제 1 상부 솔더볼과 상기 제 2 상부 솔더볼을 가열하여 융착시키는 단계를 더 포함할 수 있다.
상기 패키지 기판은 그의 하부면을 덮으며 상기 하부 도전 패턴을 일부 노출시키는 절연막을 더 포함할 수 있으며, 상기 하부 몰드부를 일부 제거될 때, 상기 절연막도 일부 제거될 수 있다.
본 발명의 일 예에 따른 반도체 패키지에서는 반도체 칩이 패키지 기판 상에 플립 칩 본딩 방식으로 실장되므로 신호 전달 거리를 줄여 고속화가 가능하다. 또한 상부 몰드부가 보이드 없이 반도체 칩들 사이의 공간을 채우므로 신뢰성이 향상될 수 있다. 또한 언더필 수지막을 형성하지 않으므로 언더필 수지액 흐름 방지용 댐이 필요하지 않아 반도체 패키지의 수직적 및/또는 수평적 크기를 줄여 소형화가 가능하다.
본 발명의 다른 예에 따른 반도체 패키지에서는 패키지 기판의 하부면에 배치되는 하부 솔더볼들 사이에 하부 몰드부가 개재되어 하부 솔더볼들 간의 쇼트를 방지할 수 있다.
본 발명의 다른 예에 따른 반도체 패키지의 제조 방법에서는, 구멍을 포함하는 패키지 기판을 사용한다. 상기 구멍은 상부 몰드부 형성 공정시 에어 벤트(air vent) 역할과 몰드막 형성용 수지액의 흐름을 순방향으로 유지시키는 역할을 한다. 이로써 상기 구멍에 의해 반도체 칩들 사이의 공간이 보이드 없이 상부 몰드부으로 채워질 수 있다. 이로써, 범프들 간의 쇼트(short)를 방지하고, 보이드 영역에 모이는 습기로 인한 문제를 해결할 수 있다. 이로써 신뢰성이 향상된 반도체 패키지를 구현하며, 생산 수율을 증대시킬 수 있다. 또한 언더필 수지막을 형성할 필요가 없어 공정을 단순화시킬 수 있다.
또한 본 발명에 따른 반도체 패키지의 제조 방법에서는 패키지 기판의 하부면에 배치되는 하부 도전 패턴을 덮는 하부 몰드부를 레이저 등을 이용하여 제거한다. 따라서 하부 몰드부에 의해 하부 솔더볼들의 배치가 제한되지 않아, 솔더볼들의 배치 자유도(routability)가 증가될 수 있다.
도 1a는 본 발명의 실시예 1에 따른 패키지 기판의 하부면의 평면도를 나타낸다.
도 1b는 도 1a를 A-A' 선으로 자른 단면도이다.
도 1c는 본 발명의 실시예 1에 따른 패키지 기판을 뒤집어서 보여지는 하부면의 사시도를 나타낸다.
도 2는 도 1b의 'P1' 부분을 확대한 확대 단면도이다.
도 3a 및 3b는 본 발명의 예들에 따라 도 1b의 'P2' 부분을 확대한 확대 단면도들이다.
도 4, 5 및 7은 도 1b의 단면을 가지는 반도체 패키지를 제조하는 과정을 나타내는 단면도들이다.
도 6a는 본 발명의 일 예에 따른 몰딩 공정을 나타내는 단면도이다.
도 6b는 본 발명의 일 예에 따른 하부 금형의 사시도이다.
도 8a는 본 발명의 실시예 2에 따른 패키지 기판의 하부면의 평면도를 나타낸다.
도 8b는 도 8a를 A-A' 선으로 자른 단면도이다.
도 9는 도 8b의 'P3' 부분을 확대한 확대 단면도이다.
도 10 내지 15는 도 8b의 단면을 가지는 반도체 패키지를 제조하는 과정을 나타내는 단면도들이다.
도 16a는 본 발명의 실시예 3에 따른 패키지 기판의 하부면의 평면도를 나타낸다.
도 16b는 도 16a를 A-A' 선으로 자른 단면도이다.
도 17a는 본 발명의 실시예 4에 따른 패키지 기판의 하부면의 평면도를 나타낸다.
도 17b는 도 17a를 A-A' 선으로 자른 단면도이다.
도 18 및 19는 도 1a의 변형예들에 따른 패키지 기판의 하부면의 평면도들을 나타낸다.
도 20은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 21은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 22는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 1a는 본 발명의 실시예 1에 따른 패키지 기판의 하부면의 평면도를 나타낸다. 도 1b는 도 1a를 A-A' 선으로 자른 단면도이다. 도 1c는 본 발명의 실시예 1에 따른 패키지 기판을 뒤집어서 보여지는 하부면의 사시도를 나타낸다.
도 1a, 1b 및 1c를 참조하면, 본 실시예 1에 따른 반도체 패키지는 패키지 기판(1)을 포함한다. 상기 패키지 기판(1)은 단층 또는 다층으로 구성된 인쇄회로기판일 수 있다. 상기 패키지 기판(1)은 비스말레이미드 트리아진(Bismaleimide triazine) 수지(resin), 알루미나계 세라믹, 유리계 세라믹 또는 실리콘 등으로 형성될 수 있다. 상기 패키지 기판(1)은 서로 대향되는 상부면(1a)과 하부면(1b)을 포함한다. 또한 상기 패키지 기판(1)은 그 내부를 관통하여 상기 상부면(1a)과 상기 하부면(1b)을 연결하는 구멍(7)을 포함한다. 상기 패키지 기판(1)의 상기 상부면(1a)에는 상부 도전 패턴(3a)이 배치되고, 상기 하부면(1b)에는 하부 도전 패턴(3b)이 배치된다. 상기 하부 도전 패턴(3b)은 볼랜드일 수 있다. 상기 하부 도전 패턴(3b)은 레이저를 흡수하지 않고 반사하는 역할을 할 수 있는 도전 물질로 형성될 수 있다. 예를 들면, 상기 하부 도전 패턴(3b)은 니켈, 납, 금 및 구리를 포함하는 그룹에서 선택되는 적어도 하나의 금속으로 형성될 수 있다. 상기 상부 도전 패턴(3a)은 상기 하부 도전 패턴(3b)과 동일한 물질로 형성될 수 있다. 상기 상부면(1a)과 상기 하부면(1b)은 각각 상부 절연막(5a)과 하부 절연막(5b)으로 덮인다. 상기 상부 및 하부 절연막들(5a, 5b)은 솔더 레지스트층(solder resist)에 해당할 수 있으며, 감광성 포토레지스트막으로 형성될 수 있다. 상기 구멍(7)은 연장되어 상기 상부 및 하부 절연막들(5a, 5b)에도 형성된다.
상기 패키지 기판(1)의 상기 상부면(1a) 상에는 반도체 칩(10)이 플립 칩 본딩 방식으로 실장된다. 상기 반도체 칩(10)은 본딩 패드들(15)을 포함한다. 상기 본딩 패드들(15)과 상기 상부 도전 패턴(3a)은 범프들(20)에 의해 연결된다. 상기 구멍(7)은 상기 반도체 칩(10)과 중첩될 수 있다. 예를 들면, 상기 구멍(7)은 상기 패키지 기판(1) 및/또는 상기 반도체 칩(10)의 중심과 중첩될 수 있다.
도 2는 도 1b의 'P1' 부분을 확대한 확대 단면도이다.
도 1b 및 2를 참조하여 상기 제 1 반도체 칩(10)의 내부를 살펴보면, 반도체 기판(200) 상에 복수개의 트랜지스터들(TR)이 배치되고, 상기 트랜지스터들(TR)은 배선들(215)과 전기적으로 연결된다. 상기 트랜지스터들(TR)은 비메모리 또는 메모리 게이트 전극을 포함하거나 또는 커패시터와 같은 데이터 저장 요소를 포함할 수 있다. 상기 배선들(215)과 상기 트랜지스터들(TR)은 층간절연막들(210)들로 덮인다. 상기 배선들(215) 중 최상단에 위치하는 배선은 재배선들(218)에 의해 본딩 패드들(15)과 전기적으로 연결된다. 상기 재배선들(218), 상기 본딩패드들(15)의 일부는 패시베이션막(225)으로 덮인다. 상기 제 1 본딩패드들(15a)에는 범프들(20)이 배치된다. 상기 범프(20)는 납, 주석, 인듐, 비스무트, 안티모니, 은 또는 이의 합금과 같은 금속일 수 있다.
도 1a, 1b 및 1c를 참조하면, 상기 패키지 기판(1)에는 몰드막(30a, 30b)이 배치된다. 상기 몰드막(30a, 30b)은 상부 몰드부(30a)와 하부 몰드부(30b)를 포함한다. 상기 반도체 칩(10)과 상기 패키지 기판(1)의 상부면(1a)은 상기 상부 몰드부(30a)으로 덮인다. 상기 상부 몰드부(30a)은 연장되어 상기 반도체 칩(10)과 상기 패키지 기판(1) 사이에서 상기 범프들(20) 사이의 공간을 채운다. 본 실시예 1에 따른 구조에서는 반도체 칩(10)과 패키지 기판(1) 사이의 공간에 언더필 수지막이 없이 상부 몰드부(30a)으로만 채워지며, 보이드가 형성되지 않는다. 따라서 언더필 수지막을 형성할 필요가 없어 공정을 단순화할 수 있다. 상기 하부 몰드부(30b)은 상기 구멍(7)을 통해 상기 상부 몰드부(30a)과 연결되며 상기 패키지 기판(1)의 하부면(1b)의 일부를 덮는다. 상기 상부 몰드부(30a)와 상기 하부 몰드부(30b)는 설명의 편의를 위해 구분되었을 뿐, 경계막이 없이 서로 하나로 통째로 연결되어 일체형이며, 동일한 물질로 이루어진다. 상기 몰드막(30a, 30b)은 수지막과, 상기 수지막에 분산된 복수 개의 필러 입자(filler particle)들을 포함할 수 있다. 상기 수지막은 적어도 하나의 고분자 물질을 포함할 수 있다. 상기 필러 입자는 실리카나 알루미나 같은 물질을 포함할 수 있다. 본 실시예 1에서 상기 하부 몰드부(30b)의 폭(W2)은 중심에 인접한 하나의 하부 솔더볼(34)의 일 측 단으로부터 이에 인접한 다른 하나의 솔더볼(34)의 타 측단 까지의 거리(W1) 보다 크다. 이로써, 상기 하부 몰드부(30b)은 평면적으로 중심에 인접한 두개의 열(column)의 하부 솔더볼들(34)의 측벽을 감싸며 열 방향으로 연장되는 하나의 라인 형태를 가질 수 있다. 상기 하부 몰드부(30b)의 하부면은 상기 패키지 기판(1)의 상기 하부면(1b)으로부터 돌출된다. 상기 상부 절연막(5a)은 상기 패키지 기판(1)의 상기 상부면(1a)과 상기 상부 몰드부(30a) 사이에 배치되며 상기 상부 도전 패턴(3a)을 일부 덮는다. 상기 하부 절연막(5b)은 상기 패키지 기판(1)의 상기 하부면(1b)과 상기 하부 몰드부(30b) 사이에 배치되며 상기 하부 도전 패턴(3b)을 일부 덮는다.
도 3a 및 3b는 본 발명의 예들에 따라 도 1b의 'P2' 부분을 확대한 확대 단면도들이다.
도 1b, 1c, 3a 및 3b를 참조하면, 상기 하부 절연막(5b)은 상기 하부 도전 패턴(3b)을 노출시키는 절연막 하부홀(H1)을 가진다. 상기 하부 몰드부(30b)은 상기 절연막 하부홀(H1)과 중첩되며 상기 하부 도전 패턴(3b)을 노출시키는 몰드 하부홀(H2)을 가진다. 상기 절연막 하부홀(H1)의 폭(W3)은 도 3a에서처럼 상기 몰드 하부홀(H2)의 폭(W4)보다 크거나 또는 도 3b에서처럼 상기 몰드 하부홀(H2)의 폭(W4)과 거의 같을 수 있다. 상기 하부 몰드부(30b)은 제 1 몰드 측면(S1), 제 2 몰드 측면(S2), 제 3 몰드 측면(S3) 및 이들을 잇는 몰드 하부면(B1)을 포함할 수 있다. 상기 제 1 몰드 측면(S1)은 레이저 드릴링(Laser drilling) 공정으로 형성될 수 있다. 상기 제 2 몰드 측면(S2)은 몰드 공정에 의해 형성될 수 있다. 상기 제 3 몰드 측면(S3)은 싱귤레이션 공정에 의해 형성될 수 있다. 이로써 상기 몰드 측면들(S1, S2, S3)의 표면 거칠기는 모두 서로 다를 수 있다. 상기 제 1 몰드 측면(S1)은 상기 몰드 하부홀(H2)의 내측벽에 대응될 수 있다. 상기 제 1 몰드 측면(S1)의 표면 거칠기[Ra(중심선 평균값, center line average 또는 Roughness average) 또는 Rz(10점 평균 거칠기, ten point height) 값]는 예를 들면 약 2㎛일 수 있다. 상기 제 2 몰드 측면(S2)은 상기 제 1 몰드 측면(S1)과 대향될 수 있다. 상기 제 2 몰드 측면(S2)의 표면 거칠기는 상기 몰드 하부면(B1)의 표면 거칠기와 같을 수 있다. 상기 제 1 몰드 측면(S1)의 표면 거칠기는 상기 제 2 몰드 측면(S2)과 상기 몰드 하부면(B1)의 표면 거칠기보다 클 수 있다. 상기 제 3 몰드 측면(S3)은 상기 패키지 기판(1)의 측벽과 정렬될 수 있다. 상기 몰드 하부홀(H2) 안에는 하부 솔더볼들(34)이 배치되어 상기 하부 도전 패턴(3b)과 접한다. 상기 하부 솔더볼들(34)은 상기 제 1 몰드 측측벽(S1)과 일부 접할 수 있다. 상기 하부면(1b)으로부터 상기 하부 몰드부(30b)의 하부면까지의 두께는 상기 하부 솔더볼들(34)의 높이보다 작다. 즉, 상기 하부면(1b)으로부터 상기 하부 몰드부(30b)의 하부면은 상기 하부 솔더볼들(34)의 하단보다 낮을 수 있다. 상기 하부 솔더볼들(34)은 상기 하부 몰드부(30b)으로부터 이격될 수 있다. 상기 하부 솔더볼들(34)은 납, 주석, 인듐, 비스무트, 안티모니, 은 또는 이의 합금과 같은 금속일 수 있다. 이웃하는 상기 하부 솔더볼들(34) 사이에 상기 하부 몰드부(30b)이 개재되어 상기 하부 솔더볼들(34) 간의 쇼트(short)를 방지할 수 있다.
도 4, 5 및 7은 도 1b의 단면을 가지는 반도체 패키지를 제조하는 과정을 나타내는 단면도들이다.
도 4를 참조하면, 서로 대향되는 상부면(1a)과 하부면(1b), 상기 상부면(1a)과 상기 하부면(1b)에 각각 배치되는 상부 도전 패턴(3a)과 하부 도전 패턴(3b), 상기 상부면(1a)과 상기 하부면(1b)을 연결하는 구멍(7), 상기 상부면(1a)과 상기 하부면(1b)을 각각 덮는 상부 절연막(5a) 및 하부 절연막(5b)을 포함하는 패키지 기판(1)을 준비한다. 반도체 칩(10)을 상기 패키지 기판(1) 상에 위치시킨다. 상기 반도체 칩(10)은 본딩 패드들(15)과 범프들(20)을 포함할 수 있다. 상기 범프(20)를 녹는 점 이상으로 가열시켜, 상기 범프(20)를 상기 상부 도전 패턴(3a)에 융착시킨다. 이로써, 상기 패키지 기판(1)의 상기 상부면(1a) 상에 플립 칩 본딩 방식으로 실장시킬 수 있다.
도 5를 참조하면, 몰딩 공정을 진행하여 상부 및 하부 몰드부(30a, 30b)를 형성한다. 몰딩 공정을 진행하는 과정을 보다 자세히 설명하기로 한다.
도 6a는 본 발명의 일 예에 따른 몰딩 공정을 나타내는 단면도이다. 도 6b는 본 발명의 일 예에 따른 하부 금형의 사시도이다.
도 5, 6a 및 6b를 참조하면, 하부 금형틀(120)과 상부 금형틀(122) 사이에 패키지 기판(1)이 배치된다. 상기 하부 금형틀(120)에는 상기 구멍(7)과 중첩되며 상기 하부 몰드부(30b)의 형태를 정의하는 복수개의 라인 형태의 리세스된 영역(recessed region, R1)들이 형성된다. 상기 상부 금형틀(122)에는 상기 상부 몰드부(30a)의 형태를 정의하는 함몰부(125)가 형성된다. 또한 상기 상부 금형틀(122)의 일 측에는 몰드막 형성용 수지액이 공급하는 수지액 공급구(미도시)가 형성된다. 상기 수지액 공급구(미도시)로부터 수지액이 공급되기 시작하면, 상기 수지액 공급구(미도시)와 반대되는 위치의 출구(미도시)에서 상기 하부 금형틀(120)과 상기 상부 금형틀(122) 사이의 공기를 빼주게 된다. 이때 상기 구멍(7)은 에어 벤트(air vent) 역할과 몰드막 형성용 수지액의 흐름을 순방향으로 유지시키는 역할을 한다. 이로써 보이드의 형성을 방지할 수 있다. 만약 구멍(7)이 없다면, 몰드막 형성용 수지액의 흐름 속도의 차이에 의해 범프들 사이에 보이드가 존재할 수 있다. 이렇게 범프들 사이에 보이드가 존재하면, 후속에 머더 보드 상에 실장하기 위하여 리플로우 공정을 진행할 때, 범프들이 녹아 서로 붙어 쇼트(short)가 발생할 수도 있다. 또는 보이드 영역에 습기가 모여 고열 공정에서 습기가 팽창하여 터질 수도 있다. 그러나 본 발명에서는 구멍(7)이 존재하므로, 보이드의 형성없이, 수지액은 상기 함몰부(125), 리세스된 영역(R1) 및 상기 반도체 칩(10)과 상기 패키지 기판(1) 사이의 공간을 모두 보이드 없이 채우게 된다. 후속으로 경화 작업을 거쳐 상기 수지액을 몰드막들(30a, 30b)로 변환시키고, 상기 금형틀(122, 120)을 제거할 수 있다. 이로써, 상기 반도체 칩(10)과 상기 패키지 기판(1)의 상부면(1a)을 덮는 동시에 상기 반도체 칩(10)과 상기 패키지 기판(1) 사이의 공간을 채우는 상부 몰드부(30a)과, 이에 연결되며 상기 패키지 기판(1)의 하부면(1b)을 일부 덮는 하부 몰드부(30b)이 동시에 형성될 수 있다. 이때 상기 하부 몰드부(30b)의 몰드 하부면(B1)과 제 2 측벽(S2)의 형태가 정의될 수 있다. 상기 제 2 측벽(S2)은 몰드 공정에 의해 형성된다. 상기 제 2 측벽(S2)은 상기 하부 금형틀(120)의 상기 리세스된 영역(R1)의 내부 측벽에 의해 형성된다. 상기 하부 몰드부(30b)은 상기 하부 도전 패턴(3b)도 덮도록(상기 하부 도전 패턴(3b)과 접하도록) 형성된다. 만약 이대로 둘 경우, 상기 하부 몰드부(30b)으로 덮인 상기 하부 도전 패턴(3b)에는 솔더볼(34)이 부착되지 못하게 된다.
도 7을 참조하면, 상기 하부 도전 패턴(3b)을 덮는 상기 하부 몰드부(30b)의 일부를 제거하여 상기 하부 도전 패턴(3b)을 노출시킬 수 있다. 상기 하부 몰드부(30b)을 일부 제거하는 공정은 레이저를 이용하여 진행될 수 있다. 상기 레이저는 예를 들면 적외선(infrared) 레이저(파장 약 1064nm)일 수 있다. 상기 레이저는 약 7W(와트)의 강도로 조사될 수 있다. 상기 레이저에 의해 상기 하부 몰드부(30b)을 구성하는 수지막 또는 고분자막을 태울 수 있는 정도의 온도로 가열될 수 있다. 예를 들면, 상기 하부 몰드부(30b)이 에폭시 몰드 화합물로 이루어진 고분자막을 포함할 경우, 약 300~500℃ 온도가 되도록 상기 레이저가 조사될 수 있다. 상기 레이저로 상기 하부 몰드부(30b)을 제거하는 속도는 약 650 mm/sec일 수 있다. 이로써 상기 하부 도전 패턴(3b)을 노출시킬 수 있다. 상기 하부 도전 패턴(3b)은 레이저를 흡수하지 않고 반사하는 역할을 할 수 있는 도전 물질로 예를 들면, 니켈, 납, 금 및 구리를 포함하는 그룹에서 선택되는 적어도 하나의 금속으로 형성되므로, 상기 레이저에 의해 손상을 받지 않을 수 있다. 상기 레이저로 상기 하부 몰드부(30b)을 일부 제거할 때, 상기 하부 절연막(5b)도 일부 제거될 수 있다. 이와 같이 레이저로 상기 하부 몰드부(30b)을 일부 제거하여 도 3a 및 도 3b에서처럼 상기 하부 도전 패턴(3b)을 노출시키는 몰드 하부홀(H2)을 형성함과 동시에 거친 표면 거칠기를 가지는 제 1 몰드 측면(S1)이 형성될 수 있다.
그리고 다시 도 1a 및 1b를 참조하여, 단위 반도체 패키지 별로 상기 상부 몰드부(30a), 상기 패키지 기판(1) 및 상기 하부 몰드부(30b)을 커팅하는 싱귤레이션 공정을 진행한다. 상기 싱귤레이션 공정은 다이아몬드 절삭날 등을 이용하여 진행될 수 있다. 상기 싱귤레이션 공정에 의해 제 3 몰드 측면(S3)이 형성될 수 있다. 후속으로, 상기 하부 도전 패턴들(3b)에 하부 솔더볼들(34)을 부착(또는 융착)한다. 상기 하부 솔더볼들(34) 부착 공정은 싱귤레이션 공정 전에 진행될 수도 있다.
본 발명에서는 상기 하부 몰드부(30b)을 레이저 등을 이용하여 제거하여 하부 도전 패턴(3b)을 노출시킨다. 따라서 하부 몰드부(30b)에 의해 하부 솔더볼들(34)의 배치가 제한되지 않아, 솔더볼들(34)의 배치 자유도(routability)가 증가될 수 있다. 또한 상기 하부 몰드부(30b)의 형태에 제한이 없다.
상기 하부 몰드부(30b)의 제 1 내지 제 3 몰드 측면들(S1, S2, S3)은 각각 레이저 드릴링 공정, 몰드 공정 및 싱귤레이션 공정에 의해 형성되어 서로 다른 표면 거칠기를 가질 수 있다.
<실시예 2>
도 8a는 본 발명의 실시예 2에 따른 패키지 기판의 하부면의 평면도를 나타낸다. 도 8b는 도 8a를 A-A' 선으로 자른 단면도이다. 도 9는 도 8b의 'P3' 부분을 확대한 확대 단면도이다.
도 8a, 8b 및 9를 참조하면, 본 실시예 2에 따른 반도체 패키지에서는 제 1 반도체 패키지(100) 상에 제 2 반도체 패키지(101)이 실장된 패키지 온 패키지(Package on Package) 구조를 가진다.
상기 제 1 반도체 패키지(100)는 제 1 패키지 기판(1)을 포함한다. 상기 제 1 패키지 기판(1)은 서로 대향되는 상부면(1a)과 하부면(1b)을 포함한다. 또한 상기 제 1 패키지 기판(1)은 그 내부를 관통하여 상기 상부면(1a)과 상기 하부면(1b)을 연결하는 구멍(7)을 포함한다. 상기 제 1 패키지 기판(1)의 상기 상부면(1a)에는 제 1 내지 제 3 상부 도전 패턴들(3a, 3c, 3d)이 배치되고, 상기 하부면(1b)에는 제 1 하부 도전 패턴(3b)이 배치된다. 상기 상부면(1a)과 상기 하부면(1b)은 각각 상부 절연막(5a)과 하부 절연막(5b)으로 덮인다. 상기 패키지 기판(1)의 상기 상부면(1a) 상에는 제 1 반도체 칩(10)이 플립 칩 본딩 방식으로 실장된다. 상기 제 1 반도체 칩(10)의 제 1 본딩 패드(15)와 상기 제 1 상부 도전 패턴(3a)은 범프(20)에 의해 연결된다. 상기 구멍(7)은 상기 제 1 반도체 칩(10)과 중첩될 수 있다. 상기 제 1 반도체 칩(10) 상에는 제 2 반도체 칩(40)이 제 1 접착막(26)을 개재하여 부착될 수 있다. 상기 제 2 반도체 칩(40)의 제 2 본딩 패드(42)는 상기 제 2 상부 도전 패턴(3c)와 제 1 와이어(44)에 의해 연결된다.
상기 제 1 및 제 2 반도체 칩들(10, 40) 및 상기 제 1 패키지 기판(1)은 제 1 상부 몰드부(30a)으로 덮인다. 상기 제 1 상부 몰드부(30a)은 연장되어 상기 제 1 반도체 칩(10)과 상기 제 1 패키지 기판(1) 사이에서 상기 범프들(20) 사이의 공간을 채운다. 하부 몰드부(30b)은 상기 구멍(7)을 통해 상기 제 1 상부 몰드부(30a)과 연결되며 상기 패키지 기판(1)의 하부면(1b)의 일부를 덮는다. 상기 제 1 상부 몰드부(30a)과 상기 하부 몰드부(30b)은 설명의 편의를 위해 구분되었을 뿐, 경계막이 없이 서로 하나로 통째로 연결되어 일체형이며, 동일한 물질로 이루어진다. 본 실시예 1에서 상기 하부 몰드부(30b)은 평면적으로 상기 하부면(1b)의 중심을 가로지르는 하나의 라인 형태를 가질 수 있다. 상기 하부 몰드부(30b)의 하부면은 상기 제 1 패키지 기판(1)의 상기 하부면(1b)으로부터 돌출된다. 도 8b에서 'P2' 부분을 확대한 확대 단면도는 도 3a 및 3b와 같을 수 있다. 따라서 이에 대한 설명도 실시예 1과 같을 수 있어 생략한다.
상기 제 2 반도체 패키지(101)은 제 2 패키지 기판(50)을 포함한다. 상기 제 2 패키지 기판(50)의 상부면과 하부면에는 각각 제 4 상부 도전 패턴(52a)과 제 2 하부 도전 패턴(52b)이 배치된다. 상기 제 2 패키지 기판(50) 상에는 복수개의 제 3 반도체 칩들(60)이 제 3 본딩 패드(62)와 제 4 상부 도전 패턴(52a)을 연결하는 제 2 와이어(66)에 의해 와이어 본딩 방식으로 실장된다. 상기 제 3 반도체 칩들(60)은 상기 제 2 패키지 기판(50) 상에 제 2 접착막(56)에 의해 접착된다. 상기 제 2 패키지 기판(50)과 상기 제 3 반도체 칩들(60)은 제 2 상부 몰드부(70)으로 덮인다.
도 8b 및 도 9를 참조하면, 상기 제 1 상부 몰드부(30a)에는 상기 제 3 상부 도전 패턴(3d)을 노출시키는 몰드 상부홀(H3)이 형성된다. 상기 제 1 상부 몰드부(30a)은 몰드 상부면(U1)과 제 4 몰드 측면(S4)을 가질 수 있다. 상기 제 4 몰드 측면(S4)은 상기 몰드 상부홀(H3)의 내측벽에 대응될 수 있다. 상기 제 4 몰드 측면(S4)은 상기 몰드 상부면(U1)과 다른 표면 거칠기를 가질 수 있다. 상기 제 4 몰드 측면(S4)은 도 3a 및 3b를 참조하여 설명한 제 1 몰드 측면(S1)의 표면 거칠기와 동일한 표면 거칠기를 가질 수 있다. 상기 몰드 상부면(U1)은 도 3a 및 3b를 참조하여 설명한 몰드 하부면(B1)과 제 2 몰드 측면(S2)의 표면 거칠기와 동일한 표면 거칠기를 가질 수 있다. 상기 몰드 상부홀(H3) 내에는 상부 솔더볼(80)이 배치된다. 상기 상부 솔더볼(80)은 상기 제 3 상부 도전 패턴(3d)와 상기 제 2 하부 도전 패턴(52b)를 연결시킨다.
그 외의 구성은 실시예 1을 참조하여 설명한 바와 동일/유사할 수 있다.
도 10 내지 15는 도 8b의 단면을 가지는 반도체 패키지를 제조하는 과정을 나타내는 단면도들이다.
도 10을 참조하면, 서로 대향되는 상부면(1a)과 하부면(1b), 상기 상부면(1a)과 상기 하부면(1b)에 각각 배치되는 제 1 내지 제 3 상부 도전 패턴들(3a, 3c, 3d)과 제 1 하부 도전 패턴(3b), 상기 상부면(1a)과 상기 하부면(1b)을 연결하는 구멍(7), 상기 상부면(1a)과 상기 하부면(1b)을 각각 덮는 상부 절연막(5a) 및 하부 절연막(5b)을 포함하는 제 1 패키지 기판(1)을 준비한다. 제 1 패키지 기판(1) 상에 제 1 반도체 칩(10)을 플립 칩 본딩 방식으로 실장시킨다.
도 11을 참조하여, 상기 제 1 반도체 칩(10) 상에 제 2 반도체 칩(40)을 제 1 접착막(26)을 개재시켜 부착시킨다. 그리고 상기 제 2 접착막(40)의 제 2 본딩 패드(42)를 제 1 와이어(44)를 이용하여 상기 제 2 상부 도전 패턴(3c)과 연결시킨다. 상기 제 3 상부 도전 패턴(3c)에는 제 1 예비 상부 솔더볼(25)을 부착시킨다.
도 12를 참조하여, 실시예 1에서 설명한 바와 같이, 몰딩 공정을 진행하여 제 1 상부 및 하부 몰드부(30a, 30b)를 형성한다.
도 13을 참조하여, 상기 제 1 하부 도전 패턴(3b)을 덮는 상기 하부 몰드부(30b)의 일부를 제거하여 상기 제 1 하부 도전 패턴(3b)을 노출시키는 몰드 하부홀(H2)을 형성한다. 상기 몰드 하부홀(H2)을 형성하는 과정은 실시예 1에서 설명한 바와 동일할 수 있다.
도 14를 참조하면, 상기 제 1 상부 몰드부(30a)의 일부를 제거하여 상기 제 1 예비 상부 솔더볼(25)을 노출시키는 몰드 상부홀(H3)을 형성한다. 상기 몰드 상부홀(H3)을 형성하는 공정은 상기 몰드 하부홀(H2)을 형성하는 공정과 동일한 공정 조건에서 진행될 수 있다. 즉, 상기 몰드 상부홀(H3)을 형성하는 공정은 레이저를 이용하여 진행될 수 있다. 상기 레이저는 예를 들면 적외선(infrared) 레이저(파장 약 1064nm)일 수 있다. 상기 레이저는 약 7W(와트)의 강도로 조사될 수 있다. 상기 레이저에 의해 상기 상부 몰드부(30a)을 구성하는 수지막 또는 고분자막을 태울 수 있는 정도의 온도로 가열될 수 있다. 예를 들면, 상기 상부 몰드부(30a)이 에폭시 몰드 화합물로 이루어진 고분자막을 포함할 경우, 약 300~500℃ 온도가 되도록 상기 레이저가 조사될 수 있다. 상기 레이저로 상기 상부 몰드부(30a)을 제거하는 속도는 약 650 mm/sec일 수 있다. 이로써 상기 제 3 상부 도전 패턴(3d)을 노출시킬 수 있다. 상기 제 3 상부 도전 패턴(3d)은 레이저를 흡수하지 않고 반사하는 역할을 할 수 있는 도전 물질로 예를 들면, 니켈, 납, 금 및 구리를 포함하는 그룹에서 선택되는 적어도 하나의 금속으로 형성되므로, 상기 레이저에 의해 손상을 받지 않을 수 있다. 상기 레이저로 상기 제 1 상부 몰드부(30a)을 일부 제거할 때, 상기 제 1 상부 몰드부(30a)도 일부 제거될 수 있다. 이와 같이 레이저로 상기 제 1 상부 몰드부(30a)을 일부 제거하여 도 9에서처럼 상기 제 1 상부 몰드부(30a)을 노출시키는 몰드 상부홀(H3)을 형성함과 동시에 거친 표면 거칠기를 가지는 제 4 몰드 측면(S4)이 형성될 수 있다.
도 15를 참조하여, 단위 반도체 패키지 별로 상기 제 1 상부 몰드부(30a), 상기 제 1 패키지 기판(1) 및 상기 하부 몰드부(30b)을 커팅하는 싱귤레이션 공정을 진행한다. 후속으로, 상기 제 1 하부 도전 패턴들(3b)에 하부 솔더볼들(34)을 부착(또는 융착)하여 제 1 반도체 패키지(100)을 형성한다.
그리고 위에서 설명한 제 2 반도체 패키지(101)를 제조한다. 이때 상기 제 2 반도체 패키지(101)의 제 2 하부 도전 패턴(52b)에는 제 2 예비 상부 솔더볼(75)이 부착된다.
상기 제 2 반도체 패키지(101)를 상기 제 1 반도체 패키지(100) 상에 위치시킨다. 그리고 상기 제 2 예비 상부 솔더볼(75)이 상기 몰드 상부홀(H3) 내부로 들어가 상기 제 1 예비 상부 솔더볼(25)과 닿도록 한다. 그리고 도 8b를 참조하여 상기 예비 상부 솔더볼들(25, 75)의 융점 이상으로 가열하여 상기 예비 상부 솔더볼들(25, 75)을 융착시켜 상부 솔더볼(80)을 형성하고 상기 제 1 및 제 2 반도체 패키지들(100, 101)을 전기적으로 연결한다. 이로써 도 8b의 패키지 온 패키지 구조의 반도체 패키지를 제조할 수 있다.
그 외의 제조 과정은 실시예 1과 동일/유사할 수 있다.
<실시예 3>
도 16a는 본 발명의 실시예 3에 따른 패키지 기판의 하부면의 평면도를 나타낸다. 도 16b는 도 16a를 A-A' 선으로 자른 단면도이다.
도 16a 및 16b를 참조하면, 도 1a 및 1b의 반도체 패키지에서 하부 몰드부(30b)이 패키지 기판(1)의 하부면(1b)의 전체를 덮을 수 있다. 상기 하부 몰드부(30b)은 하부 도전 패턴들(5b)을 각각 노출시키는 복수개의 몰드 하부홀들(H2)을 가지며 모든 하부 솔더볼들(34) 사이에 개재된다. 이로써 상기 하부 몰드부(30b)은 상기 패키지 기판(1)을 머더 보드(mother board) 상에 실장하기 위한 리플로우 공정에서 상기 하부 솔더볼들(34)이 녹아 서로 붙어 발생하는 모든 하부 솔더볼들(34) 간의 쇼트를 방지할 수 있다. 또한 상기 하부 몰드부(30b)은 4개의 제 3 몰드 측면들(S3)을 가지며 각각 상기 패키지 기판(1)의 측면과 정렬된다. 본 실시예에서는 상기 하부 몰드부(30b)이 제 2 몰드 측면(S2)을 포함하지 않을 수 있다.
그 외의 구성은 실시예 1과 동일/유사할 수 있다.
도 16a 및 16b의 반도체 패키지를 제조하는 과정 중 몰드 공정에서 사용되는 하부 금형틀(120)에는 도 6b의 라인 형태의 리세스된 영역(R1)이 형성되지 않고, 상기 하부 금형틀(120)의 상부면 전체가 리세스될 수 있다. 따라서 제 2 몰드 측면(S2)이 형성되지 않을 수 있다. 그 외의 제조 과정은 실시예 1과 동일/유사할 수 있다.
<실시예 4>
도 17a는 본 발명의 실시예 4에 따른 패키지 기판의 하부면의 평면도를 나타낸다. 도 17b는 도 17a를 A-A' 선으로 자른 단면도이다.
도 17a 및 17b를 참조하면, 도 1a 및 1b의 반도체 패키지에서 하부 몰드부(30b)은 몰드 하부홀(H2)을 포함하지 않는다. 본 실시예 4에서 상기 하부 몰드부(30b)의 폭(W2)은 중심에 인접한 하나의 하부 솔더볼(34)의 일 측 단으로부터 이에 인접한 다른 하나의 솔더볼(34)의 타 측단 까지의 거리(W1) 보다 작다. 이로써, 상기 하부 몰드부(30b)은 평면적으로 중심에 인접한 두개의 열(column)의 하부 솔더볼들(34)의 측벽과 일부 접하며 열 방향으로 연장되는 하나의 라인 형태를 가질 수 있다. 그 외의 구성은 실시예 1과 동일/유사할 수 있다.
도 17a 및 17b의 반도체 패키지를 제조하는 과정 중 몰드 공정에서 사용되는 하부 금형틀(120)에는 도 6b의 라인 형태의 리세스된 영역(R1)의 폭이 보다 좁게 형성될 수 있다. 몰드 공정을 진행하여 몰드막들(30a, 30b)을 형성하고, 하부 몰드부(30b)의 일부를 레이저로 제거하여 하부 도전 패턴(5b)을 노출시키고 이에 인접한 제 1 몰드 측벽(S1)을 형성한다. 그 외의 제조 과정은 실시예 1과 동일/유사할 수 있다.
도 18 및 19는 도 1a의 변형예들에 따른 패키지 기판의 하부면의 평면도들을 나타낸다.
도 18을 참조하면, 본 변형예에 따른 반도체 패키지에서는 패키지 기판(1)에 복수개의 구멍들(7)이 형성되고, 이와 중첩되는 복수개의 하부 몰드부들(30b)이 형성될 수 있다. 이때 상기 하부 몰드부들(30b)의 평면 형태는 도 17a와 유사할 수 있다.
도 19를 참조하면, 본 변형예에 따른 반도체 패키지에서는 하부 몰드부(30b)이 구멍(7) 주변의 6개의 하부 솔더볼들(34)의 측벽 만을 감싸고 다른 곳들은 모두 노출시킬 수 있다. 이는 도 1a에서와 같은 평면으로 하부 몰드부(30b)을 몰드 공정으로 형성한 후에, 레이저 드릴링 공정시, 레이저로 상기 하부 몰드부들(30b)을 모두 제거하고 도 19에서처럼 6개의 하부 솔더볼들(34)의 측벽 만을 감싸는 형태로 남김으로써 형성될 수 있다. 이때에는 제 2 및 제 3 몰드 측벽(S2, S3)이 없이 상기 하부 몰드부(30b)은 레이저 드릴링 공정에 의해 형성되는 제 1 몰드 측벽(S1)만을 가질 수 있다.
그외의 구성 및 제조 과정은 실시예 1과 동일/유사할 수 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 20은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 20을 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 소자들(1220, 1230)을 기판(1210)에 설치함으로써, 상기 패키지 모듈(1200)이 형성될 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 21은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 21을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
상술한 본 발명의 기술이 적용된 반도체 소자는 메모리 카드의 형태로 제공될 수 있다. 도 22는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다. 도 22를 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
1: 패키지 기판 3a, 3c, 3d: 상부 도전 패턴들
3b: 하부 도전 패턴 5a: 상부 절연막
5b: 하부 절연막 7: 구멍
10, 40, 60: 반도체 칩 15, 42, 62: 본딩 패드
20: 범프 26, 56: 접착막
30a: 상부 몰드부 30b: 하부 몰드부
34: 하부 솔더볼 44, 66: 와이어
46: 몰드 상부홀 80: 상부 솔더볼
120: 하부 금형틀 122: 상부 금형틀
125: 함몰부 B1: 몰드 하부면
H1: 절연막 하부홀 H2: 몰드 하부홀
R1: 리세스된 영역 S1, S2, S3: 몰드 측면

Claims (20)

  1. 적어도 하나의 구멍을 포함하는 패키지 기판;
    상기 패키지 기판의 하부면에 배치되는 적어도 하나의 하부 도전 패턴;
    상기 패키지 기판 상에 플립 칩 본딩 방식으로 실장되는 적어도 하나의 반도체 칩; 및
    상기 패키지 기판 상의 몰드막을 포함하되,
    상기 몰드막은,
    상기 적어도 하나의 반도체 칩과 상기 패키지 기판을 덮는 상부 몰드부; 및
    상기 구멍을 통해 상기 상부 몰드부과 연결되며 상기 패키지 기판의 하부면을 적어도 일부 덮으며 상기 하부 도전 패턴을 노출시키는 적어도 하나의 하부 몰드부를 포함하고,
    상기 하부 몰드부는 몰드 하부면과 상기 하부 도전 패턴를 노출시키는 몰드 하부홀을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 하부 몰드부는 상기 하부 도전 패턴에 인접한 제 1 몰드 측면을 포함하되, 상기 몰드 하부면은 상기 제 1 몰드 측면과 서로 다른 표면 거칠기를 가지는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 몰드 하부면은 제 1 표면 거칠기를 가지며,
    상기 제 1 몰드 측면은 상기 제 1 표면 거칠기보다 큰 제 2 표면 거칠기를 가지는 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 제 1 몰드 측면은 상기 몰드 하부홀의 내측면에 대응되는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 패키지 기판의 하부면과 상기 하부 몰드부 사이에 개재되며 상기 하부 도전 패턴을 일부 덮는 절연막을 더 포함하며,
    상기 절연막은 상기 몰드 하부홀과 중첩되는 절연막 하부홀을 포함하며,
    상기 절연막 하부홀의 내부 폭은 상기 몰드 하부홀의 내부폭과 같거나 보다 넓은 반도체 패키지.
  6. 제 2 항에 있어서,
    상기 제 1 몰드 측면과 인접한 상기 하부 도전 패턴과 접하는 적어도 하나의 하부 솔더볼을 더 포함하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 패키지 기판의 하부면으로부터 상기 몰드 하부면의 높이는 상기 하부 솔더볼의 하단의 높이보다 낮은 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 하부 몰드부는 이웃하는 하부 솔더볼들 사이에 개재되는 반도체 패키지.
  9. 제 3 항에 있어서,
    상기 패키지 기판의 상부면 상에 배치되는 상부 솔더볼을 더 포함하며,
    상기 상부 몰드부는 상기 상부 솔더볼을 노출시키는 몰드 상부홀을 포함하며, 상기 몰드 상부홀의 내측면의 표면 거칠기는 상기 제 2 표면 거칠기와 같은 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 상부 몰드부 상에 배치되며 상기 상부 솔더볼에 의해 상기 패키지 기판과 전기적으로 연결되는 상부 반도체 패키지를 더 포함하는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 하부 몰드부는 일 방향으로 상기 패키지 기판의 하부면을 가로지르거나 상기 패키지 기판의 하부면의 전면을 덮는 반도체 패키지.
  12. 제 2 항에 있어서,
    상기 하부 몰드부는 상기 패키지 기판의 측면과 정렬되는 제 2 몰드 측면을 가지며, 상기 제 2 몰드 측면은 상기 제 1 몰드 측면과 서로 다른 표면 거칠기를 가지는 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 상부 몰드부는 상기 반도체 칩과 상기 패키지 기판 사이의 공간을 채우는 반도체 패키지.
  14. 서로 대향되는 상부면과 하부면, 상기 상부면과 하부면을 잇는 적어도 하나의 구멍, 및 상기 하부면에 배치되는 적어도 하나의 하부 도전 패턴을 포함하는 패키지 기판 상에 적어도 하나의 반도체 칩을 플립 칩 본딩 방식으로 실장하는 단계;
    상기 패키지 기판을 덮는 상부 몰드부와 상기 구멍을 통해 상기 상부 몰드부과 연결되며 상기 패키지 기판의 하부면을 적어도 일부 덮는 하부 몰드부를 포함하는 몰드막을 형성하는 단계; 및
    상기 하부 몰드부를 일부 제거하여 상기 하부 도전 패턴을 노출시키는 단계를 포함하는 반도체 패키지의 제조 방법.
  15. 제 14 항에 있어서,
    상기 하부 도전 패턴을 노출시키는 단계는 레이저를 이용하는 반도체 패키지의 제조 방법.
  16. 제 14 항에 있어서,
    상기 하부 도전 패턴에 하부 솔더볼을 부착시키는 단계; 및
    상기 상부 몰드부, 상기 패키지 기판 및 상기 하부 몰드부를 순차적으로 잘라 단위 반도체 패키지로 만드는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  17. 제 14 항에 있어서,
    상기 패키지 기판 상에는 제 1 상부 솔더볼이 부착되며, 상기 상부 몰드부는 상기 제 1 상부 솔더볼을 덮으며,
    상기 상부 몰드부를 일부 제거하여 상기 제 1 상부 솔더볼을 노출시키는 몰드 상부홀을 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  18. 제 17 항에 있어서,
    상기 몰드 상부홀을 형성하는 단계와 상기 하부 도전 패턴을 노출시키는 단계는 동일한 공정 조건에서 진행되는 반도체 패키지의 제조 방법.
  19. 제 17 항에 있어서,
    상부 패키지 기판, 상기 상부 패키지 기판 상에 실장되는 상부 반도체 칩 및 상기 상부 패키지 기판 하부면에 부착된 제 2 상부 솔더볼을 포함하는 상부 반도체 패키지를 상기 상부 몰드부 상에 위치시켜 상기 제 1 상부 솔더볼과 상기 제 2 상부 솔더볼을 접촉시키는 단계; 및
    상기 제 1 상부 솔더볼과 상기 제 2 상부 솔더볼을 가열하여 융착시키는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  20. 제 14 항에 있어서,
    상기 패키지 기판은 그의 하부면을 덮으며 상기 하부 도전 패턴을 일부 노출시키는 절연막을 더 포함하며,
    상기 하부 몰드부를 일부 제거될 때, 상기 절연막도 일부 제거되는 반도체 패키지의 제조 방법.
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