CN103545266A - 半导体封装件及其制造方法 - Google Patents

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Abstract

提供了半导体封装件及其制造方法。封装件基底包括孔，所述孔可用于在无任何孔隙的情况下形成成型层。成型层可以被部分地去除以暴露下导电图案。因此，能够改善焊料焊球的可布线性。

Description

半导体封装件及其制造方法
本申请要求于2012年7月9号提交到韩国知识产权局的第10-2012-0074722号韩国专利申请的优先权，该申请的全部内容通过引用包含于此。
技术领域
本发明构思的一些示例实施例包括一种半导体封装件和/或其制造方法。
背景技术
随着电子工业持续发展，更加需要高性能、高速且小尺寸的电子系统。响应于这种需求，已经提出了各种半导体封装技术。例如，已经提出了倒装芯片结合技术，与引线键合技术的焊盘之间的布线长度和信号传输速度相比，倒装芯片结合技术能够减小焊盘之间的布线长度并进而具有改善了的信号传输速度。另外，使用倒装芯片结合技术能够减小引线之间的电短路的风险。然而，在使用倒装芯片结合技术制造半导体封装件时，在凸块之间可能形成孔隙。为了克服该问题，可提供底部填充树脂层来填充凸块之间的间隙。然而，如果使用底部填充树脂层，则需要坝来防止底部填充树脂溶液的不期望的流动，因此，难以减小半导体封装件的水平尺寸和竖直尺寸。
发明内容
本发明构思的一些示例实施例提供了一种具有高速且小的形成因子的半导体封装件。
本发明构思的其他示例实施例提供了一种制造半导体封装件的简化方法。
根据本发明构思的一些示例实施例，一种半导体封装件可以包括：封装件基底，具有至少一个孔；至少一个下导电图案，在封装件基底的底表面上；至少一个半导体芯片，以倒装芯片结合的方式安装在封装件基底上；以及成型层，在封装件基底上。成型层可以包括上成型部分和下成型部分，上成型部分覆盖所述至少一个半导体芯片和封装件基底的顶表面，下成型部分通过所述至少一个孔连接到上成型部分，以覆盖封装件基底的底表面的至少一部分并暴露下导电图案的至少一部分。下成型部分可包括限定暴露下导电图案的至少一部分的下成型孔的成型底表面。
在一些示例实施例中，下成型部分可包括邻近下导电图案的第一成型侧表面，成型底表面可以是下成型部分的最下面的表面，并且成型底表面的表面粗糙度可以与第一成型侧表面的表面粗糙度不同。
在一些示例实施例中，成型底表面具有第一表面粗糙度，第一成型侧表面具有大于第一表面粗糙度的第二表面粗糙度。
在一些示例实施例中，第一成型侧表面对应于下成型孔的内侧表面。
在一些示例实施例中，封装件还可包括设置在封装件基底的底表面与下成型部分之间的绝缘层，以覆盖下导电图案的至少一部分。绝缘层可包括与下成型孔叠置的下绝缘体孔，并且下绝缘体孔的内部宽度可以等于或大于下成型孔的内部宽度。
在一些示例实施例中，封装件还可包括至少一个与下导电图案接触的至少一个下焊料焊球。所述至少一个下焊料焊球可以与第一成型侧表面相邻。
在一些示例实施例中，从封装件基底的底表面到成型底表面的高度可以小于从封装件基底的底表面到下焊料焊球的底部的高度。
在一些示例实施例中，下成型部分可以在相邻的下焊料焊球之间。
在一些示例实施例中，封装件还可包括设置在封装件基底的顶表面上的上焊料焊球。上成型部分可包括暴露上焊料焊球的上成型孔，上成型孔的内侧表面的表面粗糙度可以与第二表面粗糙度基本相同。
在一些示例实施例中，封装件还可以包括设置在上成型部分上并通过上焊料焊球电连接到封装件基底的上半导体封装件。
在一些示例实施例中，下成型部分从封装件基底的底表面的第一边缘延伸至底表面的与第一边缘相对的第二边缘，并且覆盖封装件基底的整个底表面。
在一些示例实施例中，下成型部分具有与封装件基底的侧表面对准的第二成型侧表面，第二成型侧表面的表面粗糙度与第一成型侧表面的表面粗糙度不同。
在一些示例实施例中，上成型部分填充半导体芯片和封装件基底之间的空间。
根据本发明构思的一些示例实施例，一种制造半导体封装件的方法可以包括：以倒装芯片结合的方式将至少一个半导体芯片安装在封装件基底上，封装件基底包括彼此面对的顶表面和底表面、从顶表面到底表面的至少一个孔、以及设置在底表面上的至少一个下导电图案；形成包括上成型部分和下成型部分的成型层，上成型部分覆盖封装件基底的顶表面的至少一部分，下成型部分通过所述至少一个孔连接到上成型部分并覆盖封装件基底的底表面的至少一部分；以及去除下成型部分的一部分以暴露下导电图案的至少一部分。
在一些示例实施例中，可以利用激光执行去除下成型部分的一部分的步骤。
在一些示例实施例中，该方法还可包括：将下焊料焊球附着到下导电图案；以及顺序地切割上成型部分、封装件基底和下成型部分，以形成彼此分开的单位半导体封装件。
在一些示例实施例中，封装件基底还可包括附着到封装件基底的第一上焊料焊球。第一上焊料焊球可以被上成型部分覆盖。该方法还可包括：去除上成型部分的一部分，以形成暴露第一上焊料焊球的至少一部分的上成型孔。
在一些示例实施例中，下成型部分的一部分的去除和上成型部分的一部分的去除可以使用相同的工艺。
在一些示例实施例中，该方法还可包括：将包括上封装件基底、安装在上封装件基底上的上半导体芯片、以及附着到上封装件基底的底表面的第二上焊料焊球的上半导体封装件放置在上成型部分上，使得第一上焊料焊球与第二上焊料焊球连接；以及通过向其提供热来焊接第一上焊料焊球和第二上焊料焊球。
在一些示例实施例中，封装件基底还可包括覆盖封装件基底的底表面并暴露下导电图案的一部分的绝缘层，去除下成型部分的一部分的步骤部分地去除绝缘层。
根据本发明构思的一些示例实施例，一种半导体封装件可以包括：封装件基底；下导电图案，在封装件基底的下表面上；至少一个半导体芯片，以倒装芯片结合的方式安装在封装件基底的上表面上方；以及成型层，所述成型层包括上成型部分、下成型部分和连接部分，上成型部分覆盖所述至少一个半导体芯片并且在封装件基底的上表面的至少一部分上方，下成型部分覆盖封装件基底的下表面的至少一部分，并暴露被下成型部分覆盖的下导电图案的至少一部分，连接部分穿过封装件基底延伸并且一体化地连接上成型部分和下成型部分。
在一些示例实施例中，半导体封装件还可包括：绝缘层，在封装件基底的下表面和下成型部分之间，绝缘层覆盖下导电图案的至少一部分并暴露被绝缘层覆盖并且被下成型部分暴露的下导电图案的至少一部分。
在一些示例实施例中，被绝缘层暴露的下导电图案的所述至少一部分的宽度等于或大于被下成型部分暴露的下导电图案的所述至少一部分的宽度。
在一些示例实施例中，下成型部分包括：底表面，底表面是下成型部分的最下面的表面；以及成型侧表面，在下成型部分暴露下导电图案的至少部分的位置处连接到底表面，成型侧表面的侧表面粗糙度与底表面的底表面粗糙度不同。
在一些示例实施例中，侧表面粗糙度大于底表面粗糙度。
在一些示例实施例中，半导体封装件还可包括与下导电图案接触并邻近成型侧表面的至少一个下焊料焊球。
在一些示例实施例中，从封装件基底的底表面到下成型部分的底表面的高度小于从封装件基底的底表面到下焊料焊球的底表面的高度。
在一些示例实施例中，半导体封装件还可包括设置在封装件基底的上表面上的上焊料焊球，其中，上成型部分暴露上焊料焊球的至少一部分，上成型部分的内侧表面的表面粗糙度与下成型部分的侧表面粗糙度基本相同。
在一些示例实施例中，半导体封装还可包括设置在上成型部分上并通过上焊料焊球电连接到封装件基底的上半导体封装件。
在一些示例实施例中，上成型部分填充所述至少一个半导体芯片和封装件基底的上表面之间的空间。
附图说明
通过下面结合附图进行的简要描述，示例实施例将被更清楚地理解。如这里所描述的示例实施例，附图表示非限制性的。
图1A是示出根据本发明构思的一些示例实施例的封装件基底的底表面的平面图。
图1B是沿图1A的线A-A'截取的剖视图。
图1C是根据本发明构思的一些示例实施例的封装件基底的底表面的透视图。
图2是示出图1B的部分“P1”的放大剖视图。
图3A和图3B是示出图1B的部分“P2”的示例的放大剖视图。
图4、图5和图7是示出制造剖面形状如图1B中所示的半导体封装件的工艺的剖视图。
图6A是示出根据本发明构思的一些示例实施例的成型工艺的剖视图。
图6B是示出根据本发明构思的一些示例实施例的下模具的透视图。
图8A是示出根据本发明构思的其他示例实施例的封装件基底的底表面的平面图。
图8B是沿图8A的线A-A'截取的剖视图。
图9是示出图8B的部分“P3”的放大剖视图。
图10至图15是示出制造剖面形状如图8B中所示的半导体封装件的工艺的剖视图。
图16A是示出根据本发明构思的其它示例实施例的封装件基底的底表面的平面图。
图16B是沿图16A的线A-A'截取的剖视图。
图17A是示出根据本发明构思的其它示例实施例的封装件基底的底表面的平面图。
图17B是沿图17A的线A-A'截取的剖视图。
图18和图19是示出根据本发明构思的一些示例实施例的变型的封装件基底的底表面的平面图。
图20是示出根据本发明构思的一些示例实施例的包括半导体封装件的封装件模块的示例的图。
图21是示出根据本发明构思的一些示例实施例的包括半导体封装件的电子系统的示例的示意性框图。
图22是示出根据本发明构思的一些示例实施例的包括半导体封装件的存储系统的示例的示意性框图。
应当注意的是，这些附图意图示出在特定的示例实施例中使用的方法、结构和/或材料的一般性质，以补充下面提供的书面描述。然而，这些附图不是按比例的，并且可能未精确地反映任何给出的实施例的精确的结构性质或性能性质，并且不应被解释为限定或限制由示例实施例所包括的值或特性的范围。例如，为了清楚起见，可以缩小或放大模块、层、区域和/或结构元件的相对厚度和定位。在不同的附图中使用相似或相同的标号意图表示存在相似或相同的元件或特征。
具体实施方式
现在将参照附图更充分地描述本发明构思的一些示例实施例，在附图中示出了一些示例实施例。然而，本发明构思的示例实施例可以以许多不同的形式实施，而不应当被解释为局限于在这里阐述的示例实施例。相反，提供这些示例实施例使得本公开将是彻底的和完整的，并将把示例实施例的构思充分地传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度。在附图中的同样的标号指示同样的元件，因此将省略对它们的描述。
将理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接到或直接结合到所述另一元件，或者可以存在中间元件。相反，当元件被称作“直接连接”或“直接结合”到另一元件时，不存在中间元件。同样的数字始终指示同样的元件。如在这里使用的，术语“和/或”包括一个或多个相关所列项的任意组合和全部组合。用于描述元件或层之间的关系的其他术语应当以相似的方式来解释（例如，“在……之间”与“直接在……之间”，“与……相邻”与“与……直接相邻”，“在……上”与“直接在……上”）。
将理解的是，虽然这里可以使用术语“第一”、“第二”等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开来。因此，在不脱离示例实施例的教导的情况下，下面描述的第一元件、组件、区域、层或部分可以被命名为第二元件、组件、区域、层或部分。
为了方便描述，在这里可使用空间相对术语，如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等，用来描述在图中所示的一个元件或特征与其他元件或特征的关系。将理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果在附图中的装置被翻转，则描述为“在”其他元件或特征“下方”或“之下”的元件随后将被定位为“在”其他元件或特征“上方”。因而，示例性术语“在……下方”可包括“在……上方”和“在……下方”两种方位。所述装置可被另外定位（旋转90度或者在其他方位），并对在这里使用的空间相对描述符做出相应的解释。
这里使用的术语仅为了描述特定的示例实施例的目的，而不意图限制示例实施例。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还应理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
在此参照作为一些示例性实施例的理想实施例（和中间结构）的示意图的剖视图来描述本发明构思的示例实施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状的变化。因此，本发明构思的示例实施例不应该被理解为局限于在此示出的区域的特定形状，而将包括例如由制造导致的形状偏差。例如，示出为矩形的注入区域在其边缘可具有圆形或弯曲的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样，通过注入形成的埋区会导致在埋区和通过其发生注入的表面之间的区域中的一些注入。因此，在图中示出的区域实际上是示意性的，它们的形状并不意图示出装置的区域的实际形状，也不意图限制示例实施例的范围。
除非另有定义，否则这里使用的所有术语（包括技术术语和科学术语）具有与本发明构思的示例实施例所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则术语（例如在通用的字典中定义的那些术语）应该被解释为具有与相关领域的环境中它们的意思一致的意思，而不将理想地或者过于正式地解释它们的意思。
[示例实施例]
图1A是示出根据本发明构思的一些示例实施例的封装件基底的底表面的平面图。图1B是沿图1A的线A-A'截取的剖视图。图1C是根据本发明构思的一些示例实施例的封装件基底的底表面的透视图。
参照图1A、图1B和图1C，半导体封装件可包括封装件基底1。封装件基底1可以是单层或多层结构的印刷电路板。封装件基底1可以由双马来酰亚胺三嗪树脂、氧化铝基陶瓷、玻璃基陶瓷或硅形成。封装件基底1可包括彼此面对的顶表面1a和底表面1b。封装件基底1可具有至少一个穿过封装件基底1并将顶表面1a连接到底表面1b的孔7。上导电图案3a可以设置在封装件基底1的顶表面1a上，下导电图案3b可以设置在底表面1b上。下导电图案3b可以是例如焊球触点。下导电图案3b可以由反射激光但不吸收激光的导电材料形成。例如，下导电图案3b可由镍、铅、金和铜中的至少一种形成。上导电图案3a可由与下导电图案3b的材料相同的材料形成，但是示例实施例不限于此。可分别由上绝缘层5a和下绝缘层5b覆盖顶表面1a和底表面1b。上绝缘层5a和下绝缘层5b可用作阻焊层，并且可由例如感光抗蚀层形成。孔7可延伸至上绝缘层5a和下绝缘层5b中的至少一个中。
半导体芯片10可以以倒装芯片结合的方式安装在封装件基底1的顶表面1a上。半导体芯片10可包括结合焊盘15。结合焊盘15可通过凸块20连接到上导电图案3a。孔7可以与半导体芯片10叠置。例如，孔7可以与封装件基底1和/或半导体芯片10的中心叠置。
图2是示出图1B的部分“P1”的放大剖视图。
参照图1B和图2，第一半导体芯片10可包括半导体基底200和设置在半导体基底200上并电连接到引线215的多个晶体管TR。晶体管TR可被用作逻辑元件或非存储器元件的一部分，或者被用作数据存储单元（例如，电容器）的开关元件。引线215和晶体管RR可被层间绝缘层210覆盖。最上部的引线215可以通过再分布线218电连接到结合焊盘15。再分布线218和结合焊盘15可以被钝化层225部分地覆盖。凸块20可以设置在第一结合焊盘15a上。凸块20可由金属（例如，铅、锡、铟、铋、锑、银或它们的合金）形成。参照图1A、图1B和图1C，成型层30a和30b可以设置在封装件基底1上。成型层30a和30b可包括上成型部分30a和下成型部分30b。半导体芯片10和封装件基底1的顶表面1a可被上成型部分30a覆盖。上成型部分30a可以延伸为填充半导体芯片10和封装件基底1之间的空间以及在凸块20之间的空间。根据本发明构思的一些示例实施例，半导体芯片10和封装件基底1之间的空间可被上成型部分30a填充，而不使用底部填充树脂，并且没有孔隙。因此，可以不包括底部填充树脂层，这会简化制造工艺。下成型部分30b可通过孔7连接到上成型部分30a并覆盖封装件基底1的下表面1b的一部分。上成型部分30a和下成型部分30b可以以单个主体的形式形成，在它们之间不具有界面表面，并且可由相同的材料形成。在孔7中的下成型部分30b可以是穿过封装件基底延伸并一体化地连接上成型部分和下成型部分的连接部分。
成型层30a和30b可包括树脂层和分布在树脂层中的多个填料颗粒。树脂层可包括至少一种聚合物材料。填料颗粒可包括例如硅石或氧化铝。在一些示例实施例中，下成型部分30b的宽度W2可以大于最相邻于孔7的一对下焊料焊球34的外表面之间的距离W1。例如，下成型部分30b可被形成为具有覆盖最相邻于孔7的两列下焊料焊球34的侧壁的线性结构。下成型部分30b可包括从封装件基底1的底表面1b突出的底表面。上绝缘层5a可设置在封装件基底1的顶表面1a和上成型部分30a之间，并且覆盖一些上导电图案3a或者上导电图案3a的一部分。下绝缘层5b可设置在封装件基底1的底表面1b与下成型部分30b之间，并且覆盖一些下导电图案3b或者下导电图案3b的一部分。
图3A和图3B是示出图1B的部分“P2”的示例的放大剖视图。
参照图1B、图1C、图3A和图3B，下绝缘层5b可被形成为具有暴露下导电图案3b的下绝缘体孔H1。下成型部分30b可与下绝缘体孔H1叠置并且可具有暴露下导电图案3b的下成型孔H2。在下导电图案3b处，下绝缘体孔H1的宽度W3可以大于下成型孔H2的宽度W4，如图3A所示，或者在下导电图案3b处，下绝缘体孔H1的宽度W3等于下成型孔H2的宽度W4，如图3B所示。下成型部分30b可包括第一成型侧表面S1、第二成型侧表面S2、第三成型侧表面S3以及连接第一成型侧表面S1、第二成型侧表面S2、第三成型侧表面S3的底表面B1。第一成型侧表面S1可利用激光打孔工艺形成。第二成型侧表面S2可利用成型工艺形成。第三成型侧表面S3可利用切割工艺形成。因此，成型侧表面S1、S2和S3可被形成为彼此之间具有不同的表面粗糙度。第一成型侧表面S1可对应于下成型孔H2的内侧壁。第一成型侧表面S1的表面粗糙度（例如，中心线平均或者平均粗糙度Ra或十点高度Rz）可以是例如大约2μm。第二成型侧表面S2可以与第一成型侧表面S1相对地定位。第二成型侧表面S2可具有与成型底表面B1的粗糙度基本相同的粗糙度。第一成型侧表面S1的表面粗糙度可以大于第二成型侧表面S2和成型底表面B1的粗糙度。第三成型侧表面S3可与封装件基底1的侧壁对准。下焊料焊球34可设置在下成型孔H2中，以与下导电图案3b接触。下焊料焊球34可以与第一成型侧表面S1部分地接触。从底表面1b至下成型部分30b的底表面之间的距离可小于下焊料焊球34的高度。例如，与下焊料焊球34的底部相比，下成型部分30b的底表面可更接近于底表面1b。下焊料焊球34可以与下成型部分30b分隔开。下焊料焊球34可由金属（例如，铅、锡、铟、铋、锑、银或它们的合金）形成。下成型部分30b可以在下焊料焊球34中的相邻的下焊料焊球之间，以防止下焊料焊球34之间的电短路。
图4、图5和图7是示出制造剖面形状如图1B中所示的半导体封装件的工艺的剖视图。
参照图4，可制备封装件基底1。封装件基底1可包括彼此面对的顶表面1a和底表面1b、分别设置在顶表面1a和底表面1b上的上导电图案3a和下导电图案3b、将顶表面1a连接到底表面1b的孔7、以及分别覆盖顶表面1a和底表面1b的上绝缘层5a和下绝缘层5b。半导体芯片10可以设置在封装件基底1上。半导体芯片10可包括结合焊盘15和凸块20。然后，可将获得的结构加热至凸块20的熔点的温度或以上，从而凸块20可以被焊接在上导电图案3a上。因此，半导体芯片10可以以倒装芯片结合的方式被安装在封装件基底1的顶表面1a上。
参照图5，可以执行成型工艺来形成上成型部分30a和下成型部分30b。在下文中，将更详细地描述成型工艺。
图6A是示出根据本发明构思的一些示例实施例的成型工艺的剖视图。图6B是示出根据本发明构思的一些示例实施例的下模具的透视图。
参照图5、图6A和图6B，封装件基底1可以设置在下模具120和上模具122之间。下模具120可被形成为界定多个线形的凹进区域R1，每个凹进区域R1与孔7叠置，以限定下成型部分30b的形状。上模具122可被形成为界定限定上成型部分30a的形状的下陷部分125。另外，可在上模具122的一侧形成树脂溶液入口（未示出），用于形成成型层的树脂溶液将供应到树脂溶液入口。当树脂溶液开始从树脂溶液入口（未示出）供应时，下模具120和上模具122之间的空气可从与树脂溶液入口（未示出）分开的出口（未示出）排出。孔7可以用作空气排出口，并保持树脂溶液向前流动。这可防止产生孔隙或者减少产生的孔隙的数量。在不存在孔7的情况下，树脂溶液的流动速度会具有差异，因此，会在凸块之间产生孔隙。如果在凸块之间产生孔隙，则凸块会在后面的回流工艺中熔化并彼此连接，这会导致凸块之间的电短路。另外，如果孔隙中填充有湿气，则在后续的高温工艺中，孔隙会由于湿气的膨胀而破裂。根据本发明构思的一些示例实施例，由于存在孔7，树脂溶液可填充下陷部分125、凹进区域R1以及半导体芯片10和封装件基底1之间的空间，而没有孔隙或者有极少的孔隙。树脂溶液可以在后续的固化工艺中转换为成型层30a和30b，并且可以去除模具122和120。因此，上成型部分30a可被形成为覆盖半导体芯片10和封装件基底1的顶表面1a，并填充半导体芯片10和封装件基底1之间的空间，下成型部分30b可被形成为覆盖封装件基底1的底表面1b。上成型部分30a和下成型部分30b可以彼此连接并且利用相同的工艺同时地形成。此外，作为该工艺的结果，可以限定下成型部分30b的成型底表面B1和第二侧壁S2。可通过成型工艺来形成第二侧壁S2。第二侧壁S2可以通过下模具120的凹进区域R1的内壁形成。在特定的示例实施例中，下成型部分30b可被形成为完全或部分地覆盖下导电图案3b。由于存在下成型部分30b，这可在将焊料焊球34附着到下导电图案3b时引起困难。
参照图7，下成型部分30b可以被至少部分地去除，以暴露下导电图案3b。可利用激光（例如，波长为大约1064nm的红外激光）来执行下成型部分30b的去除。在一些示例实施例中，激光的输出功率可以是大约7W。通过使用激光，下成型部分30b可以被加热至能够烧掉构成下成型部分30b的树脂层或聚合物层的温度。例如，如果下成型部分30b包括由环氧成型化合物制成的聚合物层，则可以以这样的方式执行激光照射工艺，即，将下成型部分30b加热至大约300-500℃的温度。在一些示例实施例中，下成型部分30b的去除速率可以是大约650mm/秒。因此，可暴露下导电图案3b。由于下导电图案3b可由反射性材料（例如，从由镍、铅、金和铜组成的组中选择的至少一种）形成，所以能够防止下导电图案3b被激光损坏。当下成型部分30b的一部分被激光去除时，也可去除下绝缘层5b的一部分。作为利用激光去除下成型部分30b的一部分的工艺的结果，可形成下成型孔H2，以暴露下导电图案3b，同时可将第一成型侧表面S1形成为具有如图3A和图4B所示的凹凸表面。
返回参照图1A和图1B，可执行切割工艺来以半导体封装件为单位切割上成型部分30a、封装件基底1和下成型部分30b。切割工艺可利用钻石切割刀来执行。作为切割工艺的结果，可形成第三成型侧表面S3。然后，可将下焊料焊球34附着或焊接到下导电图案3b。可以在切割工艺之前执行下焊料焊球34的附着或焊接工艺。
根据本发明构思的一些示例实施例，可以例如使用激光来去除下成型部分30b，以暴露下导电图案3b。因此，下焊料焊球34的形成可以不因下成型部分30b的存在而被干扰，并且可以以改善了的可布线性来形成焊料焊球34。另外，可以在不对下成型部分30b的形状进行任何限制或对其形状进行较少限制的情况下形成下成型部分30b。
下成型部分30b的第一至第三成型侧表面S1、S2和S3可以分别通过激光钻孔工艺、成型工艺和切割工艺来形成，以具有彼此不同的表面粗糙度。
[其他示例实施例]
图8A是示出根据本发明构思的其他示例实施例的封装件基底的底表面的平面图。图8B是沿图8A的线A-A'截取的剖视图。图9是示出图8B的部分“P3”的放大剖视图。
参照图8A、图8B和图9，半导体封装件可被设置为封装件上封装件（堆叠）结构，其中，第二半导体封装件101安装在第一半导体封装件100上。
第一半导体封装件100可包括第一封装件基底1。第一封装件基底1可包括彼此面对的顶表面1a和底表面1b。第一封装件基底1可包括穿过第一封装件基底1并将顶表面1a连接到底表面1b的孔7。第一至第三上导电图案3a、3c和3d可以设置在第一封装件基底1的顶表面1a上，第一下导电图案3b可以设置在底表面1b上。顶表面1a和底表面1b可以分别被上绝缘层5a和下绝缘层5b覆盖。第一半导体芯片10可以以倒装芯片结合的方式安装在封装件基底1的顶表面1a上。第一半导体芯片10的第一结合焊盘15可以利用凸块20连接到第一上导电图案3a。孔7可以与第一半导体芯片10叠置。第二半导体芯片40可以利用设置在第二半导体芯片40和第一半导体芯片10之间的第一粘合层26附着到第一半导体芯片10。第二半导体芯片40的第二结合焊盘42可以利用第一引线44连接到第二上导电图案3c。
第一半导体芯片10和第二半导体芯片40以及第一封装件基底1可以被第一上成型部分30a覆盖。第一上成型部分30a可以延伸以填充第一半导体芯片10和第一封装件基底1之间的空间以及凸块20之间的空间。下成型部分30b可以通过孔7连接到第一上成型部分30a，并覆盖封装件基底1的底表面1b的一部分。在一些示例实施例中，第一上成型部分30a和下成型部分30b可以以单个主体的形式形成，而在它们之间没有任何界面表面，并且可以由相同的材料形成。在一些示例实施例中，在平面图中，下成型部分30b可被形成为具有跨过底表面1b的中心的线性形状。下成型部分30b的底表面可从第一封装件基底1的底表面1b突出。图8B中的部分“P2”可以是与图3A和图3B中描绘相似的形状。因此，将省略对此的详细描述。
第二半导体封装件101可包括第二封装件基底50。第四上导电图案52a和第二下导电图案52b可以分别设置在第二封装件基底50的顶表面和底表面上。多个第三半导体芯片60可以以引线键合的方式安装在第二封装件基底50上。例如，设置在第三半导体芯片60上的第三结合焊盘62可利用第二引线66连接到第四上导电图案52a。第三半导体芯片60可利用第二粘合层56附着到第二封装件基底50。第二封装件基底50和第三半导体芯片60可以被第二上成型部分70覆盖。
参照图8B和图9，上成型孔H3可形成在第一上成型部分30a中，以暴露第三上导电图案3d。第一上成型部分30a可包括成型顶表面U1和第四成型侧表面S4。第四成型侧表面S4可对应于上成型孔H3的内部侧壁。第四成型侧表面S4的表面粗糙度可以与成型顶表面U1的表面粗糙度不同。第四成型侧表面S4的表面粗糙度可以与参照图3A和图3B描述的第一成型侧表面S1的表面粗糙度基本相同。成型顶表面U1的表面粗糙度可以与参照图3A和图3B描述的成型底表面B1和第二成型侧表面S2的表面粗糙度基本相同。上焊料焊球80可以设置在上成型孔H3中。上焊料焊球80可被形成为是第三上导电图案3d与第二下导电图案52b连接。
除了上述区别之外，根据本实施例的半导体封装件可以被构造为具有前述示例实施例的特征基本相同的特征。
图10至图15是示出制造剖面形状如图8B中所示的半导体封装件的工艺的剖视图。
参照图10，第一封装件基底1可被制备为包括彼此面对的顶表面1a和底表面1b、设置在顶表面1a上的第一至第三上导电图案3a、3c和3d、设置在底表面1b上的第一下导电图案3b、使顶表面1a与下表面1b连接的孔7、以及分别覆盖顶表面1a和底表面1b的上绝缘层5a和下绝缘层5b。第一半导体芯片10可以以倒装芯片结合的方式安装在第一封装件基底1上。
参照图11，第二半导体芯片40可以附着到第一半导体芯片10上，在它们之间设置有第一粘合层26。第二半导体芯片40的第二结合焊盘42可以利用第一引线44连接到第二上导电图案3c。第一预备上焊料焊球25可以附着到第三上导电图案3c上。
参照图12，可执行成型工艺来形成如前所述的第一上成型部分30a和下成型部分30b。
参照图13，覆盖第一下导电图案3b的下成型部分30b的一部分可被去除，以形成暴露第一下导电图案3b的下成型孔H2。可通过前述示例实施例的形成方法来执行下成型孔H2的形成。
参照图14，可去除第一上成型部分30a的一部分以形成暴露第一预备上焊料焊球25的上成型孔H3。可利用与下成型孔H2的工艺基本相同的工艺来执行上成型孔H3的形成。例如，可利用激光（例如，波长为大约1064nm的红外激光）来形成上成型孔H3。在一些示例实施例中，激光的输出功率可以是大约7W。通过使用激光，上成型部分30a可以被加热至能够烧掉构成上成型部分30a的树脂层或聚合物层的温度。例如，在上成型部分30a包括由环氧成型化合物制成的聚合物层的情况下，可以以这样的方式执行激光照射工艺，即，将上成型部分30a加热至大约300-500℃的温度。在一些示例实施例中，上成型部分30a的去除速率可以是大约650mm/秒。因此，可暴露第三上导电图案3d。由于第三上导电图案3d可由反射材料（例如，从由镍、铅、金和铜组成的组中选择的至少一种）形成，所以能够防止第三上导电图案3d被激光损坏。当第一上成型部分30a的一部分被激光去除时，也可去除上绝缘层5a的一部分。作为利用激光去除第一上成型部分30a的一部分的工艺的结果，如图9中所示，可形成上成型孔H3，以暴露第三上导电图案3d，同时可将第四成型侧表面S4形成为具有凹凸表面。
参照图15，可执行切割工艺来以半导体封装件为单位切割第一上成型部分30a、第一封装件基底1和下成型部分30b。然后，可将下焊料焊球34附着或焊接到第一下导电图案3b，从而形成第一半导体封装件100。
另外，可以制造第二半导体封装件101。第二预备上焊料焊球75可以附着到第二半导体新封装件101的第二下导电图案52b。
第二半导体封装件101可以位于第一半导体封装件100上。第二预备上焊料焊球75可以插入到上成型孔H3中，以与第一预备上焊料焊球25接触。预备上焊料焊球25和75可被加热至它们的熔点的温度或更高，因此，它们可被焊接以形成将第一半导体封装件100和第二半导体之间101彼此电连接的上焊料焊球80，如图8B中所示。因此，半导体封装件可被形成为具有如图8B中所描述的封装件上封装件的结构。
除了上述区别之外，根据本实施例的半导体封装件可利用与前述示例实施例的工艺基本相同的工艺制造。
[其它示例实施例]
图16A是示出根据本发明构思的其它示例实施例的封装件基底的底表面的平面图。图16B是沿图16A的线A-A'截取的剖视图。
参照图16A和图16B，参照图1A和图1B描述的下成型部分30b可被形成为整体覆盖封装件基底1的底表面1b。下成型部分30b可被形成为包括暴露下导电图案5b的多个下成型孔H2。另外，下成型部分30b可设置在下焊料焊球34之间。因此，下成型部分30b可防止下焊料焊球34在回流工艺中彼此电连接，可执行所述回流工艺以将封装件基底1安装在母板上。另外，下成型部分30b可被形成为具有分别与封装件基底1的侧表面对准的四个第三成型侧表面S3。在一些示例实施例中，下成型部分30b可被形成为不具有第二成型侧表面S2。
除了上述区别之外，根据本实施例的半导体封装件可以被构造为具有与前述示例实施例的特征基本相同的特征。
在制造图16A和图16B的半导体封装件的工艺中，用于成型工艺的下模具120可被形成为不具有图6B的线形凹进区域R1。例如，下模具120的整个表面可以凹进。因此，可以不形成第二成型侧表面S2。除了上述区别之外，根据本实施例的半导体封装件可以利用与前述示例实施例的工艺基本相同的工艺制造。
[其它示例实施例]
图17A是示出根据本发明构思的其它示例实施例的封装件基底的底表面的平面图。图17B是沿图17A的线A-A'截取的剖视图。
参照图17A和图17B，参照图1A和图1B描述的下成型部分30b可以被形成为不具有下成型孔H2。例如，下成型部分30b的宽度W2可以小于设置为邻近封装件基底1的中心的一对下焊料焊球34的相对的外侧之间的距离W1。因此，下成型部分30b可被形成为具有沿列方向延伸的线形结构，并且与设置为与封装件基底1的中心相邻的两列下焊料焊球34的侧壁部分地接触。除了上述区别之外，根据本实施例的封装件基底可被构造为具有与前述示例实施例的特征基本相同的特征。
在制造图17A和图17B的半导体封装件的工艺中，用于成型工艺的下模具120可被形成为具有比图6B的线形凹进区域R1的宽度小的宽度。例如，成型工艺可包括形成成型层30a和30b，然后利用激光去除下成型部分30b的一部分。因此，可以暴露下导电图案5b并且可以形成与之相邻的第一成型侧壁S1。除了上述区别之外，根据本实施例的半导体封装件可以利用与前述示例实施例的工艺基本相同的工艺制造。
图18和图19是示出根据本发明构思的一些示例实施例的变型的封装件基底的底表面的平面图。
如图18中所示，半导体封装件可包括封装件基底1，封装件基底1具有设置在封装件基底1上的多个下成型部分30b和多个孔7。在一些示例实施例中，下成型部分30b可以分别与孔7叠置，下成型部分30b中的每个可具有与图17A相似的平面形状。
如图19中所示，半导体封装件可包括设置为覆盖围绕孔7设置的一些（例如，6个）下焊料焊球34的侧壁并暴露其余的下焊料焊球34的下成型部分30b。例如，下成型部分30b可利用成型工艺形成，以具有与图1A中描述的平面形状相同的平面形状，然后利用激光钻孔工艺图案化，以围绕孔7局部地保留。下成型部分30b可被形成为具有可通过激光钻孔工艺限定的第一成型侧壁S1，而不具有第二成型侧壁S2和第三成型侧壁S3。
除了上述特征之外，根据本示例实施例的半导体封装件可被构造为具有与前述示例实施例的结构特征或工艺特征相同或相似的结构特征或工艺特征。
上面描述的半导体封装技术可被应用于各种类型的半导体器件和包括其的封装件模块。
图20是示出根据本发明构思的一些示例实施例的包括半导体封装件的封装件模块的示例的图。参照图20，封装件模块1200可包括以四侧引脚扁平封装（QFP）类型封装的半导体器件1220和半导体器件1230。由于应用了根据本发明构思的一些示例实施例的半导体技术的半导体器件1220和1230安装在基底1210上，所以可形成封装件模块1200。封装件模块1200可通过设置在基底1210的一侧的外部连接端子1240连接到外部电子装置。
上面描述的半导体封装技术可应用于电子系统。图21是示出根据本发明构思的一些示例实施例的包括半导体封装件的电子系统的示例的示意性框图。参照图21，电子系统1300可包括控制器1310、输入/输出（I/O）单元1320和存储装置1330。控制器1310、I/O单元1320和存储装置1330可以通过数据总线1350彼此结合。数据总线1350可以对应于电信号通过其传输的路径。控制器1310可包括微处理器、数字信号处理器、微控制器或其它逻辑器件中的至少一种。其它逻辑器件可具有与微处理器、数字信号处理器和微控制器中的任意一种相似的功能。I/O单元1320可包括键区、键盘和/或显示单元。存储装置1330可存储数据和/或由控制器1310执行的指令。存储装置1330可包括易失性存储装置和/或非易失性存储装置。例如，存储装置1330可包括闪存存储装置，闪存存储装置可以被实现为固态硬盘（SSD）。电子系统1300可以将大量的数据稳定地存储至闪存存储系统。电子系统1300还可包括将电子数据传输至通信网络或从通信网络接收电子数据的接口单元1340。接口单元1340可通过无线或有线来操作。例如，接口单元1340可包括用于无线通信的天线或者用于有线通信的收发器。虽然未在附图中示出，但是还可在电子系统1300中设置应用芯片组和/或照相图像处理器（CIS）。
电子系统1300可被实现为移动系统、个人计算机、工业计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理（PDA）、便携式计算机、网络平板电脑、无线电话、移动电话、膝上计算机、数字音乐系统和信息收发系统中的一种。当电子系统1300执行无线通信时，电子系统1300可以使用诸如CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000、Wi-Fi、Muni Wi-Fi、蓝牙、DECT、无线USB、Flash-OFDM、IEEE802.20、GPRS、iBurst、WiBro、WiMAX、WiMAX-Advanced、UMTS-TDD、HSPA、EVDO、LTE-Advanced、MMDS等的通信系统的通信接口协议。
上面描述的半导体封装技术可以被应用于存储系统。图22是示出根据本发明构思的一些示例实施例的包括半导体封装件的存储系统的示例的示意性框图。参照图22，存储系统1400可包括非易失性存储装置1410和存储控制器1420。非易失性存储装置1410和存储控制器1420可以存储数据或读取存储的数据。非易失性存储装置1410可包括应用有根据本发明构思的一些示例实施例的半导体封装技术的至少一种非易失性存储器。存储控制器1420可控制非易失性存储装置1410，以响应于主机1430的读取/写入请求来读取存储的数据和/或存储数据。
根据本发明构思的一些示例实施例，半导体封装件被构造为包括利用倒装芯片结合技术安装在封装件基底上的半导体芯片，因此由于其缩短的信号传输长度，所以半导体封装件可以以提高的速度操作。另外，可形成上成型部分，以填充半导体芯片之间的空间，从而没有孔隙或具有极少的孔隙，并且这改善了半导体封装件的可靠性。另外，可以在不使用底部填充树脂层的情况下实现半导体封装件，并且减少对防止底部填充树脂溶液的不期望的流动的坝的需要。因此，能够减小半导体封装件的竖直和/或水平尺寸（或者实现小的形成因子）。
根据本发明构思的其他示例实施例，半导体封装件被构造为包括设置在封装件基底的底表面上的下成型部分。下成型部分可设置在下焊料焊球之间，从而防止下焊料焊球之间的电短路。
根据本发明构思的一些示例实施例，在制造半导体封装件的工艺中使用具有孔的封装件基底。孔在形成上成型部分的工艺中可用作空气排出口，并且保持用于成型层的树脂溶液的向前流动。因此，上成型部分可被形成为填充半导体芯片之间的空间而不具有任何孔隙。结果，能够防止凸块不期望地彼此连接，并且减少由填充有湿气的孔隙导致的技术问题。换言之，能够实现具有改善的可靠性的半导体封装件，并且提高生产良率。此外，由于不需要底部填充树脂层，所以可以简化工艺。
根据本发明构思的其它示例实施例，在制造半导体封装件的工艺中，可设置下成型部分来覆盖位于封装件基底的底表面上的下导电图案，并且可通过激光去除下成型部分的至少一部分。因此，可以自由地布置下焊料焊球，而具有更少的由成型部分导致的限制。换言之，可以提高焊料焊球的可布线性。
虽然已经具体地示出并描述了本发明构思的示例实施例，但是本领域普通技术人员应当理解的是，在不脱离权利要求的精神和范围的情况下，可以对其进行形式和细节上的改变。

Claims (30)

1.一种半导体封装件，所述半导体封装件包括：
封装件基底，包括至少一个孔；
至少一个下导电图案，在封装件基底的底表面上；
至少一个半导体芯片，以倒装芯片结合的方式安装在封装件基底上；以及
成型层，在封装件基底上，所述成型层包括上成型部分和下成型部分，上成型部分覆盖所述至少一个半导体芯片和封装件基底的顶表面，下成型部分通过所述至少一个孔连接到上成型部分，以覆盖封装件基底的底表面的至少一部分并暴露下导电图案的至少一部分，下成型部分包括限定暴露下导电图案的至少一部分的下成型孔的成型底表面。
2.如权利要求1所述的半导体封装件，其中，
下成型部分包括邻近下导电图案的第一成型侧表面，
成型底表面是下成型部分的最下面的表面，并且
成型底表面的表面粗糙度与第一成型侧表面的表面粗糙度不同。
3.如权利要求2所述的半导体封装件，其中，成型底表面具有第一表面粗糙度，第一成型侧表面具有大于第一表面粗糙度的第二表面粗糙度。
4.如权利要求2所述的半导体封装件，其中，第一成型侧表面对应于下成型孔的内侧表面。
5.如权利要求1所述的半导体封装件，所述半导体封装件还包括设置在封装件基底的底表面与下成型部分之间的绝缘层，以覆盖下导电图案的至少一部分，其中，
绝缘层包括与下成型孔叠置的下绝缘体孔，并且
下绝缘体孔的内部宽度等于或大于下成型孔的内部宽度。
6.如权利要求2所述的半导体封装件，所述半导体封装件还包括与下导电图案接触并且与第一成型侧表面相邻的至少一个下焊料焊球。
7.如权利要求6所述的半导体封装件，其中，从封装件基底的底表面到成型底表面的高度小于从封装件基底到下焊料焊球的底部的高度。
8.如权利要求6所述的半导体封装件，其中，下成型部分在相邻的下焊料焊球之间。
9.如权利要求3所述的半导体封装件，所述半导体封装件还包括设置在封装件基底的顶表面上的上焊料焊球，
其中，上成型部分包括暴露上焊料焊球的上成型孔，上成型孔的内侧表面的表面粗糙度与第二表面粗糙度基本相同。
10.如权利要求9所述的半导体封装件，所述半导体封装件还包括设置在上成型部分上并通过上焊料焊球电连接到封装件基底的上半导体封装件。
11.如权利要求1所述的半导体封装件，其中，下成型部分从封装件基底的底表面的第一边缘延伸至底表面的与第一边缘相对的第二边缘，并且部分地或完全覆盖封装件基底的底表面。
12.如权利要求2所述的半导体封装件，其中，下成型部分具有与封装件基底的侧表面对准的第二成型侧表面，第二成型侧表面的表面粗糙度与第一成型侧表面的表面粗糙度不同。
13.如权利要求1所述的半导体封装件，其中，上成型部分填充半导体芯片和封装件基底之间的空间。
14.一种制造半导体封装件的方法，该方法包括下述步骤：
以倒装芯片结合的方式将至少一个半导体芯片安装在封装件基底上，封装件基底包括彼此面对的顶表面和底表面、从顶表面到底表面的至少一个孔、以及设置在底表面上的至少一个下导电图案；
形成包括上成型部分和下成型部分的成型层，上成型部分覆盖封装件基底的顶表面的至少一部分，下成型部分通过所述至少一个孔连接到上成型部分并覆盖封装件基底的底表面的至少一部分；以及
去除下成型部分的一部分以暴露下导电图案的至少一部分。
15.如权利要求14所述的方法，其中，利用激光执行去除下成型部分的一部分的步骤。
16.如权利要求14所述的方法，所述方法还包括：
将下焊料焊球附着到下导电图案；以及
顺序地切割上成型部分、封装件基底和下成型部分，以形成彼此分开的单位半导体封装件。
17.如权利要求14所述的方法，其中，封装件基底包括附着到封装件基底的第一上焊料焊球，第一上焊料焊球被上成型部分覆盖，
所述方法还包括去除上成型部分的一部分，以形成暴露第一上焊料焊球的至少一部分的上成型孔。
18.如权利要求17所述的方法，其中，使用相同的工艺来去除下成型部分的一部分和去除上成型部分的一部分。
19.如权利要求17所述的方法，所述方法还包括：
将包括上封装件基底、安装在上封装件基底上的上半导体芯片、以及附着到上封装件基底的底表面的第二上焊料焊球的上半导体封装件放置在上成型部分上，使得第一上焊料焊球与第二上焊料焊球连接；以及
通过向其提供热来焊接第一上焊料焊球和第二上焊料焊球。
20.如权利要求14所述的方法，其中，
封装件基底包括覆盖封装件基底的底表面并暴露下导电图案的一部分的绝缘层，以及
去除下成型部分的一部分的步骤部分地去除绝缘层。
21.一种半导体封装件，所述半导体封装件包括：
封装件基底；
下导电图案，在封装件基底的下表面上；
至少一个半导体芯片，以倒装芯片结合的方式安装在封装件基底的上表面上方；以及
成型层，所述成型层包括上成型部分、下成型部分和连接部分，
上成型部分覆盖所述至少一个半导体芯片并且在封装件基底的上表面的至少一部分上方，
下成型部分覆盖封装件基底的下表面的至少一部分，并暴露被下成型部分覆盖的下导电图案的至少一部分，
连接部分穿过封装件基底延伸并且一体化地连接上成型部分和下成型部分。
22.如权利要求21所述的半导体封装件，所述半导体封装件还包括：
绝缘层，在封装件基底的下表面和下成型部分之间，绝缘层覆盖下导电图案的至少一部分并暴露被绝缘层覆盖并且被下成型部分暴露的下导电图案的至少一部分。
23.如权利要求22所述的半导体封装件，其中，被绝缘层暴露的下导电图案的所述至少一部分的宽度等于或大于被下成型部分暴露的下导电图案的所述至少一部分的宽度。
24.如权利要求21所述的半导体封装件，其中，下成型部分包括，
底表面，底表面是下成型部分的最下面的表面；以及
成型侧表面，在下成型部分暴露下导电图案的至少一部分的位置处连接到底表面，成型侧表面的侧表面粗糙度与底表面的底表面粗糙度不同。
25.如权利要求24所述的半导体封装件，其中，侧表面粗糙度大于底表面粗糙度。
26.如权利要求24所述的半导体封装件，所述半导体封装件还包括与下导电图案接触并邻近成型侧表面的至少一个下焊料焊球。
27.如权利要求26所述的半导体封装件，其中，从封装件基底的底表面到下成型部分的底表面的高度小于从封装件基底的底表面到焊料焊球的底部的高度。
28.如权利要求24所述的半导体封装件，所述半导体封装件还包括设置在封装件基底的上表面上的上焊料焊球，
其中，上成型部分暴露上焊料焊球的至少一部分，上成型部分的内侧表面的表面粗糙度与下成型部分的侧表面粗糙度基本相同。
29.如权利要求28所述的半导体封装件，所述半导体封装还包括设置在上成型部分上并通过上焊料焊球电连接到封装件基底的上半导体封装件。
30.如权利要求21所述的半导体封装件，其中，上成型部分填充所述至少一个半导体芯片和封装件基底的上表面之间的空间。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102084542B1 (ko) * 2013-08-14 2020-03-04 삼성전자주식회사 반도체 패키지
US9324680B2 (en) * 2013-09-19 2016-04-26 Intel Corporation Solder attach apparatus and method
KR102520258B1 (ko) * 2016-03-18 2023-04-11 에스케이하이닉스 주식회사 몰드 플래시를 억제한 반도체 패키지 및 제조 방법
KR102499518B1 (ko) * 2016-09-12 2023-02-14 삼성전자주식회사 반도체 패키지용 실장 기판, 이를 포함하는 반도체 패키지 및 반도체 패키지의 제조 방법
EP3422397A4 (en) * 2017-02-13 2019-07-31 Shenzhen Goodix Technology Co., Ltd. METHOD FOR SECONDARY ENCLOSURE OF INTERCONNECTION HOLE CHIP THROUGH SILICON AND ITS SECONDARY HOUSING
KR102415570B1 (ko) * 2017-09-11 2022-07-04 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
CN113276348B (zh) 2020-02-19 2023-01-24 长鑫存储技术有限公司 注塑模具及注塑方法
CN113284855A (zh) * 2020-02-19 2021-08-20 长鑫存储技术有限公司 封装基板及其形成方法、封装结构及其形成方法
KR20230000725A (ko) * 2021-06-25 2023-01-03 삼성전자주식회사 반도체 패키지

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5841192A (en) * 1994-07-21 1998-11-24 Sgs-Thomson Microelectronics S.A. Injection molded ball grid array casing
CN101060101A (zh) * 2007-05-25 2007-10-24 日月光半导体制造股份有限公司 半导体封装构造
CN101593734A (zh) * 2008-05-27 2009-12-02 联发科技股份有限公司 倒装芯片封装及半导体芯片封装
USRE41721E1 (en) * 1994-12-20 2010-09-21 Renesas Electronics Corporation Semiconductor device having an improved connected arrangement between a semiconductor pellet and base substrate electrodes
CN102386318A (zh) * 2010-09-03 2012-03-21 台达电子工业股份有限公司 发光二极管的封装结构及封装方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0170024B1 (ko) 1995-10-27 1999-02-01 황인길 관통 슬롯 둘레에 에폭시 배리어가 형성된 기판 및 이를 이용한 향상된 습기 방출 특성을 갖는 볼 그리드 어레이 반도체 패키지
KR20020043398A (ko) 2000-12-04 2002-06-10 마이클 디. 오브라이언 반도체 패키지 제조용 인쇄회로기판
KR100691942B1 (ko) 2001-01-15 2007-03-08 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
KR20060058376A (ko) 2004-11-25 2006-05-30 삼성전자주식회사 적층 패키지 및 그 제조 방법
KR20060079996A (ko) 2005-01-04 2006-07-07 삼성전자주식회사 칩 스케일 패키지 및 그 제조 방법
KR20070010312A (ko) 2005-07-18 2007-01-24 삼성전자주식회사 복수 개의 홀이 형성된 기판을 갖는 플립 칩 패키지
KR100963151B1 (ko) 2007-12-28 2010-06-15 앰코 테크놀로지 코리아 주식회사 반도체 패키지 몰딩용 금형 및 이를 이용한 몰딩 방법
JP2009182004A (ja) * 2008-01-29 2009-08-13 Elpida Memory Inc 半導体装置
US8076180B2 (en) 2008-07-07 2011-12-13 Infineon Technologies Ag Repairable semiconductor device and method
KR20110092045A (ko) 2010-02-08 2011-08-17 삼성전자주식회사 휨 및 보이드를 억제하는 몰디드 언더필 플립칩 패키지
KR101678052B1 (ko) 2010-02-25 2016-11-22 삼성전자 주식회사 단층 배선 패턴을 포함한 인쇄회로기판(ｐｃｂ), ｐｃｂ를 포함한 반도체 패키지, 반도체 패키지를 포함한 전기전자장치, ｐｃｂ제조방법, 및 반도체 패키지 제조방법
KR101148434B1 (ko) 2010-05-10 2012-05-25 삼성전기주식회사 반도체 패키지 및 이의 제조 방법
KR101173092B1 (ko) 2010-06-11 2012-08-10 세크론 주식회사 반도체 패키지 몰딩 장치
US8273607B2 (en) 2010-06-18 2012-09-25 Stats Chippac Ltd. Integrated circuit packaging system with encapsulation and underfill and method of manufacture thereof
KR101111430B1 (ko) 2010-07-30 2012-02-15 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 몰딩 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5841192A (en) * 1994-07-21 1998-11-24 Sgs-Thomson Microelectronics S.A. Injection molded ball grid array casing
USRE41721E1 (en) * 1994-12-20 2010-09-21 Renesas Electronics Corporation Semiconductor device having an improved connected arrangement between a semiconductor pellet and base substrate electrodes
CN101060101A (zh) * 2007-05-25 2007-10-24 日月光半导体制造股份有限公司 半导体封装构造
CN101593734A (zh) * 2008-05-27 2009-12-02 联发科技股份有限公司 倒装芯片封装及半导体芯片封装
CN102386318A (zh) * 2010-09-03 2012-03-21 台达电子工业股份有限公司 发光二极管的封装结构及封装方法

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Publication number Publication date
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