KR101111430B1 - 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 몰딩 방법 - Google Patents
반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 몰딩 방법 Download PDFInfo
- Publication number
- KR101111430B1 KR101111430B1 KR1020100073895A KR20100073895A KR101111430B1 KR 101111430 B1 KR101111430 B1 KR 101111430B1 KR 1020100073895 A KR1020100073895 A KR 1020100073895A KR 20100073895 A KR20100073895 A KR 20100073895A KR 101111430 B1 KR101111430 B1 KR 101111430B1
- Authority
- KR
- South Korea
- Prior art keywords
- gates
- molding compound
- compound resin
- gate
- mold
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
본 발명은 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 몰딩 방법에 관한 것으로서, 더욱 상세하게는 플립 칩을 이용하여 반도체 칩과 기판간을 전기적으로 연결시킨 구조의 반도체 패키지의 제조 공정중, 몰딩 공정시 플립칩이 존재하는 공간내에서 몰딩 컴파운드 수지의 흐름성이 좋지 못하여 에어트랩과 같은 보이드가 발생되는 현상을 용이하게 방지할 수 있도록 한 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 몰딩 방법에 관한 것이다.
즉, 본 발명은 몰드 구조를 여러개의 게이트를 갖는 구조로 개선하여, 각 게이트에서 기판의 몰딩영역으로 공급되는 몰딩 컴파운드 수지의 볼륨 또는 속도를 다르게 제어함으로써, 플립 칩이 존재하는 반도체 칩과 인쇄회로기판의 사이공간을 흐르는 몰딩 컴파운드 수지의 흐름속도와, 몰드의 캐비티내에서 반도체 칩의 주변을 흐르는 몰딩 컴파운드 수지의 흐름 속도를 서로 비슷하게 유도해줌으로써, 반도체 칩과 인쇄회로기판의 사이공간에 에어트랩과 같은 보이드가 발생되는 현상을 용이하게 방지할 수 있도록 한 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 몰딩 방법을 제공하고자 한 것이다.
즉, 본 발명은 몰드 구조를 여러개의 게이트를 갖는 구조로 개선하여, 각 게이트에서 기판의 몰딩영역으로 공급되는 몰딩 컴파운드 수지의 볼륨 또는 속도를 다르게 제어함으로써, 플립 칩이 존재하는 반도체 칩과 인쇄회로기판의 사이공간을 흐르는 몰딩 컴파운드 수지의 흐름속도와, 몰드의 캐비티내에서 반도체 칩의 주변을 흐르는 몰딩 컴파운드 수지의 흐름 속도를 서로 비슷하게 유도해줌으로써, 반도체 칩과 인쇄회로기판의 사이공간에 에어트랩과 같은 보이드가 발생되는 현상을 용이하게 방지할 수 있도록 한 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 몰딩 방법을 제공하고자 한 것이다.
Description
본 발명은 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 몰딩 방법에 관한 것으로서, 더욱 상세하게는 플립 칩 또는 범프 볼을 이용하여 반도체 칩과 기판간을 전기적으로 연결시킨 구조의 반도체 패키지의 제조 공정중, 몰딩 공정시 플립칩 또는 범프 볼이 존재하는 공간내에서 몰딩 컴파운드 수지의 흐름성이 좋지 못하여 에어트랩과 같은 보이드가 발생되는 현상을 용이하게 방지할 수 있도록 한 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 몰딩 방법에 관한 것이다.
통상적으로 반도체 패키지는 리드프레임, 기판, 회로필름 등의 기판을 이용하여, 기판의 칩부착 영역에 반도체 칩을 부착하는 칩부착 공정, 반도체 칩과 기판간을 전기적 신호 교환을 위하여 골드 와이어 등으로 연결하는 와이어 본딩 공정, 반도체 칩과 와이어 등을 외부로부터 보호하기 위하여 몰딩 컴파운드 수지로 몰딩하는 몰딩 공정 등을 통하여 제조된다.
상기 기판을 이용한 볼 그리드 어레이 반도체 패키지의 경우에도 여러가지 구조로 설계되어 제조되고 있으며, 그 중 하나로서 첨부한 도 4에 도시된 바와 같이 반도체 칩과 기판이 플립칩 또는 범프 볼(이하, 플립칩으로 통칭함) 등을 매개로 전기적 신호 교환 가능하게 연결되는 구조로 제조되고 있다.
도 4에 도시된 반도체 패키지(100)의 구성을 간략히 살펴보면, 기판(10)과; 상기 기판(10)의 칩 부착영역에 부착되는 반도체 칩(12)과; 상기 반도체 칩(12)의 저면에 형성된 본딩패드와, 상기 기판(10)의 칩 부착영역상에 형성된 전도성 회로패턴을 전기적 신호 교환 가능하게 연결하는 다수의 플립칩 (14)과; 상기 반도체 칩(12)과 플립칩(14) 등을 외부로부터 보호하기 위하여 기판(10)상의 몰딩영역에 몰딩된 몰딩 컴파운드 수지(16)와; 상기 기판(10)의 저면에 노출된 볼랜드에 융착되어 반도체 칩(12)의 최종적인 입출력 단자가 되는 솔더볼(18) 등을 포함하여 구성된다.
이러한 구조의 반도체 패키지를 제조하기 위한 종래의 몰드 구조를 살펴보면 다음과 같다.
첨부한 도 5는 종래의 반도체 패키지 제조용 몰드를 나타내는 사시도이다.
도 5에서 보듯이, 종래의 반도체 패키지 제조용 몰드(20b)를 저면에서 보았을 때, 몰딩 컴파운드 수지(16)가 채워지는 캐비티(22)가 형성되고, 이 캐비티(22)의 위쪽에는 손상 방지를 위해 반도체 칩(12)의 상면을 안정적으로 눌러주는 러버(26)가 부착되어 있다.
또한, 종래의 반도체 패키지 제조용 몰드(20b)의 일측쪽에 몰딩 컴파운드 수지(16)가 캐비티(22)로 공급되는 단일 게이트(32)가 형성되어 있고, 타측쪽에는 캐비티(22)내의 공기가 배출되도록 한 에어벤트홀(30)이 형성되어 있다.
위와 같은 종래의 몰드를 이용한 반도체 패키지 몰딩 공정을 첨부한 도 6을 비롯하여 도 7a 및 도 7b를 참조로 설명하면 다음과 같다.
먼저, 반도체 칩(12)이 부착된 기판(10)을 몰딩 다이(미도시됨)에 안착시킨 다음, 상기 몰드(20b)를 기판(10)상에 밀착시켜 클램핑시킨다.
즉, 상기 몰드(20b)의 가장자리 부분인 클램핑단이 기판(10)의 가장자리 부분에 밀착되는 동시에 상기 몰드(20b)의 중앙부분에 삽입 고정된 러버(26)가 반도체 칩(12)의 상면에 밀착되도록 한다.
이어서, 상기 몰드(20b)의 단일 게이트(28)를 통해 몰딩 컴파운드 수지(16)를 주입하면, 몰딩 컴파운드 수지(16)가 캐비티(22)내에 채워지는 동시에 플립칩(14)이 존재하는 반도체 칩(12)의 저면과 기판(10)의 상면간의 사이공간에도 몰딩 컴파운드 수지(16)가 흐르게 되며, 결국 몰딩 컴파운드 수지(16)는 단일 게이트(32) 반대쪽의 캐비티(22)까지 완전하게 채워지게 되며, 이때 상기 몰드(20b)의 에어벤트홀(30)을 통하여 캐비티(22)내의 공기가 배출된다.
이러한 몰딩 공정을 거쳐 최종적으로 첨부한 도 4에 도시된 바와 같은 반도체 패키지(100)로 완성된다.
그러나, 종래의 몰드를 이용한 몰딩 공정시 다음과 같은 문제점이 있었다.
종래의 몰드(20b)에 형성된 단일 게이트(32)를 통하여 몰딩 컴파운드 수지(16)가 캐비티(28)내로 공급되면, 캐비티(22)내에서 반도체 칩(12)의 사방 주변을 흐르는 몰딩 컴파운드 수지(16)는 그 흐름성이 좋은(빠른) 반면에, 플립칩(14)에 의하여 서로 접속된 반도체 칩(12)과 기판(10)의 사이공간(플립칩 연결공간)에서는 그 흐름성이 좋지 못한(늦은) 점으로 인하여, 반도체 칩(12)과 기판(10)의 사이공간에 에어트랩과 같은 보이드(void)가 발생되는 문제점이 있고, 이 보이드의 발생은 반도체 칩과 기판간의 계변박리와 같은 불량을 초래하게 된다.
이러한 보이드 발생의 가장 큰 원인은 플립칩(14)에 의하여 서로 접속된 반도체 칩(12)과 기판(10)의 사이공간은 매우 협소한 공간이면서 동시에 플립칩(14)이 몰딩 컴파운드 수지(16) 흐름에 대한 저항 역할을 하게 되어, 몰딩 컴파운드 수지(16)의 흐름성이 좋지 못한 점에 기인한다.
다시 말해서, 상기 보이드 발생의 가장 큰 원인은 상기 반도체 칩(12)과 기판(10)간의 상하간격이 매우 미세하여, 수지의 흐름이 더디게 진행되고, 더욱이 플립칩(14)의 저항으로 인하여 수지의 흐름이 끊기게 되어, 몰딩 컴파운드 수지(16)의 흐름성이 좋지 못한 점에 기인한다.
이에, 첨부한 도 6 및 도 7b에 도시된 바와 같이, 상기 반도체 칩(12)과 기판(10)의 사이공간에 몰딩 컴파운드 수지(16)가 채워지기도 전에 상기 몰드(20b)의 캐비티(22)내에서는 몰딩 컴파운드 수지(16)가 게이트(28)로부터 에어벤트홀(30)쪽까지 이미 채워짐에 따라 에어벤트홀(30)을 막게 되고, 결국 플립칩(14)이 존재하는 반도체 칩(12)과 기판(10)의 사이공간에서 발생된 보이드는 에어벤트홀을 통한 진공 흡입 작용에도 제거되지 않게 되어, 보이드로 남게 되는 문제점이 있었다.
이러한 보이드 발생 원인을 분석하기 위하여, 반도체 칩과 기판의 사이공간에 몰딩 컴파운드 수지가 채워질 때, 몰딩 컴파운드 수지가 채워지는 면적별 비율로 관찰하고자, C-스캔 작업을 수행하였는 바, 그 결과는 첨부한 도 8에 나타낸 바와 같다.
도 8에서 보는 바와 같이, 플립칩이 존재하는 반도체 칩과 기판의 사이공간에서 에어트랩과 같은 보이드가 발생됨을 관찰할 수 있었고, 이 보이드 발생은 상기한 바와 같은 원인으로 판명되었으며, 이에 보이드 방지를 위한 대책이 요구되는 실정에 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로서, 몰드 구조를 여러개의 게이트를 갖는 구조로 개선하여, 각 게이트에서 몰딩영역으로 배출되는 몰딩 컴파운드 수지의 볼륨 또는 속도를 다르게 제어함으로써, 플립 칩이 존재하는 반도체 칩과 인쇄회로기판의 사이공간을 흐르는 몰딩 컴파운드 수지의 흐름속도와, 몰드의 캐비티내에서 반도체 칩의 주변을 흐르는 몰딩 컴파운드 수지의 흐름 속도를 서로 비슷하게 유도해줌으로써, 반도체 칩과 인쇄회로기판의 사이공간에 에어트랩과 같은 보이드가 발생되는 현상을 용이하게 방지할 수 있도록 한 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 몰딩 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 저부에 몰딩 컴파운드 수지가 채워지는 캐비티가 형성되고, 캐비티의 출구부에 에어벤트홀이 형성된 반도체 패키지 제조용 몰드에 있어서, 상기 몰드의 입구부에 폭방향을 따라서 캐비티와 연통되는 다수개의 게이트를 등간격으로 형성하여, 각 게이트를 통해 캐비티내에 채워지는 몰딩 컴파운드 수지의 볼륨 및 속도를 제어할 수 있도록 한 것을 특징으로 하는 반도체 패키지 제조용 몰드를 제공한다.
바람직하게는, 상기 다수개의 게이트중 가장 중앙에 위치하는 제1게이트는 반도체 칩과 기판간의 플립칩 연결 공간의 중앙부와 대응되고, 제1게이트의 양쪽에 위치하는 제2 및 제3게이트는 플립칩 연결 공간의 테두리부와 대응되고, 제2 및 제3게이트의 외측에 각각 위치하는 제4 및 제5게이트는 플립칩 연결 공간을 벗어난 반도체 칩의 주변영역과 대응되도록 한 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 입구부에 다수개의 게이트를 갖는 몰드를 제공하는 단계와; 상기 몰드를 기판의 테두리 영역에 클램핑시켜서, 몰드의 캐비티내에 기판의 몰딩영역을 비롯하여 플립칩을 매개로 부착된 반도체 칩을 내재시키는 단계와; 각 게이트를 통해 캐비티내에 채워지는 몰딩 컴파운드 수지의 볼륨 및 속도를 제어하는 단계; 를 통하여, 반도체 칩의 주변 영역을 비롯하여, 반도체 칩과 기판간의 플립칩 연결 공간내에도 몰딩 컴파운드 수지가 균일하게 채워질 수 있도록 한 것을 특징으로 하는 반도체 패키지 몰딩 방법을 제공한다.
바람직하게는, 상기 몰딩 컴파운드 수지의 볼륨 및 속도를 제어하는 단계는 다수개의 게이트를 통과하는 몰딩 컴파운드 수지의 압력을 서로 다르게 설정하거나, 다수개의 게이트에 대한 몰딩 컴파운드 수지의 공급 순서를 서로 다르게 설정하여 이루어지는 것을 특징으로 한다.
상기 몰딩 컴파운드 수지의 볼륨 및 속도를 제어하는 단계는: 다수개의 게이트중 플립칩 연결 공간과 대응되는 제1게이트에 몰딩 컴파운드 수지를 가장 높은 압력으로 공급하는 과정과; 플립칩 연결 공간의 테두리부와 대응되는 제2 및 제3게이트에 몰딩 컴파운드 수지를 보다 낮은 압력으로 공급하는 과정과; 반도체 칩의 주변영역과 대응되는 제4 및 제5게이트에 몰딩 컴파운드 수지를 가장 낮은 압력으로 공급하는 과정으로 이루어지는 것을 특징으로 한다.
또는, 상기 몰딩 컴파운드 수지의 볼륨 및 속도를 제어하는 단계는: 다수개의 게이트중 플립칩 연결 공간과 대응되는 제1게이트에 몰딩 컴파운드 수지를 가장 먼저 공급하는 과정과; 소정 시간후 플립칩 연결 공간의 테두리부와 대응되는 제2 및 제3게이트에 몰딩 컴파운드 수지를 공급하는 과정과, 반도체 칩의 주변영역과 대응되는 제4 및 제5게이트에 몰딩 컴파운드 수지를 가장 늦게 공급하는 과정으로 이루어지는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 반도체 패키지 제조용 몰드 구조를 여러개의 게이트를 갖는 구조로 개선함과 더불어, 몰딩공정시 각 게이트를 통과하는 몰딩 컴파운드 수지의 압력을 서로 다르게 설정하거나, 각 게이트에 대한 몰딩 컴파운드 수지의 공급 순서를 서로 다르게 설정하여, 각 게이트에서 몰딩영역으로 배출되는 몰딩 컴파운드 수지의 볼륨 또는 속도를 다르게 제어할 수 있다.
특히, 플립 칩이 존재하는 반도체 칩과 인쇄회로기판의 사이공간을 흐르는 몰딩 컴파운드 수지의 흐름속도와, 몰드의 캐비티내에서 반도체 칩의 주변을 흐르는 몰딩 컴파운드 수지의 흐름 속도를 서로 균형있게 유도하여, 반도체 칩과 기판의 사이공간에 에어트랩과 같은 보이드가 발생되는 현상을 용이하게 방지할 수 있다.
도 1은 본 발명에 따른 반도체 패키지 제조용 몰드를 나타내는 개략도,
도 2a 및 도 2b는 본 발명에 따른 반도체 패키지 제조용 몰드를 이용한 반도체 패키지 몰딩 방법의 일 실시예 및 다른 실시예를 설명하는 개략도,
도 3a 및 도 3b는 각각 도 2a의 A-A선과 B-B선을 취한 단면도,
도 4는 본 발명 및 종래의 몰딩 방법이 적용되는 반도체 패키지 구조를 설명하는 단면도,
도 5는 종래의 반도체 패키지 제조용 몰드를 나타내는 개략도,
도 6는 종래의 반도체 패키지 제조용 몰드를 이용한 반도체 패키지 몰딩 방법을 설명하는 평면도,
도 7a 및 도 7b는 도 6의 C-C선과 D-D선을 취한 단면도,
도 8은 종래의 반도체 패키지 제조용 몰드를 이용한 몰딩 공정시, 보이드가 발생되는 현상을 설명하는 스캔 이미지.
도 2a 및 도 2b는 본 발명에 따른 반도체 패키지 제조용 몰드를 이용한 반도체 패키지 몰딩 방법의 일 실시예 및 다른 실시예를 설명하는 개략도,
도 3a 및 도 3b는 각각 도 2a의 A-A선과 B-B선을 취한 단면도,
도 4는 본 발명 및 종래의 몰딩 방법이 적용되는 반도체 패키지 구조를 설명하는 단면도,
도 5는 종래의 반도체 패키지 제조용 몰드를 나타내는 개략도,
도 6는 종래의 반도체 패키지 제조용 몰드를 이용한 반도체 패키지 몰딩 방법을 설명하는 평면도,
도 7a 및 도 7b는 도 6의 C-C선과 D-D선을 취한 단면도,
도 8은 종래의 반도체 패키지 제조용 몰드를 이용한 몰딩 공정시, 보이드가 발생되는 현상을 설명하는 스캔 이미지.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 반도체 칩의 저면에 형성된 본딩패드와 기판의 상면에 형성된 전도성패턴이 다수의 플립칩을 매개로 전기적 신호 교환 가능하게 연결된 반도체 패키지를 몰딩함에 있어서, 몰딩 컴파운드 수지의 흐름력을 몰딩영역에 걸쳐서 균일하게 유도하여 플립칩 연결 공간(플립칩이 존재하는 반도체 칩과 기판간의 미세함 틈새)에 에어트랩과 같은 보이드가 발생되는 것을 용이하게 방지할 수 있도록 한 점에 주안점이 있다.
먼저, 본 발명에 따른 반도체 패키지 제조용 몰드 구조를 살펴보면 다음과 같다.
첨부한 도 1은 본 발명에 따른 반도체 패키지 제조용 몰드를 나타내는 개략도이다.
상기 몰드는 저부에 몰딩 컴파운드 수지가 채워지는 캐비티(22)가 형성되고, 캐비티(22)의 출구부에 에어벤트홀(30)이 형성된 구조로서, 몰딩 컴파운드 수지가 공급되는 몰드(20a)의 입구부에는 그 폭방향을 따라서 캐비티(22)와 연통되는 다수개의 게이트(28)가 등간격으로 형성된다.
바람직하게는, 상기 몰드(20a)의 입구부에 5개의 게이트(28)를 형성하되, 몰드(20a)가 기판(10)상에 클램핑된 상태에서 게이트(28)들중 가장 중앙에 위치하는 제1게이트(28a)는 평면에서 보았을 때 반도체 칩(12)과 기판(10)간의 플립칩(14) 연결 공간의 중앙부와 서로 직선으로 대응되도록 한다.
또한, 상기 제1게이트(28a)의 양쪽에 위치하는 제2 및 제3게이트(28b,28c)는 플립칩(14) 연결 공간의 테두리부 즉, 반도체 칩(12)의 양모서부와 서로 직선으로 대응되도록 하고, 상기 제2 및 제3게이트(28b,28c)의 외측에 각각 위치하는 제4 및 제5게이트(28d,28e)는 플립칩(14) 연결 공간을 벗어난 반도체 칩(12)의 주변영역 즉, 기판(10) 상면의 몰딩영역과 서로 직선으로 대응되도록 한다.
이렇게 상기 몰드(20a)에 다수개의 게이트(28)를 형성함으로써, 각 게이트(28)를 통과하여 캐비티(22)내로 공급되는 몰딩 컴파운드 수지(16)의 볼륨(공급량) 및 공급속도를 제어할 수 있고, 이에 플립 칩이 존재하는 반도체 칩(12)과 기판(10)의 사이공간을 흐르는 몰딩 컴파운드 수지(16)의 흐름속도와, 몰드(20a)의 캐비티내에서 반도체 칩(12)의 주변영역을 흐르는 몰딩 컴파운드 수지(16)의 흐름 속도를 서로 비슷하게 유도해줌으로써, 플립칩을 매개로 연결된 반도체 칩과 기판의 사이공간에 에어트랩과 같은 보이드가 발생되는 현상을 용이하게 방지할 수 있다.
여기서, 본 발명에 따른 반도체 패키지 몰딩 방법을 보다 구체적으로 설명하기로 한다.
첨부한 도 2a 및 도 2b는 본 발명에 따른 반도체 패키지 제조용 몰드를 이용한 반도체 패키지 몰딩 방법의 일 실시예 및 다른 실시예를 설명하는 개략도이고, 도 3a 및 도 3b는 각각 도 2a의 A-A선과 B-B선을 취한 단면도이다.
본 발명의 몰딩 방법은 상기한 몰드를 이용하여 몰딩 컴파운드 수지(16)의 볼륨 및 속도를 제어하는 단계에 특징이 있다.
상기 몰딩 컴파운드 수지(16)의 볼륨 및 속도를 제어하는 단계는 다수개의 게이트(28)에 몰딩 컴파운드 수지(16)를 동시에 공급하되, 각 게이트(28)를 통과하는 몰딩 컴파운드 수지(16)의 압력을 서로 다르게 설정하여 이루어지거나, 또는 다수개의 게이트(28)에 대한 몰딩 컴파운드 수지(16)의 공급 순서를 서로 다르게 설정하여 이루어진다.
먼저, 각 게이트(28)를 통과하는 몰딩 컴파운드 수지(16)의 공급순서를 서로 다르게 설정하여 몰딩 컴파운드 수지(16)의 볼륨 및 속도를 제어하는 단계를 설명하면 다음과 같다.
우선, 다수개의 게이트(28)를 갖는 몰드(20a)를 기판(10)의 테두리 영역에 클램핑시켜서, 몰드(20a)의 캐비티(22)내에 반도체 칩(12)과, 이 반도체 칩(12)의 주변영역인 기판(10)의 몰딩영역 등이 내재되도록 한다.
이어서, 다수개의 게이트(28)중 플립칩(14) 연결 공간과 대응되는 제1게이트(28a)에 몰딩 컴파운드 수지(16)를 가장 먼저 공급하여 캐비티(22)내로 흐르게 함으로써, 도 2a의 (a) 도면에서 보듯이 반도체 칩(12)과 기판(10)간의 플립칩(14) 연결 공간내에 몰딩 컴파운드 수지(16)가 주로 흐르게 되고, 동시에 일부의 몰딩 컴파운드 수지(16)는 반도체 칩(12)의 주변으로 퍼지면서 흐르게 된다.
다음으로, 소정 시간후, 플립칩(14) 연결 공간의 테두리부와 대응되는 제2 및 제3게이트(28b,28c)에 몰딩 컴파운드 수지(16)를 공급하여 캐비티(22)내로 흐르게 함으로써, 도 2a의 (b) 도면에서 보듯이 반도체 칩(12)과 기판(10)간의 플립칩(14) 연결 공간을 흐르는 몰딩 컴파운드 수지(16)와, 반도체 칩(12)의 주변영역을 흐르는 몰딩 컴파운드 수지(16)는 서로 흐름 속도의 편차없이 균형있게 흐르게 된다.
연이어, 소정 시간후, 반도체 칩(12)의 주변영역과 대응되는 제4 및 제5게이트(28d,29e)에 몰딩 컴파운드 수지(16)를 가장 늦게 공급하여 캐비티(22)내로 흐르게 함으로써, 도 2a의 (c) 도면에서 보듯이 반도체 칩(12)과 기판(10)간의 플립칩(14) 연결 공간내에 보이드없이 몰딩 컴파운드 수지(16)가 채워지는 동시에 반도체 칩(12)의 주변영역에도 몰딩 컴파운드 수지(16)가 채워지게 되고, 반도체 칩(12)과 기판(10)간의 사이공간에 잔존하던 공기가 에어벤트홀(30)로 용이하게 배출되어진다.
마지막으로, 도 2a의 (d)도면에서 보듯이 캐비티(22)의 출구쪽에 미처 채워지지 않은 부분에도 에어벤트홀(30)의 진공 흡입 작용에 의하여 몰딩 컴파운드 수지(16)가 채워지게 된다.
이와 같이, 몰드(20a)에 형성된 다수개의 게이트(28)를 통과하는 몰딩 컴파운드 수지의 공급 순서를 달리 설정해줌으로써, 플립 칩이 존재하는 반도체 칩(12)과 기판(10)의 사이공간을 흐르는 몰딩 컴파운드 수지(16)의 흐름속도와, 몰드(20a)의 캐비티(22)내에서 반도체 칩(12)의 주변영역을 흐르는 몰딩 컴파운드 수지(16)의 흐름 속도를 서로 균형있게 유도해줌으로써, 플립칩 연결공간에 에어트랩과 같은 보이드가 발생되는 현상을 용이하게 방지할 수 있다.
여기서, 각 게이트(28)를 통과하는 몰딩 컴파운드 수지(16)의 압력을 서로 다르게 설정하여 몰딩 컴파운드 수지(16)의 볼륨 및 속도를 제어하는 단계를 설명하면 다음과 같다.
우선, 다수개의 게이트(28)를 갖는 몰드(20a)를 기판(10)의 테두리 영역에 클램핑시켜서, 몰드(20a)의 캐비티(22)내에 반도체 칩(12)과, 이 반도체 칩(12)의 주변영역인 기판(10)의 몰딩영역 등이 내재되도록 한다.
이어서, 도 2b에 화살표로 지시된 바와 같이, 다수개의 게이트(28)중 플립칩(14) 연결 공간과 대응되는 제1게이트(28a)에 몰딩 컴파운드 수지(16)를 가장 높은 압력으로 공급하여 캐비티(22)내로 흐르게 하고, 동시에 플립칩(14) 연결 공간의 테두리부와 대응되는 제2 및 제3게이트(28b,28c)에 몰딩 컴파운드 수지(16)를 보다 낮은 압력으로 공급하여 캐비티(22)내로 흐르게 하며, 또한 동시에 반도체 칩(12)의 주변영역과 대응되는 제4 및 제5게이트(28d,28e)에 몰딩 컴파운드 수지(16)를 가장 낮은 압력으로 공급하여 캐비티(22)내로 흐르게 한다.
이렇게 플립칩(14) 연결 공간과 대응되는 제1게이트(28a)에 몰딩 컴파운드 수지(16)를 가장 높은 압력으로 공급하고, 제2 및 제3게이트(28b,28c), 그리고 제4 및 제5게이트(28d,28e)에는 몰딩 컴파운드 수지(16)를 단계적으로 낮은 압력으로 공급함으로써, 플립칩(14) 연결 공간내에 몰딩 컴파운드 수지(16)가 먼저 흐르는 것을 유도할 수 있고, 결국 플립 칩이 존재하는 반도체 칩(12)과 기판(10)의 사이공간을 흐르는 몰딩 컴파운드 수지(16)의 흐름속도와, 몰드(20a)의 캐비티(22)내에서 반도체 칩(12)의 주변영역을 흐르는 몰딩 컴파운드 수지(16)의 흐름 속도가 서로 균형있게 유지되어, 플립칩 연결공간에 에어트랩과 같은 보이드가 발생되는 현상을 용이하게 방지할 수 있다.
10 : 기판 12 : 반도체 칩
14 : 플립 칩 16 : 몰딩 컴파운드 수지
18 : 솔더볼 20a,20b : 몰드
22 : 캐비티 26 : 러버
28 : 게이트 28a : 제1게이트
28b : 제2게이트 28c : 제3게이트
28d : 제4게이트 28e : 제5게이트
30 : 에어벤트홀 32 : 단일 게이트
100 : 반도체 패키지
14 : 플립 칩 16 : 몰딩 컴파운드 수지
18 : 솔더볼 20a,20b : 몰드
22 : 캐비티 26 : 러버
28 : 게이트 28a : 제1게이트
28b : 제2게이트 28c : 제3게이트
28d : 제4게이트 28e : 제5게이트
30 : 에어벤트홀 32 : 단일 게이트
100 : 반도체 패키지
Claims (6)
- 저부에 몰딩 컴파운드 수지가 채워지는 캐비티(22)가 형성되고, 캐비티(22)의 출구부에 에어벤트홀(30)이 형성된 반도체 패키지 제조용 몰드에 있어서,
몰드(20a)의 입구부에 폭방향을 따라서 몰드(20a)내의 캐비티(22)와 연통되는 다수개의 게이트(28)를 등간격으로 형성하여, 각 게이트(28)를 통과하여 캐비티(22)내에 몰딩 컴파운드 수지(16)가 채워지도록 하되,
상기 다수개의 게이트(28)중 가장 중앙에 위치하는 제1게이트(28a)는 반도체 칩(12)과 기판(10)간의 플립칩(14) 연결 공간의 중앙부와 대응되고, 제1게이트(28a)의 양쪽에 위치하는 제2 및 제3게이트(28b,28c)는 플립칩(14) 연결 공간의 테두리부와 대응되고, 제2 및 제3게이트(28b,28c)의 외측에 각각 위치하는 제4 및 제5게이트(28d,28e)는 플립칩(14) 연결 공간을 벗어난 반도체 칩(12)의 주변영역과 대응되게 형성된 것을 특징으로 하는 반도체 패키지 제조용 몰드.
- 삭제
- 입구부에 다수개의 게이트(28)를 갖는 몰드(20a)를 제공하는 단계와;
상기 몰드(20a)를 기판(10)의 테두리 영역에 클램핑시켜서, 몰드(20a)의 캐비티(22)내에 기판(10)의 몰딩영역을 비롯하여 플립칩(14)을 매개로 부착된 반도체 칩(12)을 내재시키는 단계와;
다수개의 게이트(28)중, 플립칩(14) 연결 공간과 대응되는 제1게이트(28a)와, 제1게이트(28a)의 양쪽에 위치하여 플립칩(14) 연결 공간의 테두리부와 대응되는 제2 및 제3게이트(28b,28c)와, 제2 및 제3게이트(28b,28c)의 외측에 각각 위치하여 플립칩(14) 연결 공간을 벗어난 반도체 칩(12)의 주변영역과 대응되는 제4 및 제5게이트(28d,28e)를 통과하는 몰딩 컴파운드 수지(16)의 공급 압력 크기를 서로 다르게 조절하거나, 제1 내지 제5게이트(28a,28b,28c,28d,28e)에 공급되는 몰딩 컴파운드 수지(16)의 공급 순서를 서로 다르게 설정하여 이루어지는 캐비티(22)내에 채워지는 몰딩 컴파운드 수지(16)의 볼륨 및 속도를 제어하는 단계;
를 통하여,
반도체 칩(12)의 주변 영역을 비롯하여, 반도체 칩(12)과 기판(10)간의 플립칩(14) 연결 공간내에도 몰딩 컴파운드 수지(16)가 균일하게 채워질 수 있도록 한 것을 특징으로 하는 반도체 패키지 몰딩 방법.
- 삭제
- 청구항 3에 있어서,
상기 몰딩 컴파운드 수지(16)의 볼륨 및 속도를 제어하는 단계는:
다수개의 게이트(28)중 플립칩(14) 연결 공간과 대응되는 제1게이트(28a)에 몰딩 컴파운드 수지(16)를 제2 및 제3게이트(28b,28c)에 공급되는 몰딩 컴파운드 수지(16)의 공급압력보다 더 높은 압력으로 공급하는 과정과;
플립칩(14) 연결 공간의 테두리부와 대응되는 제2 및 제3게이트(28b,28c)에 몰딩 컴파운드 수지(16)를 제4 및 제5게이트(28d,28e)에 공급되는 몰딩 컴파운드 수지(16)의 공급압력보다 더 높고 제1게이트(28a)에 공급되는 몰딩 컴파운드 수지(16)의 공급압력보다 더 낮은 압력으로 공급하는 과정과;
반도체 칩(12)의 주변영역과 대응되는 제4 및 제5게이트(28d,28e)에 몰딩 컴파운드 수지(16)를 제2 및 제3게이트(28b,28c)에 공급되는 몰딩 컴파운드 수지(16)의 공급압력보다 더 낮은 압력으로 공급하는 과정;
으로 이루어지는 것을 특징으로 하는 반도체 패키지 몰딩 방법.
- 청구항 3에 있어서,
상기 몰딩 컴파운드 수지(16)의 볼륨 및 속도를 제어하는 단계는:
다수개의 게이트(28)중 플립칩(14) 연결 공간과 대응되는 제1게이트(28a)에 몰딩 컴파운드 수지(16)를 가장 먼저 공급하는 과정과;
소정 시간후, 플립칩(14) 연결 공간의 테두리부와 대응되는 제2 및 제3게이트(28b,28c)에 몰딩 컴파운드 수지(16)를 공급하는 과정과;
반도체 칩(12)의 주변영역과 대응되는 제4 및 제5게이트(28d,28e)에 몰딩 컴파운드 수지(16)를 가장 늦게 공급하는 과정;
으로 이루어지는 것을 특징으로 하는 반도체 패키지 몰딩 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100073895A KR101111430B1 (ko) | 2010-07-30 | 2010-07-30 | 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 몰딩 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100073895A KR101111430B1 (ko) | 2010-07-30 | 2010-07-30 | 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 몰딩 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120011740A KR20120011740A (ko) | 2012-02-08 |
| KR101111430B1 true KR101111430B1 (ko) | 2012-02-15 |
Family
ID=45840108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100073895A KR101111430B1 (ko) | 2010-07-30 | 2010-07-30 | 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 몰딩 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101111430B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9252095B2 (en) | 2012-07-09 | 2016-02-02 | Samsung Electronics Co., Ltd. | Semiconductor package and method of fabricating the same |
| US10131077B2 (en) | 2016-02-03 | 2018-11-20 | Samsung Electronics Co., Ltd. | Device for molding semiconductor package |
| US10361135B2 (en) | 2016-09-12 | 2019-07-23 | Samsung Electronics Co., Ltd. | Semiconductor package including landing pads extending at an oblique angle toward a through-hole in the package substrate |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117140847B (zh) * | 2023-10-24 | 2023-12-29 | 南通佳腾精密模具有限公司 | 一种精密模具用的封装方法及系统 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100576298B1 (ko) | 2002-03-28 | 2006-05-03 | 미쓰비시덴키 가부시키가이샤 | 수지몰드형 디바이스 및 그 제조장치 |
| KR100931840B1 (ko) | 2008-01-23 | 2009-12-15 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지몰딩 방법 |
| KR100963151B1 (ko) | 2007-12-28 | 2010-06-15 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 몰딩용 금형 및 이를 이용한 몰딩 방법 |
-
2010
- 2010-07-30 KR KR1020100073895A patent/KR101111430B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100576298B1 (ko) | 2002-03-28 | 2006-05-03 | 미쓰비시덴키 가부시키가이샤 | 수지몰드형 디바이스 및 그 제조장치 |
| KR100963151B1 (ko) | 2007-12-28 | 2010-06-15 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 몰딩용 금형 및 이를 이용한 몰딩 방법 |
| KR100931840B1 (ko) | 2008-01-23 | 2009-12-15 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지몰딩 방법 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9252095B2 (en) | 2012-07-09 | 2016-02-02 | Samsung Electronics Co., Ltd. | Semiconductor package and method of fabricating the same |
| US10131077B2 (en) | 2016-02-03 | 2018-11-20 | Samsung Electronics Co., Ltd. | Device for molding semiconductor package |
| US10361135B2 (en) | 2016-09-12 | 2019-07-23 | Samsung Electronics Co., Ltd. | Semiconductor package including landing pads extending at an oblique angle toward a through-hole in the package substrate |
| US10607905B2 (en) | 2016-09-12 | 2020-03-31 | Samsung Electronics Co., Ltd. | Package substrate for a semiconductor package having landing pads extending toward a through-hole in a chip mounting region |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20120011740A (ko) | 2012-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11990382B2 (en) | Fine pitch BVA using reconstituted wafer with area array accessible for testing | |
| US7820486B2 (en) | Method of fabricating a semiconductor device having a heat sink with an exposed surface | |
| US7239021B2 (en) | Stacked chip semiconductor device and method for manufacturing the same | |
| US6664615B1 (en) | Method and apparatus for lead-frame based grid array IC packaging | |
| US7141868B2 (en) | Flash preventing substrate and method for fabricating the same | |
| US7525185B2 (en) | Semiconductor device package having multi-chips with side-by-side configuration and method of the same | |
| KR100594248B1 (ko) | 반도체 모듈의 몰딩에 관한 제조 방법 및 이에 사용되는인쇄회로기판 | |
| KR101894125B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2002270638A (ja) | 半導体装置および樹脂封止方法および樹脂封止装置 | |
| US20080197478A1 (en) | Semiconductor device package with die receiving through-hole and connecting through-hole and method of the same | |
| KR101111430B1 (ko) | 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지 몰딩 방법 | |
| US8198143B2 (en) | Mold and substrate for use with mold | |
| KR100931840B1 (ko) | 반도체 패키지 제조용 몰드 및 이를 이용한 반도체 패키지몰딩 방법 | |
| US8648455B2 (en) | Semiconductor device and method of manufacturing the same | |
| US20060076695A1 (en) | Semiconductor package with flash-absorbing mechanism and fabrication method thereof | |
| US20180076105A1 (en) | Package substrate for semiconductor package, semiconductor package including the same and method of manufacturing the same | |
| US20090004785A1 (en) | Method of fabricating a semiconductor package having through holes for molding back side of package | |
| KR102437774B1 (ko) | 인쇄 회로 기판 | |
| TWI452660B (zh) | 非陣列凸塊之覆晶模封構造 | |
| JP2006073586A (ja) | 半導体装置の製造方法 | |
| KR100963151B1 (ko) | 반도체 패키지 몰딩용 금형 및 이를 이용한 몰딩 방법 | |
| US20030145461A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR101111421B1 (ko) | 반도체 패키지 몰딩 방법 | |
| US20030036257A1 (en) | Semiconductor device manufacturing method | |
| JP4065180B2 (ja) | 樹脂封止金型 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20150106 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20160105 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20170113 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20180110 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20190114 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20200128 Year of fee payment: 9 |