KR100594248B1 - 반도체 모듈의 몰딩에 관한 제조 방법 및 이에 사용되는인쇄회로기판 - Google Patents

반도체 모듈의 몰딩에 관한 제조 방법 및 이에 사용되는인쇄회로기판 Download PDF

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Abstract

양면 몰딩이 가능한 반도체 모듈용 인쇄회로기판과 이를 사용한 반도체 모듈 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은 몰딩 공정에서 인쇄회로기판용 기판본체에 봉지수지가 기판본체를 관통하여 상하 방향으로 흐를 수 있도록 몰드주입용 관통홀을 형성한다. 따라서 종래에는 단면 몰딩만 가능하던 공정이 양면 몰딩도 가능하게 됨으로 인하여 생산성을 향상시키고, 제조원가를 절감하고, 공정불량을 감소시킨다.
반도체 모듈, 관통홀, 양면 몰딩.

Description

반도체 모듈의 몰딩에 관한 제조 방법 및 이에 사용되는 인쇄회로기판{Method of encapsulating semiconductor device on a print circuit board, and a print circuit board for use in the method}
도 1은 종래 기술에 의한 웨이퍼 레벨 패키지의 개략적인 단면도이다.
도 2 내지 도4는 종래 기술에 따라서 웨이퍼 레벨 패키지를 인쇄회로기판에 탑재하여 몰딩하는 방법을 설명하기 위하여 도시한 개략적인 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 인쇄회로기판을 설명하기 위한 개략적인 단면도이다.
도 6은 본 발명의 일 실시예에 따른 인쇄회로기판을 설명하기 위한 개략적인 평면도이다.
도 7 및 도 8은 본 발명의 일 실시예에 따라 인쇄회로기판에 웨이퍼 레벨 패키지를 몰딩하는 방법을 설명하기 위하여 도시한 개략적인 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 인쇄회로기판을 설명하기 위한 개략적인 평면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 인쇄회로기판의 개략적인 평면도이다.
도 11 내지 도 13은 본 발명의 또 다른 실시예에 따라 인쇄회로기판에 웨이 퍼 레벨 패키지를 몰딩하는 방법을 설명하기 위하여 도시한 개략적인 단면도들이다.
도 14는 본 발명의 또 다른 실시예에 따른 인쇄회로기판의 개략적인 평면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 인쇄회로기판의 개략적인 평면도이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 인쇄회로기판에 부착된 반도체 칩 패키지를 몰딩하는 방법 및 이에 사용되는 인쇄회로기판에 관한 것이다.
일반적으로 반도체 모듈은 인쇄회로기판에 복수개의 반도체 칩 혹은 반도체 패키지를 탑재하여 형성한다. 최근들어서 인쇄회로기판의 양면에 반도체 칩 혹은 반도체 패키지를 탑재하여 그 실장 밀도를 높이고 있다.
웨이퍼 레벨 패키지는 인쇄회로기판에 실장(mounting)되는 반도체 칩 혹은 반도체 패키지의 한 형태이다. 웨이퍼 레벨 패키지는 외부연결단자가 반도체 칩의 표면에 2열로 만들어지는 특징을 갖는데, 이는 반도체 칩 혹은 반도체 패키지의 입출력 신호에 대한 신호전달 경로를 줄여 반도체 소자의 동작속도 특성을 개선한다. 웨이퍼 레벨 패키지는 리드를 외부연결단자로 사용되는 반도체 패키지와 비교하여 인쇄회로기판에 실장될 때에 차지하는 실장면적이 보다 작아지게 된다.
웨이퍼 레벨 패키지는 외부연결단자로 사용되는 솔더범프가 인쇄회로기판과 웨이퍼 레벨 패키지를 서로 전기적, 기계적으로 연결하는 수단이 된다. 웨이퍼 레벨 패키지의 솔더범프가 인쇄회로기판에 부착되면, 외부 환경으로부터 웨이퍼 레벨 패키지와 인쇄회로기판과의 연결이 손상되는 것을 방지하기 위하여 에폭시 수지에 의해 밀봉(encapsulation)된다.
도1 내지 도4는 종래 기술에 따라서 웨이퍼 레벨 패키지를 인쇄회로기판의 양면에 탑재하여 몰딩하는 방법을 설명하기 위하여 도시한 개략적인 단면도들이다.
도 1을 참조하면, 전형적인 웨이퍼 레벨 패키지(14)의 단면도로서, 웨이퍼 레벨 패키지(14)는, 반도체 칩(10)과, 상기 반도체 칩(10)의 표면에 형성된 복수개의 솔더 범프(12)로 이루어진다. 도면에 도시되지는 않았으나, 상기 솔더 범프(12)는 반도체 칩(10)의 표면에 어레이(array) 형태로 형성된다. 이때, 솔더 범프(12) 어레이가 2열로 형성되면 반도체 칩(10)의 표면과 솔더 범프(12) 사이에 본드 패드 재배치층이 형성될 수 있다.
도 2를 참조하면, 웨이퍼 레벨 패키지(14)는 인쇄회로기판(18)의 양면에 탑재된다. 이때, 웨이퍼 레벨 패키지(14)에 있는 반도체 칩(10)은 그 표면에 형성된 솔더 범프(12)를 통하여 전기적으로 인쇄회로기판(18)과 서로 연결된다.
도 3을 참조하면, 상기 인쇄회로기판(18)은 몰드장비의 몰드로 로딩된다. 상기 몰드는 상부 몰드(22)와 하부 몰드(미도시)를 포함한다. 상기 상부 몰드(22)에는 내부에 몰드 캐비티가 있으며, 인쇄회로기판(18) 위에 위치하여, 몰드 캐비티 내부로 인쇄회로기판 위에 있는 웨이퍼 레벨 패키지(14)를 수용한다.
상기 상부 몰드에는 몰드주입 통로(24)가 있으며, 상기 몰드주입 통로(24)는 로딩된 인쇄회로기판(18)의 상부면과 인접하여 형성되어 있다. 따라서 상기 몰드주입 통로(24)를 통하여 봉지수지를 내부의 몰드 캐비티로 흘릴 수 있게 되어 있다. 도면은 몰드 캐비티가 몰드주입 통로(24)를 통하여 유입된 봉지수지(26)에 의해 채워진 형태를 나타낸다. 상기 봉지수지는 에폭시 몰드 컴파운드(Epoxy Mold Compound)일 수 있다. 이어서, 상기 결과물은 다시 뒤집혀져서 위에서 설명된 것과 동일한 방식으로 반대편에 탑재된 웨이퍼 레벨 패키지가 밀봉된다. 도 4는 반도체 모듈에 대한 양면에 몰딩 공정이 완성된 상태의 단면도이다.
상술한 바와 같이, 인쇄회로기판의 양면에 웨이퍼 레벨 패키지를 탑재하여 밀봉하기 위하여, 인쇄회로기판에 대하여 몰딩 공정을 두 번 수행하는 것이 필요하다. 따라서 상술한 종래 기술에 의한 반도체 모듈의 몰딩 공정은 공정시간을 늘리고, 제조비용을 높이는 결과를 초래한다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점들을 해결할 수 있도록 반도체 모듈의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상술한 문제점을 해결할 수 있는 반도체 모듈 제조에 사용되는 인쇄회로기판을 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명의 일 실시예에 의한 반도체 모듈 의 제조방법은, 제1 반도체 칩이 인쇄회로기판의 제1면에 탑재된다. 제2 반도체 칩이 상기 인쇄회로기판의 제1면과 반대쪽에 있는 제2면에 탑재된다. 상기 인쇄회로기판을 제1 반도체 칩을 봉합할 수 있는 제1 몰드 캐비티가 형성되고, 제2 반도체 칩을 봉합할 수 있는 제2 몰드 캐비티가 형성된 몰드 장비로 로딩한다. 상기 제1 및 제2 몰드 캐비티는 상기 몰드 장비의 몰드주입 통로, 예컨대 상기 인쇄회로기판의 제1면과 제2면을 연결하는 몰드주입용 관통홀을 통하여 동시에 봉지수지로 채워진다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 반도체 모듈의 제조방법은, 주 구역과 더미 영역으로 구분된 인쇄회로기판의 주 구역의 제1면에 제1 반도체 칩을 탑재한다. 상기 인쇄회로기판의 주 구역의 상기 제1면과 대향하는 제2면에 제2 반도체 칩을 탑재한다. 상기 인쇄회로기판의 제1 반도체 칩을 밀봉할 수 있는 제1 모드 캐비티가 형성되고, 상기 제2 반도체 칩을 밀봉할 수 있는 제2 몰드 캐비티가 형성되고, 상기 주 구역과 더미영역을 가로지르는 몰드주입 통로가 형성된 몰드장비로 상기 인쇄회로기판을 로딩한다. 상기 인쇄회로기판에 형성된 몰드주입 통로를 이용하여 상기 제1 및 제2 몰드 캐비티에 봉지수지를 동시에 채운다. 상기 인쇄회로기판을 상기 몰드장비에서 언로딩한다. 마지막으로 상기 인쇄회로기판의 더미영역을 상기 주 구역으로부터 분리하여 제거한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 의한 반도체 모듈의 제조방법은, 주 구역(main region)과 더미영역(dummy region)으로 구분된 인쇄회로기판의 주 구역내의 제1면에 반도체 칩을 탑재한다. 상기 인쇄회로기판의 반도체 칩을 밀봉할 수 있는 몰드 캐비티가 형성되고, 상기 주 구역과 더미영역을 가로지르는 몰드주입 통로가 형성된 몰드 장비로 상기 인쇄회로기판을 로딩한다. 상기 몰드주입 통로로 봉지수지를 흘려 상기 인쇄회로기판의 제1면에 있는 몰드 캐비티에 봉지수지를 채운다. 상기 인쇄회로기판을 상기 몰드 장비에서 언로딩한다. 마지막으로 상기 인쇄회로기판의 더미 영역을 상기 주 구역으로부터 분리하여 제거한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 의한 반도체 모듈의 제조방법은, 복수개의 제1 반도체 칩을 인쇄회로기판의 제1면에 탑재한다. 복수개의 제2 반도체 칩을 상기 인쇄회로기판의 제1면과 대향된 제2면에 탑재한다. 상기 인쇄회로기판을 상기 제1면에 탑재된 제1 반도체 칩을 밀봉할 수 있는 하나 이상의 제1 몰드 캐비티가 형성되고, 상기 제2면에 탑재된 제2 반도체 칩을 밀봉할 수 있는 하나 이상의 제2 몰드 캐비티가 형성된 몰드 장비로 로딩한다. 상기 제1 및 제2 몰드 캐비티에 하나 이상의 몰드주입 통로를 이용하여 동시에 봉지수지를 채운다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 의한 반도체 모듈의 제조방법은, 주 구역(main region)과 더미영역(dummy region)으로 구분된 인쇄회로기판의 주 구역내의 제1면에 복수개의 제1 반도체 칩을 탑재한다. 상기 인쇄회로기판의 주 구역 내에 상기 제1면과 대향하는 제2면에 복수개의 제2 반도체 칩을 탑재한다. 상기 인쇄회로기판의 제1 반도체 칩을 밀봉할 수 있는 하나 이상의 제1 몰드 캐비티가 형성되고, 상기 제2 반도체 칩을 밀봉할 수 있는 하나 이상의 제2 몰드 캐비티가 형성되고, 상기 주 구역과 더미영역을 가로지르는 하나 이상의 몰드주입 통로가 형성된 몰드 장비로 상기 인쇄회로기판을 로딩한다. 상기 몰드장비에서 몰드주입 통로를 통하여 상기 제1 및 제2 몰드 캐비티에 봉지수지를 동시에 채운다. 상기 인쇄회로기판을 상기 몰드 장비에서 언로딩한다. 마지막으로 상기 인쇄회로기판의 더미 영역을 상기 주 구역으로부터 분리하여 제거한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 의한 반도체 모듈의 제조방법은, 주 구역(main region)과 더미영역(dummy region)으로 구분된 인쇄회로기판의 주 구역내의 제1면에 복수개의 반도체 칩들을 탑재한다. 상기 인쇄회로기판의 복수개의 반도체 칩들을 밀봉할 수 있는 하나 이상의 몰드 캐비티가 형성되고, 상기 주 구역과 더미영역을 가로지르는 하나 이상의 몰드주입 통로가 형성된 몰드 장비로 상기 인쇄회로기판을 로딩한다. 상기 몰드장비에서 하나 이상의 몰드주입 통로를 통하여 상기 하나 이상의 몰드 캐비티에 봉지수지를 동시에 채운다. 상기 인쇄회로기판을 상기 몰드 장비에서 언로딩한다. 상기 인쇄회로기판의 더미 영역을 상기 주 구역으로부터 분리하여 제거한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 의한 반도체 모듈의 제조방법은, 제1측에 가장자리 연결부가 형성된 인쇄회로기판을 준비한다. 상기 인쇄회로기판의 제1면에서 상기 제1측과 상기 제1측에 대향하는 제2측 사이에 복수개의 제1 웨이퍼 레벨 패키지를 탑재한다. 상기 인쇄회로기판의 제2면에서 상기 제1측과 상기 제1측에 대향하는 제2측 사이에 복수개의 제2 웨이퍼 레벨 패키지를 탑재한다. 상기 인쇄회로기판의 제1 웨이퍼 레벨 패키지를 밀봉할 수 있는 하나 이상 제1 몰드 캐비티가 형성되고, 상기 제2 웨이퍼 레벨 패키지를 밀봉할 수 있는 하나 이상의 제2 몰드 캐비티가 형성된 몰드 장비로 상기 인쇄회로기판을 로딩한다. 상기 몰드장비에서 상기 인쇄회로기판의 제1면과 제2면을 연결하는 하나 이상의 몰드주입 통로를 통하여 상기 제1 및 제2 몰드 캐비티에 봉지수지를 동시에 채운다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 의한 반도체 모듈의 제조방법은, 제1 면과 상기 제1면과 대향하는 제2면을 갖는 인쇄회로기판을 준비한다. 상기 인쇄회로기판의 제1면에 반도체 칩을 탑재한다. 상기 인쇄회로기판을 상기 인쇄회로기판의 제1면에 탑재된 반도체 칩을 밀봉할 수 있는 제1 몰드 캐비티가 형성된 몰드 장비로 로딩한다. 상기 제1 캐비티에 상기 몰드 장비의 몰드주입 통로를 통하여 봉지수지로 채우되, 상기 몰드주입 통로는 인쇄회로기판의 제1면과 제2면을 연결하는 몰드주입용 관통홀을 포함하고, 상기 몰드주입용 관통홀은 상기 반도체 칩이 탑재된 인쇄회로기판의 바깥쪽에 위치하는 몰드주입 관통홀을 이용한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 모듈의 제조에 사용되는 인쇄회로기판은, 제1면과 상기 제1면과 상하 방향으로 대향된 위치에 제2면이 형성되고, 제1측과 상기 제1측과 좌우 방향으로 대향된 위치에 제2측이 형성된 기판 본체와, 상기 기판 본체의 제1측에 형성된 가장자리 연결부와, 상기 기판 본체의 제1면에서 제1측과 제2측 사이에 형성되고 반도체 소자가 탑재되는 제1 소자탑재영역과, 상기 기판 본체의 제2면에서 제1측과 제2측 사이에 형성되고 반도체 소자가 탑재되는 제2 소자탑재영역과, 상기 인쇄회로기판에서 제1 및 제2 소자탑재영역과 제2측 사이에 형성된 몰드주입 관통홀을 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
도 5는 본 발명의 일 실시예에 따른 인쇄회로기판을 설명하기 위한 개략적인 단면도이고, 도 6은 본 발명의 일 실시예에 따른 인쇄회로기판을 설명하기 위한 개략적인 평면도이다. 여기서 도 5는 도6의 관통홀 부분에 대한 단면도이다.
도 5 및 도 6을 참조하면, 평탄하며 긴 형상의 기판본체(100)는 제1 면(도5의 150)과 이와 대응된 제2면(160)을 구비한다. 또한 상기 기판본체(100)는 제1측(도6의 A)과 이와 대응된 제2측(B)을 구비한다. 상기 기판본체(100)의 두께, 길이 및 폭 등의 치수는 제덱(JEDEC) 표준에 의한 국제 규격일 수 있다. 또한 상기 기판본체(100)는 금속패턴층과 절연층이 교대로 적층된 형태의 다층기판일 수 있다.
상기 기판본체(100)의 제2측(B)에는 가장자리 연결부(108)가 위치한다. 또한 상기 기판본체(100)에는 소자탑재영역(106)이 상기 제1면(150)에서 제1측(A)과 제2측(B) 사이의 공간에 병렬로 배치되어 있다. 상기 제1면(150)에 형성된 각각의 소자탑재영역(106)들은 웨이퍼 레벨 패키지가 부착되어 전기적으로 연결되기 위해 전도성 패드가 형성되어 있다. 비록 도면에는 도시되지 않았지만, 기판본체(100)의 제2면(160)에도 소자탑재영역(106)들이 제1면(150)과 상하 방향으로 일직선상으로 배열되도록 형성되어 있다.
복수개의 몰드주입용 관통홀(104)은 상기 기판본체(100)의 제1면(150)에서 제2면(160)을 서로 연결하도록 형성되어 있다. 본 실시예에서는, 상기 몰드주입용 관통홀(104)이 기판본체(100)에서 상하로 일직선상으로 정렬된 소자탑재영역과 1:1로 서로 대응하도록 형성되어 있다. 또한 본 실시예에서는, 몰드주입용 관통홀(104)이 상기 제1측(A)과 소자탑재영역(106) 사이의 공간에서 상기 소자탑재영역(106)과 인접하여 형성되어 있다. 그러나 상기 몰드주입용 관통홀(104)의 위치는 필요에 따라 다른 영역으로 변경되어 배치될 수 있으며 이에 대해서는 나중에 다른 실시예를 참조하여 상세히 기술한다.
상기 기판본체(100)는 제2측에 가장자리 연결부(108)가 형성되어 있다. 상기 가장자리 연결부(108)는 상세히 도시되지는 않았으나 빗모양의 구조로 전자장치의 주기판(mother board)에 연결될 때에 기판본체(100)를 주기판(mother board)에 전기적으로 연결시키는 기능을 수행함과 동시에, 물리적으로 기판본체(100)를 주기판에 탑재시키는 기능을 수행한다.
도 7 및 도 8은 본 발명의 일 실시예에 따라 인쇄회로기판에 웨이퍼 레벨 패키지를 몰딩하는 방법을 설명하기 위하여 도시한 개략적인 단면도들이다.
도 7 및 도 8을 참조하면, 기판본체(100)의 제1면(150)에 제1 반도체 칩(110A)이 부착되고, 이어서 상기 기판본체(100)의 반대면, 예컨대 제2면(160)에 제2 반도체 칩(110B)이 부착된다. 상기 기판본체(100)에는 상술한 본 발명에 의한 몰드주입용 관통홀(122)이 형성되어 있다. 여기서 상기 제1 반도체 칩(110A) 및 제2 반도체 칩(110B)은 서로 상하 방향으로 일직선상으로 정렬되어 있다. 또한 상기 제1 및 제2 반도체 칩(110A, 110B)은 상기 기판본체(100)에 형성된 소자탑재영역의 전도성 패드에 탑재되는 웨이퍼 레벨 패키지인 것이 적합하다.
상기 제1 및 제2 반도체 칩(110A, 110B)을 기판본체(100)에 부착한 후, 상기 기판본체(100)는 몰드 장비의 몰드(121)로 로딩(loading)된다. 상기 몰드(121)는 상부 몰드(121a)와 하부 몰드(121b)로 이루어진다. 상기 상부 몰드(121a)에는 제1 몰드 캐비티(120a)가 있고, 상기 하부 몰드(121b)에는 제2 몰드 캐비티(120b)가 내부에 각각 형성되어 있다. 상기 제1 몰드 캐비티(120a)는 내부에 반도체 칩(110B)을 포함할 수 있도록 상기 기판본체(100)의 상부와 접하도록 형성되고, 동일한 방식으로 제2 몰드 캐비티(120b)는 내부에 다른 반도체 칩(110A)을 포함하도록 기판본체(100)의 하부와 접하도록 형성되어 있다. 또한 상기 제1 및 제2 몰드 캐비티(120a, 120b)는 기판본체(100)에 형성된 몰드주입용 관통홀(122)을 통하여 서로 연결되어 있다.
상기 상부 몰드(121a) 혹은 하부 몰드(121b)에는 기판본체(100)에 형성된 몰드주입용 관통홀(122)로 연결되는 몰드주입구(123)가 형성되어 있다. 상기 몰드주입구(123)는 기판본체(100)의 하부에 형성될 수 있다. 여기서 상기 몰드주입용 관통홀(122)은 봉지수지가 기판본체(100)의 상하로 흐르도록 하는 통로 역할을 수행한다. 따라서, 상부 몰드 캐비티(120a)와 하부 몰드 캐비티(120b)에는 봉지수지가 동시에 채워진다. 즉, 도8에 C부분에 도시된 화살표를 따라서 봉지수지는 몰드주입용 관통홀(122)을 통과하여 상부 몰드 캐비티 및 하부 몰드 캐비티(120a, 120b)에 동시에 채워진다.
상기 상부 및 하부 몰드 캐비티(120a, 120b)에 봉지수지가 채워지면, 기판본체(100)는 몰드 장비의 몰드(121)에서 언로딩(unloading)된다. 도 7은 몰딩공정이 완료된 관통홀을 갖는 반도체 모듈의 단면도이다. 본 실시예에 의하면, 상기 제1 및 제2 반도체 칩(110A, 110B)과 같은 웨이퍼 레벨 패키지는 기판본체(100)의 상하 양면에서 동시에 봉지수지(EMC: Epoxy Mold Compound)에 의해 몰딩 된다.
도 7 및 도 8의 그림에서는 단지 제1 및 제2 반도체 칩(110A, 110B)만이 도시되었으나, 도 6의 평면도에서 알 수 있듯이 복수개 반도체 칩들이 기판본체의 상하면에서 각각 동시에 봉지수지(EMC)에 의해 몰딩될 수 있다. 이를 위하여 상부 몰드(121a)에는 복수개의 상부 몰드 캐비티(120a)가 형성되어 있고, 하부 몰드(121b)에도 상기 상부 몰드(121a)와 같이 복수개의 하부 몰드 캐비티(120b)가 형성되어 있다. 상기 상부 몰드(121a) 및 하부 몰드(121b)는 몰드주입용 관통홀(122)이 연결된 하나 혹은 그 이상의 몰드주입 통로(123)를 포함한다. 따라서 복수개의 서로 대응하는 상부 몰드 캐비티(120a)와 하부 몰드 캐비티(121b)는 복수개의 몰드주입용 관통홀(122)을 통하여 동시에 봉지수지(EMC)에 의해 몰딩 된다.
도 9는 본 발명의 다른 실시예에 따른 인쇄회로기판을 설명하기 위한 개략적인 평면도이다. 도6에 도시된 실시예에서 몰드주입용 관통홀(104)은 소자탑재영역(106)과 1:1로 서로 대응하였다. 그러나 본 발명은 이러한 방식에만 한정되지 않는다. 일 예로, 도 9에는 몰드주입용 관통홀(104)이 두 개 혹은 두 개 이상의 소자탑재영역(106)과 공통으로 사용되도록 만들 수도 있다.
도 10은 본 발명의 또 다른 실시예에 따른 인쇄회로기판의 개략적인 평면도이다. 본 실시예에서는, 기판본체(101)가 복수개의 소자탑재영역(106)과 가장자리 연결부(108)를 포함하는 주 구역(main region, 140)과, 상기 주 구역(140)에 추가로 형성된 더미영역(130)으로 분할되어 있다. 그리고 상기 주 구역(140)은 기판본체(101)의 제2측(B) 방향에 형성되어 있고, 더미 영역(130)은 기판본체(101)의 제1측(A) 방향에 위치한다.
바람직하게는 상기 주 구역(140)의 기판본체에 대한 두께, 길이 및 폭과 같은 치수는 JEDEC(Joint Electronic Device Engineering Council)에서 정하는 국제 규격의 치수와 일치하는 것이 적합하다. 상기 더미 영역(130) 내에는 몰드주입용 관통홀(104)이 형성되어 있다. 본 실시예에서도 몰드주입용 관통홀(104)과, 소자탑재영역(106)은 서로 1:1로 대응하도록 되어 있다.
도 11 내지 도 13은 본 발명의 또 다른 실시예에 따라 인쇄회로기판에 웨이퍼 레벨 패키지를 몰딩하는 방법을 설명하기 위하여 도시한 개략적인 단면도들이다.
먼저 도11을 참조하면, 웨이퍼 레벨 패키지, 예컨대 제1 및 제2 반도체 칩(110)은 기판본체(101)의 상하면에서 부착된다. 그 후, 상술한 도7 및 도8에서 기술한 방법에 따라 기판본체(101)는 봉지수지(EMC, 120)에 의해 몰딩 된다.
도 12를 참조하면, 회전톱날(saw blade)로 가공하거나, 프레스 장비 가공을 통해 기판본체(101)에서 더미영역(130)이 제거된다. 이때, 더미영역(130)에 포함된 몰드주입용 관통홀(104)도 동시에 제거된다. 상기 더미 영역(130)을 제거한 최종 반도체 모듈의 구조가 도13에 도시되어 있다.
도11 내지 도13에 설명된 실시예는 최종 반도체 모듈의 구조가 몰드주입용 관통홀(104)이 기판본체(101)에 포함되지 않는 장점이 있다. 이것은 높은 밀도와 복잡한 회로패턴을 갖는 기판본체(101)에서 몰드주입용 관통홀을 형성할 수 있는 공간을 확보하는 것은 쉬운 것이 아니다. 이러한 문제점이 더미영역을 형성하여 제거하는 방식의 상술한 실시예에서는 극복할 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 인쇄회로기판의 개략적인 평면도이다.
도10의 실시예에서는 몰드주입용 관통홀(104)과 소자탑재영역(106)이 1:1로 대응하였다. 그러나 이를 변형하여 도14에 도시된 바와 같이 몰드주입용 관통홀(104)을 인접하는 2개의 소자탑재영역(106)이 동시에 한 개의 몰드주입용 관통홀(104)을 공통으로 사용하는 방식으로 만들 수도 있다. 물론 한 개의 몰드주입용 관통홀(104)이 두 개 이상 복수개의 소자탑재영역(104)을 위해 사용되는 방식으로 변경해도 무방하다.
도 15는 본 발명의 또 다른 실시예에 따른 인쇄회로기판의 개략적인 평면도이다.
또한 도10에 도시된 실시예에서는 몰드주입용 관통홀(104)이 모두 더미 영역(130)에만 위치하였다. 그러나 본 발명은 이러한 방식에만 한정되지 않고 변형이 가능하다. 예를 들면, 도 15에 도시된 바와 같이 하나의 몰드주입용 관통홀(104)은 더미영역(130)에 형성하고, 나머지 하나는 더미영역(130) 바깥에 형성할 수도 있다. 이러한 구조는 몰딩공정의 품질을 최적화시키는데 융통성(flexibility)을 제공하는데 도움이 되는 구조이다.
본 발명은 그 정신 및 필수의 특징을 이탈하지 않고 다른 방식으로 실시할 수 있다. 예를 들면, 본 발명에서 몰드주입용 관통홀의 형상이 원형이지만 그 형상은 다른 방식으로 변형될 수 있다. 또한 더미 영역 혹은 주 구역내에 있는 몰드주입용 관통홀을 이용하여 인쇄회로기판의 단면에만 몰드 캐비티를 채울 수 있다. 그리고, 몰드주입 통로를 기판본체의 상하에서 각각 형성하고 동시에 기판본체의 상하면에 있는 몰드 캐비티를 채울 수도 있다. 또한, 몰드주입 통로를 상술한 실시예에서는 기판본체 아래에 만들었으나, 이는 위에 만들어도 무방하다.
따라서, 본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 반도체 모듈의 제조에 사용되는 인쇄회로기판의 구조를 관통홀을 갖는 형태로 개선하여 단면 몰딩방식 대신에 양면 몰딩방식을 적용하여 제조공정의 생산성을 향상시키고, 공정불량을 줄이며, 제조원가를 줄일 수 있다.

Claims (61)

  1. 인쇄회로기판의 제1면에 제1 반도체 칩을 탑재하는 단계;
    상기 인쇄회로기판에서 제1면과 대응하는 제2면에 제2 반도체 칩을 탑재하는 단계;
    상기 인쇄회로기판을 상기 제1 반도체 칩을 봉합할 수 있는 제1 몰드 캐비티(cavity)가 형성되고, 상기 제2 반도체 칩을 봉합할 수 있는 제2 몰드 캐비티가 형성된 몰드 장비로 로딩(loading)하는 단계; 및
    상기 인쇄회로기판의 제1면에서 제2면 방향으로 형성된 몰드주입 통로인 몰드주입용 관통홀을 통하여 봉지수지를 흘려 상기 제1 및 제2 몰드 캐비티에 동시에 봉지수지를 채우는 단계를 구비하는 것을 특징으로 하는 반도체 모듈의 제조방법.
  2. 제1항에 있어서,
    상기 인쇄회로기판의 제1 반도체 칩은 상기 제2 반도체 칩과 서로 상하 방향에서 일직선상으로 배열된 것을 특징으로 하는 반도체 모듈의 제조방법.
  3. 제1항에 있어서,
    상기 제1 및 제2 몰드 캐비티에 봉지수지를 형성하는 단계 후에, 몰드주입용 관통홀을 포함하는 상기 인쇄회로기판의 일부를 분리하여 제거하는 단계를 더 진행하는 것을 특징으로 하는 것을 특징으로 하는 반도체 모듈의 제조방법.
  4. 제1항에 있어서,
    상기 봉지수지를 채우는 방법중 봉지수지의 흐름은, 인쇄회로기판의 제1측에서 몰드주입용 관통홀로 흘러가고, 상기 몰드주입용 관통홀을 통하여 인쇄회로기판의 제1 및 제2 몰드 캐비티로 흘러가는 것을 특징으로 하는 반도체 모듈의 제조방법.
  5. 제4항에 있어서,
    상기 인쇄회로기판은 상기 제1측에 대향하는 제2측에 가장자리 연결부가 형성된 것을 특징으로 하는 반도체 모듈의 제조방법.
  6. 제1항에 있어서,
    상기 봉지수지는 에폭시 몰드 컴파운드(Epoxy Mold Compound)인 것을 특징으로 하는 반도체 모듈의 제조방법.
  7. 제1항에 있어서,
    상기 제1 및 제2 반도체 칩은 웨이퍼 레벨 패키지(WLP)인 것을 특징으로 하는 반도체 모듈의 제조방법.
  8. 주 구역(main region)과 더미영역(dummy region)으로 구분된 인쇄회로기판의 주 구역의 제1면에 제1 반도체 칩을 탑재하는 단계;
    상기 인쇄회로기판의 주 구역의 제1면과 대향하는 제2면에 제2 반도체 칩을 탑재하는 단계;
    상기 인쇄회로기판의 제1 반도체 칩을 밀봉할 수 있는 제1 몰드 캐비티가 형성되고, 상기 제2 반도체 칩을 밀봉할 수 있는 제2 몰드 캐비티가 형성되고, 상기 주 구역과 더미영역을 가로지르는 몰드주입 통로가 형성된 몰드 장비로 상기 인쇄회로기판을 로딩하는 단계;
    상기 인쇄회로기판에 형성된 몰드주입 통로를 통하여 상기 제1 및 제2 몰드 캐비티에 봉지수지를 동시에 채우는 단계;
    상기 인쇄회로기판을 상기 몰드 장비에서 언로딩하는 단계; 및
    상기 인쇄회로기판의 더미 영역을 상기 주 구역으로부터 분리하여 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 모듈의 제조방법.
  9. 제8항에 있어서,
    상기 제1 반도체 칩은 상기 제2 반도체 칩과 인쇄회로기판의 상하 방향에서 일직선상으로 배열된 것을 특징으로 하는 반도체 모듈의 제조방법.
  10. 제8항에 있어서,
    상기 몰드주입 통로는 상기 인쇄회로기판의 제1측에서 상기 인쇄회로기판의 주 구역 방향으로 확장되는 것을 특징으로 하는 반도체 모듈의 제조방법.
  11. 제10항에 있어서,
    상기 인쇄회로기판은 상기 제1측에 대향하는 제2측에 가장자리 연결부가 형성된 것을 특징으로 하는 반도체 모듈의 제조방법.
  12. 제8항에 있어서,
    상기 제1 및 제2 반도체 칩은 웨이퍼 레벨 패키지인 것을 특징으로 하는 반도체 모듈의 제조방법.
  13. 주 구역(main region)과 더미영역(dummy region)으로 구분된 인쇄회로기판의 주 구역내의 제1면에 반도체 칩을 탑재하는 단계;
    상기 인쇄회로기판의 반도체 칩을 밀봉할 수 있는 몰드 캐비티가 형성되고, 상기 주 구역과 더미영역을 가로지르는 몰드주입 통로가 형성된 몰드 장비로 상기 인쇄회로기판을 로딩하는 단계;
    상기 몰드주입 통로로 봉지수지를 흘려 상기 인쇄회로기판의 제1면에 있는 몰드 캐비티에 봉지수지를 채우는 단계;
    상기 인쇄회로기판을 상기 몰드 장비에서 언로딩하는 단계; 및
    상기 인쇄회로기판의 더미 영역을 상기 주 구역으로부터 분리하여 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 모듈의 제조방법.
  14. 제13항에 있어서,
    상기 몰드주입 통로는 상기 인쇄회로기판의 제1측에서 주 구역이 있는 방향으로 확장되는 것을 특징으로 하는 반도체 모듈의 제조방법.
  15. 제14항에 있어서,
    상기 인쇄회로기판은 상기 제1측과 대향된 제2측에 가장자리 연결부가 형성된 것을 특징으로 하는 반도체 모듈의 제조방법.
  16. 제13항에 있어서,
    상기 반도체 칩은 웨이퍼 레벨 패키지인 것을 특징으로 하는 반도체 모듈의 제조방법.
  17. 복수개의 제1 반도체 칩을 인쇄회로기판의 제1면에 탑재하는 단계;
    복수개의 제2 반도체 칩을 상기 인쇄회로기판의 제1면과 대향된 제2면에 탑재하는 단계;
    상기 인쇄회로기판을 상기 제1면에 탑재된 제1 반도체 칩을 밀봉할 수 있는 하나 이상의 제1 몰드 캐비티가 형성되고, 상기 제2면에 탑재된 제2 반도체 칩을 밀봉할 수 있는 하나 이상의 제2 몰드 캐비티가 형성된 몰드 장비로 로딩하는 단계;
    상기 제1 및 제2 몰드 캐비티에 하나 이상의 몰드주입 통로를 이용하여 동시 에 봉지수지를 채우는 단계를 구비하는 것을 특징으로 하는 반도체 모듈의 제조방법.
  18. 제17항에 있어서,
    상기 몰드주입 통로는 상기 인쇄회로기판에서 제1면에서 제2면을 연결하는 관통홀인 것을 특징으로 하는 반도체 모듈의 제조방법.
  19. 제17항에 있어서,
    상기 인쇄회로기판의 제1면에 탑재된 반도체 칩들은 상기 제2면에 탑재된 반도체 칩들과 인쇄회로기판의 상하 방향에서 서로 일직선상으로 배열된 것을 특징으로 하는 반도체 모듈의 제조방법.
  20. 제17항에 있어서,
    상기 제1 몰드 캐비티는 복수개의 몰드 캐비티로 구성되며 상기 복수개의 몰드 캐비티는 각각 하나씩의 제1 반도체 칩을 포함하고, 상기 제2 몰드 캐비티는 복수개의 몰드 캐비티를 포함하며 각각의 몰드 캐비티는 하나씩의 제2 반도체 칩을 포함하는 것을 특징으로 하는 반도체 모듈의 제조방법.
  21. 제20항에 있어서,
    상기 하나 이상의 몰드주입 통로는 상기 제1 및 제2 몰드 캐비티로 봉지수지 를 흘릴 수 있는 복수개의 몰드주입 통로를 포함하는 것을 특징으로 하는 반도체 모듈의 제조방법.
  22. 제21항에 있어서,
    상기 복수개의 몰드주입 통로는 상기 인쇄회로기판의 제1면과 제2면을 연결하는 몰드주입용 관통홀을 포함하는 것을 특징으로 하는 반도체 모듈의 제조방법.
  23. 제22에 있어서,
    상기 복수개의 몰드주입 통로는 상기 인쇄회로기판의 제1측에서 상기 몰드주입용 관통홀로 확장되고, 다시 몰드주입용 관통홀에서 상기 제1 및 제2 몰드 캐비티로 확장되는 것을 특징으로 하는 반도체 모듈의 제조방법.
  24. 제23항에 있어서,
    상기 인쇄회로기판은 제1측과 대향하는 제2측에 가장자리 연결부가 형성된 것을 특징으로 하는 반도체 모듈의 제조방법.
  25. 제24항에 있어서,
    상기 제1 및 제2 몰드 캐비티에 봉지수지를 동시에 채운 후에,
    상기 인쇄회로기판을 상기 몰드장비에서 언로딩하는 단계; 및
    상기 몰드주입용 관통홀을 포함하는 인쇄회로기판의 일부를 상기 제1 및 제2 몰드 캐비티가 형성되는 인쇄회로기판의 부분과 분리시켜 제거하는 단계를 더 진행하는 것을 특징으로 하는 반도체 모듈의 제조방법.
  26. 제17항에 있어서,
    상기 제1 및 제2 반도체 칩은 웨이퍼 레벨 패키지인 것을 특징으로 하는 반도체 모듈의 제조방법.
  27. 제19항에 있어서,
    상기 몰드주입 통로는 상기 인쇄회로기판의 몰드주입용 관통홀과 연결되고, 상기 몰드주입용 관통홀의 개수는 인쇄회로기판의 상하방향에서 서로 일직선상으로 배열된 제1 및 제2 반도체 칩의 개수와 서로 1:1로 대응하도록 형성된 것을 특징으로 하는 반도체 모듈의 제조방법.
  28. 제19항에 있어서,
    상기 몰드주입 통로는 상기 인쇄회로기판의 몰드주입용 관통홀과 연결되고, 상기 몰드주입용 관통홀의 개수는 상기 인쇄회로기판에서 상하방향으로 일직선상으로 배열된 제1 및 제2 반도체 칩의 개수보다 작은 것을 특징으로 하는 반도체 모듈의 제조방법.
  29. 제17항에 있어서,
    상기 몰드주입 통로는 상기 인쇄회로기판에 형성된 몰드주입용 관통홀과 연결되고, 상기 몰드주입용 관통홀의 일부는 더미 영역에 형성되고, 나머지는 제1 및 제2 반도체 칩이 탑재된 주 구역에 형성된 것을 특징으로 하는 반도체 모듈의 제조방법.
  30. 제17항에 있어서,
    상기 인쇄회로기판의 두께, 길이 및 폭의 규격의 제덱(JEDEC) 규격과 일치하는 것을 특징으로 하는 반도체 모듈의 제조방법.
  31. 주 구역(main region)과 더미영역(dummy region)으로 구분된 인쇄회로기판의 주 구역내의 제1면에 복수개의 제1 반도체 칩을 탑재하는 단계;
    상기 인쇄회로기판의 주 구역 내에 상기 제1면과 대향하는 제2면에 복수개의 제2 반도체 칩을 탑재하는 단계;
    상기 인쇄회로기판의 제1 반도체 칩을 밀봉할 수 있는 하나 이상의 제1 몰드 캐비티가 형성되고, 상기 제2 반도체 칩을 밀봉할 수 있는 하나 이상의 제2 몰드 캐비티가 형성되고, 상기 주 구역과 더미영역을 가로지르는 하나 이상의 몰드주입 통로가 형성된 몰드 장비로 상기 인쇄회로기판을 로딩하는 단계;
    상기 몰드장비에서 몰드주입 통로를 통하여 상기 제1 및 제2 몰드 캐비티에 봉지수지를 동시에 채우는 단계;
    상기 인쇄회로기판을 상기 몰드 장비에서 언로딩하는 단계; 및
    상기 인쇄회로기판의 더미 영역을 상기 주 구역으로부터 분리하여 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 모듈의 제조방법.
  32. 제31항에 있어서,
    상기 인쇄회로기판의 제1면에 탑재된 제1 반도체 칩은 상기 제2면에 탑재된 제2 반도체 칩과 상하 방향으로 일직선상으로 배열된 것을 특징으로 하는 반도체 모듈의 제조방법.
  33. 제31항에 있어서,
    상기 몰드주입 통로는 상기 인쇄회로기판의 제1측에서 상기 인쇄회로기판의 주 구역으로 확장되는 것을 특징으로 하는 반도체 모듈의 제조방법.
  34. 제33항에 있어서,
    상기 인쇄회로기판은 상기 제1측과 대향된 제2측에 가장자리 연결부가 형성된 것을 특징으로 하는 반도체 모듈의 제조방법.
  35. 제31항에 있어서,
    상기 제1 및 제2 반도체 칩은 웨이퍼 레벨 패키지인 것을 특징으로 하는 반도체 모듈의 제조방법.
  36. 제32항에 있어서,
    상기 몰드주입 통로는 상기 인쇄회로기판의 제1면과 제2면을 관통하는 몰드주입용 관통홀과 연결되고, 상기 몰드주입용 관통홀의 개수는 상기 인쇄회로기판의 상하 방향으로 일직선상으로 배열된 제1 및 제2 반도체 칩의 개수와 1:1로 대응하는 것을 특징으로 하는 반도체 모듈의 제조방법.
  37. 제32항에 있어서,
    상기 몰드주입 통로는 인쇄회로기판의 제1면과 제2면을 관통하는 몰드주입용 관통홀과 연결되고, 상기 몰드주입용 관통홀의 개수는 상기 인쇄회로기판의 상하 방향으로 일직선상으로 배열된 제1 및 제2 반도체 칩의 개수보다 작은 것을 특징으로 하는 반도체 모듈의 제조방법.
  38. 제31항에 있어서,
    상기 몰드주입 통로는 인쇄회로기판의 제1면과 제2면을 관통하는 몰드주입용 관통홀과 연결되고, 상기 몰드주입용 관통홀은 일부가 더미영역에 형성되고 나머지는 제1 및 제2 반도체 칩이 탑재되는 주 구역에 형성된 것을 특징으로 하는 반도체 모듈의 제조방법.
  39. 제31항에 있어서,
    상기 인쇄회로기판의 두께, 길이 및 폭의 치수는 제덱(JEDEC) 규격과 일치하 는 것을 특징으로 하는 반도체 모듈의 제조방법.
  40. 주 구역(main region)과 더미영역(dummy region)으로 구분된 인쇄회로기판의 주 구역내의 제1면에 복수개의 반도체 칩들을 탑재하는 단계;
    상기 인쇄회로기판의 복수개의 반도체 칩들을 밀봉할 수 있는 하나 이상의 몰드 캐비티가 형성되고, 상기 주 구역과 더미영역을 가로지르는 하나 이상의 몰드주입 통로가 형성된 몰드 장비로 상기 인쇄회로기판을 로딩하는 단계;
    상기 몰드장비에서 하나 이상의 몰드주입 통로를 통하여 상기 하나 이상의 몰드 캐비티에 봉지수지를 동시에 채우는 단계;
    상기 인쇄회로기판을 상기 몰드 장비에서 언로딩하는 단계; 및
    상기 인쇄회로기판의 더미 영역을 상기 주 구역으로부터 분리하여 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 모듈의 제조방법.
  41. 제40항에 있어서,
    상기 하나 이상의 몰드주입 통로는 상기 인쇄회로기판의 제1측에서 상기 주 구역으로 확장되는 복수개의 몰드주입 통로를 포함하는 것을 특징으로 하는 반도체 모듈의 제조방법.
  42. 제41항에 있어서,
    상기 인쇄회로기판은 상기 제1측과 대향하는 제2측에 가장자리 연결부가 형 성된 것을 특징으로 하는 반도체 모듈의 제조방법.
  43. 제40항에 있어서,
    상기 복수개의 반도체 칩은 웨이퍼 레벨 패키지인 것을 특징으로 하는 반도체 모듈의 제조방법.
  44. 제1측에 가장자리 연결부가 형성된 인쇄회로기판을 준비하는 단계;
    상기 인쇄회로기판의 제1면에서 상기 제1측과 상기 제1측에 대향하는 제2측 사이에 복수개의 제1 웨이퍼 레벨 패키지를 탑재하는 단계;
    상기 인쇄회로기판의 제2면에서 상기 제1측과 상기 제1측에 대향하는 제2측 사이에 복수개의 제2 웨이퍼 레벨 패키지를 탑재하는 단계;
    상기 인쇄회로기판의 제1 웨이퍼 레벨 패키지를 밀봉할 수 있는 하나 이상 제1 몰드 캐비티가 형성되고, 상기 제2 웨이퍼 레벨 패키지를 밀봉할 수 있는 하나 이상의 제2 몰드 캐비티가 형성된 몰드 장비로 상기 인쇄회로기판을 로딩하는 단계;
    상기 몰드장비에서 상기 인쇄회로기판의 제1면과 제2면을 연결하는 하나 이상의 몰드주입 통로를 통하여 상기 제1 및 제2 몰드 캐비티에 봉지수지를 동시에 채우는 단계를 구비하는 것을 특징으로 하는 반도체 모듈의 제조방법.
  45. 제44항에 있어서,
    상기 하나 이상의 제1 몰드 캐비티는 복수개의 제1 웨이퍼 레벨 패키지가 각각 담겨지는 복수개의 제1 몰드 캐비티로 이루어지고, 상기 제2 몰드 캐비티는 복수개의 제2 웨이퍼 레벨 패키지가 각각 담겨지는 복수개의 제2 몰드 캐비티로 이루어진 것을 특징으로 하는 반도체 모듈의 제조방법.
  46. 제45항에 있어서,
    상기 하나 이상의 몰드주입 통로는 인쇄회로기판의 제2측과 제1 및 제2 몰드 캐비티 사이에 위치하는 복수개의 몰드주입 통로로 이루어지는 것을 특징으로 하는 반도체 모듈의 제조방법.
  47. 제46항에 있어서,
    상기 복수개의 몰드주입 통로는 상기 인쇄회로기판에 형성된 복수개의 몰드주입용 관통홀과 각각 연결되는 것을 특징으로 하는 반도체 모듈의 제조방법.
  48. 제1 면과 상기 제1면과 대향하는 제2면을 갖는 인쇄회로기판을 준비하는 단계;
    상기 인쇄회로기판의 제1면에 반도체 칩을 탑재하는 단계;
    상기 인쇄회로기판을 상기 인쇄회로기판의 제1면에 탑재된 반도체 칩을 밀봉할 수 있는 제1 몰드 캐비티가 형성된 몰드 장비로 로딩하는 단계;
    상기 제1 캐비티에 상기 몰드 장비의 몰드주입 통로를 통하여 봉지수지로 채 우되, 상기 몰드주입 통로는 인쇄회로기판의 제1면과 제2면을 연결하는 몰드주입용 관통홀을 포함하고, 상기 몰드주입용 관통홀은 상기 반도체 칩이 탑재된 인쇄회로기판의 바깥쪽에 위치하는 몰드주입 관통홀을 이용하는 단계;
  49. 제48항에 있어서,
    상기 반도체 칩은 웨이퍼 레벨 패키지인 것을 특징으로 하는 반도체 모듈의 제조방법.
  50. 제48항에 있어서,
    상기 제1 몰드 캐비티에 봉지수지를 채운 후에,
    상기 인쇄회로기판과 분리될 수 있고, 바깥쪽으로 관통홀이 형성된 더미영역을 분리하여 제거하는 단계를 더 진행하는 것을 특징으로 하는 반도체 모듈의 제조방법.
  51. 제1면과 상기 제1면과 상하 방향으로 대향된 위치에 제2면이 형성되고, 제1측과 상기 제1측과 좌우 방향으로 대향된 위치에 제2측이 형성된 기판 본체;
    상기 기판 본체의 제1측에 형성된 가장자리 연결부;
    상기 기판 본체의 제1면에서 제1측과 제2측 사이에 형성되고 반도체 소자가 탑재되는 제1 소자탑재영역;
    상기 기판 본체의 제2면에서 제1측과 제2측 사이에 형성되고 반도체 소자가 탑재되는 제2 소자탑재영역; 및
    상기 인쇄회로기판에서 제1 및 제2 소자탑재영역과 제2측 사이에 형성된 몰드주입 관통홀을 구비하는 것을 특징으로 하는 인쇄회로기판.
  52. 제51항에 있어서,
    상기 몰드주입 관통홀의 개수는 상기 인쇄회로기판의 상하방향에서 일직선상으로 배열된 제1 및 제2 소자탑재영역의 개수와 1:1로 대응하는 것을 특징으로 하는 인쇄회로기판.
  53. 제51항에 있어서,
    상기 몰드주입 관통홀의 개수는 상기 인쇄회로기판에서 상하방향에서 일직선상으로 배열된 제1 및 제2 소자탑재영역의 개수보다 작은 것을 특징으로 하는 인쇄회로기판.
  54. 제51항에 있어서,
    상기 반도체 소자가 탑재되는 제1 및 제2 소자탑재영역은 주 구역에 위치하고, 상기 몰드주입용 관통홀은 더미영역에 위치하는 것을 특징으로 하는 인쇄회로기판.
  55. 제51항에 있어서,
    상기 반도체 소자가 탑재되는 제1 및 제2 소자탑재영역은 주 구역에 존재하며, 상기 몰드주입용 관통홀의 일부는 주 구역에 위치하며, 나머지는 더미영역에 위치하는 것을 특징으로 하는 인쇄회로기판.
  56. 제51항에 있어서,
    상기 인쇄회로기판의 두께, 길이 및 폭의 치수는 제덱(JEDEC) 표준과 일치하는 것을 특징으로 하는 인쇄회로기판.
  57. 제54항에 있어서,
    상기 인쇄회로기판에서 주 구역의 두께, 길이 및 폭의 치수는 제덱(JEDEC) 표준과 일치하는 것을 특징으로 하는 인쇄회로기판.
  58. 제55항에 있어서,
    상기 더미영역의 두께, 길이 및 폭의 치수는 제덱(JEDEC) 표준과 일치하는 것을 특징으로 하는 인쇄회로기판.
  59. 제51항에 있어서,
    상기 반도체 소자는 웨이퍼 레벨 패키지인 것을 특징으로 하는 인쇄회로기판.
  60. 제54항에 있어서,
    상기 반도체 소자는 웨이퍼 레벨 패키지인 것을 특징으로 하는 인쇄회로기판.
  61. 제55항에 있어서,
    상기 반도체 소자는 웨이퍼 레벨 패키지인 것을 특징으로 하는 인쇄회로기판.
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