KR101111421B1 - 반도체 패키지 몰딩 방법 - Google Patents

반도체 패키지 몰딩 방법 Download PDF

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Abstract

본 발명은 반도체 패키지 몰딩용 금형 및 이를 이용한 몰딩 방법에 관한 것으로서, 더욱 상세하게는 반도체 칩과 기판간의 전기적 신호 연결이 플립 칩으로 이루어진 반도체 패키지의 경우, 플립 칩(flip chip)을 사이에 둔 반도체 칩과 기판 사이의 미세공간에 몰딩수지가 늦게 채워짐에 따라 보이드(void)가 발생되는 것을 방지할 수 있도록 한 반도체 패키지 몰딩용 금형 및 이를 이용한 몰딩 방법에 관한 것이다.
이를 위해, 본 발명은 반도체 칩과 기판간의 전기적 신호 연결이 플립 칩으로 이루어진 반도체 패키지 제조용 몰딩 금형에 있어서, 상기 기판의 몰딩영역에 걸쳐 하나의 캐비티를 형성하는 몰딩금형을 상기 기판상에 플립칩을 매개로 부착된 반도체 칩의 상면에 이격 배치되는 고정형 금형과, 상기 반도체 칩의 양측 외곽쪽인 기판의 사이드 몰딩영역상에 이격 배치되는 이동형 금형으로 분할 구성하여서 된 것을 특징으로 하는 반도체 패키지 몰딩용 금형 및 이를 이용한 몰딩 방법을 제공한다.
반도체 패키지, 몰딩 금형, 고정형 금형, 이동형 금형, 보이드

Description

반도체 패키지 몰딩 방법{Mold for manufacturing semiconductor package and method for molding using the same}
본 발명은 반도체 패키지 몰딩용 금형 및 이를 이용한 몰딩 방법에 관한 것으로서, 더욱 상세하게는 반도체 칩과 기판간의 전기적 신호 연결이 플립 칩으로 이루어진 반도체 패키지의 경우, 플립 칩(flip chip)을 사이에 둔 반도체 칩과 기판 사이의 미세공간에 몰딩수지가 늦게 채워짐에 따라 보이드(void)가 발생되는 것을 방지할 수 있도록 한 반도체 패키지 몰딩용 금형 및 이를 이용한 몰딩 방법에 관한 것이다.
통상적으로 반도체 패키지는 리드프레임, 인쇄회로기판, 회로필름 등의 기판을 이용하여, 기판의 칩부착 영역에 반도체 칩을 부착하는 칩부착 공정, 반도체 칩과 기판간을 전기적 신호 교환을 위하여 골드 와이어 등으로 연결하는 와이어 본딩 공정, 반도체 칩과 와이어 등을 외부로부터 보호하기 위하여 몰딩 컴파운드 수지로 몰딩하는 몰딩 공정 등을 통하여 제조된다.
상기 인쇄회로기판을 이용한 볼 그리드 어레이(BGA) 반도체 패키지도 여러가지 구조로 설계 및 제조되고 있으며, 그 중 하나는 첨부한 도 4에 도시된 바와 같이 반도체 칩과 기판간을 마이크로 플립 칩으로 신호 교환 가능하게 연결한 구조로 제조되고 있다.
도 4에 도시된 반도체 패키지(100)의 구성을 간략히 살펴보면, 인쇄회로기판(10)과; 상기 인쇄회로기판(10)의 칩 부착영역에 부착되는 반도체 칩(12)과; 상기 반도체 칩(12)의 저면에 형성된 본딩패드와, 상기 기판(10)의 칩부착영역상에 형성된 전도성 회로패턴을 전기적 신호 교환 가능하게 연결하는 다수의 플립 칩(14)과; 상기 반도체 칩(12)과 플립 칩(14) 등을 외부로부터 보호하기 위하여 기판(10)상의 몰딩영역에 걸쳐 몰딩되는 몰딩 컴파운드 수지(16)와; 상기 기판(10)의 저면에 노출된 볼랜드에 융착되어 반도체 칩(12)의 최종적인 입출력 단자가 되는 솔더볼(18) 등을 포함하여 구성되어 있다.
상기와 같이, 플립 칩을 반도체 칩과 기판간의 전기적 신호 교환 수단으로 사용한 패키지의 경우, 도 5의 시뮬레이션 이미지에서 보는 바와 같이 몰딩 공정중에 보이드(void)가 발생하는 문제점이 있었다.
즉, 몰딩 컴파운드 수지가 몰딩금형의 공급 게이트를 통하여 반도체 칩과 플립 칩을 포함하는 기판의 몰딩영역으로 공급되며 흐르게 될 때, 플립 칩(14)이 존재하는 반도체 칩(12)과 기판(10)간의 상하간격이 약 100㎛이하로 매우 미세하여, 수지의 흐름이 더디게 진행되고, 그에 따라 어느 부분에서 수지의 흐름이 끊겨 보이드(void)가 발생되는 문제점이 있었다.
보다 상세하게는, 도 5에서 보듯이 플립 칩(14)이 존재하는 공간, 즉 반도체 칩(12)과 기판(10)의 사이 공간을 따라 몰딩수지(16)의 흐름이 다른 몰딩영역(반도체 칩과 기판 사이 공간을 제외한 외부영역)에 비하여 더디게 진행됨에 따라 보이드가 발생된다.
상기 보이드가 발생되는 현상을 좀 더 상세히 살펴보면, 플립 칩(14)이 존재하지 않는 반도체 칩(12)의 외곽쪽에서는 몰딩수지(16)가 기판(10)상의 몰딩영역을 빠르게 흐른 후에 몰딩 영역의 최종 영역에 막히면서 그 흐름이 중단되고, 반면에 플립칩(14)이 존재하는 반도체 칩(12)과 기판(10) 사이공간을 흐르는 몰딩수지(16)는 그 흐름속도가 플립칩(14)에 의히여 더디게 진행되므로, 수지 흐름이 빠른 몰딩수지의 선단부와 느린 후단부 사이에 공간이 생성되고, 결국 공간내에 잔존공기가 빠져나가지 못하며 갇히게 되어 보이드가 발생되는 것이다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로서, 몰딩 컴파운드 수지로 플립 칩이 존재하는 반도체 칩과 기판 사이공간을 몰딩하되, 칩과 기판간의 사이공간(플립 칩이 있는 곳)의 수지 흐름과 칩의 외곽쪽 부분간의 수지 흐름 속도를 서로 균형있게 맞추어줌으로써, 보이드(void)가 발생되는 현상을 방지할 수 있도록 한 반도체 패키지 몰딩용 금형 및 이를 이용한 몰딩 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 반도체 칩과 기판간의 전기적 신호 연결이 플립 칩으로 이루어진 반도체 패키지 제조용 몰딩 금형에 있어서, 상기 기판의 몰딩영역에 걸쳐 하나의 캐비티를 형성하는 몰딩금형을 상기 기판상에 플립칩을 매개로 부착된 반도체 칩의 상면에 이격 배치되는 고정형 금형과, 상기 반도체 칩의 양측 외곽쪽인 기판의 사이드 몰딩영역상에 이격 배치되는 이동형 금형으로 분할 구성하여서 된 것을 특징으로 하는 반도체 패키지 몰딩용 금형을 제공한다.
바람직한 일 구현예로서, 상기 이동형 금형의 상부에 장착되어 이동형 금형을 승하강 구동시키는 승하강 구동수단과, 상기 이동형 금형의 승하강 높이 조절을 위하여 상기 승하강 구동수단에 신호 교환 가능하게 연결되는 제어부를 더 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 반도체 칩의 상면쪽에 고정 배치되는 고정형 금형과, 반도체 칩의 외곽쪽 기판의 몰딩영역상에 배치되는 이동형 금형으로 구성되는 몰딩금형의 제공 단계와; 상기 몰딩금형의 공급 게이트를 통하여 몰딩수지가 공급되는 단계와; 상기 이동형 금형의 승하강 작동 제어에 의하여, 반도체 칩과 플립칩을 포함하는 상기 기판상의 몰딩영역을 흐르는 몰딩수지의 전체 흐름 속도가 균일하게 조절되는 단계; 를 포함하는 것을 특징으로 하는 반도체 패키지 몰딩 방법을 제공한다.
바람직한 다른 구현예로서, 상기 몰딩수지의 전체 흐름 속도가 균일하게 조절되는 단계는: 상기 반도체 칩과 기판간의 플립칩이 존재하는 공간을 따라 몰딩수지가 더디게 흐를 때, 상기 고정형 금형은 고정된 상태를 유지하는 동시에 상기 이동형 금형이 하강하는 과정과; 상기 이동형 금형과 기판의 몰딩영역간의 거리가 좁혀지면서, 상기 반도체 칩 외곽쪽의 기판의 몰딩영역을 따라 흐르는 몰딩수지의 속도가 상기 플립칩이 존재하는 공간을 따라 흐르는 몰딩수지의 속도에 맞게 늦추어지는 과정; 으로 이루어지는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 반도체 칩과 기판간이 다수의 플립칩으로 연결된 구조의 패키지를 몰딩하는 몰딩금형을 반도체 칩의 상면에 배치되는 고정형 금형과, 반도체 칩의 외곽에 배치되는 이동형 금형으로 분할하여, 이동형 금형의 승하강 동작을 통하여 반도체 칩의 외곽쪽을 흐르는 몰딩수지의 흐름속도를 균형있게 조절해줌으로써, 보이드가 발생되는 것을 용이하게 방지할 수 있다.
즉, 플립칩이 존재하는 반도체 칩과 기판 사이공간을 흐르는 몰딩수지의 흐름속도와, 플립칩이 존재하지 않는 반도체 칩의 외곽을 흐르는 몰딩수지의 흐름속도를 동일한 수준으로 균형있게 조절하여, 기판의 몰딩영역에 몰딩수지에 의하여 둘러싸인 갇힌 공간이 생성되는 것을 차단함으로써, 보이드가 생성되는 현상을 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 플립 칩을 이용하여 반도체 칩과 기판을 연결한 구조의 반도체 패키지의 몰딩 공정시, 보이드 발생을 방지시킬 수 있도록 한 점에 주안점이 있다.
제1실시예
첨부한 도 1은 본 발명에 따른 반도체 패키지 몰딩용 금형의 일 실시예를 나타내는 단면도이다.
본 발명의 제1실시예에 따른 몰딩금형은 고정형 금형과 이동형 금형이 반도체 패키지의 상부쪽에 위치되도록 한 점에 특징이 있다.
즉, 반도체 칩(12)과 기판(10)간의 전기적 신호 연결이 플립 칩(14)으로 이루어진 일종의 BGA 반도체 패키지를 제조하기 위한 몰딩금형(20)을 고정형 금형(22)과 이동형 금형(24)으로 분할 구성하여, 반도체 패키지의 상부쪽에 배치되도록 한다.
상기 고정형 금형(22)과 이동형 금형(24)은 상기 기판(10)의 몰딩영역(플립칩에 의하여 전기적으로 연결된 반도체 칩과 기판의 사이공간 + 반도체 칩의 양측 외곽부분인 기판의 상면부)에 걸쳐 하나의 캐비티를 형성하게 된다.
보다 상세하게는, 첨부한 도 5에서 잘 볼 수 있듯이 상기 고정형 금형(22)은 기판(10)상에 플립 칩(14)을 매개로 부착된 반도체 칩(12)의 상면에 배치되고, 상 기 이동형 금형(24)은 반도체 칩(12)의 양측 외곽쪽인 기판의 사이드 몰딩영역상에 이격 배치된다.
특히, 상기 이동형 금형(24)의 상부에 장착되는 승하강 구동수단(미도시됨)과, 상기 이동형 금형(24)의 승하강 높이 조절을 위하여 상기 승하강 구동수단에 신호 교환 가능하게 연결되는 제어부(미도시됨)에 의하여, 상기 이동형 금형(24)은 승하강 가능하게 배치된다.
여기서, 상기한 구성으로 이루어진 제1실시예의 몰딩금형을 이용한 몰딩 방법을 설명하면 다음과 같다.
몰딩 공정전에, 기판(10)상의 칩부착영역에 반도체 칩(12)을 부착하되, 기판(10)의 칩부착영역과 반도체 칩(12)의 저부에 형성된 본딩패드가 전기적 신호 교환을 위한 플립 칩(14)으로 연결된다.
이렇게 플립 칩(14)에 의하여 반도체 칩(12)이 부착된 기판(10)을 몰딩금형의 하형상에 안착시킨 다음, 반도체 칩(12)의 상면쪽에 고정형 금형(22)이 고정 배치되고, 동시에 반도체 칩(12)의 외곽쪽 기판(10)의 몰딩영역상에 이동형 금형(24)이 배치된다.
따라서, 상기 고정형 금형(22) 및 이동형 금형(24)의 저면과 상기 기판(10)의 몰딩영역 사이에 몰딩수지(16)가 공급될 수 있는 캐비티가 생성된다.
이어서, 상기 몰딩금형(20)의 수지공급 게이트(미도시됨)를 통하여 몰딩수지(16)가 캐비티내로 공급되면, 몰딩수지(16)는 기판(10)의 몰딩영역(플립칩에 의하여 전기적으로 연결된 반도체 칩과 기판의 사이공간 + 반도체 칩의 양측 외곽부 분인 기판의 상면부)에 채워지게 된다.
이때, 상기 기판(10)의 몰딩영역중 플립 칩(14)에 의하여 전기적으로 연결된 반도체 칩(12)과 기판(10)의 사이공간에 흐르는 몰딩수지(16)의 흐름속도가 상기 기판(10)의 몰딩영역중 반도체 칩(12)의 양측 외곽부분인 기판(10)의 상면부를 흐르는 몰딩수지(16)의 흐름속도에 비하여 더디게 진행되면, 상기 이동형 금형(24)을 하강시키는 제어가 이루어져, 몰딩수지(16)의 전체 흐름 속도가 균일하게 조절되어진다.
즉, 상기 반도체 칩(12)과 기판(10)간의 플립 칩(14)이 존재하는 공간을 따라 몰딩수지(16)가 더디게 흐를 때, 상기 고정형 금형(22)은 고정된 상태를 유지하는 동시에 상기 이동형 금형(24)이 제어부의 신호에 따른 승하강 구동수단에 의하여 하강하면, 상기 이동형 금형(24)과 기판(10)의 몰딩영역간의 거리가 좁혀지게 되어, 상기 기판(10)의 몰딩영역중 반도체 칩(12)의 양측 외곽부분인 기판(10)의 상면부를 흐르는 몰딩수지(16)의 속도가 상기 플립 칩(14)이 존재하는 공간을 따라 흐르는 몰딩수지(16)의 속도에 맞게 늦추어지게 된다.
결국, 상기 기판(10)의 몰딩영역중 플립 칩(14)에 의하여 전기적으로 연결된 반도체 칩(12)과 기판(10)의 사이공간을 흐르는 몰딩수지(16)의 속도와, 상기 반도체 칩(12)의 양측 외곽부분인 기판(10)의 상면부를 흐르는 몰딩수지(16)의 속도가 균형있게 맞추어짐에 따라, 몰딩수지 흐름이 빠른 몰딩수지의 선단부와 느린 후단부 사이에 공간이 생성되면서 잔존공기가 빠져나가지 못해 보이드가 발생되는 것을 용이하게 방지할 수 있다.
제2실시예
첨부한 도 3은 본 발명에 따른 반도체 패키지 몰딩용 금형의 다른 실시예를 나타내는 단면도이다.
본 발명의 제2실시예에 따른 몰딩금형은 제1실시예와 동일한 구성을 갖되, 고정형 금형 및 이동형 금형이 하부에 위치되는 배열 구조에서 차이가 있다.
즉, 플립 칩(14)에 의하여 반도체 칩(12)이 부착된 기판(10)을 몰딩금형(20)에 안착시키되, 반도체 칩(12)의 표면이 고정형 금형(22)에 의하여 받쳐지게 하고, 동시에 반도체 칩(12)의 외곽쪽 기판(10)의 몰딩영역 아래쪽에 이동형 금형(24)이 배치된다.
이에, 상기 몰딩금형(20)의 수지공급 게이트(미도시됨)를 통하여 몰딩수지가 캐비티내로 공급되면, 몰딩수지(20)는 기판(10)의 몰딩영역(플립칩에 의하여 전기적으로 연결된 반도체 칩과 기판의 사이공간 + 반도체 칩의 양측 외곽부분인 기판의 상면부)을 따라 흐르게 된다.
이때, 상기 기판(10)의 몰딩영역중 플립 칩(14)에 의하여 전기적으로 연결된 반도체 칩(12)과 기판(10)의 사이공간에 흐르는 몰딩수지(16)의 흐름속도가 상기 기판(10)의 몰딩영역중 반도체 칩(12)의 양측 외곽부분인 기판(10)의 상면부를 흐르는 몰딩수지(16)의 흐름속도에 비하여 더디게 진행되면, 상기 이동형 금형(24)을 하강시키는 제어가 이루어진다.
이렇게 상기 이동형 금형(24)을 하강시키면, 기판(10)의 몰딩영역중 반도체 칩(12)의 양측 외곽부분인 기판(10)의 상면부에 몰딩수지(16)가 접촉되지 않고 상 기 이동형 금형(24)의 표면상에 머물러 있게 되므로, 상기 플립 칩(14)에 의하여 전기적으로 연결된 반도체 칩(12)과 기판(10)의 사이공간에 흐르는 몰딩수지(16)의 흐름속도와 상기 기판(10)의 몰딩영역중 반도체 칩(12)의 양측 외곽부분인 기판(10)의 표면부를 흐르는 몰딩수지(16)의 흐름속도가 서로 균형있게 맞추어지게 된다.
결국, 상기 기판(10)의 몰딩영역중 플립 칩(14)에 의하여 전기적으로 연결된 반도체 칩(12)과 기판(10)의 사이공간을 흐르는 몰딩수지(16)의 속도와, 상기 반도체 칩(12)의 양측 외곽부분인 기판(10)의 표면부를 흐르는 몰딩수지(16)의 속도가 균형있게 맞추어짐에 따라, 제1실시예와 같이 보이드가 발생되는 것을 용이하게 방지할 수 있다.
도 1은 본 발명에 따른 반도체 패키지 몰딩용 금형의 일 실시예를 나타내는 단면도,
도 2는 본 발명에 따른 반도체 패키지 몰딩용 금형의 다른 실시예를 나타내는 단면도,
도 3은 본 발명에 따른 반도체 패키지 몰딩용 금형을 상부에서 바라본 평단면도,
도 4는 본 발명이 적용되는 반도체 패키지 구조를 설명하는 단면도,
도 5는 종래의 몰딩 공정에서 보이드가 발생되는 문제점을 설명하기 위한 시뮬레이션 이미지.
<도면의 주요 부분에 대한 부호의 설명>
10 : 인쇄회로기판 12 : 반도체 칩
14 : 플립 칩 16 : 몰딩수지
18 : 솔더볼 20 : 몰딩 금형
22 : 고정형 금형 24 : 이동형 금형

Claims (4)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체 칩의 상면쪽에 고정 배치되는 고정형 금형과, 반도체 칩의 외곽쪽 기판의 몰딩영역상에 배치되는 이동형 금형으로 구성되는 몰딩금형의 제공 단계와; 상기 몰딩금형의 공급 게이트를 통하여 몰딩수지가 공급되는 단계를 포함하는 반도체 패키지 제조 방법에 있어서,
    상기 이동형 금형의 승하강 작동 제어에 의하여, 반도체 칩과 플립칩을 포함하는 상기 기판상의 몰딩영역을 흐르는 몰딩수지의 전체 흐름 속도를 균일하게 조절하되,
    반도체 칩과 기판간의 플립칩이 존재하는 공간을 따라 몰딩수지가 더디게 흐를 때, 상기 고정형 금형은 고정된 상태를 유지하는 동시에 상기 이동형 금형이 하강하는 과정과;
    상기 이동형 금형과 기판의 몰딩영역간의 거리가 좁혀지면서, 상기 반도체 칩 외곽쪽의 기판의 몰딩영역을 따라 흐르는 몰딩수지의 속도가 상기 플립칩이 존재하는 공간을 따라 흐르는 몰딩수지의 속도에 맞게 늦추어지는 과정;
    을 통하여,
    플립 칩에 의하여 전기적으로 연결된 반도체 칩과 기판의 사이공간내에 보이드가 발생되는 것을 방지할 수 있도록 한 것을 특징으로 하는 반도체 패키지 몰딩 방법.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010006667A (ko) * 1999-06-25 2001-01-26 후지쯔 오토메이션 가부시끼가이샤 반도체 장치의 제조 방법 및 반도체 장치 제조용 금형

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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