KR20120041010A - 반도체 패키지 및 그 제조 방법 - Google Patents

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    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29301—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29311—Tin [Sn] as principal constituent
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    • H01L2224/29301—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29313—Bismuth [Bi] as principal constituent
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    • H01L2224/29301—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29316—Lead [Pb] as principal constituent
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    • H01L2224/2932—Antimony [Sb] as principal constituent
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29347—Copper [Cu] as principal constituent
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
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    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/83886—Involving a self-assembly process, e.g. self-agglomeration of a material dispersed in a fluid
    • H01L2224/83888—Involving a self-assembly process, e.g. self-agglomeration of a material dispersed in a fluid with special adaptation of the surface of the body to be connected, e.g. surface shape specially adapted for the self-assembly process
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
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    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
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Abstract

반도체 패키지 및 그 제조 방법을 제공한다. 이 반도체 패키지 및 이의 제조 방법에서는 기판 절연막과 칩 절연막 중에 적어도 하나가 더미 개구부를 포함하며, 플립칩 본딩을 위한 자기 접합 솔더 본딩(self-assembly solder bonding) 공정에서 기판 접속단자와 칩 접속단자를 연결하는 내부 솔더볼이 되지 못하고 주변에 잔류하는 솔더 입자들이 상기 더미 개구부를 채워 더미 솔더를 형성한다. 이로써, 잔류하는 솔더 입자들에 의한 전기적 단락(Short), 누설전류등의 문제점을 해결할 수 있어 신뢰성있는 반도체 패키지를 제공할 수 있다. 또한, 더미 개구부가 신호전달 경로인 회로 패턴의 소정부분을 노출시키도록 형성되므로, 더미 금속패턴을 고의로 형성할 필요가 없어 회로기판의 신호 배선 디자인을 변경할 필요가 없다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of forming the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 기기에 사용되는 반도체 집적 회로의 고밀도, 고집적화에 따라서, 반도체 칩의 전극 단자의 다(多)핀(pin)화, 좁은 피치(pitch)화가 급속히 진행되고 있다. 또한 반도체 칩의 회로기판(또는 배선기판)에의 실장에는 배선 지연을 적게 하기 위하여 플립 칩 본딩 실장이 널리 이용되고 있다. 반도체 패키지의 제조 방법에 있어서 보다 신뢰성있고 간편한 플립 칩 본딩 실장 방법이 다양하게 연구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성 있는 반도체 패키지의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 베이스 기판, 상기 베이스 기판 상에 배치되는 기판 접속단자, 및 상기 베이스 기판을 덮되 상기 기판 접속단자를 노출시키는 기판 절연막을 포함하는 회로기판; 칩 접속단자와 이를 노출시키는 칩 절연막을 포함하며 상기 회로기판 상에 실장되는 반도체 칩; 상기 기판 접속단자와 상기 칩 접속단자 사이에 개재되며 이를 전기적으로 연결시키는 내부 솔더볼; 및 상기 기판 절연막과 상기 칩 절연막 중에 적어도 하나에 형성되는 더미 개구부를 채우는 더미 솔더(dummy solder)를 포함하되, 상기 더미 솔더는 상기 반도체칩과 상기 기판을 전기적으로 연결시키지 않는 것을 특징으로 한다.
상기 회로기판은 상기 회로기판을 관통하는 비아홀과 상기 비아홀 내측벽을 덮는 비아 금속패턴을 더 포함할 수 있으며, 이때 상기 기판 절연막에 형성되는 더미 개구부는 상기 비아 금속패턴을 노출시키며, 상기 더미 솔더는 상기 비아 금속패턴과 접하며 상기 비아홀을 채울 수 있다.
상기 회로기판은 상기 기판 접속단자와 전기적으로 연결되는 회로 금속패턴을 더 포함할 수 있으며, 이때 상기 기판 절연막에 형성되는 더미 개구부는 상기 회로 금속패턴을 노출시킬 수 있으며, 상기 더미 솔더는 상기 회로 금속패턴과 접할 수 있다. 이때, 상기 더미 개구부의 폭은 상기 회로 금속패턴의 폭보다 넓을 수 있다.
상기 회로기판은 기판 더미 금속패턴을 더 포함할 수 있으며, 이때 상기 기판 절연막에 형성되는 더미 개구부는 상기 기판 더미 금속패턴을 노출시키며, 상기 더미 솔더는 상기 더미 금속패턴과 접할 수 있다. 이때, 상기 더미 개구부의 폭은 상기 기판 더미 금속패턴의 폭보다 넓을 수 있다.
상기 회로기판은 리세스된 영역과 상기 리세스된 영역의 측벽과 바닥을 덮는 리세스 금속패턴을 더 포함할 수 있으며, 이때 상기 기판 절연막에 형성되는 더미 개구부는 상기 리세스 금속패턴을 노출시키며, 상기 더미 솔더는 상기 리세스 금속패턴과 접하면서 상기 리세스된 영역을 채울 수 있다.
상기 반도체 칩은 칩 더미 금속패턴을 더 포함할 수 있으며, 이때 상기 칩 절연막에 형성되는 더미 개구부는 상기 칩 더미 금속패턴을 노출시키며, 상기 더미 솔더는 상기 칩 더미 금속패턴과 접할 수 있다.
상기 반도체 칩은 상기 칩 접속단자에 접하는 범프를 더 포함할 수 있으며, 상기 내부 솔더볼은 적어도 상기 범프의 측면을 덮을 수 있다.
상기 반도체칩은 상기 반도체 칩을 관통하는 관통비아를 더 포함할 수 있다. 이때, 상기 반도체 패키지는 상기 반도체 칩 상에 실장되며 상기 관통비아와 전기적으로 연결되는 상부 반도체 칩을 더 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 패키지의 제조 방법은, 베이스 기판, 상기 베이스 기판 상에 배치되는 기판 접속단자, 및 상기 베이스 기판을 덮되 상기 기판 접속단자를 노출시키는 기판 절연막을 포함하는 회로기판을 형성하는 단계; 상기 회로 기판 상에 접착수지와 솔더입자를 포함하는 혼합막을 형성하는 단계; 상기 혼합막 상에, 칩 접속단자와 이를 노출시키는 칩 절연막을 포함하는 반도체 칩을 제공하는 단계; 및 상기 기판 접속단자와 상기 칩 접속단자 사이에 내부 솔더볼을 형성하는 단계를 포함하되, 상기 기판 절연막과 상기 칩 절연막 중에 적어도 하나는 더미 개구부를 포함하도록 형성되며, 상기 내부 솔더볼을 형성하는 단계는, 상기 더미 개구부를 채우는 더미 솔더를 형성하는 단계를 포함한다.
상기 혼합막을 형성하는 단계는, 접착수지와 이에 분산된 솔더입자를 포함하는 혼합물을 도포하는 단계를 포함할 수 있다. 또는 상기 혼합막을 형성하는 단계는, 접착 수지로 구성되는 접착수지막과 솔더입자로 구성되는 솔더입자막을 포함하는 혼합다층막을 제공하는 단계를 포함할 수 있다.
상기 내부 솔더볼을 형성하는 단계는 상기 솔더 입자의 녹는점 이상의 온도로 가열하여 진행될 수 있다.
상기 회로 기판을 형성하는 단계는, 베이스 기판을 준비하는 단계; 상기 베이스 기판 상에 기판 접속단자를 형성하는 단계; 및 상기 베이스 기판을 덮되 상기 기판 접속단자를 노출시키는 기판 절연막을 형성하는 단계를 포함할 수 있다.
상기 베이스 기판 상에 회로 금속 패턴을 형성하는 단계를 더 포함할 수 있으며, 상기 기판 절연막은 상기 회로 금속 패턴을 노출시키는 더미 개구부를 포함하도록 형성될 수 있다.
상기 방법은, 상기 베이스 기판을 패터닝하여 비아홀을 형성하는 단계; 및 상기 비아홀의 측벽을 덮는 비아 금속 패턴을 형성하는 단계를 더 포함할 수 있으며, 상기 기판 절연막은 상기 비아 금속 패턴을 노출시키는 더미 개구부를 포함하도록 형성될 수 있다.
상기 방법은, 상기 베이스 기판에 리세스된 영역을 형성하는 단계; 및 상기 리세스된 영역의 측벽과 바닥을 덮는 리세스 금속 패턴을 형성하는 단계를 더 포함할 수 있으며, 상기 기판 절연막은 상기 리세스 금속 패턴을 노출시키는 더미 개구부를 포함하도록 형성될 수 있다.
상기 방법은, 상기 베이스 기판 상에 기판 더미 금속패턴을 형성하는 단계를 더 포함할 수 있으며, 상기 기판 절연막은 상기 기판 더미 금속패턴을 노출시키는 개구부를 포함하도록 형성될 수 있다.
상기 방법은, 상기 반도체 칩 상에 상부 혼합막을 형성하는 단계; 상기 상부 혼합막 상에 상부 칩 접속단자와 이를 노출시키는 상부 칩 절연막을 포함하는 상부 반도체 칩을 제공하는 단계; 및 상기 칩 접속단자와 상기 상부 칩 접속단자 사이에 상부 내부 솔더볼을 형성하는 단계를 더 포함할 수 있다. 상기 내부 솔더볼을 형성하는 단계와 상기 상부 내부 솔더볼을 형성하는 단계는 동시에 진행될 수 있다.
본 발명의 일 예에 따르면 기판 절연막과 칩 절연막 중에 적어도 하나가 더미 개구부를 포함한다. 플립칩 본딩을 위한 자기 접합 솔더 본딩(self-assembly solder bonding) 공정에서 기판 접속단자와 칩 접속단자를 연결하는, 내부 솔더볼이 되지 못하고 주변에 잔류하는 솔더 입자들이 상기 더미 개구부를 채워, 더미 솔더를 형성한다. 이로써, 더미솔더가 더미 개구부 없이 기판절연막 상에 배치되는 경우에 비해, 본 발명에서는 더미 솔더의 상부면이 과도하게 튀어나오지 않아 상기 더미솔더의 상부면이 상기 반도체 칩과 거리가 멀어지게 되어, 커플링 효과에 의한 신호간섭등의 영향을 줄일 수 있다. 이로써, 잔류하는 솔더 입자들에 의한 전기적 단락(Short), 누설전류등의 문제점을 해결할 수 있어 신뢰성있는 반도체 패키지를 제공할 수 있다.
본 발명의 다른 예에 따르면 회로 더미 개구부가 신호전달 경로인 회로 금속 패턴의 소정부분을 노출시키도록 형성되므로, 더미 금속패턴을 고의로 형성할 필요가 없어 회로기판의 신호 배선 디자인을 변경할 필요가 없다. 따라서 회로기판의 신호 배선 디자인을 변경하지 않고도 기판 절연막의 회로 더미 개구부만을 원하는 위치에 형성함으로써 신뢰성 있는 반도체 패키지를 구현할 수 있다.
본 발명의 또 다른 예에 따르면 솔더입자막과 접착수지막을 포함하는 혼합 다층막을 이용하여, 보다 간단히 플립칩 본딩을 위한 자기 접합 솔더 본딩(self-assembly solder bonding) 공정을 수행할 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 패키지의 평면도이다.
도 2는 도 1을 I-I'선으로 자른 단면도이다.
도 3 내지 8, 9a, 10a 및 12는 본 발명의 일 예에 따라 도 2의 단면을 가지는 반도체 패키지의 제조 과정을 순차적으로 나타내는 공정단면도들이다.
도 9b는 도 9a의 'A' 부분을 확대한 사시도이다.
도 10b는 도 10a의 'B' 부분을 확대한 단면도이다.
도 11a는 본 발명의 다른 예에 따라 도 2의 단면을 가지는 반도체 패키지의 제조 과정을 나타내는 공정단면도이다.
도 11b는 도 11a의 'C' 부분을 확대한 단면도이다.
도 13은 본 발명의 실시예 2에 따른 반도체 패키지의 평면도이다.
도 14a는 도 13을 I-I'선으로 자른 단면도이다.
도 14b는 도 13을 II-II'선으로 자른 단면도이다.
도 15a 내지 도 19a는 도 14a의 단면을 가지는 반도체 패키지의 제조 과정을 순차적으로 나타내는 공정단면도들이다.
도 15b 내지 도 19b는 도 14b의 단면을 가지는 반도체 패키지의 제조 과정을 순차적으로 나타내는 공정단면도들이다.
도 18c는 도 18a의 'D' 부분을 확대한 사시도이다.
도 20은 본 발명의 실시예 3에 따른 반도체 패키지의 단면도이다.
도 21은 본 발명의 실시예 4에 따른 반도체 패키지의 단면도이다.
도 22는 본 발명의 실시예 5에 따른 반도체 패키지의 단면도이다.
도 23 내지 도 26은 본 발명의 일 예에 따라 도 22의 단면을 가지는 반도체 패키지의 제조 과정을 순차적으로 나타내는 공정단면도들이다.
도 27은 본 발명의 다른 예에 따라 도 22의 단면을 가지는 반도체 패키지의 제조 과정을 순차적으로 나타내는 공정단면도이다.
도 28은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 29는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 30은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 1은 본 발명의 실시예 1에 따른 반도체 패키지의 평면도이다. 도 2는 도 1을 I-I'선으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 실시예 1 에 따른 반도체 패키지(300)는 회로기판(100)과 그 위에 실장된 반도체 칩(200)을 포함한다. 상기 회로 기판(100)은 베이스 기판(10)을 포함한다. 상기 베이스 기판(10)은 비스말레이미드 트리아진(Bismaleimide triazine) 수지(resin), 알루미나계 세라믹, 유리계 세라믹 또는 실리콘 등으로 형성될 수 있다.
상기 베이스 기판(10)은 제 1 면(2a)과 대향되는 제 2 면(2b)을 포함한다. 상기 베이스 기판(10)은 상기 제 1 면(2a)과 상기 제 2 면(2b)을 관통하는 비아홀(5)을 포함한다. 상기 제 1 면(2a)과 상기 제 2 면(2b)에는 금속판(3)이 배치되고, 상기 금속판(3)과 상기 비아홀(5) 상에는 시드막(7)이 배치된다. 상기 금속판(3)은 동판일 수 있다. 상기 시드막(7)은 예를 들면, 무전해도금패턴으로 형성될 수 있다. 상기 시드막(7) 상에는 전해도금패턴(9a, 9b, 9c, 9d)이 배치된다. 상기 전해도금패턴(9a, 9b, 9c, 9d)은 기판 접속단자(9a), 비아 금속패턴(9b), 회로 금속패턴(9c) 및 볼랜드(9d)를 포함할 수 있다. 상기 기판 접속 단자(9a)는 상기 제 1 면(2a) 상에서 배치되며 반도체 칩(200)의 칩 접속단자(122)와 전기적으로 연결된다. 상기 비아 금속패턴(9b)은 상기 비아홀(5)의 내측벽을 덮도록 위치한다. 상기 회로 금속패턴(9c)은 상기 제 1 면(2a) 상에 배치되며 상기 기판 접속단자(9a)와 전기적으로 연결되며 신호 전달 역할을 할 수 있다. 상기 볼랜드(9d)는 상기 제 2 면(2b)에 배치되며 그 위에 외부 솔더볼(40)이 부착된다. 상기 시드막(7) 및 상기 전해도금패턴(9a, 9b, 9c, 9d)은 구리를 포함할 수 있다. 상기 제 1 면(2a) 상에 제 1 기판 절연막(13)이 배치되고, 상기 제 2 면(2b) 상에 제 2 기판 절연막(17)이 배치된다. 상기 제 1 기판 절연막(13)과 상기 제 2 기판 절연막(17)은 솔더 레지스트층(solder resist)에 해당할 수 있으며, 감광성 포토레지스트막으로 형성될 수 있다. 상기 제 1 기판 절연막(13)은 상기 기판 접속단자(9a)을 노출시키는 기판 접속단자 개구부(15a)를 포함한다. 상기 제 1 기판 절연막(13)은 더미 기판 개구부(15b, 15c)를 더 포함할 수 있다. 상기 더미 기판 개구부(15b, 15c)는 상기 비아 금속패턴(9b) 및 상기 회로 금속패턴(9c)의 소정부분을 각각 노출시키는 비아 더미 개구부(15b) 및 회로 더미 개구부(15c)를 포함할 수 있다. 본 실시예에서 상기 회로 더미 개구부(15c)는 평면상 직사각 라인형태를 가지나, 이에 한정되지 않고 상기 회로 금속패턴(9c)을 따라 다양한 평면 형태를 가질 수 있다. 상기 제 2 기판 절연막(17)은 볼랜드(9d)를 노출시키는 볼랜드 개구부(19)을 포함할 수 있다. 상기 더미 기판 개구부(15b, 15c)는 더미 솔더(dummy solder, 132b, 132c)로 채워진다. 상기 더미 솔더(132b, 132c)는 비아 더미 솔더(132b)와 회로 더미 솔더(132c)를 포함한다. 상기 비아 더미 솔더(132b)는 상기 비아 더미 개구부(15b)를 채우고 상기 회로 더미 솔더(132c)는 상기 회로 더미 개구부(15c)를 채운다.
이와 같은 상기 회로 기판(100) 상에는 상기 반도체 칩(200)이 배치된다. 상기 반도체칩(200)의 하부면에는 칩 접속단자(122)이 배치된다. 그리고 상기 반도체 칩(200)의 하부면에 상기 칩 접속단자(122)를 노출시키는 칩 접속단자 개구부(135a)를 가지는 칩 절연막(124)이 제공된다. 상기 칩 접속단자(122)는 상기 기판 접속단자(9a)와 중첩되는 위치에 배치된다. 상기 칩 접속단자(122)와 상기 기판 접속단자(9a) 사이에는 내부 솔더볼(133)이 배치되어 상기 칩 접속단자(122)와 상기 기판 접속단자(9a)를 전기적으로 연결시킨다. 상기 더미 솔더(132b, 132c)는 상기 내부 솔더볼(133)과 동일한 물질로 이루어지며, 예를 들면, 납, 주석, 인듐, 비스무트, 안티모니, 은 또는 이의 합금과 같은 금속일 수 있다. 상기 칩 절연막(124)과 상기 제 1 기판 절연막(13) 사이에는 수지막(131)이 배치되어 상기 내부 솔더볼(133)을 보호한다. 상기 더미 솔더(132b, 132c)와 중첩되는 위치의 상기 칩 절연막(124)에는 개구부가 존재하지 않는다. 상기 회로기판(100) 상에 배치되는 상기 반도체 칩(200)을 몰딩막(42)이 덮을 수 있다.
도 3 내지 8, 9a, 10a 및 12는 본 발명의 일 예에 따라 도 2의 단면을 가지는 반도체 패키지의 제조 과정을 순차적으로 나타내는 공정단면도들이다.
도 3을 참조하면, 서로 대향되는 제 1 면(2a)과 제 2 면(2b)을 가지는 베이스 기판(1)을 준비한다. 상기 베이스 기판(1)의 상기 제 1 면(2a)과 상기 제 2 면(2b)에는 금속판(3)이 적층된다. 상기 금속판(3)은 본딩 및/또는 압착 방식으로 상기 베이스 기판(1) 상에 고정될 수 있다. 상기 금속판(3)은 동판일 수 있다. 상기 금속판(3)의 두께를 낮추기 위하여 하프 에칭(half-etching) 공정이 진행될 수 있다.
도 4를 참조하여, 에칭 및 드릴 공정 등을 통해 상기 금속판(3)과 상기 베이스 기판(1)을 관통하는 비아홀(5)을 형성한다.
도 5를 참조하면, 상기 비아홀(5)이 형성된 상기 베이스 기판(1) 상에 시드막(7)을 형성한다. 상기 시드막(7)은 무전해 도금 방법을 이용하여 형성될 수 있다. 상기 시드막(7)은 예를 들면 구리를 포함할 수 있다. 상기 시드막(7)은 상기 제 1 면(2a)과 상기 제 2 면(2b) 상의 상기 금속판(3) 상에 뿐만 아니라 상기 비아홀(5)의 내측벽도 덮도록 형성된다.
도 6을 참조하면, 상기 시드막(7) 상에 전해도금막(9)을 형성한다. 상기 전해도금막(9)은 전해 도금 방법을 이용하여 형성될 수 있다. 상기 전해도금막(9)은 예를 들면 구리를 포함할 수 있다. 상기 전해도금막(9)은 상기 시드막(7) 상에 형성되므로 상기 비아홀(5)의 내측벽에도 형성된다.
도 7을 참조하면, 상기 전해도금막(9) 상에 드라이필름을 덮고 노광 및 현상공정에 의해 드라이필름 마스크(11)를 형성한다. 상기 드라이필름 마스크(11)는 상기 비아홀(5)을 덮도록 형성될 수 있다.
도 8을 참조하면, 상기 드라이필름 마스크(11)를 식각 마스크로 이용하여 그 하부의 상기 전해도금막(9)을 식각하여 기판 접속단자(9a), 비아 금속패턴(9b), 회로 금속패턴(9c) 및 볼랜드(9d)를 형성한다. 상기 전해도금막(9) 하부의 상기 시드막(7) 및 상기 금속판(3)도 같이 식각되어 상기 베이스 기판(1)의 표면이 노출된다. 그리고 상기 드라이필름 마스크(11)를 제거한다. 상기 드라이필름 마스크(11)는 습식 식각 방법으로 제거될 수 있다.
도 9b는 도 9a의 'A' 부분을 확대한 사시도이다.
도 9a 및 도 9b를 참조하면, 상기 베이스 기판(1)의 상기 제 1 면(2a) 상에 제 1 기판 절연막(13)을 형성하고, 상기 제 2 면(2b)에 제 2 기판 절연막(17)을 형성한다. 상기 기판 절연막들(13, 17)은 솔더 레지스트층으로 감광성 포토레지스트로 형성될 수 있으며, 포토리소그라피 공정에 의해 형성될 수 있다. 상기 제 1 기판 절연막(13)은 상기 기판 접속단자(9a)를 노출시키는 기판 접속단자 개구부(15a)를 포함하도록 형성된다. 상기 제 1 기판 절연막(13)은 또한 더미 기판 개구부(15b, 15c)를 포함하도록 형성된다. 상기 더미 기판 개구부(15b, 15c)는 상기 비아 금속패턴(9b) 및 상기 회로 금속패턴(9c)의 소정부분을 각각 노출시키는 비아 더미 개구부(15b) 및 회로 더미 개구부(15c)를 포함할 수 있다. 상기 회로 더미 개구부(15c)는 도 9b에서처럼 상기 회로 금속패턴(9c)의 폭(W2) 보다 넓은 폭(W1)을 가지도록 형성될 수 있다. 따라서 상기 회로 더미 개구부(15c)를 통해 상기 회로 금속 패턴(9c)의 양 측벽에 인접한 베이스 기판(1)의 표면이 노출될 수 있다. 또한 상기 회로 금속 패턴(9c)의 양측벽이 노출될 수 있다. 상기 제 2 기판 절연막(17)에는 상기 볼랜드(9d)를 노출시키는 볼랜드 개구부(19)가 형성될 수 있다. 이로써 회로 기판(100)이 완성될 수 있다.
도 10b는 도 10a의 'B' 부분을 확대한 단면도이다.
도 10a, 도 10b 및 도 12를 참조하면, 상기 회로 기판(100) 상에 솔더입자(132)와 접착수지(130)을 포함하는 혼합물(134)을 도포한다. 상기 혼합물(134)에서 상기 솔더 입자(132)와 상기 접착 수지(130)는 부피비로 예를 들면, 1:9~5:5로 혼합될 수 있다. 상기 솔더입자(132)는 예를 들면 0.1㎛ ~ 100㎛의 직경을 가질 수 있다. 상기 솔더입자(132)는 구리, 납, 주석, 인듐, 비스무트, 안티모니, 은 또는 이의 합금과 같은 금속의 입자일 수 있다. 상기 접착수지(130)는 유동(flux) 기능을 가질 수 있다. 상기 접착수지(130)는 가열될 경우 상기 솔더입자(132)의 표면의 산화막을 제거하는 기능을 가질 수 있다. 상기 접착수지(130)는 접착제 기능을 가질 수 있다. 상기 접착수지(130)는 예를 들면, 에폭시 계열의 수지일 수 있으며, 더욱 구체적인 예로써, 비스페놀 A와 에피클로로히드린을 포함할 수 있다. 상기 혼합물(134)은 환원제(reductant), 소포제(deforming agent), 용매 및/또는 경화제를 더 포함할 수 있다. 상기 경화제는 실리콘 계열, 페놀 계, 산무수물(acid anhydride) 계, 또는 아민계일 수 있다. 상기 혼합물(134)은 열 세팅 물질(thermal setting agent), 열 변형 물질(thermal plastic agent) 및/또는 자외선 경화 물질등을 더 포함할 수 있다.
이와 같이 상기 혼합물(134)을 도포한 후에, 상기 혼합물(134) 상에 반도체칩(200)을 제공한다. 그리고 상기 회로 기판(100)을 가열한다. 이때 상기 솔더입자(132)의 녹는점 이상의 온도로 가열될 수 있다. 상기 가열된 접착수지(130)는 상기 솔더입자(132)의 표면의 산화막을 제거할 수 있다. 또한 상기 혼합물(134)이 소포제를 더 포함할 경우, 상기 소포제는 상기 혼합물(134) 내에서 기체 발생을 억제하여, 상기 솔더 입자(132)가 금속 표면에 젖음 특성이 더 잘 발현되도록 도와줄 수 있다. 상기 접착 수지(130)는 상기 가열 공정으로 용매는 증발되고 경화되어 수지막(131)을 형성할 수 있다. 또한 도 10b에 개시된 바와 같이, 상기 솔더입자(132)는 상기 접착수지(130) 내에서 점선의 화살표를 따라 유동하여 개구부들(15a, 15b, 15c)을 통해 노출된 금속 패턴들인 상기 기판 접속단자(9a), 상기 비아 금속패턴(9b) 및 상기 회로 금속패턴(9c)과 칩 접속단자(122)의 표면들로 이동하고 접착된다. 이로써 상기 칩 접속단자(122)와 상기 기판 접속단자(9a) 사이에 내부 솔더볼(133)이 형성된다. 이와 동시에 상기 기판 접속단자(9a)와 상기 칩 접속단자(122)를 연결하는 상기 내부 솔더볼(133)이 되지 못하고 주변에 잔류하는 솔더 입자들(132)은 상기 비아 더미 개구부(15b)와 상기 회로 더미개구부(15c)를 각각 채우는 비아 더미 솔더(132b)와 회로 더미 솔더(132c)가 된다. 상기 회로 더미 개구부(15c)는 도 9b에서처럼 상기 회로 금속패턴(9c)의 폭(W2) 보다 넓은 폭(W1)을 가지도록 형성되므로, 상기 솔더입자들(132)이 노출된 상기 회로 금속 패턴(9c)의 상부면 뿐만 아니라 양측벽에도 부착된다. 따라서 상기 회로 더미 개구부(15c)는 도 9b에서처럼 상기 회로 금속패턴(9c)의 폭(W2) 보다 넓은 폭(W1)을 가지도록 형성되므로, 솔더입자들(132)이 상기 회로 금속패턴(9c)에 부착될 수 있는 면적이 넓어지게 된다. 이로써, 잔류하는 솔더 입자들에 의한 전기적 단락(Short), 누설전류등의 문제점을 해결할 수 있어 신뢰성있는 반도체 패키지를 제공할 수 있다. 게다가, 상기 더미솔더들(132b, 132c)은 더미개구부들(15b, 15c) 안에서 상기 더미개구부들(15b, 15c)을 채우도록 형성되므로, 상기 제 1 기판절연막(13) 상부 표면으로 과도하게 튀어나오지 않는다. 따라서, 더미솔더들이 더미 개구부 없이 기판절연막 상에 배치되는 경우에 비해, 본 발명에서는 상기 더미솔더들(132b, 132c)의 상부면이 상기 반도체 칩(200)과 거리가 멀어지게 되어, 커플링 효과에 의한 신호간섭등의 영향을 줄일 수 있다. 이로써 더욱 신뢰성 있는 반도체 패키지를 구현할 수 있다.
후속으로 몰딩 공정을 진행하여 몰딩막(42)을 형성할 수 있다.
도 11a는 본 발명의 다른 예에 따라 도 2의 단면을 가지는 반도체 패키지의 제조 과정을 나타내는 공정단면도이다. 도 11b는 도 11a의 'C' 부분을 확대한 단면도이다.
도 11a, 11b 및 12를 참조하면, 도 9a의 상태에서 상기 회로 기판(100) 상에 혼합다층막(134a, 솔더포일(solder foil)로 명명될 수 있음)을 제공한다. 상기 혼합 다층막(134a)은, 솔더입자(도 10a를 참조하여 설명되며 참조번호 132에 해당)로 구성되는 솔더입자막(132a)과, 이의 양면에 배치되며 접착수지(도 10a를 참조하여 설명되며 참조번호 130에 해당)로 구성되는 접착수지막(130a)을 포함한다. 그리고 상기 혼합 다층막(134a) 상에 상기 반도체 칩(200)을 제공한다. 그리고 상기 회로 기판(100)을 가열한다. 상기 접착 수지막(130a)는 상기 가열 공정으로 용매는 증발되고 경화되어 수지막(131)을 형성할 수 있다. 또한 도 11b에 개시된 바와 같이, 상기 솔더입자막(132a)는 상기 접착수지막(130a) 내에서 점선의 화살표를 따라 유동하여 개구부들(15a, 15b, 15c)을 통해 노출된 금속 패턴들인 상기 기판 접속단자(9a), 상기 비아 금속패턴(9b) 및 상기 회로 금속패턴(9c)과 칩 접속단자(122)의 표면들로 이동하고 접착된다. 이로써 상기 칩 접속단자(122)와 상기 기판 접속단자(9a) 사이에 내부 솔더볼(133)이 형성된다. 이와 동시에 상기 기판 접속단자(9a)와 상기 칩 접속단자(122)를 연결하는 상기 내부 솔더볼(133)이 되지 못하고 주변에 잔류하는 솔더입자막(132a)은 상기 비아 더미 개구부(15b)와 상기 회로 더미개구부(15c)를 각각 채우는 비아 더미 솔더(132b)와 회로 더미 솔더(132c)가 된다. 이로써, 잔류하는 솔더 입자막에 의한 전기적 단락(Short), 누설전류등의 문제점을 해결할 수 있어 신뢰성있는 반도체 패키지를 제공할 수 있다. 또한 상기 혼합 다층막(134a)을 이용하여 보다 간단히 플립칩 본딩을 위한 자기 접합 솔더 본딩(self-assembly solder bonding) 공정을 수행할 수 있다.
본 실시예에서 회로 더미 개구부(15c)는 신호전달 경로인 회로 금속 패턴(9c)의 소정부분을 노출시키도록 형성되므로, 더미 금속패턴들을 고의로 형성할 필요가 없어 회로기판의 신호 배선 디자인을 변경할 필요가 없다. 따라서 회로기판의 신호 배선 디자인을 변경하지 않고도 기판 절연막의 회로 더미 개구부만을 원하는 위치에 형성함으로써 신뢰성 있는 반도체 패키지를 구현할 수 있다.
<실시예 2>
도 13은 본 발명의 실시예 2에 따른 반도체 패키지의 평면도이다. 도 14a는 도 13을 I-I'선으로 자른 단면도이다. 도 14b는 도 13을 II-II'선으로 자른 단면도이다.
도 13, 14a 및 14b를 참조하면, 본 실시예 2에 따른 반도체 패키지(301)에 포함되는 회로기판(101)의 제 1 면(2a)에는 기판 더미 금속 패턴(9f)과 리세스 금속패턴(9e)이 추가적으로 배치된다. 상기 기판 더미 금속패턴(9f)은 이웃하는 두개의 기판 접속단자들(9a) 사이에 배치될 수 있다. 상기 회로 기판(101)의 베이스 기판(1)에는 리세스된 영역(5a)이 형성되고, 상기 리세스된 영역(5a) 안에 상기 리세스 금속 패턴(9e)이 배치되어 상기 리세스된 영역(5a)을 채운다. 상기 리세스 금속 패턴(9e)은 이웃하는 두개의 기판 접속단자들(9a) 사이에 그리고 이웃하는 두개의 기판 더미 금속패턴들(9f) 사이에 배치될 수 있다. 상기 기판 더미 금속 패턴(9f)과 상기 리세스 금속패턴(9e)의 위치는 이에 한정되지 않고 다양할 수 있다. 상기 제 1 면(2a) 상에는 제 1 기판 절연막(13)이 배치된다. 상기 제 1 기판 절연막(13)에는 기판 접속단자 개구부(15a)와 더미 개구부들(15b, 15c, 15e, 15f)이 형성된다. 상기 더미 개구부들(15b, 15c, 15e, 15f)은 비아 금속패턴(9b), 회로 금속패턴(9c), 리세스 금속패턴(9e) 및 기판 더미 금속패턴(9f)의 소정부분을 각각 노출시키는 비아 더미 개구부(15b), 회로 더미 개구부(15c), 리세스 더미개구부(15e) 및 기판 더미 개구부(15f)를 포함할 수 있다. 상기 더미 개구부들(15b, 15c, 15e, 15f)은 각각 비아 더미 솔더(132b), 회로 더미 솔더(132c), 리세스 더미솔더(132e) 및 기판 더미솔더(132f)로 채워진다. 상기 그 외의 구조는 실시예 1과 동일/유사할 수 있다.
도 15a 내지 도 19a는 도 14a의 단면을 가지는 반도체 패키지의 제조 과정을 순차적으로 나타내는 공정단면도들이다. 도 15b 내지 도 19b는 도 14b의 단면을 가지는 반도체 패키지의 제조 과정을 순차적으로 나타내는 공정단면도들이다.
도 15a 및 15b를 참조하면, 서로 대향되는 제 1 면(2a)과 제 2 면(2b)을 가지는 베이스 기판(1)을 준비한다. 상기 베이스 기판(1)의 상기 제 1 면(2a)과 상기 제 2 면(2b)에는 금속판(3)이 적층된다. 상기 금속판(3)은 동판일 수 있다. 상기 금속판(3)의 두께를 낮추기 위하여 하프 에칭(half-etching) 공정이 진행될 수 있다. 에칭 및 드릴 공정 등을 통해 상기 금속판(3)과 상기 베이스 기판(1)을 관통하는 비아홀(5)을 형성한다. 이때, 상부에 위치하는 금속판(3)과 상기 베이스 기판(1)의 소정부분을 제거하여 리세스된 영역(5a)을 형성한다. 상기 비아홀(5)과 상기 리세스된 영역(5a)의 형성은 동시에 이루어질 수도 있고 각각 별도로 이루어질 수도 있다.
도 16a 및 16b를 참조하면, 상기 비아홀(5)과 상기 리세스된 영역(5a)이 형성된 상기 베이스 기판(1) 상에 시드막(7)을 형성한다. 상기 시드막(7)은 무전해 도금 방법을 이용하여 형성될 수 있다. 상기 시드막(7)은 예를 들면 구리를 포함할 수 있다. 상기 시드막(7)은 상기 제 1 면(2a)과 상기 제 2 면(2b) 상의 상기 금속판(3) 상에 뿐만 아니라 상기 비아홀(5)의 내측벽, 그리고 상기 리세스된 영역(5a)의 내측벽과 바닥을 덮도록 형성된다. 상기 시드막(7) 상에 전해도금막(9)을 형성한다. 상기 전해도금막(9)은 전해 도금 방법을 이용하여 형성될 수 있다. 상기 전해도금막(9)은 예를 들면 구리를 포함할 수 있다. 상기 전해도금막(9)은 상기 시드막(7) 상에 형성되므로 상기 비아홀(5)의 내측벽, 그리고 상기 리세스된 영역(5a)의 내측벽과 바닥에도 형성된다.
도 17a 및 17b를 참조하면, 드라이 필름마스크를 식각 마스크로 이용하여 상기 전해도금막(9)을 식각하여 기판 접속단자(9a), 비아 금속패턴(9b), 회로 금속패턴(9c), 볼랜드(9d), 리세스 금속패턴(9e) 및 기판 더미 금속패턴(9f)을 형성한다. 상기 전해도금막(9) 하부의 상기 시드막(7) 및 상기 금속판(3)도 같이 식각되어 상기 베이스 기판(1)의 표면이 노출된다. 그리고 상기 드라이필름 마스크를 제거한다.
도 18c는 도 18a의 'D' 부분을 확대한 사시도이다.
도 18a, 18b 및 18c를 참조하면, 상기 베이스 기판(1)의 상기 제 1 면(2a) 상에 제 1 기판 절연막(13)을 형성하고, 상기 제 2 면(2b)에 제 2 기판 절연막(17)을 형성한다. 상기 기판 절연막들(13, 17)은 솔더 레지스트층으로 감광성 포토레지스트로 형성될 수 있으며, 포토리소그라피 공정에 의해 형성될 수 있다. 상기 제 1 기판 절연막(13)은 상기 기판 접속단자(9a)를 노출시키는 기판 접속단자 개구부(15a)를 포함하도록 형성된다. 상기 제 1 기판 절연막(13)은 또한 더미 기판 개구부(15b, 15c, 15e, 15f)를 포함하도록 형성된다. 상기 더미 기판 개구부(15b, 15c, 15e, 15f)는 비아 금속패턴(9b), 회로 금속패턴(9c), 리세스 금속패턴(9e) 및 기판 더미 금속패턴(9f)의 소정부분을 각각 노출시키는 비아 더미 개구부(15b), 회로 더미 개구부(15c), 리세스 더미개구부(15e) 및 기판 더미 개구부(15f)를 포함할 수 있다. 상기 기판 더미 개구부(15f)는 도 18c에서처럼 상기 기판 더미 금속패턴(9f)의 폭(W4) 보다 넓은 폭(W3)을 가지도록 형성될 수 있다. 따라서 상기 기판 더미 개구부(15f)를 통해 상기 기판 더미 금속패턴(9f)의 양 측벽에 인접한 베이스 기판(1)의 표면이 노출될 수 있다. 또한 상기 기판 더미 금속패턴(9f)의 세 측벽이 노출될 수 있다. 상기 제 2 기판 절연막(17)에는 상기 볼랜드(9d)를 노출시키는 볼랜드 개구부(19)가 형성될 수 있다. 이로써 회로 기판(101)이 완성될 수 있다.
도 19a 및 도 19b를 참조하면, 상기 회로 기판(101) 상에 솔더입자(132)와 접착수지(130)을 포함하는 혼합물(134)을 도포한다. 상기 혼합물(134)을 도포한 후에, 상기 혼합물(134) 상에 반도체칩(200)을 제공한다. 그리고 상기 회로 기판(100)을 가열한다. 이때 상기 솔더입자(132)의 녹는점 이상의 온도로 가열될 수 있다. 이로써, 다시 도 14a 및 14b를 참조하여, 상기 접착 수지(130)는 상기 가열 공정으로 용매는 증발되고 경화되어 수지막(131)을 형성할 수 있다. 또한, 상기 솔더입자(132)는 상기 접착수지(130) 내에서 유동하여 개구부들(15a, 15b, 15c, 15e, 15f)을 통해 노출된 금속 패턴들인, 기판 접속단자(9a), 비아 금속패턴(9b), 회로 금속패턴(9c), 리세스 금속패턴(9e) 및 기판 더미 금속패턴(9f)과 칩 접속단자(122)의 표면들로 이동하고 접착된다. 이로써 상기 칩 접속단자(122)와 상기 기판 접속단자(9a) 사이에 내부 솔더볼(133)이 형성된다. 이와 동시에 상기 기판 접속단자(9a)와 상기 칩 접속단자(122)를 연결하는 상기 내부 솔더볼(133)이 되지 못하고 주변에 잔류하는 솔더 입자들(132)은 상기 더미 개구부들(15b, 15c, 15e, 15f)을 각각 채우는 비아 더미 솔더(132b), 회로 더미 솔더(132c), 리세스 더미솔더(132e) 및 기판 더미솔더(132f)가 형성된다.
도 11a를 참조하여 설명한바와 같이, 혼합 다층막을 이용하여 자기 접합 솔더 본딩 공정을 진행할 수도 있다. 그외의 형성 과정은 실시예 1과 동일/유사할 수 있다.
본 실시예에서는, 비록 기판 더미 금속패턴과 리세스 금속 패턴의 추가에 따른, 회로 기판의 신호 배선 디자인의 변경이 있다. 그러나, 본 실시예에도 제 1 기판절연막에 더미개구부들이 형성되어 더미 솔더들이 더미 개구부들을 채우도록 형성되므로, 실시예 1에서 설명한 바와 같이 신뢰성 있는 반도체 패키지를 구현할 수 있다.
<실시예 3>
도 20은 본 발명의 실시예 3에 따른 반도체 패키지의 단면도이다.
도 20을 참조하면, 본 실시예 3에 따른 반도체 패키지(302)에서는, 회로기판(102) 상에 실장되는 반도체 칩(200)의 하부면에 칩 접속단자(122)와 칩 더미 금속패턴(126)이 배치된다. 그리고 상기 반도체 칩(200)의 하부면에 상기 칩 접속단자(122)를 노출시키는 칩 접속단자 개구부(135a)와 상기 칩 더미 금속 패턴(126)을 노출시키는 칩 더미 개구부(135g)를 가지는 칩 절연막(124)이 제공된다. 상기 칩 더미 개구부(135g)는 칩 더미 솔더(132g)로 채워진다. 이 부분이 본 실시예의 특징일 수 있다.
선택적으로, 상기 회로 기판(102)에는 기판 더미 금속 패턴(132f)과 이를 노출시키는 기판 더미 개구부(15f)를 가지는 제 1 기판 절연막(13)이 배치될 수 있다. 상기 칩 더미 개구부(135g)와 상기 기판 더미 개구부(15f)의 위치는 바람직하게는 서로 중첩되지 않는다. 상기 제 1 기판 절연막(13)은 회로 금속 패턴(9c)과 비아 금속패턴(9b)을 노출시키지 않는다. 실시예 2에서 비아홀(5)이 비아 더미 솔더(132b)로 채워지는 것과는 달리, 본 실시예에서는 상기 비아홀(5)이 도전성 페이스트(21)로 채워질 수 있다.
본 실시예의 회로 기판(102)은 실시예 1에서 설명된 회로 기판(100)으로 대체될 수 있다. 그외의 구성 및 제조 방법은 앞서 언급된 실시예 1과 동일/유사할 수 있다.
<실시예 4>
도 21은 본 발명의 실시예 4에 따른 반도체 패키지의 단면도이다.
도 21을 참조하면, 본 실시예에 따른 반도체 패키지(303)은 회로 기판(103) 상에 실장되는 반도체 칩(200) 하부면에 배치되는 칩 접속 단자(122)에 범프(128)이 부착된다. 그리고 상기 칩 접속 단자(122)와 기판 접속단자(9a)를 전기적으로 연결하는 내부 솔더볼(133)은 상기 범프(128)의 적어도 측면을 덮도록 형성된다. 상기 내부 솔더볼(133)은 상기 범프(128)의 바닥까지 덮을 수 있다.
상기 반도체 패키지(303)의 형성 공정 중 자기 접합 솔더 본딩 공정에 있어서, 상기 범프(128)의 측면과 바닥면이 노출되어, 솔더 입자들이 접착될 면적이 많아지게 되어, 내부 솔더볼(133)과 상기 범프(128) 간의 접착력이 향상될 수 있다. 또한 상기 범프(128)의 높이로 인해 상기 반도체 칩(200)과 상기 회로 기판(103) 사이의 간격이 일정하게 유지될 수 있다. 이로써, 신뢰성 있는 반도체 패키지를 구현할 수 있다. 본 실시예에서 상기 회로 기판(103)은 실시예 2의 회로기판(101)과 동일할 수 있다. 그외의 구성 및 제조 방법은 실시예 1~3과 동일/유사할 수 있다.
<실시예 5>
도 22는 본 발명의 실시예 5에 따른 반도체 패키지의 단면도이다.
도 22를 참조하면, 본 실시예 4의 반도체 패키지(304)는 회로 기판(104) 상에 두개 이상의 반도체 칩들(200, 201)이 적층되어 실장된다. 즉, 상기 회로 기판(104) 상에 하부 반도체 칩(201)이 적층되고, 상기 하부 반도체 칩(201) 상에 상부 반도체 칩(202)이 적층된다. 상기 하부 반도체 칩(201)에는 내부를 관통하는 관통 비아(142)가 형성될 수 있다. 상기 하부 반도체 칩(201)의 하부면에는 상기 관통 비아(142) 하부와 접하는 제 1 하부 칩 접속단자(146)와 이를 노출시키는 제 1 하부 칩 절연막(148)이 배치된다. 상기 하부 반도체 칩(201)의 상부면에는 상기 관통 비아(142)의 상부와 접하는 제 2 하부 칩 접속단자(144)와 이를 노출시키는 제 2 하부 칩 절연막(149)이 배치된다. 상기 상부 반도체 칩(202) 하부에는 상부 칩 접속단자(122)와 상부 칩 더미 금속패턴(126)이 배치된다. 그리고 상기 상부 반도체 칩(202) 하부에는 상기 상부 칩 접속 단자(122)와 상기 상부 칩 더미 금속 패턴(126)을 노출시키는 상부 칩 절연막(124)이 배치된다. 상기 상부 칩 더미 금속 패턴(126)에는 상부 칩 더미 솔더(152g)가 부착된다. 상기 제 1 하부 칩 접속단자(146)과 상기 회로 기판(104)의 기판 접속 단자(9a) 사이에 제 1 내부 솔더볼(133)이 배치된다. 상기 상부 칩 접속 단자(122)와 상기 제 2 하부 칩 접속단자(144) 사이에는 제 2 내부 솔더볼(152a)이 배치된다.
본 실시예에서 상기 회로 기판(104)은 실시예 2의 회로 기판(101)과 동일/유사할 수 있다. 또한 상기 칩 더미 금속 패턴(126)이 상부 반도체 칩(202)의 하부면에 배치되었으나, 상기 칩 더미 금속 패턴(126)은 상기 하부 반도체 칩(201)의 상부면 또는 하부면에 배치되는 것도 가능하다. 상기 칩 더미 금속 패턴(126)이 상기 하부 반도체 칩(201)의 하부면에 배치될 경우, 회로 기판(104)의 더미 개구부들(15a, 15b, 15c, 15f)과 중첩되지 않는 위치에 배치될 수 있다.
도 23 내지 도 26은 본 발명의 일 예에 따라 도 22의 단면을 가지는 반도체 패키지의 제조 과정을 순차적으로 나타내는 공정단면도들이다.
도 23을 참조하면, 회로 기판(104) 상에 제 1 혼합다층막(134a)을 제공한다. 상기 제 1 혼합 다층막(134a)은, 솔더입자(도 10a를 참조하여 설명되며 참조번호 132에 해당)로 구성되는 제 1 솔더입자막(132a)과, 이의 양면에 배치되며 접착수지(도 10a를 참조하여 설명되며 참조번호 130에 해당)로 구성되는 제 1 접착수지막(130a)을 포함한다. 그리고 상기 제 1 혼합 다층막(134a) 상에 하부 반도체 칩(201)을 제공한다.
도 24를 참조하면, 상기 회로 기판(100)을 가열한다.상기 제 1 접착 수지막(130a)은 상기 가열 공정으로 용매는 증발되고 경화되어 제 1 수지막(131)을 형성할 수 있다. 상기 제 1 솔더입자막(132a)는 상기 접착수지막(130a) 내에서 개구부들(15a, 15b, 15c, 15f)을 통해 노출된 금속 패턴들인 기판 접속단자(9a), 비아 금속패턴(9b), 회로 금속패턴(9c) 및 기판 더미 금속 패턴(9a)와 제 1 하부 칩 접속단자(146)의 표면들로 이동하고 접착된다. 이로써 상기 제 1 하부 칩 접속단자(146)와 상기 기판 접속단자(9a) 사이에 제 1 내부 솔더볼(133)이 형성된다. 이와 동시에 상기 기판 접속단자(9a)와 상기 제 1 하부 칩 접속단자(146)를 연결하는 상기 제 1 내부 솔더볼(133)이 되지 못하고 주변에 잔류하는 솔더입자막(132a)은 상기 더미 개구부들(15b, 15c, 15f)를 각각 채우는 비아 더미 솔더(132b), 회로 더미 솔더(132c) 및 기판 더미 솔더(132f)가 된다.
도 25를 참조하면, 상기 하부 반도체 칩(201) 상에 제 2 혼합다층막(154)을 제공한다. 상기 제 2 혼합 다층막(154)은, 솔더입자(도 10a를 참조하여 설명되며 참조번호 132에 해당)로 구성되는 제 2 솔더입자막(152)과, 이의 양면에 배치되며 접착수지(도 10a를 참조하여 설명되며 참조번호 130에 해당)로 구성되는 제 2 접착수지막(150)을 포함한다. 그리고 상기 제 2 혼합 다층막(154) 상에 상부 반도체 칩(202)을 제공한다.
도 26을 참조하면, 상기 회로 기판(100)을 가열한다.상기 제 2 접착 수지막(150)은 상기 가열 공정으로 용매는 증발되고 경화되어 제 2 수지막(151)을 형성할 수 있다. 상기 제 2 솔더입자막(152)는 상기 접착수지막(150) 내에서 유동하여 금속 패턴들인 제 2 하부 칩 접속단자(144), 상부 칩 접속단자(122) 및 상부 칩 더미 금속패턴(126)의 표면들로 이동하고 접착된다. 이로써, 상기 제 2 하부 칩 접속단자(144)와 상기 상부 칩 접속단자(122) 사이에 제 2 내부 솔더볼(152a)가 형성되고, 상기 상부 칩 더미 금속 패턴(126)에는 상부 칩 더미 솔더(152g)가 형성된다.
후속으로 외부 솔더볼(40)을 부착하고 몰딩막(42)을 형성하여 도 22의 단면을 가지는 반도체 패키지(304)를 완성할 수 있다.
도 27은 본 발명의 다른 예에 따라 도 22의 단면을 가지는 반도체 패키지의 제조 과정을 순차적으로 나타내는 공정단면도이다.
도 27을 참조하면, 회로 기판(104) 상에 제 1 혼합 다층막(134a), 하부 반도체 칩(201), 제 2 혼합 다층막(154) 및 상부 반도체 칩(202)을 차례로 적층한다. 그리고 상기 회로 기판(104)을 가열하여 도 26 상태의 단면을 가지는 구조를 보다 간단히 형성할 수 있다.
본 실시예에 따른 제조 방법에서는 혼합 다층막을 이용하였으나, 도 10a, 도 10b 및 도 12를 참조하여 설명된 바와 같이, 혼합물(134)을 도포함으로써 진행될 수 있다. 혼합물(134)을 이용하여 도 27에서처럼 하부 반도체 칩(201)과 상부 반도체 칩(202)을 동시에 결합(joining) 할 경우에 상기 혼합물(134)을 가경화시켜 용매를 휘발시킨 상태에서 하부 반도체 칩(201)과 상부 반도체 칩(202)을 적층시킬 수도 있다.
실시예 1 내지 5에 개시된 반도체 패키지들에서 반도체 칩이 회로 기판에 실장되고 회로 기판에 외부 솔더볼(40)이 부착되었으나, 상기 회로 기판 자체가 모기판(mother board)에 해당되어 외부 솔더볼(40)이 부착되지 않을 수도 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 28은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 28을 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 소자들(1220, 1230)을 기판(1210)에 설치함으로써, 상기 패키지 모듈(1200)이 형성될 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 29는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 29를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
상술한 본 발명의 기술이 적용된 반도체 소자는 메모리 카드의 형태로 제공될 수 있다. 도 30은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다. 도 30을 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.

Claims (24)

  1. 베이스 기판, 상기 베이스 기판 상에 배치되는 기판 접속단자, 및 상기 베이스 기판을 덮되 상기 기판 접속단자를 노출시키는 기판 절연막을 포함하는 회로기판;
    칩 접속단자와 이를 노출시키는 칩 절연막을 포함하며 상기 회로기판 상에 실장되는 반도체 칩;
    상기 기판 접속단자와 상기 칩 접속단자 사이에 개재되며 이를 전기적으로 연결시키는 내부 솔더볼; 및
    상기 기판 절연막과 상기 칩 절연막 중에 적어도 하나에 형성되는 더미 개구부를 채우는 더미 솔더(dummy solder)를 포함하되,
    상기 더미 솔더는 상기 반도체 칩과 상기 기판을 전기적으로 연결시키지 않는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 회로기판은 상기 회로기판을 관통하는 비아홀과 상기 비아홀 내측벽을 덮는 비아 금속패턴을 더 포함하며,
    상기 기판 절연막에 형성되는 더미 개구부는 상기 비아 금속패턴을 노출시키며,
    상기 더미 솔더는 상기 비아 금속패턴과 접하며 상기 비아홀을 채우는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 회로기판은 상기 기판 접속단자와 전기적으로 연결되는 회로 금속패턴을 더 포함하며,
    상기 기판 절연막에 형성되는 더미 개구부는 상기 회로 금속패턴을 노출시키며, 상기 더미 솔더는 상기 회로 금속패턴과 접하는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 더미 개구부의 폭은 상기 회로 금속패턴의 폭보다 넓은 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 회로기판은 기판 더미 금속패턴을 더 포함하며,
    상기 기판 절연막에 형성되는 더미 개구부는 상기 기판 더미 금속패턴을 노출시키며, 상기 더미 솔더는 상기 더미 금속패턴과 접하는 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 더미 개구부의 폭은 상기 기판 더미 금속패턴의 폭보다 넓은 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 회로기판은 리세스된 영역과 상기 리세스된 영역의 측벽과 바닥을 덮는 리세스 금속패턴을 더 포함하며,
    상기 기판 절연막에 형성되는 더미 개구부는 상기 리세스 금속패턴을 노출시키며, 상기 더미 솔더는 상기 리세스 금속패턴과 접하면서 상기 리세스된 영역을 채우는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 반도체 칩은 칩 더미 금속패턴을 더 포함하며,
    상기 칩 절연막에 형성되는 더미 개구부는 상기 칩 더미 금속패턴을 노출시키며, 상기 더미 솔더는 상기 칩 더미 금속패턴과 접하는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 반도체 칩은 상기 칩 접속단자에 접하는 범프를 더 포함하며,
    상기 내부 솔더볼은 적어도 상기 범프의 측면을 덮는 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 반도체칩은 상기 반도체 칩을 관통하는 관통비아를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 반도체 칩 상에 실장되며 상기 관통비아와 전기적으로 연결되는 상부 반도체 칩을 더 포함하는 반도체 패키지.
  12. 베이스 기판, 상기 베이스 기판 상에 배치되는 기판 접속단자, 및 상기 베이스 기판을 덮되 상기 기판 접속단자를 노출시키는 기판 절연막을 포함하는 회로기판을 형성하는 단계;
    상기 회로 기판 상에 접착수지와 솔더입자를 포함하는 혼합막을 형성하는 단계;
    상기 혼합막 상에, 칩 접속단자와 이를 노출시키는 칩 절연막을 포함하는 반도체 칩을 제공하는 단계; 및
    상기 기판 접속단자와 상기 칩 접속단자 사이에 내부 솔더볼을 형성하는 단계를 포함하되,
    상기 기판 절연막과 상기 칩 절연막 중에 적어도 하나는 더미 개구부를 포함하도록 형성되며, 상기 내부 솔더볼을 형성하는 단계는, 상기 더미 개구부를 채우는 더미 솔더를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제 12 항에 있어서,
    상기 혼합막을 형성하는 단계는, 접착수지와 이에 분산된 솔더입자를 포함하는 혼합물을 도포하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제 12 항에 있어서,
    상기 혼합막을 형성하는 단계는, 접착 수지로 구성되는 접착수지막과 솔더입자로 구성되는 솔더입자막을 포함하는 혼합다층막을 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제 12 항에 있어서,
    상기 내부 솔더볼을 형성하는 단계는 상기 솔더 입자의 녹는점 이상의 온도로 가열하여 진행되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제 12 항에 있어서,
    상기 회로 기판을 형성하는 단계는,
    베이스 기판을 준비하는 단계;
    상기 베이스 기판 상에 기판 접속단자를 형성하는 단계; 및
    상기 베이스 기판을 덮되 상기 기판 접속단자를 노출시키는 기판 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제 16 항에 있어서,
    상기 베이스 기판 상에 회로 금속 패턴을 형성하는 단계를 더 포함하며,
    상기 기판 절연막은 상기 회로 금속 패턴을 노출시키는 더미 개구부를 포함하도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 17 항에 있어서,
    상기 회로 금속 패턴을 노출시키는 더미 개구부는 상기 회로 금속 패턴의 폭보다 넓은 폭을 가지도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제 16 항에 있어서,
    상기 베이스 기판을 패터닝하여 비아홀을 형성하는 단계; 및
    상기 비아홀의 측벽을 덮는 비아 금속 패턴을 형성하는 단계를 더 포함하며,
    상기 기판 절연막은 상기 비아 금속 패턴을 노출시키는 더미 개구부를 포함하도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제 16 항에 있어서,
    상기 베이스 기판에 리세스된 영역을 형성하는 단계; 및
    상기 리세스된 영역의 측벽과 바닥을 덮는 리세스 금속 패턴을 형성하는 단계를 더 포함하며,
    상기 기판 절연막은 상기 리세스 금속 패턴을 노출시키는 더미 개구부를 포함하도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  21. 제 16 항에 있어서,
    상기 베이스 기판 상에 기판 더미 금속패턴을 형성하는 단계를 더 포함하며,
    상기 기판 절연막은 상기 기판 더미 금속패턴을 노출시키는 더미 개구부를 포함하도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  22. 제 21 항에 있어서,
    상기 기판 더미 금속패턴을 노출시키는 더미 개구부는 상기 기판 더미 금속 패턴의 폭보다 넓은 폭을 가지도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  23. 제 12 항에 있어서,
    상기 반도체 칩 상에 상부 혼합막을 형성하는 단계;
    상기 상부 혼합막 상에 상부 칩 접속단자와 이를 노출시키는 상부 칩 절연막을 포함하는 상부 반도체 칩을 제공하는 단계; 및
    상기 칩 접속단자와 상기 상부 칩 접속단자 사이에 상부 내부 솔더볼을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  24. 제 23 항에 있어서,
    상기 내부 솔더볼을 형성하는 단계와 상기 상부 내부 솔더볼을 형성하는 단계는 동시에 진행되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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