JP3115828U - 配線基板 - Google Patents

配線基板 Download PDF

Info

Publication number
JP3115828U
JP3115828U JP2005006658U JP2005006658U JP3115828U JP 3115828 U JP3115828 U JP 3115828U JP 2005006658 U JP2005006658 U JP 2005006658U JP 2005006658 U JP2005006658 U JP 2005006658U JP 3115828 U JP3115828 U JP 3115828U
Authority
JP
Japan
Prior art keywords
wiring board
semiconductor chip
opening
solder
acid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2005006658U
Other languages
English (en)
Inventor
久夫 入江
賢秀 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Harima Chemical Inc
Original Assignee
Harima Chemical Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Harima Chemical Inc filed Critical Harima Chemical Inc
Priority to JP2005006658U priority Critical patent/JP3115828U/ja
Application granted granted Critical
Publication of JP3115828U publication Critical patent/JP3115828U/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/113Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134Stud bumping, i.e. using a wire-bonding apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

【課題】 半導体チップとの接続信頼性に優れた配線基板を提供することである。
【解決手段】 基板11の表面に被着したソルダーレジスト層12の開口部13に、半導体チップ60のバンプとフリップチップ接合するための複数の電極14が露出している配線基板10であって、電極14は、配線基板10にフリップチップ接合される半導体チップ60の投影面積内に配置され、ソルダーレジスト層12の開口部13は、該開口部13の離隔した少なくとも2箇所において半導体チップ60の投影面積外に延設されている延設開口部16を有していることを特徴とする配線基板10である。
【選択図】図2

Description

本考案は、半導体チップをフリップチップ接合により搭載する配線基板に関する。
従来から、バンプ(金属突起)を有する半導体チップを半導体パッケージ用の配線基板に搭載する方法として、フリップチップ接合がある。フリップチップ接合は、半導体チップのバンプと、配線基板の電極とを対向させて接合する方法であり、一般に、接合強度を補強するうえで、接合後の半導体チップと配線基板との間は、アンダーフィルと呼ばれる樹脂で封止されている。
図4(a)〜(c)は、半導体チップと従来の配線基板とのフリップチップ接合を説明するための概略説明図である。図4(a)に示すように、配線基板50は、基板51の表面にソルダーレジスト層52が被着しており、該ソルダーレジスト層52の開口部53に、半導体チップ60のバンプ61とフリップチップ接合するための電極54が露出している。
電極54には、はんだバンプ55が形成されており、該はんだバンプ55の最大突起部に半導体チップ60のバンプ61を当接させた状態で、はんだバンプ55を加熱溶融し、半導体チップ60のバンプ61と配線基板50の電極54とがはんだバンプ55を介して電気的に接合される(フリップチップ接合)。ついで、接合された半導体チップ60と配線基板50との間にアンダーフィル70が充填され、半導体チップ60が配線基板50上に実装される。
しかしながら、上記のような配線基板50は、ソルダーレジスト層52の開口部53が該配線基板50にフリップチップ接合される半導体チップ60の投影面積内に配置されているので、開口部53よりソルダーレジスト層52の方が半導体チップ60との距離が近い構成となっている。このため、半導体チップ60と配線基板50との間にアンダーフィル70を充填すると、毛細管現象によりソルダーレジスト層52の方が開口部53よりもアンダーフィル70の濡れ広がりが早く、その結果、図4(b)に示すように、アンダーフィル70は開口部53の外周から先に充填され、図4(c)に示すように、開口部53に気泡71が形成されてしまう。該気泡71が形成されると、十分な接合強度が得られないので、半導体チップ60と配線基板50との接続信頼性が低くなるという問題がある。
一方、ソルダーレジスト層の開口部の一部が、配線基板にフリップチップ接合される半導体チップの投影面積外に延設された配線基板がある。図5は、この配線基板を示す平面図であり、図6は、図5の配線基板に半導体チップを搭載した状態を示す平面図であり、図7は、図6のソルダーレジスト層の開口部周辺を示す概略断面図である。また、図8(a)〜(c)は、図5の配線基板の電極に形成されたはんだバンプを示す概略断面図である。
図5〜図7に示すように、この配線基板80は、基板81の表面にソルダーレジスト層82が被着しており、該ソルダーレジスト層82の開口部83の一部が、該配線基80にフリップチップ接合される半導体チップ60の投影面積外に延設されている。開口部83をこのような構成にすると、アンダーフィル70の充填において、上記毛細管現象による影響を受けにくくなるので、気泡71の形成が抑制される。
ここで、はんだバンプの形成方法は、ソルダーレジスト層に露出する電極にはんだペースト組成物を塗布して加熱し、溶融させたはんだの表面張力で最大突起部を形成する方法が採用されている。このため、電極に半導体チップ60のバンプ61に対応した位置で最大突起部を有するはんだバンプを形成するには、該電極の長さは短い方が好ましい。
しかしながら、開口部83に露出する電極84の長さは、開口部83を延設した長さ分、長くなるので、該電極84に形成されるはんだバンプ85は、図8(a),(b)に示すように、表面張力で引き起こされるはんだバンプ85の最大突起部の位置が変動したり、図8(c)に示すように、はんだバンプ85の最大突起部が複数個所に形成され、その結果、配線基板80と半導体チップ60との接続信頼性が低下するという問題がある。
特許文献1には、配線となる配線パターンと、該配線パターンと連続的に形成されると共にバンプが接合される接続パッドとを有する接続部導体パターンを、前記接続パッドの幅寸法を配線パターンの幅寸法より大きく構成することで、ソルダーレジスト層から露出する接続部導体パターンが長くなっても、はんだバンプを前記接続パッド上に形成することができるフリップチップ実装基板が記載されている。
しかしながら、この文献に記載されている接続部導体パターンを有するフリップチップ実装基板を用いても、必ずしもはんだバンプの最大突起部を所定位置に形成できないのが原状である。
特許第3420076号公報
本考案の課題は、半導体チップとの接続信頼性に優れた配線基板を提供することである。
本考案者らは、上記課題を解決すべく鋭意検討を重ねた結果、ソルダーレジスト層の開口部に露出した電極を、配線基板にフリップチップ接合される半導体チップ投影面積内に配置する場合には、電極の長さが、半導体チップのバンプに対応した位置で最大突起部を有するはんだバンプを形成することができる長さになるので、該電極の所定位置に最大突起部を有するはんだバンプを形成することができ、ソルダーレジスト層の開口部が、該開口部の離隔した少なくとも2箇所において前記半導体チップ投影面積外に延設されている延設開口部を有している場合には、接合された半導体チップと配線基板との間にアンダーフィルを充填する際には、アンダーフィルを毛細管現象で充填できると共に、前記延設開口部から空気を抜き出すことができるので、ソルダーレジスト層の開口部に気泡が形成されることなくアンダーフィルを充填することができ、その結果、半導体チップとの接続信頼性に優れた配線基板が得られるという新たな知見を見出し、本考案を完成するに至った。
すなわち、本考案の配線基板は、以下の構成からなる。
(1)基板表面に被着したソルダーレジスト層の開口部に、半導体チップのバンプとフリップチップ接合するための複数の電極が露出している配線基板であって、前記電極は、前記配線基板にフリップチップ接合される半導体チップ投影面積内に配置され、前記ソルダーレジスト層の開口部は、該開口部の離隔した少なくとも2箇所において前記半導体チップ投影面積外に延設されている延設開口部を有していることを特徴とする配線基板。
(2)前記ソルダーレジスト層の開口部が略ロ字形に形成されている前記(1)記載の配線基板。
(3)略ロ字形に形成したソルダーレジスト層の開口部における各コーナ部に、前記延設開口部が配置されている前記(2)記載の配線基板。
(4)前記電極にはんだバンプが形成されている前記(1)〜(3)のいずれかに記載の配線基板。
(5)前記はんだバンプは、析出型はんだ組成物を加熱して析出させたものである前記(4)記載の配線基板。
上記(1)〜(3)によれば、ソルダーレジスト層の開口部に露出した電極を、配線基板にフリップチップ接合される半導体チップ投影面積内に配置するので、電極の長さが、半導体チップのバンプに対応した位置で最大突起部を有するはんだバンプを形成することができる長さになり、該電極の所定位置に最大突起部を有するはんだバンプを形成することができ、さらに、ソルダーレジスト層の開口部が、該開口部の離隔した少なくとも2箇所において前記半導体チップ投影面積外に延設されている延設開口部を有しているので、接合された半導体チップと配線基板との間にアンダーフィルを充填する際には、アンダーフィルを毛細管現象で充填できると共に、前記延設開口部から空気を抜き出すことができ、ソルダーレジスト層の開口部に気泡が形成されることなくアンダーフィルを充填することができるので、半導体チップとの接続信頼性に優れた配線基板が得られるという効果がある。
上記(4)によれば、電極の所定位置に最大突起部を有するはんだバンプが形成された配線基板を得ることができる。上記(5)によれば、微細なピッチの電極でも正確に電極の所定位置に最大突起部を有するはんだバンプが形成された配線基板を得ることができる。
以下、本考案にかかる配線基板の一実施形態について図面を参照して詳細に説明する。図1は、本実施形態にかかる配線基板を示す平面図であり、図2は、図1の配線基板に半導体チップを搭載した状態を示す平面図であり、図3は、図2のソルダーレジスト層の開口部周辺を示す概略断面図である。
図1〜図3に示すように、本実施形態にかかる配線基板10は、基板11の表面にソルダーレジスト層12が被着しており、該ソルダーレジスト層12の開口部13に複数の電極14が露出している。
基板11は、特に限定されるものではなく、半導体チップをフリップチップ接合により搭載することができる各種の公知の基板が採用可能である。ソルダーレジスト層12は、各電極14の電気的絶縁信頼性を高めると共に、基板11を外部環境の変化等から保護する機能を有し、例えばエポキシ系、アクリル系、ポリイミド系の樹脂等が採用可能である。ソルダーレジスト層12の厚みは5〜40μm程度であるのが好ましい。
電極14は、半導体チップ60のバンプ61とフリップチップ接合するためのものであり、基板11の表面に、バンプ61と対応する位置に所定のピッチで複数設けられている。また、該電極14には、最大突起部を有するはんだバンプ15が形成され、該はんだバンプ15の最大突起部に半導体チップ60のバンプ61を当接させた状態で、はんだバンプ15を加熱溶融させ、半導体チップ60のバンプ61と配線基板10の電極14とがはんだバンプ15を介して電気的に接合される(フリップチップ接合)。
ここで、本実施形態にかかる電極14は、図2および図3に示すように、配線基板10にフリップチップ接合される半導体チップ60の投影面積内に配置されている。これにより、電極14の長さが、該電極14に半導体チップ60のバンプ61に対応した位置で最大突起部を有するはんだバンプ15を形成することができる長さになる。そして、該電極14に後述するはんだペースト組成物を塗布し、加熱溶融させた際には、該電極14の所定位置に最大突起部を有するはんだバンプ15を形成することができる。
次に、フリップチップ接合された半導体チップ60と配線基板10との間にアンダーフィルが充填され、半導体チップ60が配線基板10上に実装される。
ここで、本実施形態にかかるソルダーレジスト層12に形成された電極14を露出するための開口部13は、図1に示すように、略ロ字形に形成されていると共に、該開口部13における各コーナ部には、図2に示すように、半導体チップ60の投影面積外に延設された延設開口部16a,16b,16c,16dが配置されている。
これにより、接合された半導体チップ60と配線基板10との間にソルダーレジスト層12の開口部13に気泡が形成されることなくアンダーフィルを充填することができる。具体的には、例えば延設開口部16aからアンダーフィルを充填する場合には、延設開口部16aからアンダーフィルが毛細管現象で充填されると共に、延設開口部16b,16c,16dから空気を抜き出すことができるので、アンダーフィルがソルダーレジスト層12から先に濡れ広がっても、開口部13に気泡が形成されることがなく、半導体チップ60と配線基板10との間にアンダーフィルが充填される。
前記アンダーフィルの充填は延設開口部からに限定されるものではなく、例えば各辺、すなわち開口部13側から充填することもできる。具体的には、例えば1辺、2辺および3辺からそれぞれアンダーフィルを充填する場合には、各辺から供給したアンダーフィルが繋がって、延設開口部16a〜16dをふさがないように充填すればよい。これにより、延設開口部16a〜16dから確実に空気を抜き出すことができるので、上記延設開口部から充填する場合と同様に、開口部13に気泡が形成されることなく、半導体チップ60と配線基板10との間にアンダーフィルが充填される。
なお、前記アンダーフィルは、半導体チップ60と配線基板10との接合強度を補強するためのものであり、例えばエポキシ樹脂等の熱硬化性樹脂等から構成される。
電極14に塗布する前記はんだペースト組成物は、はんだ粉末を含有し、該はんだ粉末の組成としては、各種の公知のはんだ粉末が採用可能であり、例えば錫(Sn)−鉛(Pb)系、Sn−Ag(銀)系、Sn−Cu(銅)系等のはんだ合金粉末の他、Sn−Ag−In(インジウム)系、Sn−Ag−Bi(ビスマス)系、Sn−Ag−Cu系等の無鉛合金粉末が挙げられる。また、これらのはんだ粉末は、それぞれ単独で使用できるほか、2種以上をブレンドして用いてもよく、例えばSn−Ag−In系とSn−Ag−Bi系とをブレンドし、Sn−Ag−In−Bi系等としてもよい。
前記Sn−Ag系のはんだ合金粉末は、その組成中、Agの含有量は0.3〜5.0重量%であり、残部がSnであるのが好ましい。また、SnおよびAg以外の成分(In、Bi、Cu等)の含有量は0.1〜15重量%であるのがよい。
はんだ粉末の平均粒子径は2〜50μm、好ましくは3〜30μmであるのがよい。前記平均粒子径は、粒度分布測定装置で測定して得られる値である。
本発明にかかるはんだペースト組成物は、微細なピッチでも正確に電極14上にはんだバンプ15を形成することができ、かつボイドの発生を抑制することができるうえで、析出型はんだ組成物であるのが好ましい。
析出型はんだ組成物とは、例えばはんだ粉末として錫粉末と、有機酸の鉛塩などとを含むものであり、該組成物を加熱すると、有機酸鉛塩の鉛原子が錫原子と置換して遊離し、過剰の錫金属粉末中に拡散しSn‐Pb合金を形成するものである。
本発明にかかる析出型はんだ組成物は、(a)錫粉末と、鉛、銅、銀等の金属塩とを含有した析出型はんだ組成物、あるいは(b)錫粉末と;銀イオン及び銅イオンから選ばれる少なくとも一種と、アリールホスフィン類、アルキルホスフィン類及びアゾール類から選ばれる少なくも一種との錯体とを含有した析出型はんだ組成物が挙げられる。上記(a)の金属塩と(b)の錯体とは混合して使用することもできる。本発明では、特に鉛を含有しない鉛フリーの析出型はんだ組成物を使用するのが好ましい。
なお、本発明において錫粉末というときは、金属錫粉末の他、例えば銀を含有する錫−銀系の錫合金粉末や銅を含有する錫−銅系の錫合金粉末なども含むものとする。
前記金属塩としては、例えば有機カルボン酸塩、有機スルホン酸塩などが挙げられる。有機カルボン酸としては、炭素数1〜40のモノまたはジカルボン酸を使用することができる。これを例示すると、ギ酸、酢酸、プロピオン酸などの低級脂肪酸、カプロン酸、カプリル酸、ラウリン酸、ミリスチン酸、パルミチン酸、ステアリン酸、オレイン酸、リノール酸などの動植物油脂から得られる脂肪酸、2,2−ジメチルペンタン酸、2−エチルヘキサン酸、イソノナン酸、2,2−ジメチルオクタン酸、n−ウンデカン酸などの有機合成反応から得られる各種合成酸、ピマル酸、アビエチン酸、デヒドロアビエチン酸、ジヒドロアビエチン酸などの樹脂酸、石油から得られるナフテン酸などのモノカルボン酸とトール油脂肪酸または大豆脂肪酸から合成して得られるダイマー酸、ロジンを二量化させた重合ロジンなどのジカルボン酸などであり、これらを二種以上含むものでもよい。
また有機スルホン酸としては、例えばメタンスルホン酸、2−ヒドロキシエタンスルホン酸、2−ヒドロキシプロパン−1−スルホン酸、トリクロロメタンスルホン酸、トリフロロメタンスルホン酸、ベンゼンスルホン酸、トルエンスルホン酸、フェノールスルホン酸、クレゾールスルホン酸、アニソールスルホン酸、ナフタレンスルホン酸などが挙げられ、これらを二種以上含むものでもよい。
また、前記した銀や銅の錯体としては、銀イオンおよび/または銅イオンと、アリールホスフィン類、アルキルホスフィン類およびアゾール類から選ばれる少なくとも一種との錯体が挙げられる。
前記ホスフィン類としては、例えば5−メルカプト−1−フェニルテトラゾール、3−メルカプト−1,2,4−トリアゾール、ベンゾトリアゾール、トリルトリアゾール、カルボキシベンゾトリアゾール、イミダゾール、ベンズイミダゾール、2−オクチルベンズイミダゾール、2−メルカプトベンズイミダゾール、ベンゾチアゾール、2−メルカプトベンゾチアゾール、ベンゾオキサゾール、2−メルカプトベンゾオキサゾール等が好適に用いられる。
アリールホスフィン類またはアルキルホスフィン類との錯体は、カチオン性であるので、カウンターアニオンが必要である。このカウンターアニオンとしては、有機スルホン酸イオン、有機カルボン酸イオン、ハロゲンイオン、硝酸イオンまたは硫酸イオンが適当である。これらは、単独であるいは二種以上を併用して使用することができる。
カウンターアニオンとして使用される有機スルホン酸としては、例えばメタンスルホン酸、トルエンスルホン酸、フェノールスルホン酸等が好適である。また、カウンターアニオンとして使用される有機カルボン酸としては、例えばギ酸、酢酸、シュウ酸、乳酸、トリクロロ酢酸、トリフルオロ酢酸又はパーフルオロプロピオン酸が好適であり、酢酸、乳酸、トリフルオロ酢酸等が好適に用いられる。
前記アゾール類としては、例えばテトラゾール、トリアゾール、ベンゾトリアゾール、イミダゾール、ベンズイミダゾール、ピラゾール、インダゾール、チアゾール、ベンゾチアゾール、オキサゾール、ベンゾオキサゾール、ピロール、インドール又はこれらの誘導体の一種又は二種以上の混合物を使用することができる。これらの中でも、5−メルカプト−1−フェニルテトラゾール、3−メルカプト−1,2,4−トリアゾール、ベンゾトリアゾール、トリルトリアゾール、カルボキシベンゾトリアゾール、イミダゾール、ベンズイミダゾール、2−オクチルベンズイミダゾール、2−メルカプトベンズイミダゾール、ベンゾチアゾール、2−メルカプトベンゾチアゾール、ベンゾオキサゾール、2−メルカプトベンゾオキサゾール等が好適に用いられる。
前記組成物中の前記錫粉末と、前記金属の塩または錯体との比率(錫粉末の重量:金属の塩または錯体の重量)は99:1〜50:50程度、好ましくは97:3〜60:40程度とするのがよい。
前記組成物中には、前記成分以外にフラックスを含有するのが好ましい。該フラックスとしては、ベース樹脂、活性剤およびチキソトロピー剤等を主成分とし、フラックスを液状にして使用する場合には、さらに有機溶剤を加えるようにしてもよい。
前記ベース樹脂としては、例えばロジンまたはアクリル樹脂等を用いることができる。前記ロジンとしては、従来からフラックス用途で用いられているロジンおよびその誘導体を使用することができる。ロジンおよびその誘導体としては、例えば通常のガム、トール、ウッドロジンが用いられ、その誘導体として熱処理した樹脂、重合ロジン、水素添加ロジン、ホルミル化ロジン、ロジンエステル、ロジン変性マレイン酸樹脂、ロジン変性フェノール樹脂、ロジン変性アルキド樹脂等が挙げられる。
前記アクリル樹脂としては、分子量が10,000以下、好ましくは3,000〜8,000であるのがよい。分子量が10,000を超えると、耐亀裂性や耐剥離性が低下するおそれがある。また、活性作用を助長するために、酸価は30以上のものを使用するのが好ましく、はんだ付け時には軟化している必要があるため、軟化点は230℃以下であるのが好ましい。そのため、重合性不飽和基を有するモノマー、例えば(メタ)アクリル酸、その各種エステル、クロトン酸、イタコン酸、(無水)マレイン酸およびそのエステル、(メタ)アクリロニトリル、(メタ)アクリルアミド、塩化ビニル、酢酸ビニル等を使用し、過酸化物等の触媒を用いて、塊状重合法、液状重合法、懸濁重合法、乳化重合法等のラジカル重合により重合されたものを使用するのがよい。
上記したこれらのベース樹脂は併用することができ、例えば前記ロジンと前記アクリル樹脂を混合して使用することもできる。また、ベース樹脂の含有量は、フラックス総量に対して20〜60重量%、好ましく30〜50重量%であるのがよい。
前記活性剤としては、例えばエチルアミン、プロピルアミン、ジエチルアミン、トリエチルアミン、エチレンジアミン、アニリン等のハロゲン化水素酸塩、乳酸、クエン酸、ステアリン酸、アジピン酸、ジフェニル酢酸、安息香酸等の有機カルボン酸等が挙げられる。活性剤の含有量は、フラックス総量に対して0.1〜30重量%であるのがよい。
前記チキソトロピー剤としては、例えば硬化ひまし油、蜜ロウ、カルナバワックス等があげられる。チキソ剤の含有量は、フラックス総量に対して1〜7重量%であるのがよい。
前記有機溶剤としては、例えばエチルアルコール、イソプロピルアルコール、エチルセロソルブ、ブチルカルビトール、ヘキシルカルビトール等のアルコール系溶剤、酢酸エチル、酢酸ブチル等のエステル系溶剤、トルエン、テレピン油等の炭化水素系溶剤等が挙げられ、揮発性、活性剤の溶解性の点でアルコール系溶剤を主溶剤とするのが好ましい。有機溶剤は、フラックス総量に対して20〜50重量%の範囲で添加するのが好ましい。
さらに、本発明にかかるフラックスは、従来からフラックスのベース樹脂として公知のポリエステル樹脂、フェノキシ樹脂、テルベン樹脂等の合成樹脂等を併用することや、酸化防止剤、防黴剤、つや消し剤等の添加剤を添加することもできる。また、はんだペースト組成物が前記析出型はんだ組成物である場合には、該フラックス中に、前記金属の塩または錯体を含有させてもよい。
次に、本実施形態にかかる配線基板10の製造方法について説明する。まず、複数の電極14が形成された基板11を準備し、該基板11上にソルダーレジスト層12を被着し、該ソルダーレジスト層12に開口部13および延設開口部16を形成する。具体的には、例えば前記ソルダーレジスト層12で例示した樹脂を含有するフィルム状のフォトレジストまたは液状のフォトレジスト等を用いることができる。前記フィルム状のフォトレジストを使用する場合には、これを基板11表面に圧着させ、前記液状のフォトレジストを用いる場合には、スピンコーターなどの塗布手段にて液状樹脂を基板11表面に塗布し、硬化させる。ついで、開口部13および延設開口部16を描画した所定のフォトマスクを介して露光処理および現像(エッチング)処理を行い、該ソルダーレジスト層12に開口部13および延設開口部16が形成され、本実施形態にかかる配線基板10が得られる。
なお、エッチング処理液としては、例えばCu2Cl2水溶液、CuCl2水溶液、FeCl3水溶液等が使用可能である。
電極14にはんだバンプ15を形成するには、上記で説明したはんだペースト組成物をスクリーン印刷等で電極14上に塗布し、例えば150〜200℃程度でプリヒートを行い、最高温度170〜280℃程度でリフローを行うことで、電極14にはんだバンプ15が形成される。ここで、本実施形態にかかる電極14は、配線基板10にフリップチップ接合される半導体チップ60の投影面積内に配置されているので、はんだバンプ15は、電極14の所定位置に最大突起部を有するように形成される。
なお、電極14への塗布およびリフローは、大気中で行ってもよく、N2、Ar、He等の不活性雰囲気中で行ってもよい。
上記のようにして形成されたはんだバンプ15の高さは、通常10〜30μm程度である。また、はんだペースト組成物として、前記した析出型はんだ組成物を用いれば、はんだバンプ15を狭ピッチで配列することが可能であり、約40〜120μm程度のピッチにも対応することができる。
なお、上記で説明した実施形態では、延設開口部が略ロ字形に形成された開口部13における各コーナ部において、半導体チップ60の投影面積外に延設されて配置されている延設開口部16a,16b,16c,16dについて説明したが、本発明はこれに限定されるものではなく、本発明にかかる延設開口部は、ソルダーレジスト層の開口部の離隔した少なくとも2箇所において半導体チップ投影面積外に延設されていればよい。
ここで、前記離隔とは、接合された半導体チップと配線基板との間にアンダーフィルを充填する際において、該延設開口部から空気を抜き出すことができる程度に離れていることを意味する。
また、前記延設開口部は少なくとも2箇所であればよく、通常2〜6、好ましくは2〜4箇所程度から任意に選択すればよい。さらに、延設開口部の形状および延設する方向については、該延設開口部から空気を抜き出すことができる形状および方向であれば、特に限定されるものではない。
本発明の一実施形態にかかる配線基板を示す平面図である。 図1の配線基板に半導体チップを搭載した状態を示す平面図である。 図2のソルダーレジスト層の開口部周辺を示す概略断面図である。 (a)〜(c)は、半導体チップと従来の配線基板とのフリップチップ接合を説明するための概略説明図である。 ソルダーレジスト層の開口部の一部が半導体チップの投影面積外に延設された従来の配線基板を示す平面図である。 図5の配線基板に半導体チップを搭載した状態を示す平面図である。 図6のソルダーレジスト層の開口部周辺を示す概略断面図である。 (a)〜(c)は、図5の配線基板の電極に形成されたはんだバンプを示す概略断面図である。
符号の説明
10 配線基板
11 基板
12 ソルダーレジスト層
13 開口部
14 電極
15 はんだバンプ
16a,16b,16c,16d 延設開口部
60 半導体チップ
61 バンプ

Claims (5)

  1. 基板表面に被着したソルダーレジスト層の開口部に、半導体チップのバンプとフリップチップ接合するための複数の電極が露出している配線基板であって、
    前記電極は、前記配線基板にフリップチップ接合される半導体チップ投影面積内に配置され、前記ソルダーレジスト層の開口部は、該開口部の離隔した少なくとも2箇所において前記半導体チップ投影面積外に延設されている延設開口部を有していることを特徴とする配線基板。
  2. 前記ソルダーレジスト層の開口部が略ロ字形に形成されている請求項1記載の配線基板。
  3. 略ロ字形に形成したソルダーレジスト層の開口部における各コーナ部に、前記延設開口部が配置されている請求項2記載の配線基板。
  4. 前記電極にはんだバンプが形成されている請求項1〜3のいずれかに記載の配線基板。
  5. 前記はんだバンプは、析出型はんだ組成物を加熱して析出させたものである請求項4記載の配線基板。

JP2005006658U 2005-08-16 2005-08-16 配線基板 Expired - Lifetime JP3115828U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005006658U JP3115828U (ja) 2005-08-16 2005-08-16 配線基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005006658U JP3115828U (ja) 2005-08-16 2005-08-16 配線基板

Publications (1)

Publication Number Publication Date
JP3115828U true JP3115828U (ja) 2005-11-17

Family

ID=43278067

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005006658U Expired - Lifetime JP3115828U (ja) 2005-08-16 2005-08-16 配線基板

Country Status (1)

Country Link
JP (1) JP3115828U (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101582395A (zh) * 2008-05-15 2009-11-18 新光电气工业株式会社 布线基板
JP2013165148A (ja) * 2012-02-10 2013-08-22 Toppan Printing Co Ltd 配線基板及びそれを用いた半導体装置
JP2017201645A (ja) * 2016-05-02 2017-11-09 三菱電機株式会社 回路基板および半導体集積回路の実装構造

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101582395A (zh) * 2008-05-15 2009-11-18 新光电气工业株式会社 布线基板
CN101582395B (zh) * 2008-05-15 2013-07-31 新光电气工业株式会社 布线基板
JP2013165148A (ja) * 2012-02-10 2013-08-22 Toppan Printing Co Ltd 配線基板及びそれを用いた半導体装置
JP2017201645A (ja) * 2016-05-02 2017-11-09 三菱電機株式会社 回路基板および半導体集積回路の実装構造

Similar Documents

Publication Publication Date Title
JP4385061B2 (ja) はんだペースト組成物およびその用途
JP4094982B2 (ja) はんだ析出方法およびはんだバンプ形成方法
US7189927B2 (en) Electronic component with bump electrodes, and manufacturing method thereof
JP3423930B2 (ja) バンプ形成方法、電子部品、および半田ペースト
KR100733556B1 (ko) 범프 형성 방법
JP4249164B2 (ja) はんだペースト組成物
JP4142680B2 (ja) はんだバンプ形成方法
JP4356581B2 (ja) 電子部品実装方法
JP4070232B2 (ja) 配線基板及びその製造方法
JP3115828U (ja) 配線基板
KR20070115660A (ko) 솔더 페이스트
JP2010129664A (ja) 電子装置及びその製造方法
JP2013110403A (ja) リフローフィルム、はんだバンプ形成方法、はんだ接合の形成方法及び半導体装置
JP2013110402A (ja) リフローフィルム、はんだバンプ形成方法、はんだ接合の形成方法及び半導体装置
JP2004241542A (ja) はんだ付け方法およびこのはんだ付け方法により接合される部品および接合された接合構造体
JP4134976B2 (ja) 半田接合方法
JP2006326598A (ja) 無鉛はんだペースト組成物、はんだ付け方法および電子部品の接合安定化方法
JP2006100845A (ja) バンプ電極付き電子部品の製造方法
JP2005159102A (ja) 配線基板及びその製造方法
JP2007083253A (ja) はんだペースト組成物
TW201021136A (en) Method for fabricating conductive bump and circuit board structure with the same
EP1952935B1 (en) Solder paste composition and solder precoating method
JP4533724B2 (ja) 接続バンプの形成方法および半導体装置の製造方法
KR101170640B1 (ko) 땜납 페이스트 조성물 및 땜납 프리코트법
JP2003198116A (ja) はんだ付け方法および接合構造体

Legal Events

Date Code Title Description
R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111005

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121005

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131005

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term