JP2013165148A - 配線基板及びそれを用いた半導体装置 - Google Patents

配線基板及びそれを用いた半導体装置 Download PDF

Info

Publication number
JP2013165148A
JP2013165148A JP2012027031A JP2012027031A JP2013165148A JP 2013165148 A JP2013165148 A JP 2013165148A JP 2012027031 A JP2012027031 A JP 2012027031A JP 2012027031 A JP2012027031 A JP 2012027031A JP 2013165148 A JP2013165148 A JP 2013165148A
Authority
JP
Japan
Prior art keywords
wiring board
solder resist
sealing resin
semiconductor chip
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012027031A
Other languages
English (en)
Other versions
JP5915225B2 (ja
Inventor
Akane Kobayashi
茜 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Priority to JP2012027031A priority Critical patent/JP5915225B2/ja
Publication of JP2013165148A publication Critical patent/JP2013165148A/ja
Application granted granted Critical
Publication of JP5915225B2 publication Critical patent/JP5915225B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body

Landscapes

  • Wire Bonding (AREA)

Abstract

【課題】配線基板と封止樹脂中から水分およびアウトガスを効率的に排出させる表面構造を備え、封止樹脂中にボイドが存在しない配線基板と半導体装置を提供することを課題とした。
【解決手段】裏面にアレイ状の接続用パッドを備え、表面にフリップチップ接続用パッド3を備え、且つ表面がソルダーレジスト2に被覆された配線線基板1において、フリップチップ接続用パッド3が敷設された領域と前記領域から配線基板1外周に向って伸在する細帯状領域に、ソルダーレジスト層の開口領域5を有することを特徴とする配線基板である。
【選択図】図1

Description

本発明は、半導体チップを搭載するための配線基板に係り、特には、配線基板を構成する部材からの脱ガス性を向上させるためのソルダーレジストのパターンに関する。
近年、半導体チップを内蔵する半導体装置は、小型化・高密度化が要求されており、これに伴い、配線基板に半導体チップを、はんだボールを用いてフリップチップ実装することが広く行われている。これは、ワイヤボンディングにて半導体チップと配線基板との電気的接続を採る方式に代わるものである。
フリップチップ方式を用いることにより、端子数が多くても実装面積を小さくし、半導体装置の高さを低くすることが可能である。さらに半導体チップと配線基板のはんだ接続を一括で一挙に形成できるため、作業の効率化を図ることができる。
配線基板は、半導体チップと接続するピッチの短いアレイ様の接続用パッドを一方の表面に備え、他方の表面にはプリント基板と接続できる広いピッチを有するアレイ状の接続用パッドを備えた基板であって、ピッチを拡張するための配線を表面や内部に備えたものである。
配線基板の表面(半導体チップが実装される最外面)は、回路パターンを保護する絶縁膜となるインキからなるソルダーレジストにより被覆される。ソルダーレジストの主目的は、配線基板への部品の実装時に、はんだ(=ソルダー)が不必要な部分へ付着してショートするのを防止することにあり、同時に、永久保護膜として、ほこりや熱,湿気などから回路パターンを保護し、絶縁性を維持する役割を持つ。
フリップチップ方式では、半導体チップ端子と配線基板のパッド間にはんだ接続を形成した後、はんだ接続を安定化するために、チップ下面腹部と配線基板の間に生じる隙間に絶縁性の樹脂(封止樹脂またはアンダーフィル樹脂)を充填する。充填方法として、半導体チップを配線基板に搭載した後に封止樹脂を充填する後入れ工法と、半導体チップを搭載する前に配線基板上に封止樹脂を載置する先入れ工法の二種類が挙げられる。
先入れ工法は、図3に示すように半導体チップ20の突起電極22と配線基板10側の接続パッド3とのはんだ接続と樹脂封止とを同時に行うことができるため作業効率のよい工法である。まず配線基板上に封止樹脂21を供給載置し(a)、次に半導体チップ20の下面腹部に突出する電極22と基板側の接続用パッド3との位置合わせを行う(b)。その後、専用ツール30により加熱・加圧することによってはんだ接続と、封止樹脂21の硬化とを同時に行って半導体チップを配線基板に搭載する(c)。
先入れ工法に限らず、フリップチップ方式での実装工程では、封止樹脂21や配線基板10を構成する樹脂材料が150℃付近またはそれ以上まで上昇するような加熱工程を含むため、配線基板10の内部に水分が含まれていたり、封止樹脂中に、加熱工程での温度で揮発する成分が存在すると、配線基板10および封止樹脂21から水蒸気や揮発成分によるアウトガスが発生すると、充填された封止樹脂21内にボイド23が生じる。封止樹脂21内にボイド23が存在すると、半導体装置の電気的接続上の信頼性が損なわれる。
このため、配線基板内部の水分を除去する方法として、半導体チップ20搭載前に配線基板10を乾燥させる技術が開示されている(特許文献1)。また、水蒸気を結晶水とし
て取り込む性質を有する分子性吸着剤を封止樹脂21中に分散する技術も開示されている(特許文献2)。
特開2002−313841号公報 特開2005−11881号公報
しかしながら、基板を乾燥した場合でも、封止樹脂内に水蒸気他を含むボイドが残存することがある。また、乾燥後に配線基板を加熱炉から出して放置すると、短時間で再び水分が吸収されてしまうという問題がある。吸着剤を分散させる技術では、非水溶性の脱ガスについては効果が薄く、またコストアップになるという問題がある。
上記の事情に鑑み、本発明は、配線基板と封止樹脂中から水分およびアウトガスを効率的に排出させる表面構造を備え、封止樹脂中にボイドが存在しない配線基板と半導体装置を提供することを課題とした。
上記課題の解決にあたり、本発明者は、アウトガスの主たる発生場所はソルダーレジストに被覆されていない内層絶縁層であり、そこから発生するアウトガスを流路に沿って外部へ誘導する構造の採用が、ボイド低減に有効であるということを見いだした。
請求項1に係る発明は、裏面にアレイ状の接続用パッドを備え、表面にフリップチップ接続用パッドを備え、且つ表面がソルダーレジスト層に被覆された配線線基板において、フリップチップ接続用パッドが敷設された領域と前記領域から配線基板外周に向って伸在する細帯状領域に、ソルダーレジスト層の開口領域を有することを特徴とする配線基板としたものである。
また、請求項2に係る発明は、前記細帯状のソルダーレジスト層開口領域は、配線基板の対角線方向に伸在していることを特徴とする請求項1に記載の配線基板したものである。
また、請求項3に係る発明は、請求項1または請求項2に記載の配線基板に、半導体チップがフリップチップ方式にて搭載された半導体装置であって、配線基板と半導体チップとの隙間には封止樹脂が充填され、前記細帯状領域に封止樹脂の非被覆領域を有することを特徴とする半導体装置したものである。
請求項1に記載の発明によれば、ソルダーレジスト層で、配線基板表面と封止樹脂の側面を覆うことをやめ、水分およびアウトガスを排出させるための通路をソルダーレジスト層の一部に設けた結果、封止樹脂中にボイドが低減され信頼性の高い半導体装置を提供できる。
請求項2に記載の発明によれば、アウトガス成分排出用の通路は、原則としては、半導体チップ下面腹部から半導体基板外周方向に向って伸びるものであればどこに設けても構わないが、特に対角線方向で4隅に向う通路とするのが、配線パターンに対する影響がなく配線基板のそり等も少なく効果的である。
請求項3に記載の発明は、通路がソルダーレジストで被覆されるとアウトガスが排出されなくなるので、通路には空気に露出する部分がなければならないということである。
本発明の配線基板および半導体装置の一例を示す透視平面図(a)及びAA線での断面視の図(b)である。 従来の配線基板および半導体装置の一例を示す透視平面図(a)及びAA線での断面視の図(b)である。 先のせ工法による一般的な半導体チップのフリップチップ搭載工程の一例を示す断面図である。
以下、図面を参照して本発明の実施の形態を説明する。
図1に示すように、本発明に係る配線基板1は、少なくとも片側の最表層に、ソルダーレジスト2が形成されている。しかしながら、ソルダーレジスト2は、半導体チップ20との接続用パッド3(以下、単にパッドとも記す。)が規則的に敷設された領域(図では白い枠状の部分)を被覆してはおらず、複数のパッド3を内部に含む開口領域5となっている。この開口領域5は、一般には矩形を組み合わせた対称性の高い形状であって、外周の大きさは後工程で搭載される半導体チップ20の大きさと同程度である。
本発明では、上記のパッドを内部に含むソルダーレジスト2の開口領域5から、幅が50〜1,000μm程度の細い帯状(スリット)の別の開口部5が配線基板1の外周に向って伸在している。すなわちこの帯状部分もソルダーレジスト2で被覆されていない。帯状部分の位置は、特に指定するものではないが、最も好ましいのは、配線回路が存在しない図1で示すように対角線上にあって隅に向って伸在しているものである。なぜなら半導体チップの角部は応力が集中しやすく電気的接続に好適であるとは言い難い部位であるために接続用電極が配置されないのが通例であり、電極を必要としないこの帯状開口部の配置としては適している。
このようにソルダーレジスト2に開口部5を設けておくと、半導体チップと配線基板との隙間に封止樹脂21が充填された場合に、開口部5に封止樹脂21によって封止されない部分6が存在することになる。その結果、半導体チップ搭載工程において、配線基板1および封止樹脂21が加熱された場合、この開口パターンが通路となって水分・アウトガス等が排出されやすくなり、封止樹脂21内にボイドが生じることを回避できる。
従来からの配線基板のソルダーレジストパターンは、図2に示したが、帯状の開口部は存在せず、ソルダーレジスト2と封止樹脂21が重なっており、封止樹脂21が大気に触れる面積が少ないと考えられる。
念のため付言すると、ソルダーレジスト2の通常の開口領域(図の白枠部分)は、その内部に接続用パッド3を含むもの、含まないものがあって差し支えない。また、パッド間距離がソルダーレジストの解像度より長い場合には、開口部に一つの接続用パッド5しか含まないようにできる。これは、露出部分が少ないため望ましい配置態様である。解像度が低い場合は、図1で示すような複数の接続用パッド3を含まざるを得ない。前者の孤立した開口部が散在する場合にも、本発明は適用可能で、排気用の帯状開口部5を、いずれかの孤立した開口部につなげてもよいし、単に敷設しておくだけでもよい。
配線基板1は、樹脂絶縁体上に図示しない配線導体パターンとそれらの末端である接続用パッド3他を備えている。絶縁部は、エポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー等の樹脂材料、エポ
キシ樹脂とガラス繊維等を組み合わせた材料、およびガラス、セラミックス等の無機材料を用いることができる。
ソルダーレジスト2には、アクリル変性により感光性を付与したエポキシ系等の絶縁性樹脂が用いられる。ソルダーレジスト層は、半導体チップとの接続に使用される領域に開口パターン(通常は、円形である)を有する。開口パターンからは、半導体チップと接続するための接続用パッドが露出している。ソルダーレジストのパタニングには定法のフォトリソ法を適用する。すなわち、所定の解像度を有する液状レジストもしくはドライフィルムを配線加工が終わった配線基板上に塗布もしくはラミネートしてレジスト層を形成する。フォトマスクを用いてUV露光を行いその後炭酸ナトリウム水溶液などの現像液を用いて現像し、不要部分を溶解除去させてレジストパターンを得る。パターン形成後に補助的にUV照射あるいは熱硬化を行って絶縁性を高める場合もある。
接続用パッドは、主にCuを母材とし、さらに表面処理としてNiめっき、Auめっき、はんだめっき、Snめっき、Pdめっき等公知の材料が用いられる。この接続用パッドには、半導体チップの電極と接合しやすいよう、共晶はんだまたはSn−Ag、Sn−Cu、Sn−Ag−Cu、Sn−Bi等の鉛フリーはんだによってプリソルダー処理が施されたりする。このうち、鉛フリーはんだによるプリソルダー処理は高い信頼性の接続部を形成できるため、特に好ましい。
半導体チップ20には、トランジスタ、ダイオード、IC、LSI等のいずれを用いることも可能である。フリップチップ方式によって実装される半導体チップは、配線基板等と接合部を形成するために突起電極(バンプ)が設けられる。突起電極には、Au、Ag、Cu、Al等の金属およびこれらの合金、CuにAuめっき等を施した金属複合体、Sn、Sn−Pb、Sn−Ag、Sn−Cu、Sn−Ag−Cu、Sn−Bi等のはんだが用いられる。
封止樹脂21には、エポキシ樹脂、オキセタン樹脂、マレイミド樹脂、シリコーン樹脂およびこれらを2種類以上混合した樹脂に、フィラーとしてシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、酸化亜鉛等を加えた材料が用いられることが一般的である。封止樹脂21を用いることにより、半導体チップ20と配線基板1の接続部を保護するとともに、半導体チップと配線基板の熱膨脹等による応力を緩和することができる。
このようにして形成された配線基板および半導体装置は、配線基板に水分およびアウトガスを排出させるための特別のソルダーレジスト開口パターンを設けたために、先入れ工法による半導体チップ搭載工程において配線基板および封止樹脂が加熱された場合においても、水およびアウトガスが外部に排出されやすく、封止樹脂内にボイドが存在しない半導体装置を形成することが可能となる。
本発明は、配線基板および配線基板に半導体チップを搭載した半導体装置に関する。本発明によれば、封止樹脂内にボイドがなく、信頼性の高い半導体装置を形成することが可能となる。
1…本発明の配線基板
2…ソルダーレジスト
3…接続用パッド
4…絶縁部
5…本発明のソルダーレジスト開口領域(開口部)
10…従来の配線基板
11…従来のソルダーレジスト開口パターン
20…半導体チップ
21…封止樹脂(アンダーフィル)
22…突起電極
23…ボイド
30…加熱・加圧ツール

Claims (3)

  1. 裏面にアレイ状の接続用パッドを備え、表面にフリップチップ接続用パッドを備え、且つ表面がソルダーレジスト層に被覆された配線線基板において、フリップチップ接続用パッドが敷設された領域と前記領域から配線基板外周に向って伸在する細帯状領域に、ソルダーレジスト層の開口領域を有することを特徴とする配線基板。
  2. 前記細帯状のソルダーレジスト層開口領域は、配線基板の対角線方向に伸在していることを特徴とする請求項1に記載の配線基板。
  3. 請求項1または請求項2に記載の配線基板に、半導体チップがフリップチップ方式にて搭載された半導体装置であって、配線基板と半導体チップとの隙間には封止樹脂が充填され、前記細帯状領域に封止樹脂の非被覆領域を有することを特徴とする半導体装置。
JP2012027031A 2012-02-10 2012-02-10 配線基板及びそれを用いた半導体装置 Active JP5915225B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012027031A JP5915225B2 (ja) 2012-02-10 2012-02-10 配線基板及びそれを用いた半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012027031A JP5915225B2 (ja) 2012-02-10 2012-02-10 配線基板及びそれを用いた半導体装置

Publications (2)

Publication Number Publication Date
JP2013165148A true JP2013165148A (ja) 2013-08-22
JP5915225B2 JP5915225B2 (ja) 2016-05-11

Family

ID=49176335

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012027031A Active JP5915225B2 (ja) 2012-02-10 2012-02-10 配線基板及びそれを用いた半導体装置

Country Status (1)

Country Link
JP (1) JP5915225B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015070187A (ja) * 2013-09-30 2015-04-13 凸版印刷株式会社 半導体装置及び半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3115828U (ja) * 2005-08-16 2005-11-17 ハリマ化成株式会社 配線基板
JP2009289868A (ja) * 2008-05-28 2009-12-10 Kyocer Slc Technologies Corp 配線基板およびその製造方法
JP2009289914A (ja) * 2008-05-28 2009-12-10 Shinko Electric Ind Co Ltd 配線基板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3115828U (ja) * 2005-08-16 2005-11-17 ハリマ化成株式会社 配線基板
JP2009289868A (ja) * 2008-05-28 2009-12-10 Kyocer Slc Technologies Corp 配線基板およびその製造方法
JP2009289914A (ja) * 2008-05-28 2009-12-10 Shinko Electric Ind Co Ltd 配線基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015070187A (ja) * 2013-09-30 2015-04-13 凸版印刷株式会社 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
JP5915225B2 (ja) 2016-05-11

Similar Documents

Publication Publication Date Title
TW407352B (en) Semiconductor device
JP2008147458A (ja) プリント配線板およびその製造方法
US8980694B2 (en) Fabricating method of MPS-C2 package utilized form a flip-chip carrier
US20100319974A1 (en) Printed wiring board, electronic device, and method for manufacturing electronic device
JP2004104102A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
WO2018054315A1 (zh) 封装结构以及封装方法
JP2009054846A (ja) プリント配線基板及び電子装置製造方法
JP2012199494A (ja) 半導体装置の製造方法及び半導体装置の実装構造の製造方法
KR101197189B1 (ko) 반도체 패키지 및 그 제조방법
JP5159750B2 (ja) 半田ボール及び半導体パッケージ
JP5915225B2 (ja) 配線基板及びそれを用いた半導体装置
JP2009105209A (ja) 電子装置及びその製造方法
JP4503462B2 (ja) 半導体装置の製造方法
JP2020004926A (ja) 配線基板及び配線基板の製造方法
JPH10112515A (ja) ボールグリッドアレイ半導体装置及びその製造方法
JP5020051B2 (ja) 半導体装置
JP5375186B2 (ja) 配線基板、配線基板の製造方法及び半導体装置実装構造
TWI394252B (zh) 封裝基板結構
JP2013211497A (ja) 部品接合構造
JP5400116B2 (ja) フリップチップキャリア、及びこれを用いた半導体実装方法
JP2006237367A (ja) プリント配線板
JP2013102020A (ja) 半導体パッケージ基板
JP2012134318A (ja) 配線基板及び半導体装置と半導体装置の製造方法
JP7491209B2 (ja) 電気部品
JP2015167254A (ja) 半導体装置、その実装構造及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150121

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150807

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150908

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151026

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160308

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160321

R150 Certificate of patent or registration of utility model

Ref document number: 5915225

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250