TWI602250B - 半導體元件封裝製程 - Google Patents

Description

半導體元件封裝製程

本發明是有關於一種封裝技術，且特別是有關於一種半導體元件封裝製程。

隨著電子科技的不斷演進，更人性化、功能性更複雜之電子產品不斷推陳出新，各種電子產品無不朝向輕量化與薄型化的趨勢發展。電子產品內部之半導體元件的重量及體積決定了電子產品本身的重量及體積，因此，目前半導體元件(例如積體電路)的製造、封裝同樣朝向輕量化與薄型化發展。一般常見的半導體元件封裝方式包括小型外引腳封裝(Small Outline Package，SOP)、方形扁平封裝(Quad Flat Package，QFP)、球格陣列(Ball Grid Array，BGA)封裝等。不論是何種型式的半導體元件封裝，都是以能夠達到更小的厚度、更小的體積及更少的重量為目標。除了達成輕量化與薄型化之目的外，封裝成本、製程複雜度、封裝良率等亦是此領域之研發人員關注的議題。

本發明提供一種半導體元件封裝體及半導體元件封裝製程。

本發明的半導體元件封裝製程，其包括下列步驟。以三維列印方式於具有一凹槽的一載板上形成一圖案化導電層以及覆蓋圖案化導電層的一防焊層，其中圖案化導電層與防焊層自凹槽內延伸至凹槽外，而部分的圖案化導電層被防焊層所暴露。接著，將至少一半導體元件設置於凹槽內的圖案化導電層上，並使至少一半導體元件與圖案化導電層電性連接。

在本發明的一實施例中，上述的載板的形成方法包括：提供一介電核心層，並且於介電核心層上形成凹槽。

在本發明的一實施例中，上述的載板的形成方法包括：提供一導電核心層；於導電核心層上形成凹槽；以及形成一包覆導電核心層的介電層。

在本發明的一實施例中，上述的圖案化導電層包括自凹槽內延伸至凹槽外的多條導線，而各條導線分別包括一第一接墊、一第二接墊以及一導電跡線，第一接墊分佈於凹槽內，第二接墊分佈於凹槽外，且導電跡線自凹槽內延伸至凹槽外以連接於第一接墊與第二接墊之間。此外，前述的第一接墊與第二接墊被防焊層所暴露，且半導體元件與第一接墊電性連接。

在本發明的一實施例中，上述的半導體元件透過多個導電凸塊與圖案化導電層電性連接。

在本發明的一實施例中，上述的半導體元件封裝製程可進一步包括：於半導體元件與載板之間形成一底填材料以包覆凸塊。

在本發明的一實施例中，上述的半導體元件與該圖案化導電層電性連接的方法包括：將半導體元件設置於凹槽內的圖案化導電層上，並使半導體元件的一背面朝向載板；於凹槽內形成一延伸結構，此延伸結構具有一佈線表面，此佈線表面銜接半導體元件的一主動表面與凹槽的一底面；以及以三維列印方式於主動表面、佈線表面以及底面上形成多條連接線路，其中連接線路電性連接於半導體元件與凹槽內的圖案化導電層之間。

在本發明的一實施例中，上述的半導體元件包括一第一半導體元件與一第二半導體元件，而第一、第二半導體元件與圖案化導電層電性連接的方法包括：將第一、第二半導體元件堆疊於凹槽內的圖案化導電層上，並使第一半導體元件的一第一背面及第二半導體元件的一第二背面朝向載板；於凹槽內形成一第一延伸結構與一第二延伸結構，其中第一延伸結構具有一第一佈線表面，第二延伸結構具有一第二佈線表面，而第一佈線表面銜接第一半導體元件的一第一主動表面與凹槽的一底面，且第二佈線表面銜接第二半導體元件的一第二主動表面與第一主動表面；以及以三維列印方式於第二主動表面、第二佈線表面、第一主動表面、第一佈線表面以及底面上形成多條連接線路，以使連接線路電性連接於第一、第二半導體元件與凹槽內的圖案化導電層之間。

在本發明的一實施例中，上述的半導體元件封裝製程可進一步包括：於凹槽內形成一封裝材料以包覆半導體元件。

在本發明的一實施例中，上述的封裝材料填平凹槽。

在本發明的一實施例中，上述的半導體元件封裝製程可進一步包括：於封裝材料以及凹槽以外的載板上形成與圖案化導電層電性連接的一外部線路。

在本發明的一實施例中，上述的半導體元件封裝製程可進一步包括：於凹槽以外的載板上形成與圖案化導電層電性連接的一外部線路。

本發明的一種半導體元件封裝體，其包括一載板、一圖案化導電層、一防焊層、一第一半導體元件、一第一延伸結構以及多條連接線路。載板具有一凹槽，防焊層覆蓋圖案化導電層，圖案化導電層與防焊層自凹槽內延伸至凹槽外，而部分的圖案化導電層被防焊層所暴露。第一半導體元件配置於凹槽內的圖案化導電層上，其中第一半導體元件具有朝向載板的一第一背面以及與第一背面相對的一第一主動表面。第一延伸結構配置於凹槽的一底面上，第一延伸結構具有一第一佈線表面，且第一佈線表面銜接第一主動表面與底面。連接線路配置於第一主動表面、第一佈線表面以及底面，以電性連接於第一半導體元件與凹槽內的圖案化導電層之間。

在本發明的一實施例中，上述的第一佈線表面包括一平面或一曲面。

在本發明的一實施例中，上述的導體元件封裝體可進一步包括一第二半導體元件以及一第二延伸結構。第二半導體元件堆疊於第一主動表面上，其中第二半導體元件具有朝向載板的一第二背面以及與第二背面相對的一第二主動表面。第二延伸結構配置於第一主動表面上，此第二延伸結構具有一第二佈線表面，且第二佈線表面銜接第二主動表面與第一主動表面。連接線路可進一步配置於第二主動表面與第二佈線表面上，且連接線路電性更連接於第一半導體元件與第二半導體元件之間。

在本發明的一實施例中，上述的第二佈線表面包括一平面或一曲面。

基於上述，本申請案的實施例透過三維列印方式可於具有凹槽的載板上輕易地製作出圖案化導電層及防焊層，以三維列印方式所製作出的圖案化導電層及防焊層可有效地降低封裝的製程複雜度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100、100’、200‧‧‧載板

100a‧‧‧第一絕緣表面

100b‧‧‧第二絕緣表面

102、202‧‧‧凹槽

110、210‧‧‧圖案化導電層

120、220‧‧‧防焊層

130、130a、230、250‧‧‧半導體元件

132、232、252‧‧‧主動表面

140‧‧‧導電凸塊

150‧‧‧支撐凸塊

160‧‧‧底填材料

170‧‧‧表面處理層

172‧‧‧線路層

180、180a、270‧‧‧封裝材料

190、190a‧‧‧焊球

232‧‧‧第一主動表面

234‧‧‧第一焊墊

236‧‧‧第一背面

240‧‧‧第一延伸結構

242‧‧‧第一佈線表面

252‧‧‧第二主動表面

254‧‧‧第二焊墊

256‧‧‧第二背面

260‧‧‧第二延伸結構

262‧‧‧第二佈線表面

B‧‧‧底面

C1、C2‧‧‧連接線路

E、E’‧‧‧外部線路

CL‧‧‧導線

P1‧‧‧第一接墊

P2‧‧‧第二接墊

T‧‧‧導電跡線

PKG、PKG’、PKG”、PKG1、PKG2‧‧‧半導體元件封裝體

W‧‧‧光學窗

P‧‧‧被動元件

圖1A至圖1F是依照本發明第一實施例的半導體元件封裝製程的示意圖。

圖1B’與圖1C’分別為圖1B與圖1C的上視示意圖。

圖1F’與圖1F”是依照本發明第一實施例的另一種半導體元件封裝體的示意圖。

圖2與圖3是依照本發明第二實施例的半導體元件封裝體的示意圖。

圖4於圖5是依照本發明第三實施例的半導體元件封裝體的示意圖。

圖6A至圖6D是依照本發明第四實施例的半導體元件封裝製程的示意圖。

圖7A至圖7E是依照本發明第五實施例的半導體元件封裝製程的示意圖。

第一實施例

圖1A至圖1F是依照本發明第一實施例的一種半導體元件封裝製程的示意圖，而圖1B’與圖1C’分別為圖1B與圖1C的上視示意圖。

首先，請參照圖1A，提供一載板100，此載板100具有一第一絕緣表面100a、一與第一絕緣表面100a相對的第二絕緣表面100b以及一位於第一絕緣表面100a上的凹槽102。在一實施例中，載板100可以是一介電核心層，且此介電核心層(dielectric core layer)的其中一表面上形成有凹槽102。舉例而言，介電核心層的材質例如為塑膠、陶瓷、玻璃等介電材料所製成。在另一實施例 中，載板100可以是一導電核心層(conductive core layer)，此導電核心層的其中一表面上形成凹槽102，且具有凹槽102的導電核心層被一層或多層介電層(未繪示)所包覆，以使後續形成的圖案化導電層能夠與導電核心層電性絕緣。前述了導電核心層例如是以銅或其他導熱效果良好的導電材料所製成。承上述，由介電核心層所製作而成的載板100以及由表面包覆有介電層之導電核心層所製作而成的載板100皆為絕緣載板。

接著，請參照圖1B與圖1B’，以三維列印方式於具有凹槽102的載板100上形成一圖案化導電層110。在本實施例中，圖案化導電層110分佈於載板100的第一絕緣表面100a上，且圖案化導電層110自凹槽102內延伸至凹槽102外。如圖1B’所示，本實施例的圖案化導電層110包括自凹槽102內延伸至凹槽102外的多條導線CL，而各條導線CL分別包括一第一接墊P1、一第二接墊P2以及一導電跡線T，第一接墊P1分佈於凹槽102內，第二接墊P2分佈於凹槽102外，且導電跡線T自凹槽102內延伸至凹槽102外以連接於對應的第一接墊P1與第二接墊P1之間。在本實施例中，導線CL的數量以及佈局可視實際設計需求而更動。

以圖1B’為例，各條導線CL彼此之間例如是相互絕緣的，各條導線CL的第一接墊P1集中排列於凹槽102的中央區域，而各條導線CL的第二接墊P2則分散排列於凹槽102的兩側，且第一接墊P1的排列間距通常小於第二接墊P2的排列間距。在本實施例中，導線CL所構成的圖案化導電層110可視為一種扇出線 路(fan-out circuit)。

請參照圖1C與圖1C’，在完成圖案化導電層110的列印之後，接著以三維列印方式於具有凹槽102的載板100上形成防焊層120。在本實施例中，防焊層120分佈於載板100的第一絕緣表面100a上，且防焊層120自凹槽102內延伸至凹槽102外。如圖1C’所示，本實施例的防焊層120覆蓋住圖案化導電層110以及載具100的第一絕緣表面100a以保護導線CL，且防焊層120具有多個對應於第一接墊P1與第二接墊P2的開口以將第一接墊P1與第二接墊P2暴露。

請參照圖1D，將至少一半導體元件130設置於凹槽102內的圖案化導電層110上，並使半導體元件130與圖案化導電層110的第一接墊P1電性連接。在本實施例中，半導體元件130例如具有多個焊墊(bonding pads)，且半導體元件130的焊墊可依據實際設計需求而排列。在本實施例中，半導體元件130的焊墊例如是集中排列於半導體元件130的主動表面132上，焊墊例如是排列成一列或多列。在其他實施例中，半導體元件130的焊墊可以是均勻分佈於半導體元件130的主動表面132上或是靠近半導體元件130的主動表面132的邊緣分佈。值得注意的是，在本實施例中，第一接墊P1的排列需與半導體元件130的焊墊的排列(包含位置與排列間距等)相對應。換言之，隨著不同的封裝對象(即，焊墊排列方式不同的半導體元件130)，載板100上的圖案化導電層110當可作適度的更動。

在本實施例中，如圖1D所示，半導體元件130可以透過多個導電凸塊140與圖案化導電層110電性連接。更具體而言，半導體元件130為具有導電凸塊140的覆晶晶片，且半導體元件130是以其主動表面132面向載板100並與第一接墊P1接合。在一實施例中，當半導體元件130的焊墊是集中排列於半導體元件130的主動表面132上時，為了使半導體元件130與第一接墊P1之間的接合能夠更為順利進行，可於圖案化導電層110與半導體元件130的主動表面132的邊緣之間設計支撐凸塊150以使半導體元件130不至於發生歪斜。前述的導電凸塊140與支撐凸塊150採用同一凸塊製程(bumping process)進行製作。換言之，導電凸塊140與支撐凸塊150的材質相同。在其他可行的實施例中，支撐凸塊150可使用非導電材質製成，且支撐凸塊150無須與導電凸塊140一併製作。

值得注意的是，若半導體元件130與圖案化導電層110之間的導電凸塊140能夠穩定地支撐住半導體元件130以使半導體元件130在與圖案化導電層110接合過程中不至於發生歪斜，在此情況下，支撐凸塊150可以被省略。舉例而言，當半導體元件130的焊墊是均勻分佈於半導體元件130的主動表面132上或是靠近半導體元件130的主動表面132的邊緣分佈時，半導體元件130與第一接墊P1之間的接合過程可以不需要支撐凸塊150的輔助。

在半導體元件130與載板100上的圖案化導電層110完 成電性連接之後，半導體元件130的封裝便已初步完成。

請參照圖1E，在完成半導體元件130與圖案化導電層110的接合之後，接著，於半導體元件130與載板100之間形成一底填材料160以包覆導電凸塊140。在本實施例中，底填材料160可用以保護半導體元件130、導電凸塊140以及圖案化導電層110。再者，當半導體元件130與圖案化導電層110之間因熱膨脹係數的差異(CTE mismatch)而導致剪應力(shear stress)產生時，導電凸塊140會因剪應力而出現疲乏或斷裂等問題，此時，底填材料160可以減緩導電凸塊140所遭受到的剪應力，進而達到保護導電凸塊140之目的。舉例而言，底填材料160例如是具有良好導熱效果及絕緣效果的介電材料，底填材料160的材質例如是環氧樹脂(epoxy)。

如圖1E所示，在完成半導體元件130與圖案化導電層110的接合之後，可選擇性地於第二接墊P2上形成表面處理層170，其中表面處理層170為導體層，且與第二接墊P2電性連接。在本實施例中，表面處理層170除了覆蓋住第二接墊P2之外，表面處理層170可進一步覆蓋住防焊層120的部分區域，以達到保護第二接墊P2的功用。值得注意的是，本實施例不限定前述之底填材料160與表面處理層170的製作順序。

請參照圖1F，在完成底填材料160的製作之後，接著將一封裝材料180填入載板100的凹槽102中，以包覆位於凹槽102內之半導體元件130以及底填材料160。在本實施例中，封裝材料 180填平凹槽102，封裝材料180具有平坦之上表面，且封裝材料180的上表面可略高於載板100的第一絕緣表面100a。在其他可行的實施例中，封裝材料180的上表面可略低於載板100的第一絕緣表面100a，或者與載板100的第一絕緣表面100a切齊。

此外，如圖1F所示，在完成底填材料160的製作之後，接著於凹槽102以外的載板100上形成與圖案化導電層110電性連接的一焊球190。在本實施例中，焊球190例如是透過表面處理層170與第二接墊P2電性連接，且與第二接墊P2電性連接的表面處理層170以及焊球190可被視為外部線路E。值得注意的是，本實施例不限定前述之封裝材料180與焊球190的製作順序。

圖1F’與圖1F”是依照本發明第一實施例的另一種半導體元件封裝體的示意圖。請參照圖1F’，圖1F’中的半導體元件封裝體PKG’與圖1F中的半導體元件封裝體PKG類似，惟二者差異之處在於：圖1F’中的半導體元件封裝體PKG’不具有底填材料160，而是以封裝材料180a填入於半導體元件130與載板100之間以包覆導電凸塊140，此外，封裝材料180a更進一步包覆位於凹槽102內之半導體元件130。換言之，圖1F’中的封裝材料180a取代了圖1F中的封裝材料180a與底填材料160。

請參照圖1F”，圖1F”中的半導體元件封裝體PKG”與圖1F’中的半導體元件封裝體PKG’類似，惟二者差異之處在於：圖1F”中的外部線路E’除了包括與第二接墊P2電性連接的表面處理層170以及焊球190之外，外部線路E’進一步包括一位於封裝材 料180a上的線路層172以及位於線路層172上的焊球190a，且線路層172與焊球190a亦電性連接於第二焊墊P2。換言之，圖1F”中的外部線路E’除位於凹槽102以外的載板100上外，更進一步形成於填滿凹槽102的封裝材料180a上，因此，可增加設置焊球190a的空間彈性。

第二實施例

圖2與圖3是依照本發明第二實施例的半導體元件封裝體的示意圖。為了實現多個半導體元件封裝體的堆疊，半導體元件封裝體PKG’、PKG”中的圖案化導電層110可進一步延伸至載板100的第二絕緣表面100b上。

如圖2所示，透過圖案化導電層110的連接，兩個半導體元件封裝體PKG’可相互堆疊。類似地，如圖3所示，透過圖案化導電層110的連接，半導體元件封裝體PKG’可堆疊於半導體元件封裝體PKG”之上。值得注意的是，本實施例不限定所使用的半導體元件封裝體的型態，意即，半導體元件封裝體PKG、PKG’、PKG”皆可用以堆疊，且半導體元件封裝體的堆疊數量亦不限。

第三實施例

圖4於圖5是依照本發明第三實施例的半導體元件封裝體的示意圖。請參照圖4，本實施例的半導體元件封裝體PKG1與第一實施例的半導體元件封裝體PKG’類似，惟二者差異之處在於：所使用之半導體元件130a的型態以及載板100’的結構。

在本實施例的半導體元件封裝體PKG1中，所使用的半 導體元件130a為光學半導體元件，例如感光元件、發光元件、指紋辨識元件等。為了使半導體元件130a能夠接收到半導體元件封裝體PKG1外的光線，或者使半導體元件130a所發出的光線能夠傳遞到半導體元件封裝體PKG1外，本實施例中所使用的載板100’具有一個光學窗(optical window)W，且此光學窗W允許光線的穿透。在本實施例中，前述的光學窗W可由嵌於載板100’中的玻璃基材、塑膠基材或其他透光基材。

請參照圖5，半導體元件封裝體PKG2與前述的半導體元件封裝體PKG1類似，惟二者差異之處在於：半導體元件封裝體PKG2進一步包括至少一個位於凹槽102內的被動元件P或前述之其他電子元件，且被動元件P或其他電子元件被封裝材料180a所包覆。值得注意的是，在半導體元件封裝體PKG2中，依據實際的設計需求，被動元件P或前述之其他電子元件可透過圖案化導電層110與半導體元件130a電性連接。

透過適當的圖案化導電層110的設計，前述第一至第三實施例所描述之不同型態的半導體元件封裝體PKG、PKG’、PKG”可相互堆疊，以構成所需的堆疊型封裝體。

第四實施例

圖6A至圖6D是依照本發明第四實施例的半導體元件封裝製程的示意圖。請參照圖6A，首先，提供具有凹槽202之載板200，並以三維列印方式於具有凹槽202的載板200上形成圖案化導電層210以及防焊層220。前述之載板200、圖案化導電層210 以及防焊層220的製作與第一實施例雷同，故於此不再重述。

請參照圖6B，將第一半導體元件230設置於凹槽202內的圖案化導電層210上，並使第一半導體元件230的一第一背面236朝向載板200。換言之，第一半導體元件230是以其第一主動表面232朝上的方式配置於載板200的凹槽202內，且第一半導體元件230具有分佈於第一主動表面232上的多個第一焊墊234。接著，於凹槽202內形成一第一延伸結構240，此第一延伸結構240具有一第一佈線表面242，且此第一佈線表面242銜接第一半導體元件230的第一主動表面232與凹槽202的底面B。在本實施例中，第一佈線表面242例如是一傾斜於底面B之平面。在其他可行的實施例中，第一佈線表面242可以是一曲面。

如圖6B所示，第一延伸結構240例如是形成於防焊層220上，並且緊鄰於第一半導體元件230的其中一側壁，因此第一延伸結構240可以很平順地銜接於第一半導體元件230的第一主動表面232與凹槽202的底面B之間。在本實施例中，第一延伸結構240的材質例如是環氧樹脂(epoxy)或其他類似的介電材料，且第一延伸結構240例如是透過三維列印的方式形成於防焊層220上。

請參照圖6C，以三維列印方式於第一主動表面232、第一佈線表面242以及底面B上形成多條連接線路C1，其中連接線路C1是電性連接於第一半導體元件230的第一焊墊234與凹槽202內的圖案化導電層210之間。在本實施例中，以三維列印方式 製作的連接線路C1可以穩定地形成在第一延伸結構240的第一佈線表面242上。相較於傳統具有一定弧高的焊線(bonding wires)，本實施例的連接線路C1有利於縮減封裝體的整體厚度。

請參照圖6D，在完成連接線路C1的製作之後，接著將封裝材料270填入於凹槽202中，以包覆第一半導體元件230、第一延伸結構240以及連接線路C1。在本實施例中，封裝材料270填平凹槽202，且封裝材料270例如具有平坦之上表面。

第五實施例

圖7A至圖7E是依照本發明第五實施例的半導體元件封裝製程的示意圖。請參照圖7A與圖7B，首先，提供具有凹槽202之載板200，並以三維列印方式於具有凹槽202的載板200上形成圖案化導電層210以及防焊層220。接著，於凹槽202內設置第一半導體元件230並且形成第一延伸結構240。前述之載板200、圖案化導電層210、防焊層220、第一半導體元件230並且形成第一延伸結構240與第四實施例雷同，故於此不再重述。

請參照圖7C，將第二半導體元件250以其第二背面256朝向載板200的方式設置於凹槽202內，以使第二半導體元件250堆疊於第一半導體元件230的第一主動表面232上，其中第一半導體元件230的第一焊墊234未被第二半導體元件250所覆蓋。換言之，第二半導體元件250是以其第二主動表面252朝上的方式配置於載板200的凹槽202內，且第二半導體元件250具有分佈於第二主動表面252上的多個第二焊墊254。接著，於凹槽202 內形成一第二延伸結構260，此第二延伸結構260具有一第二佈線表面262，且此第二佈線表面262銜接第二半導體元件250的第二主動表面252與第一半導體元件230的第一主動表面232。在本實施例中，第二佈線表面262例如是一傾斜於底面B之平面。在其他可行的實施例中，第二佈線表面262可以是一曲面。

前述的第二延伸結構260例如是形成於第一半導體元件230的第一主動表面232上，並且緊鄰於第二半導體元件250的其中一側壁，因此第二延伸結構260可以很平順地銜接於第一半導體元件230的第一主動表面232與第二半導體元件250的第二主動表面252之間。在本實施例中，第二延伸結構260的材質例如是環氧樹脂(epoxy)或其他類似的介電材料，且第二延伸結構260例如是透過三維列印的方式形成於第一主動表面232上。

請參照圖7D，以三維列印方式於第二主動表面252、第二佈線表面262、第一主動表面232、第一佈線表面242以及底面B上形成多條連接線路C2，其中連接線路C2是電性連接於第二半導體元件250的第二焊墊254、第一半導體元件230的第一焊墊234以及凹槽202內的圖案化導電層210之間。在本實施例中，以三維列印方式製作的連接線路C2可以穩定地形成在第二延伸結構260的第一佈線表面262上。相較於傳統具有一定弧高的焊線，本實施例的連接線路C2有利於縮減封裝體的整體厚度。

請參照圖7E，在完成連接線路C2的製作之後，接著將封裝材料270填入於凹槽202中，以包覆第一半導體元件230、第 一延伸結構240、第二半導體元件250、第二延伸結構260以及連接線路C2。在本實施例中，封裝材料270填平凹槽202，且封裝材料270例如具有平坦之上表面。

在第四、第五實施例中，為了使封裝體之間具有堆疊的可能性，圖案化導電層210可選擇性地進一步延伸至載板200的另一表面上。此處，圖案化導電層210的設計則與圖2或圖3中的圖案化導電層110類似，而外部線路例如是分佈於封裝材料270上以及凹槽202以外的載板200上(類似於圖1F”中的外部線路E’)，或者僅分佈於凹槽202以外的載板200上(類似於圖1F’中的外部線路E)。

綜上所述，本發明的實施例透過三維列印方式可於具有凹槽的載板上輕易地製作出圖案化導電層及防焊層，以三維列印方式所製作出的圖案化導電層及防焊層可有效地降低三維封裝的製程複雜度。在部分實施例中，透過三維列印方式可於載板的凹槽內形成連接線路，有助於降低半導體元件封裝體的整體厚度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧載板

100a‧‧‧第一絕緣表面

100b‧‧‧第二絕緣表面

110‧‧‧圖案化導電層

120‧‧‧防焊層

130‧‧‧半導體元件

132‧‧‧主動表面

140‧‧‧導電凸塊

150‧‧‧支撐凸塊

P1‧‧‧第一接墊

P2‧‧‧第二接墊

Claims (12)

1. 一種半導體元件封裝製程，包括：以三維列印方式於具有一凹槽的一載板上形成一圖案化導電層以及覆蓋該圖案化導電層的一防焊層，其中該圖案化導電層與該防焊層自該凹槽內延伸至該凹槽外，而部分的該圖案化導電層被該防焊層所暴露；以及將至少一半導體元件設置於該凹槽內的該圖案化導電層上，並使該至少一半導體元件與該圖案化導電層電性連接，其中該圖案化導電層自該載板的具有該凹槽的第一絕緣表面延伸至與該第一絕緣表面相對的第二絕緣表面。
2. 如申請專利範圍第1項所述的半導體元件封裝製程，其中該載板的形成方法包括：提供一介電核心層；以及於該介電核心層上形成該凹槽。
3. 如申請專利範圍第1項所述的半導體元件封裝製程，其中該載板的形成方法包括：提供一導電核心層；於該導電核心層上形成該凹槽；以及形成一包覆該導電核心層的介電層。
4. 如申請專利範圍第1項所述的半導體元件封裝製程，其中該圖案化導電層包括自凹槽內延伸至凹槽外的多條導線，而各條導線分別包括： 一第一接墊，分佈於該凹槽內；一第二接墊，分佈於該凹槽外；以及一導電跡線，自凹槽內延伸至該凹槽外以連接於該第一接墊與該第二接墊之間，其中該些第一接墊與該些第二接墊被該防焊層所暴露，且該至少一半導體元件與該些第一接墊電性連接。
5. 如申請專利範圍第1項所述的半導體元件封裝製程，其中該至少一半導體元件透過多個導電凸塊與該圖案化導電層電性連接。
6. 如申請專利範圍第5項所述的半導體元件封裝製程，更包括：於該至少一半導體元件與該載板之間形成一底填材料，以包覆該些導電凸塊。
7. 如申請專利範圍第1項所述的半導體元件封裝製程，其中該至少一半導體元件與該圖案化導電層電性連接的方法包括：將該至少一半導體元件設置於該凹槽內的該圖案化導電層上，並使該至少一半導體元件的一背面朝向該載板；於該凹槽內形成一延伸結構，該延伸結構具有一佈線表面，該佈線表面銜接該至少一半導體元件的一主動表面與該凹槽的一底面；以及以三維列印方式於該主動表面、該佈線表面以及該底面上形成多條連接線路，其中該些連接線路電性連接於該至少一半導體元件與該凹槽內的該圖案化導電層之間。
8. 如申請專利範圍第1項所述的半導體元件封裝製程，其中該至少一半導體元件包括一第一半導體元件與一第二半導體元件，而該第一、第二半導體元件與該圖案化導電層電性連接的方法包括：將該第一、第二半導體元件堆疊於該凹槽內的該圖案化導電層上，並使該第一半導體元件的一第一背面及第二半導體元件的一第二背面朝向該載板；於該凹槽內形成一第一延伸結構與一第二延伸結構，其中該第一延伸結構具有一第一佈線表面，該第二延伸結構具有一第二佈線表面，而該第一佈線表面銜接該第一半導體元件的一第一主動表面與該凹槽的一底面，且該第二佈線表面銜接該第二半導體元件的一第二主動表面與該第一主動表面；以及以三維列印方式於該第二主動表面、該第二佈線表面、該第一主動表面、該第一佈線表面以及該底面上形成多條連接線路，以使該些連接線路電性連接於該第一、第二半導體元件與該凹槽內的該圖案化導電層之間。
9. 如申請專利範圍第1項所述的半導體元件封裝製程，更包括：於該凹槽內形成一封裝材料以包覆該至少一半導體元件。
10. 如申請專利範圍第9項所述的半導體元件封裝製程，其中該封裝材料填平該凹槽。
11. 如申請專利範圍第9項所述的半導體元件封裝製程，更包括：於該封裝材料以及該凹槽以外的該載板上形成與該圖案化導電層電性連接的一外部線路。
12. 如申請專利範圍第1項所述的半導體元件封裝製程，更包括：於該凹槽以外的該載板上形成與該圖案化導電層電性連接的一外部線路。