JPH0323997A - Ｉｃメモリカード - Google Patents
ＩｃメモリカードInfo
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- JPH0323997A JPH0323997A JP1157830A JP15783089A JPH0323997A JP H0323997 A JPH0323997 A JP H0323997A JP 1157830 A JP1157830 A JP 1157830A JP 15783089 A JP15783089 A JP 15783089A JP H0323997 A JPH0323997 A JP H0323997A
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- Japan
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- wiring board
- printed wiring
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- memory lsi
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- 230000015654 memory Effects 0.000 claims abstract description 59
- 238000000034 method Methods 0.000 abstract description 5
- 238000003475 lamination Methods 0.000 abstract 2
- 230000008054 signal transmission Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
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- 239000011347 resin Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、メモリＬＳＩチップを多数個内蔵したＩＣメ
モリカートに関するものである。
モリカートに関するものである。
従来の技術
ＩＣメモリカードは、ＲＡＭ，ＲＯＭ等のメモＪＬＳ
Ｉを内蔵した携帯型情報記憶装置として多方面で利用さ
れている。近年その用途の拡大に伴ない記憶容量の大き
い、すなわち大容量のＩＣメモリノノードが要望される
ようになってきた。そのため、大容量のＩＣメモリカー
ドにおいては、多数個のメモリＬＳＩを一定面積のプリ
ント配線板に高密度に実装しなければならない。
Ｉを内蔵した携帯型情報記憶装置として多方面で利用さ
れている。近年その用途の拡大に伴ない記憶容量の大き
い、すなわち大容量のＩＣメモリノノードが要望される
ようになってきた。そのため、大容量のＩＣメモリカー
ドにおいては、多数個のメモリＬＳＩを一定面積のプリ
ント配線板に高密度に実装しなければならない。
ところで、メモリＬＳＩの高密度な実装方法としては、
メモリＬＳＩのペアチップの電極に、いわゆるフィルム
キャリア方式で導体リードを接合し、前記メモリＬＳＩ
チップをプリント配線板に平面的に並べて実装する方法
が効果的とされている。
メモリＬＳＩのペアチップの電極に、いわゆるフィルム
キャリア方式で導体リードを接合し、前記メモリＬＳＩ
チップをプリント配線板に平面的に並べて実装する方法
が効果的とされている。
以下に従来のＩＣメモリノノ一Ｆについて説明する。
第６図は従来のＩＣメモリカートを示す部分断面図であ
る。第６図において、３１はケースで、プリント配線板
３２を収納している。プリント配線板３２には導体配線
３３が形成されている。３４，３４′はメモリＬＳＩチ
ップで、ブリン１・配線板３２上に平面的に配置されて
いる。メモリＬＳＩヂップ３４の電極３５には、フィル
ムキャリア方式により、金属突起３６を介して導体リー
ト３７の一端部３７ａが接合されている。また導体りー
ド３７の他端部３７ｂは、プリント配線板３２の導体配
線３３に接合されている。
る。第６図において、３１はケースで、プリント配線板
３２を収納している。プリント配線板３２には導体配線
３３が形成されている。３４，３４′はメモリＬＳＩチ
ップで、ブリン１・配線板３２上に平面的に配置されて
いる。メモリＬＳＩヂップ３４の電極３５には、フィル
ムキャリア方式により、金属突起３６を介して導体リー
ト３７の一端部３７ａが接合されている。また導体りー
ド３７の他端部３７ｂは、プリント配線板３２の導体配
線３３に接合されている。
以上のようにヘアチップ３４．３４’をプリント配線板
３２に実装しているので、プリン１・配線板でのメモリ
ＬＳＩの占有面積は、比較的小さいものである。
３２に実装しているので、プリン１・配線板でのメモリ
ＬＳＩの占有面積は、比較的小さいものである。
発明が解決しようとする課題
しかしながら上記従来の横戒では、メモリＬ／ＳＩチッ
プがプリント配線板に平面的に配置されているので、メ
モリＬ’ＳＩチップの数が多くなると、その占有面積も
拡大する。従って、一定面積を有するプリント配線板に
対し、実装できるメモリＬＳＩチップの数には自ずと限
界があった。また、メモリＬＳＩチップの数が増えると
、メモリＬＳＩヂップの電極に接合された導体り−１・
間を電気的に接続するブリンｌ・配線板の導体配線の距
離が長くなり、従って、配線スペースが増えるので、プ
リン１・配線板がコスト高になるとともに、信号の伝達
速度も遅くなるという課題を有していノこ 。
プがプリント配線板に平面的に配置されているので、メ
モリＬ’ＳＩチップの数が多くなると、その占有面積も
拡大する。従って、一定面積を有するプリント配線板に
対し、実装できるメモリＬＳＩチップの数には自ずと限
界があった。また、メモリＬＳＩチップの数が増えると
、メモリＬＳＩヂップの電極に接合された導体り−１・
間を電気的に接続するブリンｌ・配線板の導体配線の距
離が長くなり、従って、配線スペースが増えるので、プ
リン１・配線板がコスト高になるとともに、信号の伝達
速度も遅くなるという課題を有していノこ 。
本発明は上記従来の課題を解決するもので、メモリＬＳ
Ｔの実装密度を飛躍的に高め、一定の面積を有するプリ
ント配線板に、多数のメモリＬＳＩチップを搭載して大
容量化を実現するとともに、配線スペースを減少してプ
リン１・配線板のコストダウンを図り、信号伝達の高速
化をも実現できる！’Ｃメモリノノードを提供すること
を目的としている。
Ｔの実装密度を飛躍的に高め、一定の面積を有するプリ
ント配線板に、多数のメモリＬＳＩチップを搭載して大
容量化を実現するとともに、配線スペースを減少してプ
リン１・配線板のコストダウンを図り、信号伝達の高速
化をも実現できる！’Ｃメモリノノードを提供すること
を目的としている。
課題を解決するための手段
この目的を達成するために、本発明のＩＣメモノカ−１
・は、導体り−１・の一端部をメモリＬＳＩチップの電
極に接合し、プリン１・配線板にメモリＬＳＩチップを
その電極配列が同−になる方向に複数個積層するととも
に、積層した各メモリＬＳＩチップの共通電極に一端を
接続した導体りーｌ・の他端部を積層方向に重ね合わせ
てプリン１・配線板の導体配線に接合し、非共通電極に
接合された導体リードの他端部は積層階数ごとに他とは
異なった位置に引出し、プリント配線板の各階数ごとに
対応するそれぞれの異なった導体配線に接合した構成を
有している。
・は、導体り−１・の一端部をメモリＬＳＩチップの電
極に接合し、プリン１・配線板にメモリＬＳＩチップを
その電極配列が同−になる方向に複数個積層するととも
に、積層した各メモリＬＳＩチップの共通電極に一端を
接続した導体りーｌ・の他端部を積層方向に重ね合わせ
てプリン１・配線板の導体配線に接合し、非共通電極に
接合された導体リードの他端部は積層階数ごとに他とは
異なった位置に引出し、プリント配線板の各階数ごとに
対応するそれぞれの異なった導体配線に接合した構成を
有している。
作用
この構戒によって、メモリＬＳＩチップの占有面積が大
幅に縮小されるので、限られた面積のプリント配線板に
多数のメモリＬＳＩチップを搭載して大容量化を実現で
きるとともに、積層した各チップ間の共通電極の導体リ
ードどうしを直接接合しているので、配線スペースが減
少し、プリン１・配、線板のコス１・ダウンと信号伝達
の高速化とが実現できる。
幅に縮小されるので、限られた面積のプリント配線板に
多数のメモリＬＳＩチップを搭載して大容量化を実現で
きるとともに、積層した各チップ間の共通電極の導体リ
ードどうしを直接接合しているので、配線スペースが減
少し、プリン１・配、線板のコス１・ダウンと信号伝達
の高速化とが実現できる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例にお番づるＩＣメモリカーｌ
・の一部を切欠いた斜視図てあり、第２図は同しく部分
断面図であり、第３図は同しく電気回路のブロック図で
あり、第４図は積層状態を示す部分斜視図である。第１
図から第４図において、１はケースてプリン１・配線板
２を収納している。
・の一部を切欠いた斜視図てあり、第２図は同しく部分
断面図であり、第３図は同しく電気回路のブロック図で
あり、第４図は積層状態を示す部分斜視図である。第１
図から第４図において、１はケースてプリン１・配線板
２を収納している。
プリン１・配線板２は、メモリ回路部３，コントロール
回路部４，外部インターフェイス回路部５から構成され
ている。メモリ回路部３は、複数のメモリＬＳＩチップ
６て描成され、メモリＬＳＩチップを２層に積層したも
のを多数組プリント配線板２に搭載している。コントロ
ール回路部４は、デコーダＩＣ７等で構成され、アドレ
ス信号によるチップ選択，電源切換えによるバックアッ
プコンｌ・ロール等を行う。外部インターフェイス回路
部５は、接続コネクタ８等て構威され、接続コネクタ８
は、他の機器や装置に取イ」けられた接続部（図示せず
）に結合され、プリント配線板２に対して電源の供給と
信号の授受を行う。９はメモリ回路部３をバックアップ
する電池で、ボタン型リチウム電池等を使用し、ケース
１内に収納されている。電池９は、メモリ回路部３に対
して接５ ６ 続＝Ｉネクタ８から電源が供給されない時に、バ・ンク
アップ電源を供給する。
回路部４，外部インターフェイス回路部５から構成され
ている。メモリ回路部３は、複数のメモリＬＳＩチップ
６て描成され、メモリＬＳＩチップを２層に積層したも
のを多数組プリント配線板２に搭載している。コントロ
ール回路部４は、デコーダＩＣ７等で構成され、アドレ
ス信号によるチップ選択，電源切換えによるバックアッ
プコンｌ・ロール等を行う。外部インターフェイス回路
部５は、接続コネクタ８等て構威され、接続コネクタ８
は、他の機器や装置に取イ」けられた接続部（図示せず
）に結合され、プリント配線板２に対して電源の供給と
信号の授受を行う。９はメモリ回路部３をバックアップ
する電池で、ボタン型リチウム電池等を使用し、ケース
１内に収納されている。電池９は、メモリ回路部３に対
して接５ ６ 続＝Ｉネクタ８から電源が供給されない時に、バ・ンク
アップ電源を供給する。
次に、メモリＬＳＩチップ６の積層状態について述へる
。
。
メモリＬＳＩチップ６はイ也のメモリＬＳＩチップ６′
の上に、それぞれの電極配列か同一となる方向に積層さ
れている。１０，１０゛はメモリＬＳＩヂップ６，６゛
のそれぞれの電極で、金属突起１１．１１’を介して導
体リート１２，１．２の一端部１２ａ，１２’ａが接続
されている。１３，１３′はメモリＬＳＩチップ６，６
゛の弛の電極て、それぞれ金属突起１４．１４’を介し
て導体ノー１”１５．１５’の一端部１．５ａ，１５’
ａが接合されている。そして電極１０．１０’はメモＪ
Ｌ Ｓ Ｉチップ６，６′の共通電極であるので、導
体リード１２゛の他端部１２゛ｂの上に導体リ− １’
１ ２の他端部１２ｂを重ねて、プリント配線板２の
導体配線１６に接合されている。しかし、電極１３．１
３’はメモリＬＳＩチップ６，６の非共通電極なので、
その導体り−Ｆ１５，１５’は絶縁フィルム２０．２０
’上で他端部１５ｂ，１５′ｂがそれそれ異なった位置
に引出されており、他端部１５ｂはプリン１・配線板２
の導体配線１７に接合され、他端部１５′ｂはプリンｌ
・配線板２の導体配線１８に接合されている。このよう
に非共通電極の導体リート１５，１５゜の他端部１５ｂ
，１５′ｂはプリント配線板２のそれそれ対応ずる導体
配線１７，１．８に接合され、相互に分離される。
の上に、それぞれの電極配列か同一となる方向に積層さ
れている。１０，１０゛はメモリＬＳＩヂップ６，６゛
のそれぞれの電極で、金属突起１１．１１’を介して導
体リート１２，１．２の一端部１２ａ，１２’ａが接続
されている。１３，１３′はメモリＬＳＩチップ６，６
゛の弛の電極て、それぞれ金属突起１４．１４’を介し
て導体ノー１”１５．１５’の一端部１．５ａ，１５’
ａが接合されている。そして電極１０．１０’はメモＪ
Ｌ Ｓ Ｉチップ６，６′の共通電極であるので、導
体リード１２゛の他端部１２゛ｂの上に導体リ− １’
１ ２の他端部１２ｂを重ねて、プリント配線板２の
導体配線１６に接合されている。しかし、電極１３．１
３’はメモリＬＳＩチップ６，６の非共通電極なので、
その導体り−Ｆ１５，１５’は絶縁フィルム２０．２０
’上で他端部１５ｂ，１５′ｂがそれそれ異なった位置
に引出されており、他端部１５ｂはプリン１・配線板２
の導体配線１７に接合され、他端部１５′ｂはプリンｌ
・配線板２の導体配線１８に接合されている。このよう
に非共通電極の導体リート１５，１５゜の他端部１５ｂ
，１５′ｂはプリント配線板２のそれそれ対応ずる導体
配線１７，１．８に接合され、相互に分離される。
１つは樹脂等で構成された絶縁材であり、電極１０，１
０’，１３．１３’を保護するとともに、メモＪＬＳ
Ｉヂップ６，６゛のヂップエツジと導体リードの一端部
１２ａ，１２’ａ，１５ａ，１５’ａが直接接触するの
を防ぎ、また、メモリＬＳＩチップ６の裏面と導体リー
ド１２’，１５゜の一端部１２’ａ，１５’ａが直接接
触するのを防ぎ、２０は絶縁フィルムで、導体リード１
２．１５を支持することにより導体り−１−”１２．１
５の機械的強度を高める。
０’，１３．１３’を保護するとともに、メモＪＬＳ
Ｉヂップ６，６゛のヂップエツジと導体リードの一端部
１２ａ，１２’ａ，１５ａ，１５’ａが直接接触するの
を防ぎ、また、メモリＬＳＩチップ６の裏面と導体リー
ド１２’，１５゜の一端部１２’ａ，１５’ａが直接接
触するのを防ぎ、２０は絶縁フィルムで、導体リード１
２．１５を支持することにより導体り−１−”１２．１
５の機械的強度を高める。
以上のように本実施例によれば、メモリＬＳＩチップ６
，６′を２個積層してプリント配線板２に実装ｊること
によって、メモリＬＳＩチップ６，６ の占有面積を半
減ずることができ、一定面積のブリン１・配線板２に多
数のメモリＬＳ＋チップを実装することができるので、
大容量のＩＣメモリカートを実現できる。
，６′を２個積層してプリント配線板２に実装ｊること
によって、メモリＬＳＩチップ６，６ の占有面積を半
減ずることができ、一定面積のブリン１・配線板２に多
数のメモリＬＳ＋チップを実装することができるので、
大容量のＩＣメモリカートを実現できる。
さらに積層したメモリＬＳＩヂップ６，６゛の共通電極
１０．１０’の導体り−１・の地端部１２ｂ，１２′ｂ
を重ね合わせてプリン１・配線板２の導体配線１６に接
合しているので、配線スペースが小さくなり、プリント
配線板２のコストダウンが図れるとともに、信号伝達速
度の速いＩＣメモリノノートを実現できる。
１０．１０’の導体り−１・の地端部１２ｂ，１２′ｂ
を重ね合わせてプリン１・配線板２の導体配線１６に接
合しているので、配線スペースが小さくなり、プリント
配線板２のコストダウンが図れるとともに、信号伝達速
度の速いＩＣメモリノノートを実現できる。
なお、実施例では２層積層を示したが、３層，４層と積
層階数を増加させれば、さらにメモリＬＳＩヂップの占
有面積が小さくなり、ＩＣメモリノ７ −ドの大容量化
が可能となる。
層階数を増加させれば、さらにメモリＬＳＩヂップの占
有面積が小さくなり、ＩＣメモリノ７ −ドの大容量化
が可能となる。
発明の効果
このように本発明は、電極に導体り−１・の一端部が接
合されたメモリＬＳＩチップを、その電極配列が同一と
なる方向に複数個積層するとともに、メモリＬＳＩチッ
プの共通電極の導体リードの他端部を、積層方向に重ね
合わせてプリント配線板の導体配線に接合し、非共通電
極の導体リードの他端部を積層階数ごとに他とは異なっ
た位置に引出し、プリン１・配線板の各階数ごとに対応
ずるそれぞれ異なった導体配線に接合したことにより、
一定面積のプリント配線板に多数のメモリＬＳＩチップ
を搭載できるので、大容量のＩＣメモリカードを実現て
きる。さらに、プリント配線板における配線スペースが
小さくなるため、プリント配線板のコスｌ・ダウンを図
れるとともに、信号の伝達速度も速くなり、高速で情報
処理することができる、優れたＩＣメモリカードを実現
できるものである。
合されたメモリＬＳＩチップを、その電極配列が同一と
なる方向に複数個積層するとともに、メモリＬＳＩチッ
プの共通電極の導体リードの他端部を、積層方向に重ね
合わせてプリント配線板の導体配線に接合し、非共通電
極の導体リードの他端部を積層階数ごとに他とは異なっ
た位置に引出し、プリン１・配線板の各階数ごとに対応
ずるそれぞれ異なった導体配線に接合したことにより、
一定面積のプリント配線板に多数のメモリＬＳＩチップ
を搭載できるので、大容量のＩＣメモリカードを実現て
きる。さらに、プリント配線板における配線スペースが
小さくなるため、プリント配線板のコスｌ・ダウンを図
れるとともに、信号の伝達速度も速くなり、高速で情報
処理することができる、優れたＩＣメモリカードを実現
できるものである。
第１図は本発明の一実施例におけるＩＣメモリノ１−ド
の一部を切欠いた斜視図、第２図はその部分断面図、第
３図は同しく電気回路のブロック図、第４図は同しく積
層状態を示す部分斜視図、第５図は従来のＩＣメモリノ
ノートにおける部分断９ １ ０ 面図である。 ２・・・・・・プリン１〜配線板、６，６゛・・・・・
・メモリＩ．ＳＩチップ、１ ０・・・・・・電極、１
２・・・・・・導体リード、１． ２ ａ・・・・・・
導体リードの一端部、１２ｂ・・・・・・導体り−１・
の他端部、Ｌ３・・・・・・電極、１５・・・・・・導
体り−１・、１５ａ・・・・・・導体リードの一端部、
１５ｂ，１５ｃ・・・・・・導体リートの他端部、１６
，１７，１．８・・・・・・導体配線。
の一部を切欠いた斜視図、第２図はその部分断面図、第
３図は同しく電気回路のブロック図、第４図は同しく積
層状態を示す部分斜視図、第５図は従来のＩＣメモリノ
ノートにおける部分断９ １ ０ 面図である。 ２・・・・・・プリン１〜配線板、６，６゛・・・・・
・メモリＩ．ＳＩチップ、１ ０・・・・・・電極、１
２・・・・・・導体リード、１． ２ ａ・・・・・・
導体リードの一端部、１２ｂ・・・・・・導体り−１・
の他端部、Ｌ３・・・・・・電極、１５・・・・・・導
体り−１・、１５ａ・・・・・・導体リードの一端部、
１５ｂ，１５ｃ・・・・・・導体リートの他端部、１６
，１７，１．８・・・・・・導体配線。
Claims (1)
- プリント配線板に、メモリＬＳＩチップが複数個積層
され、前記積層された各メモリＬＳＩチップの電極には
導体リードの一端部が接合され前記導体リードのうち前
記メモリＬＳＩチップの共通電極に接合されたリードの
他端部は、重ね合わされて前記プリント配線板の導体配
線に接合され、前記メモリＬＳＩチップの非共通電極に
接合された前記導体リードの他端部は積層階数ごとに他
とは異なった位置に引出し、前記プリント配線板の各階
数ごとに対応するそれぞれ異なった導体配線に接合した
ことを特徴とするＩＣメモリカード。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157830A JPH0323997A (ja) | 1989-06-20 | 1989-06-20 | Ｉｃメモリカード |
| EP19890907813 EP0379592A4 (en) | 1988-06-29 | 1989-06-28 | Ic memory card |
| PCT/JP1989/000643 WO1990000117A1 (en) | 1988-06-29 | 1989-06-28 | Ic memory card |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157830A JPH0323997A (ja) | 1989-06-20 | 1989-06-20 | Ｉｃメモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0323997A true JPH0323997A (ja) | 1991-01-31 |
Family
ID=15658259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157830A Pending JPH0323997A (ja) | 1988-06-29 | 1989-06-20 | Ｉｃメモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0323997A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6188382A (ja) * | 1984-10-03 | 1986-05-06 | Seiko Epson Corp | カ−ドの製造方法 |
| JPS63317394A (ja) * | 1987-06-22 | 1988-12-26 | 大日本印刷株式会社 | Ｉｃカ−ド用ｉｃモジュ−ル |
| JPS641269A (en) * | 1987-06-24 | 1989-01-05 | Hitachi Ltd | Semiconductor device |
-
1989
- 1989-06-20 JP JP1157830A patent/JPH0323997A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6188382A (ja) * | 1984-10-03 | 1986-05-06 | Seiko Epson Corp | カ−ドの製造方法 |
| JPS63317394A (ja) * | 1987-06-22 | 1988-12-26 | 大日本印刷株式会社 | Ｉｃカ−ド用ｉｃモジュ−ル |
| JPS641269A (en) * | 1987-06-24 | 1989-01-05 | Hitachi Ltd | Semiconductor device |
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