JPH0743949B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
FAMOS（フローティングゲート・アバランシェインジェ
クション・絶縁ゲート電界効果トランジスタ）を記憶素
子（メモリセル）とするEPROM（エレクトリカリ・プロ
グラマブル・リード・オンリー・メモリ）装置に利用し
て有効な技術に関するものである。

〔背景技術〕

FAMOS（フローティング・アバランシュインジェクショ
ンMOSFET）のような半導体素子を記憶素子（メモリセ
ル）とするEPROM装置が公知である（例えば、特開昭54
−152933号公報参照）。また、書込み用の高電圧Vppと
読み出し用の比較的低い電源電圧Vccとを切り換える電
圧スイッチ回路として、差動型のスイッチMOSFETを用い
たものが公知である。例えば、アイエスエスシーシー
ダイジェスト オブ テクニカル ペーパーズ（ISSCC
DIGEST OF TECHNICAL PAPERS）の1982年２月11日の頁18
2〜頁183参照。

この回路にあっては、上記高電圧Vppと低電圧Vccとの切
り換えのために差動形態にされたエンハンスメント型の
ＮチャンネルMOSFETを用いており、それぞれの差動MOSF
ETのゲートに、それぞれ出力すべき電圧Vpp又はVccに応
じたハイレベルを供給することによって、それぞれの電
圧Vpp又はVccを共通化されたソースから出力するもので
ある。なお、オフ状態とされるべき差動MOSFETのゲート
には、回路の接地電位のようなロウレベルが供給され
る。

この回路にあっては、スイッチMOSFETのソースから出力
電圧を得るものであるので、そのしきい値電圧分だけ切
り換え出力電圧のレベルが低下してしまう。これによっ
て、例えば書き込み動作にあっては、書き込むべき不揮
発性記憶素子のゲート及びドレインに供給される電圧が
低くされるため、書き込み効率が悪くなる。また、読み
出し動作にあっては、その動作電圧の低下に伴いアドレ
スデコーダ回路等の動作速度が遅くなってしまう。

〔発明の目的〕

この発明の目的は、アクセスタイムの高速化を図るとと
もに、書込み時の電圧と読出し時の電圧との切換えのた
めの回路の占有面積の低減と、消費電力の低減とを図っ
た半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開閉される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、発
振動作において周期的なパルス信号を発生し、且つ上記
ベリファイモード時にその発振動作が停止される発振回
路と、 その一端が上記発振回路の出力端子に接続されてなるブ
ートストラップ容量と、外部から高電圧が供給される高
電圧端子と上記ブートストラップ容量の他端との間に接
続されそのゲートに、書込み動作時には上記高電圧端子
の高電圧と実質的に等しい高電圧とされ、且つベリファ
イモード時を含む非書込み動作時にはほぼ接地電位のロ
ウレベルにされる制御信号が供給されるＮチャンネル型
の第1MOSFETと、上記ブートストラップ容量の他端と上
記第1MOSFETとの共通接続点と書込み用高電圧伝達経路
との間に設けられ上記ブートストラップ容量によるブー
トストラップ電圧を上記書込み用高電圧伝達経路に供給
するダイオード接続の第2MOSFETとからなる昇圧回路
と、 上記書込み用高電圧伝達経路に対して上記高電圧よりも
低く設定された電源電圧をベリファイモード時に上記書
込み用高電圧伝達経路に供給するためのＰチャンネル型
の第3MOSFETと、 上記書込み用高電圧伝達経路の電圧をその電源電圧とし
て受けるCMOSインバータと、上記書込み用高電圧伝達経
路と上記CMOSインバータの入力との間に設けられていて
そのゲートが上記CMOSインバータの出力に接続されてな
るＰチャンネル型の第4MOSFETと、上記第3MOSFETのスイ
ッチ制御のための制御信号が供給される接続点と上記CM
OSインバータの入力との間に設けられていてそのゲート
が上記高電圧よりも低く設定された上記電源電圧にされ
るＮチャンネル型の第5MOSFETとからなるレベル変換回
路と、 上記書込み用高電圧伝達経路の電圧をその電源電圧とし
て受けるアドレスデコーダと、 を備えて半導体記憶装置を構成することにより、アクセ
スタイムの高速化、書込み時の電圧と読みだし時の電圧
との切換えのための回路の占有面積の低減及び低消費電
力化を図るものである。

〔実施例〕

第１図には、この発明をEPROM装置に適用した場合のメ
モリアレイ部の一実施例の回路図が示されている。同図
の各回路素子は、特に制限されないが、公知のCMOS（相
補型MOS）集積回路の製造技術によって、１個の単結晶
シリコンのような半導体基板上において形成される。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルMOSFET
は、かかる半導体基板表面に形成されたソース領域、ド
レイン領域及びソース領域とドレイン領域との間の半導
体基板表面に薄い厚さのゲート絶縁膜を介して形成され
たポリシリコンからなるようなゲート電極から構成され
る。ＰチャンネルMOSFETは、上記半導体基板表面に形成
されたＮ型ウェル領域に形成される。これによって、半
導体基板は、その上に形成された複数のＮチャンネルMO
SFETの共通の基板ゲートを構成する。Ｎ型ウェル領域
は、その上に形成されたＰチャンネルMOSFETの基板ゲー
トを構成する。ＰチャンネルMOSFETの基板ゲートすなわ
ちＮ型ウェル領域は、第１図の電源端子Vccに結合され
る。

特に制限されないが、この実施例のEPROM装置は、図示
しない外部端子から供給されるX,Yアドレス信号（図示
せず）を受けるアドレスバッファを通して形成された相
補アドレス信号がアドレスデコーダDCRに供給される。
同図では、アドレスバッファとアドレスデコーダとが同
じ回路ブロックXADB・DCR,YADB・DCRとしてそれぞれ示
されている。特に制限されないが、上記アドレスバッフ
ァXADB,YADBは、内部チップ選択信号ceにより活性化さ
れ、外部端子からのアドレス信号を取り込み、外部端子
から供給されたアドレス信号と同相の内部アドレス信号
と逆相のアドレス信号とからなる相補アドレス信号を形
成する。

アドレスデコーダDCR（Ｘ）は、その相補アドレス信号
に従ったメモリアレイＭ−ARYのワード線Ｗの選択信号
を形成する。

アドレスデコーダDCR（Ｙ）は、その相補アドレス信号
に従ったメモリアレイＭ−ARYのデータ線Ｄの選択信号
を形成する。

上記メモリアレイＭ−ARYは、代表として示されている
複数のFAMOSトランジスタ（不揮発性メモリ素子・・MOS
FETQ1〜Q6）と、ワード線W1,W2及びデータ線D1〜Dnとに
より構成されている。メモリアレイＭ−ARYにおいて、
同じ行に配置されたFAMOSトランジスタQ1〜Q3（Q4〜Q
6）のコントロールゲートは、それぞれ対応するワード
線W1（W2）に接続され、同じ列に配置されたFAMOSトラ
ンジスタQ1,Q4〜Q3,Q6のドレインは、それぞれ対応する
データ線D1〜Dnに接続されている。上記FAMOSトランジ
スタの共通ソース線CSは、特に制限されないが、書込み
信号weを受けるディプレッション型MOSFETQ10を介して
接地されている。このMOSFETQ10は、書き込み時に上記
内部制御信号weのロウレベルによってそのコンダクタン
スが比較的小さくされる。これにより、共通ソース線CS
の電位は、MOSFETQ10のコンダクタンスが比較的小さく
されることによって比較的高い電位にされる。この共通
ソース線CSの電位が比較的高くされるとFAMOSトランジ
スタのしきい値電圧は比較的高くされる。したがって、
データ線に書き込み高電圧が供給され、ワード線が非選
択とされることによって非選択とされたFAMOSトランジ
スタの実効的なしきい値電圧が高くされるため、それに
流れるリーク電流を小さくできる。これによって、外部
端子から供給される書き込み電流が効率よく選択された
FAMOSトランジスタに供給されるので、効率的な書き込
み動作を行うことができる。なお、読み出し動作時に
は、上記制御信号▲▼のハイレベルによってMOSFET
Q10のコンダクタンスは、比較的大きくされる。これに
より、読み出し速度を速くするものである。

上記各データ線D1〜Dnは、上記アドレスデコーダDCR
（Ｙ）によって形成された選択信号を受けるカラム
（列）選択スイッチMOSFETQ7〜Q9を介して、共通データ
線CDに接続される。共通データ線CDには、外部端子I/O
から入力される書込み信号を受ける書込み用のデータ入
力バッファDIBの出力端子が接続される。以上の各MOSFE
Tは、ＮチャンネルMOSFETにより構成されている。

上記共通データ線CDには、センスアンプSAの入力段回路
を構成し、次に説明する初段増幅回路が設けられる。

上記共通データ線CDには、そのソースが接続されたＮチ
ャンネル型の増幅NMOSFETQ11が設けられる。この増幅MO
SFETQ11のドレインと電源電圧端子Vccとの間には、Ｐチ
ャンネル型の負荷MOSFETQ12が設けられる。上記負荷MOS
FETQ12は、読み出し動作のために共通データ線CDにプリ
チャージ電流を流すような動作を行う。

上記増幅MOSFETQ11の感度を高くするため、共通データ
線CDの電圧は、Ｎチャンネル型の駆動MOSFETQ13とＰチ
ャンネル型の負荷MOSFETQ14とからなる反転増幅回路の
入力である駆動MOSFETQ13のゲートに供給される。この
反転増幅回路の出力電圧は、上記増幅MOSFETQ11のゲー
トに供給される。さらに、センスアンプの非動作期間で
の無駄な電流消費を防止するため、上記増幅MOSFETQ11
のゲートと回路の接地電位点との間には、Ｎチャンネル
MOSFETQ15が設けられる。このMOSFETQ15と上記Ｐチャン
ネルMOSFETQ14のゲートは、共通にセンスアンプの動作
タイミング信号▲▼が供給される。

メモリセルの読み出し時において、センスアンプ動作タ
イミング信号▲▼はロウレベルにされ、MOSFETQ14
はオン状態に、MOSFETQ15はオフ状態にされる。そし
て、アドレスデコーダＸ−DCR,Y−DCRによって選択され
たメモリセルは、書込みデータに従って、ワード線選択
レベルに対して高いしきい値電圧か又は低いしきい値電
圧を持つものである。

選択されたメモリセルがワード線選択レベルにかかわら
ずにオフ状態にされている場合、共通データ線CDは、MO
SFETQ12とQ11からの電流供給によって比較的ハイレベル
にされる。一方、選択されたメモリセルがワード線選択
レベルによってオン状態にされている場合、共通データ
線CDは比較的ロウレベルにされる。

この場合、共通データ線CDのハイレベルは、このハイレ
ベルの電位を受ける反転増幅回路により形成された比較
的低いレベルの出力電圧がMOSFETQ11のゲートに供給さ
れることによって比較的低い電位に制限される。一方、
共通データ線CDのロウレベルは、このロウレベルの電位
を受ける反転増幅回路により形成された比較的高いレベ
ルの電圧がMOSFETQ11のゲートに供給されることによっ
て比較的高い電位に制限される。このような共通データ
線CDのハイレベルとロウレベルとを制限すると、この共
通データ線CD等に信号変化速度を制限する浮遊容量等の
容量が存在するにかかわらずに、読み出しの高速化を図
ることができる。すなわち、複数のメモリセルからのデ
ータを次々に読み出すような場合において共通データ線
CDの一方のレベルが他方のレベルへ変化させられるまで
の時間を短くすることができる。このような高速動作読
み出し動作のために、上記負荷MOSFETQ12のコンダクタ
ンスは比較的大きく設定される。

なお、上記増幅用のMOSFETQ11は、ゲート接地型ソース
入力の増幅動作を行い、その出力信号をCMOSインバータ
回路によって構成されたセンスアンプSAに伝える。そし
て、このセンスアンプSAの出力信号は、データ出力バッ
ファDOBを介して上記外部端子I/Oから送出される。

タイミング制御回路CONTは、外部端子▲▼，▲
▼，▲▼及びVppに供給されるチップイネーブル
信号，アウトプットイネーブル信号，プログラム信号及
び書込み用高電圧に応じて、内部制御信号ce,▲
▼，▲▼等のタイミング信号、及びアドレスデコー
ダに選択的に供給する読み出し用低電圧Vcc/書き込み用
高電圧Vpp′等を形成する。例えば、チップイネーブル
信号▲▼がロウレベルで、アウトプットイネーブル
信号▲▼がハイレベルで、プログラム信号▲
▼がロウレベルなら、書き込みモードとされ、上記内部
信号▲▼はロウレベルにceはハイレベルにされる。
そして、アドレスデコーダ回路XDCR,YDCR及びデータ入
力回路DIBには、その動作電圧として昇圧された高電圧V
pp′が供給される。

また、チップイネーブル信号▲▼がロウレベルで、
アウトプットイネーブル信号▲▼がロウレベルで、
プログラム信号▲▼がハイレベルでVppが書込み
用高電圧なら、ベリファイモードとされ、上記内部信号
▲▼とceはハイレベルにされる。このベリファイモ
ードでは、各回路XDCR,YDCR及びDIBには、その動作電圧
が上記高電圧Vpp′から電源電圧Vccのように切り換えら
れて供給される。

さらに、チップイネーブル信号▲▼がロウレベル
で、アウトプットイネーブル信号▲▼がロウレベル
で、プログラム信号▲▼がハイレベルでVppが読
み出し用低電圧（Vccと同じレベル）なら、読み出しモ
ードとされ、上記内部信号▲▼とceはハイレベルに
される。

第２図には、上記動作電圧の電圧切り換え回路と、アド
レスバッファXDCRの一実施例の回路図が示されている。

高電圧端子Vppから供給される電圧は、Ｎチャンネル型
のスイッチMOSFETQ31を介してブートストラップ容量CB
の一方の電極に供給される。このプートストラップ容量
CBの他方の電極には、発振回路OSCにより形成された比
較的低い電圧Vccをハイレベルとし、回路の接地電位を
ロウレベルとする周期的なパルス信号が供給される。上
記スイッチMOSFETQ31は、そのゲートに書き込み動作モ
ードの時に高電圧Vppと同じレベルにされた制御信号W
E′が供給されることによってオン状態にされる。この
制御信号は、後述するレベル変換回路と類似の回路によ
って形成される。これにより、上記MOSFETQ31がオン状
態にされる書き込み動作において、発振回路OSCの出力
信号がロウレベルのとき、ブートストラップ容量CBに電
圧Vpp−Vth（VthはMOSFETQ31のしきい値電圧）にプリチ
ャージされる。そして、発振回路OSCの出力信号がロウ
レベルからハイレベル（Vcc）に変化すると、プートス
トラップ容量CBのチャージポンプ作用によって、出力端
子としての一方の電極側からVpp＋Vcc−Vthのように昇
圧された電圧が得られる。なお、このとき、MOSFETQ31
は、制御信号WE′が高電圧Vppと同じ電位にされている
ことより、オフ状態にされる。

ここで上記書込みモードにおいて高電圧Vpp′が必要以
上に高すぎるとメモリアレイへの情報書込み効率がかえ
って悪くなったり、回路素子の破損を生じたりする虞れ
がある。そこで本実施例では、以下に述べるレベルクラ
ンプによって上記高電圧Vpp′の異常上昇を阻止してい
る。すなわち、上記ブートストラップ容量CBの一方の電
極と高電圧素子Vppとの間には、ダイオード形態にされ
たＮチャンネルMOSFETQ29,Q30からなるレベルリミッタ
回路が設けられる。これらのMOSFETQ29,Q30は、上記昇
圧電圧がVpp＋2Vth（2VthはMOSFETQ29とQ30の合成しき
い値電圧）以上に高くされるとオン状態になり、昇圧出
力電圧をVpp＋2Vthにレベルクランプさせるものであ
る。

この昇圧出力電圧は、ダイオード接続されたＮチャンネ
ルMOSFETQ28を介して電圧切り換え出力端子Vcc/Vpp′に
伝えられる。これによって、後述する書き込みモードに
おいては、出力端子Vcc/Vpp′には、Vpp＋Vthのように
高電圧Vppに対して昇圧された電圧となる。

この出力端子Vcc/Vpp′の電圧を動作モードに応じて切
り換えるため、出力端子Vcc/Vpp′と低電源電圧Vccとの
間に、Ｐチャンネル型のスイッチMOSFETQ32が設けられ
る。このMOSFETQ32をその動作モードに応じてオン状態
／オフ状態に切り換えるため、そのゲートには、次のレ
ベル変換回路によって形成された制御電圧が供給され
る。

内部制御信号▲▼は、そのゲートに定常的に低電源
電圧Vccが供給されたＮチャンネル型のカットMOSFETQ24
を介して、上記出力端子Vcc/Vpp′の電圧を動作電圧と
するＰチャンネルMOSFETQ25とＮチャンネルMOSFETQ26か
らなるCMOSインバータ回路の入力端子に供給される。こ
のCMOSインバータ回路の出力信号は、一方において上記
スイッチMOSFETQ32のゲートに伝えられ、他方において
その入力端子と上記出力端子Vcc/Vpp′との間に設けら
れたＰチャンネルMOSFET27のゲートに供給される。かか
る構成のレベル変換回路は、後に詳述するように、電源
電圧Vcc系の内部制御信号▲▼を、昇圧された高電
圧Vpp′系の制御信号に変換する機能を有し、この変換
された制御信号によって上記スイッチMOSFETQ32のオン
状態／オフ状態が制御される。ここで、このレベル変換
回路が、本発明における制御回路に該当する。

この実施例回路の動作は、次の通りである。

上記書き込み動作モードにおいては、高電圧端子Vppに
は書き込み用の高電圧が供給される。そして、上記制御
信号WE′のハイレベルによってスイッチMOSFETQ31がオ
ン状態となり、上記のような昇圧動作が開始される。そ
して、書き込み動作を指示する内部制御信号▲▼が
ロウレベルにされたなら、MOSFETQ24を介してCMOSイン
バータ回路の入力に回路の接地電位のようなロウレベル
が供給されるので、ＮチャンネルMOSFETQ26がオフ状態
に、ＰチャンネルMOSFETQ25がオン状態にされる。これ
によって、その出力信号は出力端子Vcc/Vpp′に従った
昇圧電圧Vpp′（Vpp＋Vth）にされるから、Ｐチャンネ
ルMOSFETQ32がオフ状態にされる。したがって、後述す
るＸアドレスデコーダを構成する単位回路UXDCR及び第
１図に示したＹアドレスデコーダYDCR及びデータ入力回
路DIBには、上記昇圧された電圧Vpp′（Vpp＋Vth）が供
給される。

次に、ベリファイモードにおいて、内部制御信号▲
▼がハイレベルにされたなら、MOSFETQ24を介してCMOS
インバータ回路の入力に回路の低電源電圧Vccのような
ハイレベルが供給されるので、ＮチャンネルMOSFETQ26
がオン状態にされる。このとき、上記のようなハイレベ
ル（Vcc）ではＰチャンネルMOSFETQ25もオン状態に維持
されるため、その出力レベルは、MOSFETQ25とQ26のコン
ダクタンス比に従った比較的高いロウレベルにされる。
しかしながら、このロウレベルの信号によってＰチャン
ネルMOSFETQ27がオン状態にされるため、上記Ｐチャン
ネルMOSFETQ25のゲート，ソース間を短絡する。これに
よって、ＰチャンネルMOSFETQ25は、完全にオフ状態に
される。したがって、上記ＰチャンネルMOSFETQ32は、
そのゲートに回路の接地電位のようなロウレベルが供給
され、オン状態になる。このMOSFETQ32のオン状態によ
って、出力端子Vcc/Vpp′は、低い電源電圧Vccに等しい
レベルにされる。したがって、後述するＸアドレスデコ
ーダを構成する単位回路UXDCR及び第１図に示したＹア
ドレスデコーダYDCR及びデータ入力回路DIBには、上記
電源電圧Vccが供給される。

なお、特に制限されないが、上記ベリファイモードにお
いては、昇圧回路での消費電流を小さくするため、発振
回路OSCは、その発振動作が停止される。

また、この実施例の電圧切り換え回路は、電源投入時に
おいて、先に比較的低い電源電圧Vccを供給した場合に
おいて、上記電源電圧Vcc側から高電圧端子Vpp側に直流
電流が流れることがない。なぜなら、電源端子VccとVpp
との経路に逆方向に接続されたダイオード形態のMOSFET
Q28が設けられており、このMOSFETQ28のオフ状態によっ
て上記直流電流が発生しない。これにより、電源投入時
において、その電源投入順序として、先に高電圧Vppを
供給しなければないない等の制約を無くすことができ
る。

ＸアドレスデコーダXDCRを構成する単位回路UXDCRは、
例えば、内部アドレス信号a0〜aiと内部制御信号ceを受
けるナンド（NAND）ゲート回路G1により構成される。こ
のナンドゲート回路G1の出力信号は、そのゲートに電源
電圧Vccが定常的に供給されたＮチャンネル型のカットM
OSFETQ20を介してＰチャンネルMOSFETQ21とＮチャンネ
ルMOSFETQ22からなるCMOSインバータ回路の入力端子に
供給される。上記CMOSインバータ回路の入力端子と、そ
の動作電圧端子Vcc/Vpp′との間には、ＰチャンネルMOS
FETQ23が設けられる。このMOSFETQ23のゲートは、上記C
MOSインバータ回路の出力端子、言い換えるならば、ワ
ード線W1に結合される。例えば、上記電圧切り換え回路
から高い電圧Vpp′が送出される場合、ナンドゲート回
路G1の出力信号がロウレベルなら、ＰチャンネルMOSFET
Q21がオン状態になって、ワード線W1を高電圧Vpp′に従
った選択レベルにさせる。この選択レベルによってＰチ
ャンネルMOSFETQ23はオフ状態にされている。一方、上
記ナンドゲート回路G1の出力信号がハイレベルなら、Ｎ
チャンネルMOSFETQ22がオン状態になって、ワード線W1
を回路の接地電位のようなロウレベルにさせる。このワ
ード線W1のロウレベルを受けて、ＰチャンネルMOSFETQ2
3はオン状態にされる。これによって、CMOSインバータ
回路の入力端子は高電圧Vpp′のようなハイレベルにさ
れるから、ＰチャンネルMOSFETQ21はオフ状態にされ
る。また、上記CMOSインバータ回路の入力端子が上記の
ような高レベルにされるので、ＮチャンネルMOSFETQ20
はオフ状態にされる。これによって、高電圧Vpp′から
ナンドゲート回路G1の電源電圧Vccへ向かって直流電流
が流れるのが防止できる。このような動作によって、レ
ベル変換回路は、電源電圧Vccのような比較的低いレベ
ルからなるデコード出力信号を高電圧Vpp′のような比
較的高いレベルに変換させるものである。なお、上記電
圧切り換え回路から低電源電圧Vccが送出された場合に
は、上記レベル変換回路は、単なるCMOSインバータ回路
として動作する。

上記実施例によれば、以下の作用効果を得ることができ
る。

（１）昇圧された高電圧出力端子と比較的低い電源電圧
端子との間にＰチャンネル型のスイッチMOSFETを設け
て、そのスイッチMOSFETのオン状態によって比較的低い
電源電圧をレベル損失なく出力させることができる。ま
た、上記スイッチMOSFETのオフ状態によって、昇圧され
た高電圧を出力させることができる。これによって、書
込み動作を高い電圧のもとで行うことができるから、効
率的な書き込み動作、言い換えるならば、高速書き込み
動作を実現できる。そして、その書き込み直後の読み出
し動作（ベリファイモード）、言い換えれば、書込み用
の高電圧Vppを供給した状態で読み出し動作を行う時、
アドレスデコーダ回路等に供給する比較的低い電圧をレ
ベル損失なく供給することができる。これによって、ア
ドレスデコーダ出力のレベルを大きくできることによっ
て、メモリセルの選択レベルとカラム選択スイッチMOSF
ETの選択レベルを高くすることができるから、高速読み
出しを行うことができるという効果が得られる。

（２）上記（１）により、電源電圧をレベル低下なくメ
モリアレイの選択回路に供給することができるから、電
源電圧のレベルマージンの拡大を図ることができるとい
う効果が得られる。

（３）昇圧された高電圧をダイオード形態のMOSFETを介
して出力させることにより、電源投入時において、比較
的低い電源電圧Vccを先に投入しても、上記ダイオード
形態のMOSFETによって回路の接地電位にある高電圧端子
側に直流電流が流れてしまうのを防止することができ
る。これによって、２つの電源端子Vcc、Vppの電圧供給
順序をフリーにできるという効果が得られる。

〔効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、書込み用電圧として、外部から供給された高
電圧（Vpp）を昇圧回路で昇圧して得た電圧（Vpp′）を
用いることにより、メモリアレイへのデータ書込み特
性、特に書込み時間の短縮化を図ることができ、アクセ
スタイムの高速化を図ることができる。そして、ベリフ
ァイモードにおいてメモリアレイに電源電圧（Vcc）を
供給すべきとき、ｐチャンネル型MOSFETがオン状態にさ
れるのとほぼ同時に、ｎチャンネル型MOSFETがオフ状態
とされることによって上記書込み用電圧（Vpp′）の生
成動作が停止されるので、書込み用電圧（Vpp′）を直
接的に断続するためのMOSFETが存在しないのにもかかわ
らず、書込み用電圧（Vpp′）と電源電圧（Vcc）との切
換えを円滑に行うことができる。上記昇圧回路への高電
圧供給を制御するためのMOSFETは、書込み用電圧（Vp
p′）を直接的に断続するためのMOSFETに比較してゲー
ト幅が小さくて良いので、従来のように差動形態に結合
された二つのMOSFETのうちの一方を省略することは、チ
ップ占有面積の低減を図る上で有効である。

また、上記のようにベリファイモード時には、昇圧回路
への高電圧供給停止に加えて、発振回路の発振動作を停
止させることにより、単に昇圧回路への高電圧供給を停
止する場合に比べて、ベリファイモード時の消費電力を
大幅に低減することができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、レベルリミッ
タ用のダイオード形態のMOSFETを１個として、出力端子
に高電圧Vppと同じレベルの高電圧を出力させるように
するものであってもよい。また、比較的低い電源電圧Vc
cのようなハイレベルを高電圧Vppのような大きなレベル
に変換するレベル変換回路の具体的構成は、何であって
もよい。

また、複数ビットからなる記憶データを並列的に書込み
／読み出すEPROM装置にあっては、上記第１図のメモリ
アレイＭ−ARYとセンスアンプSA及びデータ出力バッフ
ァ及びデータ入力バッファ等を複数個設けることによっ
て構成できる。

〔利用分野〕

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるEPROM装置に適用
した場合について説明したが、これに限定されるもので
はなく、書き込み動作のために高電圧を必要とし、比較
的低い電圧により読み出し動作を行うMNOS（メタル・ナ
イトライド・オキサイド・セミコンダクタ）のような記
憶素子を用いて電気的な消去を行うことができるEEPROM
等の不揮発性記憶素子により構成された半導体記憶装置
にも同様に利用でき、これらの記憶回路は、１チップの
マイクロコンピュータ等に内蔵されるものであってもよ
い。

【図面の簡単な説明】

第１図は、この発明が適用されたEPROM装置の一実施例
を示す回路図、 第２図は、その電圧切り換え回路及びＸアドレスデコー
ダの要部回路図である。 XADB・DCR,YADB・DCR……アドレスバッファ・アドレス
デコーダ、UXDCR……単位回路、Ｍ−ARY……メモリアレ
イ、SA……センスアンプ、DIB……データ入力バッフ
ァ、DOB……データ出力バッファ、CONT……タイミング
制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松野 庸一 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭57−130293（ＪＰ，Ａ) 特開 昭57−143795（ＪＰ，Ａ) 特開 昭58−114396（ＪＰ，Ａ) 特開 昭59−188893（ＪＰ，Ａ) 特開 昭59−151394（ＪＰ，Ａ) 特開 昭60−256999（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】電気的に書込み可能な不揮発性記憶素子が
   マトリクス配置されてメモリアレイが形成され、上記不
   揮発性記憶素子に対するデータ書込みモードと書込み後
   に当該書込みデータを読み出すベリファイモードとを有
   する半導体記憶装置において、 発振動作において周期的なパルス信号を発生し、且つ上
   記ベリファイモード時にその発振動作が停止される発振
   回路と、 その一端が上記発振回路の出力端子に接続されてなるブ
   ートストラップ容量と、外部から高電圧が供給される高
   電圧端子と上記ブートストラップ容量の他端との間に接
   続されそのゲートに、書込み動作時には上記高電圧端子
   の高電圧と実質的に等しい高電圧とされ、且つベリファ
   イモード時を含む非書込み動作時にはほぼ接地電位のロ
   ウレベルにされる制御信号が供給されるＮチャンネル型
   の第1MOSFETと、上記ブートストラップ容量の他端と上
   記第1MOSFETとの共通接続点と書込み用高電圧伝達経路
   との間に設けられ上記ブートストラップ容量によるブー
   トストラップ電圧を上記書込み用高電圧伝達経路に供給
   するダイオード接続の第2MOSFETとからなる昇圧回路
   と、 上記書込み用高電圧伝達経路に対して上記高電圧よりも
   低く設定された電源電圧をベリファイモード時に上記書
   込み用高電圧伝達経路に供給するためのＰチャンネル型
   の第3MOSFETと、 上記書込み用高電圧伝達経路の電圧をその電源電圧とし
   て受けるCMOSインバータと、上記書込み用高電圧伝達経
   路と上記CMOSインバータの入力との間に設けられていて
   そのゲートが上記CMOSインバータの出力に接続されてな
   るＰチャンネル型の第4MOSFETと、上記第3MOSFETのスイ
   ッチ制御のための制御信号が供給される接続点と上記CM
   OSインバータの入力との間に設けられていてそのゲート
   が上記高電圧よりも低く設定された上記電源電圧にされ
   るＮチャンネル型の第5MOSFETとからなるレベル変換回
   路と、 上記書込み用高電圧伝達経路の電圧をその電源電圧とし
   て受けるアドレスデコーダと、 を備えてなるものであることを特徴とする半導体記憶装
   置。
2. 【請求項２】上記高電圧端子と上記書込み用高電圧伝達
   経路との間に上記書込み用高電圧伝達経路の電位の上が
   り過ぎを防ぐ方向とされたダイオード接続のMOSFETが設
   けられてなるものであることを特徴とする特許請求の範
   囲第１項記載の半導体記憶装置。