JPS61113195A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61113195A JPS61113195A JP59233118A JP23311884A JPS61113195A JP S61113195 A JPS61113195 A JP S61113195A JP 59233118 A JP59233118 A JP 59233118A JP 23311884 A JP23311884 A JP 23311884A JP S61113195 A JPS61113195 A JP S61113195A
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- high voltage
- voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
ＥＰＲＯＭ （エレクトリカリ・プログラマブル・リー
ド・オンリー・メモリ）に利用して有効な技術に関する
ものである。
ＥＰＲＯＭ （エレクトリカリ・プログラマブル・リー
ド・オンリー・メモリ）に利用して有効な技術に関する
ものである。
ＦＡＭＯ３（フローティングゲート・アバランシェイン
ジェクションＭＯ５））ランジスタを記憶素子としたＥ
ＰＲＯＭ装置が公知である（例えば、特開昭５４−１５
２９３３号公報参照）。
ジェクションＭＯ５））ランジスタを記憶素子としたＥ
ＰＲＯＭ装置が公知である（例えば、特開昭５４−１５
２９３３号公報参照）。
ＦＡＭＯ３Ｉ−ランジスタへの書き込み効率を高くする
ため、書き込み用高電圧をブートストラップ回路により
形成した昇圧電圧によって、メモリアレイの選択信号を
形成することが考えられる。
ため、書き込み用高電圧をブートストラップ回路により
形成した昇圧電圧によって、メモリアレイの選択信号を
形成することが考えられる。
この場合、必要以上に上記選択信号が上昇しないように
、上記書き込み用高電圧に向かって電流を流すダイオー
ド形態のＭＯＳ Ｆ ＥＴによりレベル制限を行わせる
。しかしながら、書き込み用高電圧そのものが高くなる
とそれに従って上記選択信号のレベルも上昇して、ＦＡ
ＭＯＳ ）ランジスタのドレイン抵抗の下がりすぎや、
ＭＯＳＦＥＴの耐圧破壊の問題が生じる。
、上記書き込み用高電圧に向かって電流を流すダイオー
ド形態のＭＯＳ Ｆ ＥＴによりレベル制限を行わせる
。しかしながら、書き込み用高電圧そのものが高くなる
とそれに従って上記選択信号のレベルも上昇して、ＦＡ
ＭＯＳ ）ランジスタのドレイン抵抗の下がりすぎや、
ＭＯＳＦＥＴの耐圧破壊の問題が生じる。
この発明の目的は、書き込み動作における電圧マージン
の拡大を図った半導体記憶装置を提供することにある。
の拡大を図った半導体記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、上記書き込み高電圧に従った制御電圧により
昇圧出力電圧と回路の接地電位点との間に設けられる可
変コンダクタンスとしてのＭＯＳＦＥＴを制御して、上
記昇圧電圧のレベル制限を行う機能を付加するものであ
る。
昇圧出力電圧と回路の接地電位点との間に設けられる可
変コンダクタンスとしてのＭＯＳＦＥＴを制御して、上
記昇圧電圧のレベル制限を行う機能を付加するものであ
る。
第１図には、この発明に係るＥＰＲＯＭのメモリアレイ
部の一実施例の回路図が示されている。
部の一実施例の回路図が示されている。
この実施例ＥＰＲＯＭ装置は、図示しない外部端子から
供給されるＸ、 Ｙアドレス信号を受けるアト砕スバソ
ファを通して形成された相補アドレス信号がアドレスデ
コーダＤＣＲに供給される。同図では、アドレスバッフ
ァとアドレスデコーダとが同じ回路ブロックＸＡＤＢ−
ＤＣＲ，ＹＡＤＢ・ＤＣＲとしてそれぞれ示されている
。上記アドレスバッファＸＡＤＢ、ＹＡＤＢは、図示し
ない外部端子から供給されたアドレス信号と同相の内部
アドレス信号と逆相のアドレス信号とからなる相補アド
レス信号を形成する。アドレスデコーダＯＣＲ（Ｘ）は
、その相補アドレス信号に従ったメモリアレイＭ−ＡＲ
Ｙのワード線Ｗの選択信号を形成する。アドレスデコー
ダＤＣＲ（Ｙ）は、その相補アドレス信号に従ったメモ
リアレイＭ−ＡＲＹのデータ線りの選択信号を形成する
。
供給されるＸ、 Ｙアドレス信号を受けるアト砕スバソ
ファを通して形成された相補アドレス信号がアドレスデ
コーダＤＣＲに供給される。同図では、アドレスバッフ
ァとアドレスデコーダとが同じ回路ブロックＸＡＤＢ−
ＤＣＲ，ＹＡＤＢ・ＤＣＲとしてそれぞれ示されている
。上記アドレスバッファＸＡＤＢ、ＹＡＤＢは、図示し
ない外部端子から供給されたアドレス信号と同相の内部
アドレス信号と逆相のアドレス信号とからなる相補アド
レス信号を形成する。アドレスデコーダＯＣＲ（Ｘ）は
、その相補アドレス信号に従ったメモリアレイＭ−ＡＲ
Ｙのワード線Ｗの選択信号を形成する。アドレスデコー
ダＤＣＲ（Ｙ）は、その相補アドレス信号に従ったメモ
リアレイＭ−ＡＲＹのデータ線りの選択信号を形成する
。
上記メモリアレイＭ−ＡＲＹは、その代表として示され
ている複数のＦＡＭＯＳ ）ランジスタ（不揮発性メモ
リ素子・・ＭＯＳＦＥＴＱ１〜Ｑ６）と、ワード線Ｗｌ
、Ｗ２及びデータ線Ｄ １−Ｄｎとにより構成されてい
る。上記メモリアレイＭ−ＡＲＹにおいて、同じ行に配
置されたＦＡＭＯＳトランジスタＱ１〜Ｑ３ （Ｑ４
〜Ｑ６）のコントロールゲートは、それぞれ対応するワ
ード線Ｗ１ （Ｗ２）に接続され、同じ列に配置され
たＦＡＭＯ３Ｉ−ランジスタＱｌ、Ｑ４〜Ｑ３．Ｑ６の
ドレインは、それぞれ対応するデータ線Ｄ１〜Ｄｎに接
続されている。上記ＦＡＭＯＳ ）ランジスタの共通ソ
ース線Ｃ８は、特に制限されないが、内部書込み信号ｗ
ｅを受けるディブレンジョン型ＭＯＳＦＥＴＱＩＯを介
して接地されている。このＭＯＳＦＥＴＱＩ Ｏによっ
て、書き込み動作の時には共通ソース線Ｃ８の電位を高
くして非選択のＦＡＭＯＳ ）ランジスタに流れるリー
ク電流を減少させるものである。上記各データ線Ｄ１〜
Ｄｎは、上記アドレスデコーダＤＣＲ（Ｙ）によって形
成された選択信号を受けるカラム（列）選択スイッチＭ
ＯＳＦＥＴＱ７〜Ｑ９を介して、共通データ線ＣＤに接
続される。
ている複数のＦＡＭＯＳ ）ランジスタ（不揮発性メモ
リ素子・・ＭＯＳＦＥＴＱ１〜Ｑ６）と、ワード線Ｗｌ
、Ｗ２及びデータ線Ｄ １−Ｄｎとにより構成されてい
る。上記メモリアレイＭ−ＡＲＹにおいて、同じ行に配
置されたＦＡＭＯＳトランジスタＱ１〜Ｑ３ （Ｑ４
〜Ｑ６）のコントロールゲートは、それぞれ対応するワ
ード線Ｗ１ （Ｗ２）に接続され、同じ列に配置され
たＦＡＭＯ３Ｉ−ランジスタＱｌ、Ｑ４〜Ｑ３．Ｑ６の
ドレインは、それぞれ対応するデータ線Ｄ１〜Ｄｎに接
続されている。上記ＦＡＭＯＳ ）ランジスタの共通ソ
ース線Ｃ８は、特に制限されないが、内部書込み信号ｗ
ｅを受けるディブレンジョン型ＭＯＳＦＥＴＱＩＯを介
して接地されている。このＭＯＳＦＥＴＱＩ Ｏによっ
て、書き込み動作の時には共通ソース線Ｃ８の電位を高
くして非選択のＦＡＭＯＳ ）ランジスタに流れるリー
ク電流を減少させるものである。上記各データ線Ｄ１〜
Ｄｎは、上記アドレスデコーダＤＣＲ（Ｙ）によって形
成された選択信号を受けるカラム（列）選択スイッチＭ
ＯＳＦＥＴＱ７〜Ｑ９を介して、共通データ線ＣＤに接
続される。
上記共通データ線ＣＤは、一方において外部端子【１０
から入力される書込み信号を受ける書込み用のデータ入
カバソファＤＩＢの出力端子に接続される。上記共通デ
ータ線ＣＤは、他方においてセンスアンプを含むデータ
出力バッファＤＯＢの入力端子に接続される。このデー
タ出力バッファＤＯＢの出力端子は、上記外部端子Ｉ１
０に接続される。
から入力される書込み信号を受ける書込み用のデータ入
カバソファＤＩＢの出力端子に接続される。上記共通デ
ータ線ＣＤは、他方においてセンスアンプを含むデータ
出力バッファＤＯＢの入力端子に接続される。このデー
タ出力バッファＤＯＢの出力端子は、上記外部端子Ｉ１
０に接続される。
制御回路Ｃ０ＮＴは、外部端子から供給された書き込み
高電圧ｖｐｐ、プログラム信号ＰＧＭ、アウトプットイ
ネーブル信号ＯＥ及びチップ選択信号ＣＥとを受けて、
内部回路の動作に必要な制御信号を形成する。また、こ
の制御回路Ｃ０ＮＴは、後述するように書き込み高電圧
Ｖｐｌ）を昇圧する昇圧回路及びそのレベル制限回路を
含んでいる。この昇圧回路によって形成された高電圧は
、上記ワード線Ｗｌ、Ｗ２の書き込み動作時の選択レベ
ル及びカラムスイッチＭＯ５ＦＥＴＱ７〜Ｑ９のゲート
に供給される選択レベルを現定Ｊ゛る。これによって、
実際に選択されたＦ Ａ Ｍ Ｏ’Ｓ Ｉ・ランジスタ
のコントロールゲートの電圧及びドレイン電圧を高（し
て効率的な書き込みを実現するものである。
高電圧ｖｐｐ、プログラム信号ＰＧＭ、アウトプットイ
ネーブル信号ＯＥ及びチップ選択信号ＣＥとを受けて、
内部回路の動作に必要な制御信号を形成する。また、こ
の制御回路Ｃ０ＮＴは、後述するように書き込み高電圧
Ｖｐｌ）を昇圧する昇圧回路及びそのレベル制限回路を
含んでいる。この昇圧回路によって形成された高電圧は
、上記ワード線Ｗｌ、Ｗ２の書き込み動作時の選択レベ
ル及びカラムスイッチＭＯ５ＦＥＴＱ７〜Ｑ９のゲート
に供給される選択レベルを現定Ｊ゛る。これによって、
実際に選択されたＦ Ａ Ｍ Ｏ’Ｓ Ｉ・ランジスタ
のコントロールゲートの電圧及びドレイン電圧を高（し
て効率的な書き込みを実現するものである。
第２図には、レベル制限回路を含む上記昇圧回路の一実
施例の回路図が示されている。
施例の回路図が示されている。
ＭＯ５ＦＥＴＱＩ ｌは、そのゲートに昇圧出力Ｖｐｐ
″が供給されることによってオン状態にされ、次のイン
ハーアイドプノシュプル回路に書−き込み高電圧Ｖｌ）
Ｐを供給する。負荷としてのテ、Ｃプレッション型ＭＯ
ＳＦＥＴＱ１２と駆動Ｍ ＯＳ Ｆ Ｅ ＴＱ１３は、
インバータ回路を構成する。上記負荷ＭＯ５ＦＥＴＱＩ
２には、上記ＭＯ５ＦＥＴＱ１１を通して書き込み高
電圧ＶＰＩ）が供給される。駆動ＭＯＳＦＥＴＱ１３の
ゲートには、内部低電圧（約５Ｖ）を受けて動作状態に
される発振回路（図示せず）によって形成された発振パ
ルスＯ８Ｃが供給される。このインバータ回路の出力は
、電源電圧側出力ＭＯＳＦＥＴＱ１４のゲートに供給さ
れる。このＭＯ５ＦＥＴＱＩ ４のドレインには、上記
ＭＯＳ Ｆ ＥＴＱ １１を通して書き込み高電圧■ｐ
ｐが供給される。接地電位側出力ＭＯＳ Ｆ ＥＴＱ１
５のゲートには、上記発振パルスｏＳＣが供給される。
″が供給されることによってオン状態にされ、次のイン
ハーアイドプノシュプル回路に書−き込み高電圧Ｖｌ）
Ｐを供給する。負荷としてのテ、Ｃプレッション型ＭＯ
ＳＦＥＴＱ１２と駆動Ｍ ＯＳ Ｆ Ｅ ＴＱ１３は、
インバータ回路を構成する。上記負荷ＭＯ５ＦＥＴＱＩ
２には、上記ＭＯ５ＦＥＴＱ１１を通して書き込み高
電圧ＶＰＩ）が供給される。駆動ＭＯＳＦＥＴＱ１３の
ゲートには、内部低電圧（約５Ｖ）を受けて動作状態に
される発振回路（図示せず）によって形成された発振パ
ルスＯ８Ｃが供給される。このインバータ回路の出力は
、電源電圧側出力ＭＯＳＦＥＴＱ１４のゲートに供給さ
れる。このＭＯ５ＦＥＴＱＩ ４のドレインには、上記
ＭＯＳ Ｆ ＥＴＱ １１を通して書き込み高電圧■ｐ
ｐが供給される。接地電位側出力ＭＯＳ Ｆ ＥＴＱ１
５のゲートには、上記発振パルスｏＳＣが供給される。
これによって、インバーテンドブツシュプル回路は、ロ
ウレベルを回路の接地電位とし、ハイレベルを内部低電
源電圧Ｖｃｃ（５Ｖ）とする発振パルスＯ３Ｃを受けて
、ロウレベルが回路の接地電位で、ハイレベルかはソ゛
上記書き込み高電圧Ｖｌ）ｌ）のようにレベルするレベ
ル変換動作を行う。
ウレベルを回路の接地電位とし、ハイレベルを内部低電
源電圧Ｖｃｃ（５Ｖ）とする発振パルスＯ３Ｃを受けて
、ロウレベルが回路の接地電位で、ハイレベルかはソ゛
上記書き込み高電圧Ｖｌ）ｌ）のようにレベルするレベ
ル変換動作を行う。
上記プッシュプル出力回路の出力端子は、キャパシタＣ
（ブートストラップ容Ｘ＞の一方の１！極に接続される
。このキャパシタＣの他方の電極は、ダイオード形態の
ＭＯ５ＦＥＴＱ１７と、制御信号Ｗ Ｅ Ｈを受けるス
イッチＭＯＳＦＥＴＱ１６を介して上記苔き込み高電圧
Ｖｐｌ）が供給される。また、上記キャパシタＣの他方
の電極の電圧は、ダイオード形態のＭＯＳＦＥＴＱ１８
を介して昇圧電圧ｖｐｐ’ として出力される。なお、
上記昇圧電圧Ｖｌ）Ｐ’ は、図示しない寄生容量にお
いて保持された電荷により形成される。
（ブートストラップ容Ｘ＞の一方の１！極に接続される
。このキャパシタＣの他方の電極は、ダイオード形態の
ＭＯ５ＦＥＴＱ１７と、制御信号Ｗ Ｅ Ｈを受けるス
イッチＭＯＳＦＥＴＱ１６を介して上記苔き込み高電圧
Ｖｐｌ）が供給される。また、上記キャパシタＣの他方
の電極の電圧は、ダイオード形態のＭＯＳＦＥＴＱ１８
を介して昇圧電圧ｖｐｐ’ として出力される。なお、
上記昇圧電圧Ｖｌ）Ｐ’ は、図示しない寄生容量にお
いて保持された電荷により形成される。
この実施例の昇圧動作は、次の通りである。発ｔｉパル
スＯＳ Ｃがハイレベルの時、ＭＯＳＦＥＴＱ＋３．Ｑ
］、５はオン状態にされる。これによって、キャパシタ
Ｃの一方の電極は回路の接地電位にされる。したがって
、書き込み動作の時に上記制御信号Ｗ Ｅ Ｈが高電圧
ｖｐｐのようなハイレベルにされているので、このＭＯ
ＳＦＥＴＱ１６とダイオード形態のＭ’０ＳＦＥＴＱ１
７を介してキャパシタＣの他方の電極には、はり高電圧
ｖｐｐが供給される。これにより、キャパシタＣはは＼
°高電圧ｖｐｐにプリチャージされる。次いで、上記発
振パルスＯ８Ｃがロウレベルになると、上記ＭＯ８ＦＥ
ＴＱ１３．Ｑ１５はオフ状態にされる。これにより、イ
ンバータ回路の出力は、ＭＯ５ＦＥＴＱｌｌとディプレ
ッション型ＭＯ５ＦＥＴＱ１２を通してほり上記高電圧
Ｖｌ）Ｐにされる。このインバータ回路の出力によりＭ
ＯＳＦＥＴＱＩ ４はオン状態にされ、はゾ高電圧ｖｐ
ｐのような高レベルを出力する。したがって、キャパシ
タＣの他方の電極からは、プートストラップ作用によっ
てはり２倍の高電圧ｖｐｐに昇圧される。この昇圧電圧
は、ダイオード形態のＭＯＳＦＥＴＱＩ Ｂを介して出
力側の寄生容量に伝えられる。このような動作の繰り返
しによって、昇圧電圧Ｖｐρ′が形成される。
スＯＳ Ｃがハイレベルの時、ＭＯＳＦＥＴＱ＋３．Ｑ
］、５はオン状態にされる。これによって、キャパシタ
Ｃの一方の電極は回路の接地電位にされる。したがって
、書き込み動作の時に上記制御信号Ｗ Ｅ Ｈが高電圧
ｖｐｐのようなハイレベルにされているので、このＭＯ
ＳＦＥＴＱ１６とダイオード形態のＭ’０ＳＦＥＴＱ１
７を介してキャパシタＣの他方の電極には、はり高電圧
ｖｐｐが供給される。これにより、キャパシタＣはは＼
°高電圧ｖｐｐにプリチャージされる。次いで、上記発
振パルスＯ８Ｃがロウレベルになると、上記ＭＯ８ＦＥ
ＴＱ１３．Ｑ１５はオフ状態にされる。これにより、イ
ンバータ回路の出力は、ＭＯ５ＦＥＴＱｌｌとディプレ
ッション型ＭＯ５ＦＥＴＱ１２を通してほり上記高電圧
Ｖｌ）Ｐにされる。このインバータ回路の出力によりＭ
ＯＳＦＥＴＱＩ ４はオン状態にされ、はゾ高電圧ｖｐ
ｐのような高レベルを出力する。したがって、キャパシ
タＣの他方の電極からは、プートストラップ作用によっ
てはり２倍の高電圧ｖｐｐに昇圧される。この昇圧電圧
は、ダイオード形態のＭＯＳＦＥＴＱＩ Ｂを介して出
力側の寄生容量に伝えられる。このような動作の繰り返
しによって、昇圧電圧Ｖｐρ′が形成される。
この昇圧電圧ｖｐｐ“が必要以上に高くされるのを防止
するため、特に制限されないが、ダイオード形態（７）
ＭＯ５ＦＥＴＱＩ ９〜Ｑ２１が設けられる。
するため、特に制限されないが、ダイオード形態（７）
ＭＯ５ＦＥＴＱＩ ９〜Ｑ２１が設けられる。
これらのダイオード形態のＭＯ５ＦＥＴＱＩ ９〜Ｑ２
１は、上記昇圧出力と高電圧端子Ｖｉ３りとの間に直列
形態に設けられる。これによって、上記高電圧ＶＰｐを
基準にして、昇圧電圧Ｖｌ）Ｐ’ はＭ Ｏ５ＦＥＴＱ
Ｉ ９〜Ｑ２１によるしきい値電圧（３Ｖｔｈ）以内に
レベル制限される。
１は、上記昇圧出力と高電圧端子Ｖｉ３りとの間に直列
形態に設けられる。これによって、上記高電圧ＶＰｐを
基準にして、昇圧電圧Ｖｌ）Ｐ’ はＭ Ｏ５ＦＥＴＱ
Ｉ ９〜Ｑ２１によるしきい値電圧（３Ｖｔｈ）以内に
レベル制限される。
しかしながら、上記高電圧ｖｐｐそのものが高くなると
、これに従って昇圧電圧Ｖｐｐ″ も高（されてしまう
、このような不都合を回避するため、この実施例では、
次のようなレベル制限回路が新たに付加される。
、これに従って昇圧電圧Ｖｐｐ″ も高（されてしまう
、このような不都合を回避するため、この実施例では、
次のようなレベル制限回路が新たに付加される。
ダイオード形態のＭＯＳＦＥＴＱ２３とＱ２４は、その
コンダクタンス比に従って上記簀き込み高電圧ＶＰｐを
レベルシフトさせる。このレベルシフト動作により形成
された？Ｉ、ＩＪ御電圧’Ｊ Ｃは、上記高電圧ｖｐｐ
の変動に従ったレベルにされる。なお、上記ＭＯ３ＦＥ
’ｌ’Ｑ２４と回路の接地電位点との間には、書き込み
制御信号Ｗ ６を受けるパワースイッチＭＯＳＦＥＴＱ
２５が設けられる。ｉき込み動作の時に上記制御信号ｗ
ｅがハ・Ｃレベルにさレルノテ、上ｉｉａＭＯＳＦＥＴ
Ｑ２５はオン状態にされる。これによって、苦き込み動
・；１；の時にのみ、上記のようなレベルシフト動１ｒ
が行われる。Ｌ記制御信号ＶＣは、可変コンタクタンス
、とじでのＭＯＳ１”ＥＴＱ２６のゲートに供給される
。このＭＯＳＦＥＴＱＺ６のドレインは、上記昇圧出力
端子に結合される。また、−上記ＭＯ５ＦＥＴＱ２６の
ソースと回路の接地電位点との間には、ダイオード形成
にされた直列ＭＯＳＦＥＴＱ２７〜Ｑ２９が設けられる
。これによって、上記制御信号ＶＣが、ＭＯ３ＦＩ４Ｔ
Ｑ２６〜Ｑ２９の含成しきい値電圧以下の時には、この
レベル制限回路はその動作を行わない。すなわち、上記
高電圧ＶＰｐが比較的低い時、言い換えるならば、上記
タイオート形態の〜ｉｏ Ｓ ＦＥ’ｆ’Ｑ Ｉ ９〜
Ｑ２１によるレベル制限動作によっ゛Ｃ界圧電圧ｖｐｐ
’ のレベルか所望のレベルにある時、上記Ｍ ＯＳ
Ｆ Ｅ ’Ｉ’ Ｑ ２６によるレベル制限動作がはた
らかないようにされる。
コンダクタンス比に従って上記簀き込み高電圧ＶＰｐを
レベルシフトさせる。このレベルシフト動作により形成
された？Ｉ、ＩＪ御電圧’Ｊ Ｃは、上記高電圧ｖｐｐ
の変動に従ったレベルにされる。なお、上記ＭＯ３ＦＥ
’ｌ’Ｑ２４と回路の接地電位点との間には、書き込み
制御信号Ｗ ６を受けるパワースイッチＭＯＳＦＥＴＱ
２５が設けられる。ｉき込み動作の時に上記制御信号ｗ
ｅがハ・Ｃレベルにさレルノテ、上ｉｉａＭＯＳＦＥＴ
Ｑ２５はオン状態にされる。これによって、苦き込み動
・；１；の時にのみ、上記のようなレベルシフト動１ｒ
が行われる。Ｌ記制御信号ＶＣは、可変コンタクタンス
、とじでのＭＯＳ１”ＥＴＱ２６のゲートに供給される
。このＭＯＳＦＥＴＱＺ６のドレインは、上記昇圧出力
端子に結合される。また、−上記ＭＯ５ＦＥＴＱ２６の
ソースと回路の接地電位点との間には、ダイオード形成
にされた直列ＭＯＳＦＥＴＱ２７〜Ｑ２９が設けられる
。これによって、上記制御信号ＶＣが、ＭＯ３ＦＩ４Ｔ
Ｑ２６〜Ｑ２９の含成しきい値電圧以下の時には、この
レベル制限回路はその動作を行わない。すなわち、上記
高電圧ＶＰｐが比較的低い時、言い換えるならば、上記
タイオート形態の〜ｉｏ Ｓ ＦＥ’ｆ’Ｑ Ｉ ９〜
Ｑ２１によるレベル制限動作によっ゛Ｃ界圧電圧ｖｐｐ
’ のレベルか所望のレベルにある時、上記Ｍ ＯＳ
Ｆ Ｅ ’Ｉ’ Ｑ ２６によるレベル制限動作がはた
らかないようにされる。
一方、上記高電圧ＶＰＰが一定値以上に上昇すると、こ
れに従って制御電圧ＶＣも高くされるので、ＭＯＳＦＥ
ＴＱ２６がオン状態にされる。このＭＯ５ＦＥＴ’Ｑ２
ｂとＭＯ３ＦＩｌ！：ＴＱ２７〜Ｑ２９の合成コンダク
タンスに従った市流によって昇圧電圧ＶＰＩＩ’を形成
している電荷を放電させるので、高電圧ｖｐｐの上昇に
かかわらず祥圧禎圧■ρρ”のレベルは制限される。こ
れにより、ＦへＭＯＳトランジスタのドレイン抵抗を下
げすぎたり、カラムスイッチＭＯＳＦＥＴＱ７〜Ｑ９等
の耐圧を越えるような電圧供給を防止する。
れに従って制御電圧ＶＣも高くされるので、ＭＯＳＦＥ
ＴＱ２６がオン状態にされる。このＭＯ５ＦＥＴ’Ｑ２
ｂとＭＯ３ＦＩｌ！：ＴＱ２７〜Ｑ２９の合成コンダク
タンスに従った市流によって昇圧電圧ＶＰＩＩ’を形成
している電荷を放電させるので、高電圧ｖｐｐの上昇に
かかわらず祥圧禎圧■ρρ”のレベルは制限される。こ
れにより、ＦへＭＯＳトランジスタのドレイン抵抗を下
げすぎたり、カラムスイッチＭＯＳＦＥＴＱ７〜Ｑ９等
の耐圧を越えるような電圧供給を防止する。
（１）回路の接地電位を基準にしたレベル制限回路を付
加することによって、絶対値的に一定のレベルに制限さ
せた昇圧電圧を形成することができる。
加することによって、絶対値的に一定のレベルに制限さ
せた昇圧電圧を形成することができる。
これによって、メモリセルを構成するＦＡＭＯＳトラン
ジスタ等のドレイン抵抗の異常低下や、スイッチＭＯＳ
Ｆ ＥＴの耐圧破壊を確実に防止することができると
いう効果が得られる。
ジスタ等のドレイン抵抗の異常低下や、スイッチＭＯＳ
Ｆ ＥＴの耐圧破壊を確実に防止することができると
いう効果が得られる。
（２）書き込み高電圧Ｖｌ）Ｐを基準にしたレベル制限
回路を設けるとともに、上記回路の接地電位を基準にし
たレベル制限回路は、上記高電圧が一定のレベルを越え
ない限り動作しないようにすることによって、通常の動
作電圧のもとての書き込み効率を高くできるという効果
が得られる。
回路を設けるとともに、上記回路の接地電位を基準にし
たレベル制限回路は、上記高電圧が一定のレベルを越え
ない限り動作しないようにすることによって、通常の動
作電圧のもとての書き込み効率を高くできるという効果
が得られる。
（３）上記２つのレベル制限回路を設けることによって
、書き込み電圧マージンの拡大を図ることができる。し
たがって、その電圧変動が大きな安価な電源のライター
による書き込みを行うことができるという効果が得られ
る。
、書き込み電圧マージンの拡大を図ることができる。し
たがって、その電圧変動が大きな安価な電源のライター
による書き込みを行うことができるという効果が得られ
る。
以上本発明を実施例に基づき具体的に説明したが、この
発明はＪ二記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。例えば、書き込み高電圧の昇圧電圧を形成す
る回路は、種との実施形態を採ることができるものであ
る。また、回路の接地電位を基準にして、昇圧電圧のレ
ベルを制限させる回路は、直列形態にされたダイオード
形態のＭＯＳＦＥＴ、またはツェナーダイオード等の疋
電圧素子を利用するものであってもよい。
発明はＪ二記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。例えば、書き込み高電圧の昇圧電圧を形成す
る回路は、種との実施形態を採ることができるものであ
る。また、回路の接地電位を基準にして、昇圧電圧のレ
ベルを制限させる回路は、直列形態にされたダイオード
形態のＭＯＳＦＥＴ、またはツェナーダイオード等の疋
電圧素子を利用するものであってもよい。
また、メモリアレイＭ−ＡＲＹや他の周辺回路は、ＩＭ
々の実施形態を採ることができるものである。
々の実施形態を採ることができるものである。
以上の説明では主として本発明をその背景となった技術
分野であるＥＦＲＯＭに通用した場合について説明した
が、これに限定されるものではなく、比較的高い電圧に
より書込みを行う、例えば、ＭＮＯＳ （メタル・ナイ
トライド・オキサイド・セミコンダクク）を記憶素子と
する巳ＥＰＲＯＭ（エレクトリカリ・イレーザブル・プ
ログラマブル・リード・オンリー・メモリ）のような半
導体記１．ａ装置に広く利用できるものである。
分野であるＥＦＲＯＭに通用した場合について説明した
が、これに限定されるものではなく、比較的高い電圧に
より書込みを行う、例えば、ＭＮＯＳ （メタル・ナイ
トライド・オキサイド・セミコンダクク）を記憶素子と
する巳ＥＰＲＯＭ（エレクトリカリ・イレーザブル・プ
ログラマブル・リード・オンリー・メモリ）のような半
導体記１．ａ装置に広く利用できるものである。
第１図は、この発明に係るＥＰＲＯＭ装置の一実施例を
示す回路図、 第２図は、その昇圧回路とレベル制限回路の一実施例を
示す回路図である。 ＸＡＤＢ−ＤＣＲ，ＹＡＤＢ−ＤＣＲ・・アドレスバ・
ノファ・アドレスデコーダ、Ｍ−ＡＲＹ・・メモリアレ
イ、ＤＩＢ・・データ入カバフファ、ＤＯＢ・・データ
出力バッファ、Ｃ０ＮＴ・・制御回路 第 １ 図
示す回路図、 第２図は、その昇圧回路とレベル制限回路の一実施例を
示す回路図である。 ＸＡＤＢ−ＤＣＲ，ＹＡＤＢ−ＤＣＲ・・アドレスバ・
ノファ・アドレスデコーダ、Ｍ−ＡＲＹ・・メモリアレ
イ、ＤＩＢ・・データ入カバフファ、ＤＯＢ・・データ
出力バッファ、Ｃ０ＮＴ・・制御回路 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、書き込み高電圧を昇圧させるブートストラップ回路
と、この昇圧出力と書き込み高電圧端子との間に設けら
れ、上記書き込み高電圧端子に向かって電流を流すよう
にされたダイオード形態の複数のＭＯＳＦＥＴからなる
第１のレベル制限回路と、上記昇圧出力と回路の接地電
位点との間に設けられ、上記書き込み高電圧に従った制
御電圧を受ける可変コンダクタンス素子としてのＭＯＳ
ＦＥＴを有する第２のレベル制限回路とを含むことを特
徴とする半導体記憶装置。 ２、上記ブートストラップ回路は、上記昇圧出力電圧を
受けるＭＯＳＦＥＴを介して上記書き込み高電圧が供給
され、ディプレッション型ＭＯＳＦＥＴを負荷とし、内
部低電源電圧により形成された発振パルスを受ける駆動
ＭＯＳＦＥＴとからなるインバータ回路と、上記ＭＯＳ
ＦＥＴを介して上記書き込み高電圧が供給され、そのゲ
ートに上記インバータ回路の出力が供給された電源電圧
側ＭＯＳＦＥＴ及び回路の接地電位側に設けられ、その
ゲートに上記発振パルスが供給された接地電位側ＭＯＳ
ＦＥＴからなるプッシュプル出力回路と、このプツシユ
プル出力回路の出力に一端が接続され、他端にダイオー
ド形態のＭＯＳＦＥＴを介して上記書き込み高電圧が供
給されるキャパシタとを含むものであることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233118A JPS61113195A (ja) | 1984-11-07 | 1984-11-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233118A JPS61113195A (ja) | 1984-11-07 | 1984-11-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61113195A true JPS61113195A (ja) | 1986-05-31 |
Family
ID=16950044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59233118A Pending JPS61113195A (ja) | 1984-11-07 | 1984-11-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61113195A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0323898U (ja) * | 1989-07-17 | 1991-03-12 | ||
| JPH0323897U (ja) * | 1989-07-17 | 1991-03-12 | ||
| JPH0323896U (ja) * | 1989-07-17 | 1991-03-12 | ||
| US5347490A (en) * | 1990-06-15 | 1994-09-13 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device |
| US6125075A (en) * | 1985-07-22 | 2000-09-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
-
1984
- 1984-11-07 JP JP59233118A patent/JPS61113195A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6125075A (en) * | 1985-07-22 | 2000-09-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US6363029B1 (en) | 1985-07-22 | 2002-03-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US6970391B2 (en) | 1985-07-22 | 2005-11-29 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US7002856B2 (en) | 1986-07-18 | 2006-02-21 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JPH0323898U (ja) * | 1989-07-17 | 1991-03-12 | ||
| JPH0323897U (ja) * | 1989-07-17 | 1991-03-12 | ||
| JPH0323896U (ja) * | 1989-07-17 | 1991-03-12 | ||
| US5347490A (en) * | 1990-06-15 | 1994-09-13 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device |
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