JPS61269299A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ＭＯ５ＦＦ、’！’（絶縁ゲート形電界効果トラン
ジスタ）で構成されたＥＰＲＯＭ　（エレクトリカリ・
プログラマブル・リード・オンリー・メモリ）装置に利
用して有効な技術に関するものである。

（背景技術〕 ＦＡＭＯ５（フローティング・アバランシェインジェク
シッンＭＯ３ＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥＰＲＯＭ装置が公知である（例え
ば、特開昭５４−１５２９９３号公報参照）。

ＥＰＲＯＭ装置においては、約１２Ｖのような比較的高
い電圧にされた書込み用高電圧ｖｐｐを用いて、上記Ｆ
ＡＭＯＳトランジスタへの書き込みが行われる。この場
合、上記ＦＡＭＯ５）ランジスクのドレインには、伝送
ゲートＭＯ５ＦＥ’ｌ”として動作するカラムスイッチ
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔや、データ人力の書き込みＭ　Ｏ
Ｓ　ｌｉ’　Ｅ　Ｔを介して上記高電圧ｖｐｐが伝えら
れる。このノこめ、上記書き込み高電圧ＶｐＰは、上記
力ラムスイッチＭＯＳ　Ｆ　ＥＴやｌＦ６込みＭ　ＯＳ
　Ｆ　ＩＩ’、　’Ｉ’における実質的なしきい値電圧
によって大きくレベル低下させられる。すなわち、上記
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔは、上記のような比較的高い電圧
を伝えるためにソース電位が上昇させられるので、その
基板効果が大きく作用して上記実質的なしきい値電圧が
大きくされる。これにより、書き込みが行われるＦＡＭ
Ｏ３Ｉ・ランジスタのドレイン電圧は、上記高電圧Ｖｐ
Ｐに対して大幅に低下してしまう。

そこで、本願出願人においては、先に昇圧回路を用い°
ζ、上記高電圧Ｖｐρ以上の高い電圧を形成して、上記
のようなレベル低下を補償することを考えた。この場合
、上記昇圧電圧が必要以上に高くされてしまうことを防
止するために、昇圧回路の出力端子には、レベルリミッ
タ回路を設ける必要がある。ところが、このレベルリミ
ッタ回路として、直列接続されたタイオード形態の複数
のＭＯＳ　Ｉ”　Ｅ　Ｔを用いると、その合）戊コンダ
クタンスが小さくされる結果、その電流能力が大幅に低
下して所望のレベルリミット動作がされなくなってしま
う。そこで、所望の電流能力を持つように個々のＭＯ５
ＦＥ′ｒのサイズを大きくすると、それに伴ってし・イ
アウド面積が大きくなってしまうという問題が生じる。

〔発明の目的〕

この発明の目的は、少ないレイアウト面積で大きな電流
能力を持ち、昇圧電圧を所望の電位にレベル制限させる
レベルリミッタ回路を備えた半導体集積回路装置を提供
することにある。

この発明の他の目的は、書き込み動作の安定化を図った
ＥＰＲＯＭ装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわら、ダイオード形態のＭＯＳＦＥＴにより形成さ
れた定電圧によって動作させられるＭＯＳＦＥＴによっ
て昇圧電圧のレベルリミット動作を行わせるようにする
ものである。

〔実施例〕

第１図には、この発明が通用されたＥＰＲＯＭ装置の一
実施例の回路図が示されている。同図の各回路素子は、
公知のＣＦＡ　ＯＳ集積回路の製造技術によっ°ζ、特
に制限されないが、１侮の単結晶シリコンのような半導
体基板上において形成される。

この実施例のＥＰＲＯＭ装置は、特に制限されないが、
８つのデータ入出力端子を持つようにされ、８ビツト構
成のデータの書き込み及び読み出しが可能のようにされ
る。ＥＰＲＯＭ装置は、＋５ボルトのような電源電圧と
、十数ボルトのような高いレベルの書き込み電圧ＶＰｐ
とによって動作される。Ｅ　ｌ）　ＲＯＭ装置は、通常
の読み出し動作におい°（＋５Ｖのような電源電圧Ｖｃ
ｃによって動作される。ＥＰＲＯＭ装置は、アドレス入
力端子を介し゛ζ供給される外部アドレス信号、及び制
御端子ＣＬ、、ＯＥ、ＰＧＭを介して供給されるチップ
イネーブル信号、出力・イネーブル信号、プログラムｔ
ｇ′＋によってその動作が制御される。

°　この実施例では、上記のように８ビツト構成のデー
タ書き込み／読み出しを行うため、８組のメモリアレイ
Ｍ−ＡＲＹとデータ人力／出力回路が設けられるが同図
では、そのうちの１つのメモリアレイＭ−ＡＲＹと、デ
ータ入力回路ＤＩＢ及びデータ出力回路ＤＯＢが代表と
して例示的に示されている。メモリアレイＭ−ＡＲＹは
、複数のＦＡＭＯＳトランジスタ（不揮発へメモリ素子
・・ＭＯＳＦＥＴＱＩ−Ｑ６）と、ワード線Ｗｌ、Ｗ２
及びデータ線Ｄｉ、Ｄ２〜Ｄｎとにより構成されている
。メモリアレイＭ−ＡＲＹにおいて、同じ行に配置され
たＦＡＭＯＳトランジスタＱ１〜Ｑ３　（Ｑ４〜Ｑ６）
のコントロールゲートは、それぞれ対応するワード線Ｗ
ｌ、Ｗ２に接続され、同じ列に配置されたＦＡＭＯ５ト
ランジスタＱｌ。

Ｑ４、Ｑ２．Ｑ５及びＱ３．Ｑ６のドレインは、それぞ
れ対応するデータ線ＤＩ、Ｄ２〜Ｄｎに接続されている
。

上記ＦＡＭＯＳトランジスタの共通ソース線Ｃ８は、特
に制限されないが、書込み信号Ｗｅを受けるディブレラ
ジョン型ＭＯＳＦＥＴＱＩ　Ｏ’ｌｒ介して接地されて
いる。このＭＯＳＦＥＴＱＩ　Ｏは、次の理由によっ°
ζ設けられている。すなわち、メモリセル、例えばＱｌ
にデータを書き込む場合には、ワード線Ｗｌに１き込み
レベルの高電圧が与えられ、データ＄＊Ｄ１に書き込む
べきデータに従った高電圧もしくはは一°Ｏｖの低電圧
が与えられる。この場合、選択データ線ＤＩに結合され
た非選択とされるべきメモリセルＱ２ないしＱ３のフロ
ーティングゲートは、それとデータ線Ｄ１との不所望な
静電結合によって、データ線Ｄ１が高電位にされると、
それに応じてその電位が不所望に上昇されてしまう、そ
の結果、非選択であることによっζオフ状態に維持され
るべきメモリセルＱ２ないしＱ３が不所望に導通してし
まう、すなわち、非選択であるべきメモリセルにリーク
電流が流れ°ζしまい、選択されるべきメモリセルＱ１
に流れるべき書き込み電流が減少されてしまう０図示の
ＭＯＳＦＥＴＱＩ　Ｏは、書き込み時の上記内部制御信
号ｗｅのロウレベルによってそのコンダクタンスが比較
的小さくされる。これにより、書き込み時に流される書
き込み電流によっζ生ずる共通ソース線Ｃ３の電位は、
Ｍｏ５ＦＬ４’ｒＱ１０のコンダクタンスが比較的小さ
くされることによって比較的高い電位にされる。この共
通ソース線ＣＳの電位が比較的高（されるとＦＡＭＯＳ
トランジスタは、基板効果によっ”ζそのしきい値電圧
は比較的高くされる。このように、非選択とされるべき
ＦＡＭＯ５Ｉ−ランジスタの実効的なしきい値電圧が高
くされる結果としてその非選択とされるべきＦＡＭＯ３
）ランジスタに流れるリーク電流を小さくできる。これ
によって、書き込み高電圧によって形成された書き込み
電流が効率よく選択されたＦＡＭＯ５ｌ−ランジスタに
供給されるので、効率的な書き込み動作を行うことがで
きる。

なお、読み出し動作時には、上記ＩＩＩＩＩＮ信号７１
のハーイレベルによってＭＯＳＦＥＴＱＩ　Ｏのコンダ
クタンスは、比較的大きくされる。これにより、論理６
１″書き込みのＦＡＭＯＳトランジスタに流れる電流を
大きくできるから、読み出し速度を速くすることができ
る。

この実施例のＥＰＲＯＭ装置は、図示しない外部端子を
介して供給されるＸ、Ｙアドレス信号を受けるアドレス
バッファＸＡＤＢ、ＹＡＤＢを含む、アドレスバッファ
ＸＡＤＢ、ＹＡＤＢによって形成された相補アドレス信
号は、アドレスデコーダＸＤＣＩ２．ＹＤＣＲに供給さ
れる。同図においては、上記ＸアドレスバッファＸＡＤ
ＢとＸアドレスデコーダＸＤＣＲを合わせて回路ブロッ
クＸＡＤＢ　−ＤＣＲとして示し、上記Ｙアドレスバッ
ファＹＡＤＢとＹアドレスデコーダＹＤＣＲを合わせて
回路ブロックＹＡＤＢ　−ＤＣＲとして示している。

特に制限されないが、上記アドレスバッファＸＡＤＢと
ＹＡＤＢは、制御回路Ｃ０ＮＴによって形成されるチッ
プ選択信号ｃｅによって活性化されることによっ°Ｃ１
外部端子からのアドレス信号を取り込み、外部端子から
供給されたアドレス信号と同相の内部アドレス信号と逆
相のアドレス信号とからなる相補アドレス信号を形成す
る。

ＸアドレスデコーダＸＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイメモリアレイＭ−Ａ
ＲＹ　（図示しない他のメモリアレイに対しても同様）
のワード線に供給されるべき選択信号を形成する。Ｘア
ドレスデコーダＸＤＣＲは、特に制限されないが、＋５
ｖの電源電圧によって動作される。それ故に、アドレス
デコーダＸＤＣＲは、５ボルト系の選択信号を形成する
。

これに対して、メモリアレイＭ−ＡＲＹによって必要と
される選択信号のレベルは、読み出し動作において、例
えばは−′５■のハイレベルとは一′ＯＶのロウレベル
であり、書き込み動作の時においてほり書き込み電圧ｖ
ｐｐレベルのハイレベルとはｖＱｌ／のロウレベルであ
る。ＸアドレスデコーダＸＤＣＲから出力される５ｖ系
の選択信号に応答してメモリアレイＭ−ＡＲＹのワード
線をそれぞれ必要とされるレベルにさせるために、Ｘア
ドレスデコーダＸＤＣＲの出力端子とメモリアレイの各
ワード線との間にディプレッション型ＭＯ３ＦＥＴＱＩ
ＩないしＱ１２が設けられており、また、各ワード線と
書き込み電圧端子ＶＰＰとの間には書き込み高電圧負荷
回路ＸＲが設けられている。書き込み高電圧負荷回路Ｘ
Ｒは、その詳細を図示しないが、端子ｖｐｐと各ワード
線との間にそれぞれ設けられた高抵抗ポリシリコン層か
らなるような複数の高抵抗素子からなる。

上記ディプレッション型ＭＯＳＦＥＴＱＩ　１ないしＱ
１２は、そのゲートに制御回路Ｃ０ＮＴから出力される
５ｖ系の内部書き込み制御信号７１が供給される。

読み出し動作なら、内部書き込み制御信号マτはは％／
　５　Ｖのハイレベルにされる。この場合、ＭＯ３ＦＥ
ＴＱＩＩないしＱ１２のすべては、Ｘアドレスデコーダ
ＸＤＣＨから出力される５■系の選択１ｒ１号に対して
オン状態にされる。それ故に、ＸアドレスデコーダＸＤ
ＣＨの出力がそのまま各ワード線に伝達される。

書き込み動作なら、内部書き込み制御信号マτは、はゾ
Ｏｖのロウレベルにされる。この場合、例えば、Ｘアド
レスデコーダＸＤＣＲから出力される信号のうち、ワー
ド線Ｗ１に対応される信号がは％／　５　Ｖのハイレベ
ル（選択レベル）なら、ＭＯ３ＦＥＴＱＩ　ｌは、その
ゲートに加わる電圧がそのソースに加わる電圧に対し°
ζ相対的に負レベルにされるので自動的にオフ状態にさ
れる。これに応じて、ワード線Ｗ１は、回路ＸＲによっ
てほり書き込み電圧Ｖｌ）Ｐのレベルのハイレベルにさ
れる。これに対し、例えば、ＸアドレスデコーダＸＤＣ
Ｈのワード線Ｗ２に対応される信号かはｖＱＶのロウレ
ベルなら、ＭＯ３ＦＥＴＱｌ　２はオン状態のままにさ
れる。それ故に、ワード線Ｗ２は、アドレスデコーダＸ
ＤＣＨによってはｓｌ　Ｑ　ｖのロウレベルにされる。

第１図においては、メモリアレイＭ−ＡＲＹに対して共
通データ線ＣＤが設けられている。メモリアレイＭ−Ａ
ＲＹのデータ線とそのメモリアレイに対応される共通デ
ータ線ＣＤとの間には、カラムスイッチ回路を構成する
ＭＯＳＦＥＴＱ７〜Ｑ９が設けられている。

ＹアドレスデコーダＹＤＣＲは、それに供給さ゛れる相
補アドレス信号に従い、メモリアレイＭ−ＡＲＹのデー
タ線を選択するための選択信号を形成する。Ｙアドレス
デコーダＹＤＣＲは、ＸアドレスデコーダＸＤＣＲと同
様に５ｖ系の電源電圧によって動作される。Ｙアドレス
デコーダＹＤＣＲから出力される選択信号は、カラムス
イッチ回路の制御のために利用される。ここで、カラム
スイッチ回路は、書き込み動作において、書き込み電圧
レベルの書き込み信号を伝送できる能力が必要とされる
。カラムスイッチＭＯＳＦＥＴを十分にオンオフさせる
ことができるようにするため、ＹアドレスデコーダＹＤ
ＣＲの出力端子とカラムスイッチＭＯＳＦＥＴのゲート
、すなわち、カラム選択線との間には、ディプレッジ覆
ン型ＭＯ３ＦＥ’ｌ’Ｑ１３〜Ｑ１５が配置されている
。これらＭＯ５ＦＨ’ｌ’Ｑ１３ないしＱ１５のゲート
には、前記ＭＯＳ　Ｆ　Ｈ’ｌ’Ｑ　１１ないしＱ１２
と同様に、内部書き込み制御信号ｗｅが供給される。カ
ラム選択線のそれぞれと、後述するような昇圧回路■ｐ
ｐ’　　−Ｇによって形成された昇圧電圧端子ｖｐｐ”
との間には、齋き込み高電圧負荷回路ＹＲが設けられて
いる。

上記共通データ線ＣＤは、外部端子１１０から入力され
る書き込み信号を受けるデータ入力回路Ｌ）１Ｂの出力
端子に結合されている。データ入力回路ＤＩ１３におけ
る出力回路は、上記昇圧電圧■ｐｐ’によって制御され
る書き込みＭＯＳＦＥＴを介して書き込み電圧ｖｐｐを
送出する。この出力回路は、書き込みバルスマ１がはＶ
５Ｖのようなハイレベル（読み出し動作）なら、その出
力インピーダンスが高インピーダンス状態となるように
される。

データ出力回路ＤＯ８の入力端子は、共通データ線ＣＤ
に結合される。データ出力回路ＤＯＢは、センスアンプ
と、その出力を受ける出カバソファから構成される。セ
ンスアンプは、特に制限されないが、共通データ線ＣＤ
にバイアス電流を供給するためのバイアス回路を持つ、
バイアス回路は、制御回路Ｃ０ＮＴから供給される読み
出し制御信号ｏｅによって動作状態にされ、その動作状
態においてバイアス電流を出力する。バイアス回路は、
適当なレベル検出機能を持つようにされる。これによっ
て、データ出力回路ＤＯＢの人力レベルが所定電位以下
の時にバイアス電流が形成され、入力レベルが所定電位
に達するとバイアス電流が実質的に０になるようにされ
る。

選択されたメモリセルは、予めそれに書き込まれたデー
タに従って読み出し時のワード線選択レベルに対して高
いしきい値電圧か又は低いしきい値電圧を持つ。

メモリアレイＭ−ＡＲＹ内の選択されたメモリセルが高
いしきい値電圧（＠０″）をもっている場合、共通デー
タ線ＣＤと回路の接地点との間に直流電流通路が形成さ
れない、この場合、共通データ線ＣＤは、センスアンプ
からの電流供給によって比較的ハイレベルにされる。セ
ンスアンプにおけるバイアス回路からのバイアス電流の
供給は、共通データ１ＩＩＡＣＤが所定電位に達すると
実質的に停止される。それ故に、共通データ線のハイレ
ベルは、比較的低い電位に制限される。

これに対して、メモリアレイＭ−ＡＲＹ内の選択された
メモリセルが低いしきい値電圧をもっている場合、共通
データ線ＣＤと回路の接地点との間にカラムスイッチＭ
Ｏ３ＦＥＴ、データ線、選択されたメモリセル及びＭＯ
ＳＦＥＴＱＩ　Ｏを介する直流電流経路が形成される。

それ故に、共通データ線ＣＤは、バイアス回路から供給
されるバイアス電流にかかわらずにロウレベルにされる
。

このようなバイアス回路による共通データ線ＣＤのハイ
レベルとロウレベルとの振幅制限は、次の利点をもたら
す、すなわち、共通データ線ＣＤ等に信号変化速度を制
限する浮遊容量等の容量が存在するにかかわらずに、読
み出しの高速化を図ることができる。言い換えると、複
数のメモリセルからのデータを次々に読み出すような場
合において共通データ線ＣＤの一方のレベルが（ｌｈ方
のレベルへ変化させられるまでの時間を短くすることが
できる。

データ出力回路ＤＯＢにおける出力バッファは、その動
作が読み出し制御信号Ｏｅによって制御されるように構
成される。出力バッファは、制御信号０６がはｈ／　５
　ｖのようなハイレベルなら、センスアンプから供給さ
れる信号と対応するレベルのデータ信号を外部端子Ｉ１
０に出力する。これに対し、出カバソファは、制御信号
ＯｅがはゾＯｖのロウレベルなら、高出力インピーダン
ス状態となるようにされる。これによって、出力バラシ
アは、書き込み動作時にデータ入出力端子Ｉ１０に供給
される書き込みデータ信号のレベルを制限しないように
される。

制御回路ＣＯＮ　’Ｉ’は、電源電圧Ｖｃｃによって動
作状態にされ、外部端子から供給される書き込み高電圧
ｖｐｐ、チップイネーブル信号ＣＥ、出力イネーブル信
号ＯＥ及びプログラム信号ＰＧＭに応じて各種の制御信
号を形成する。

第２図には、上記昇圧電圧ｖｐｐ’を形成する昇圧回路
Ｖｐｐ’　　−Ｇの一実施例の回路図が示されている。

この昇圧回路は、図示しない発振回路の発振出力ＯＳＣ
を受け、上記高電圧端子ＶＰＰから供給された高電圧Ｖ
ｐρによって動作する次の各回路素子によって構成され
る。ディプレッション型負荷ＭＯＳＦＥＴＱ２１とエン
ハンスメント型駆動ＭＯＳＦＥＴＱ２２とは、インバー
タ回路を構成し、上記発振信号ＯＳＣを受けてその逆相
の発振信号を形成する。この逆相の発振信号と上記発振
信号Ｏ５Ｃとは、それぞれプッシュプル形態のＭＯ３Ｆ
ＥＴＱ２３．Ｑ２４のゲートに供給される。上記インバ
ータ回路とプツシプル回路には、エンハンスメント型Ｍ
Ｏ３ＦＥＴＱ２０を介して上記電圧ＶＰＩＩＩの供給が
行われる。上記プッシュプル回路の出力端子はキャパシ
タＣＩの一端に接続される。

このキャパシタＣ１の他端は、一方においてダイオード
形態のＭＯＳＦＥＴＱ２７のアノード側に接続される。

上記キャパシタＣＩの（を端と電圧端子Ｖｐρとの間に
は、そのプリチャージ動作を行うダイオード形態のＭＯ
ＳＦＥＴとエンハンスメント型ＭＯＳＦＥＴＱ２５が直
列に接続される。上記ダイオード形態のＭＯＳＦＥＴＱ
２７のカソード側と電圧端子ＶＰＰとの間には、出力容
量Ｃ２へのプリチャージを行うダイオード形態のＭＯ５
ＦＥ’ｌ’Ｑ３２が設けられる。

上記ＭＯ５Ｉ”ＥＴＱ２５と上記ＭＯ５ＦＥ’ｌ”Ｑ２
０のゲートには、昇圧電圧ｖｐｐ’が供給されることに
よって、レベル損失なく上記高電圧ＶＰｇ）を伝える。

この昇圧回路の動作の概略は、次の遺りである。

発振出力Ｏ５Ｃがハイレベルのとき、インバータ回路と
プツシプル回路の出力レベルがロウレベルにされる。こ
れによって、キャパシタＣ１には、ＭＯＳＦＥＴＱ２５
．Ｑ２６を通してプリチャージが行われる。次に、上記
発振出力Ｏ８Ｃがロウレベルにされたとき、インバータ
回路とプッシュプル回路の出力レベルがハイレベルにさ
れる。これによって、キャパシタＣ１の他端の電位は、
ブートストラップ作用によって上記プリチャージレベル
とプッシュプル回路の出力ハイレベルとが加算された高
レベルにされる。この高レベルによりダイオード形態の
ＭＯＳＦＥＴＱ２７がオン状態にされ、上記出力キャパ
シタＣ２へ電荷移送を行−い、昇圧電圧ｖｐｐ”を高く
する。このような動作の繰り返しによって、出力容量Ｃ
２から得られる昇圧電圧Ｖｐｆｌ’　は、上記ＭＯ５Ｆ
Ｅ’ｌ’Ｑ３２によるプリチャージ電圧から徐々に上昇
させられ、最終的に２倍の高電圧２ＶｐｐからＭＯＳＦ
ＥＴＱ２６及びＱ２７のしきい値電圧を差し引いた電圧
まで上昇させられる。

この実施例では、上記昇圧電圧ＶＰＰ’が必要以上に昇
圧させられることによって、それが供給されるカラムス
イッチＭＯＳ　Ｆ　ＥＴ等の耐圧電圧以上にされてしま
うこと等を防止するため、次のレベルリミッタ回路が設
けられる。

上記ダイオード形態のＭＯＳＦＥＴＱ２７のカソード側
と電圧端子Ｖｌ）Ｐとの間には、ＭＯＳＦＥＴＱ３１が
設けられる。このＭＯＳＦＥＴＱ３１に対して並列に設
けられ、直列接続されたダイオード形態（７）ＭＯＳＦ
ＥＴＱ２８〜Ｑ３０が設けられる。これらのダイオード
形態のＭＯＳＦＥＴＱ２８〜Ｑ３０のうち、電圧端子Ｖ
ＰＰ側に設けられたＭＯＳＦＥＴＱ２８と上記Ｍ　ＯＳ
　Ｆ　Ｅ　ＴＱ　３１は、電流ミラー形態にされる。言
い換えるならば、ＭＯＳＦＥＴＱ３１のゲートは、ダイ
オード形態のＭＯ３ＦＥ’ｌ’Ｑ２８のアノード側に接
続される。

上記ＭＯＳＦＥＴＱ３１は、そのサイズ（Ｗ／　Ｌ）が
大きく設定されることによって、そのコンダクタンスが
比較的大きくされる。これに対してダイオード形態＜７
）ＭＯＳＦＥＴｌ”Ｑ２８〜Ｑ３０は、そのサイズ（Ｗ
／Ｌ）が小さく設定されることによって、そのコンダク
タンスが小さくされる。

この実施例のレベルリミット動作は、次の通りである。

昇圧電圧Ｖｐρ°が昇圧され、電圧Ｖｐρに対してＭＯ
ＳＦＥ’ｒＱ２８〜Ｑ３０１７）合成しきい値電圧より
高くされると、これらのＭＯＳＦＥＴＱ２８〜Ｑ２９が
オン状態にされる。上記ＭＯ３ＦＥＴＱ２Ｂのオン状態
によって、それと電流ミラー形態にされたＭＯ３ＦＥ’
ｒＱ３１もオン状態にされる。このＭＯＳＦＥＴＱ３１
は、そのサイズ（Ｗ／Ｌ）が比較的大きく設定されるこ
とによって、ＭＯＳＦＥＴＱ２８とのサイズ比に従った
大きな電流能力を持つ、これによって、昇圧電圧Ｖｐρ
゛のレベルリミット動作が行われる。

この実施例では、１つのＭＯＳ　Ｆ　ＥＴにより実質的
に昇圧電圧ＶＰＰ’　のレベルリミット動作を行うもの
であるので、それほどサイズを大きくすることなく十分
な電流能力を持つようにすることができる。これによっ
て、レベルリミッタ回路全体としてのレイアウト面積を
小さくできる。

〔効　果〕

＋１）昇圧電圧が一定のレベル以上にされたことを識別
するダイオード形態のＭＯＳＦＥＴと、上記昇圧電圧の
レベルリミット動作を行うＭＯＳＦＥＴと別けて設ける
ことによって、上記レベルリミット動作を行うＭ　ＯＳ
　Ｆ　Ｅ　Ｔのみを比較的大きな電流能力を持つように
形成すればよいから、レベルリミッタ回路全体としてレ
イアウト面積を小さくできるという効果が得られる。

（２）上記（１）により、レベルリミッタ機能を持つ昇
圧回路を内蔵する半導体集積回路装置のチップサイズの
小型化が図られ、半導体集積回路装置の量産化を図るこ
とができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第２図の実施
例回路において、ＭＯ３ＦＥＴＱ２８を省略するもので
あってもよい。

この場合、昇圧電圧ＶＰＧＩ’が低下したとき、ＭＯＳ
ＦＥＴＱ３１のゲートに電荷保持されてしまうことによ
る誤動作を防止するために、微少なリーク電流を流す高
抵抗手段を設けることが望ましい。

また、昇圧回路は、それが内蔵される半導体集積回路装
置において必要とされる電源電圧の３倍以上の高い電圧
を形成するもの等、種々の実施形態を採ることができる
。上記ＥＰＲＯＭ装置は、１チツプのマイクロコンピュ
ータに内蔵されるものであってもよい。

〔利用分野〕

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるＥＰＲＯＭ装置に
通用した場合について説明したが、これに限定されるも
のではなく、昇圧回路とそのレベルリミッタ回路を内蔵
する各種半導体集積回路装置に広く利用できるものであ
る。

【図面の簡単な説明】

第１図は、この発明が適用されたＥＰＲＯＭ装置の一実
施例を示す回路図、 第２図は、その昇圧回路とレベルリミッタ回路の一実施
例を示す回路図である。 ＸＡＤＢ　−１）ＣＲ・・Ｘアドレスバッファ・デコー
ダ、ＹＡＤＢ　−ＤＣ：Ｒ・・Ｙアドレスバッファ・デ
コーダ、Ｍ−ＡＲＹ・・メモリアレイ、ＤＯＢ・・デー
タ信号回路、ＤＩＢ・・データ入力回路、Ｃ０ＮＴ・・
制御回路、ｖｐｐ″　−Ｇ・・昇圧回路 第　２　図 ５Ｃ

Claims (1)

1. 【特許請求の範囲】 １、パルス信号を受けて第１の端子に供給される電圧を
   越えるレベルにされた昇圧電圧を形成する昇圧回路と、
   上記昇圧回路の出力が供給される第２の端子と、上記第
   ２の端子と上記第１の端子との間に設けられたＭＯＳＦ
   ＥＴと、このＭＯＳＦＥＴのゲートと上記第２の端子と
   の間に設けられ、直列接続にされた複数のダイオード形
   態のＭＯＳＦＥＴとからなるレベルリミッタ回路を含む
   ことを特徴とする半導体集積回路装置。 ２、上記ＭＯＳＦＥＴのゲートと、上記第１の端子との
   間には、ダイオード形態にされたＭＯＳＦＥＴが設けら
   れるものであることを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置。 ３、上記半導体集積回路装置は、コントロールゲートと
   フローティングゲートとを有し、フローティングゲート
   に電荷を取り込むことにより情報記憶を行うＦＡＭＯＳ
   トランジスタがマトリックス状に配置されて構成された
   メモリアレイを含むＥＰＲＯＭ装置であり、上記昇圧回
   路は書き込み用高電圧以上の昇圧電圧を形成し、その昇
   圧電圧に従って書き込み動作における上記メモリアレイ
   のカラムスイッチＭＯＳＦＥＴのゲートに伝えられる選
   択信号及びデータ入力回路の書き込みパルスを伝える選
   択信号が形成されるものであることを特徴すとる特許請
   求の範囲第１又は第２項記載の半導体集積回路装置。