JPS6226697A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
電気的に書き込み及び消去がなれるＥＥＰＲＯＭ　（エ
レクトリカリ・イレーザブル・プログラマブル・リード
・オンリー・メモリ）に利用して有効な技術に関するも
のである。

〔背景技術〕

半導体不揮発性メモリ、例えば比較的薄いシリコン酸化
膜とその上に形成され比較的厚いシリコン窒化膜（ナイ
トライド）との２層構造のゲート絶縁膜を持つ絶縁ゲー
ト電界効果トランジスタ（以下、単にＭＮＯＳという）
は、その駆動電源が遮断されても記憶内容を保持する。

このＭＮＯＳは、記憶情報の書込み及び消去を電気的に
行うことができる。

Ｎチャンネル型ＭＮＯ３において、消去状態もしくは記
憶情報が書込まれていない状態では、そのしきい値電圧
は例えば−４〜−３ｖのような負電圧になる。ＭＮＯＳ
のゲート絶縁膜には、記憶情報の書込み又は消去のため
に、トンネル現象によりキャリアの注入が生じるような
高電界が作用させられる。すなわち、書込み動作におい
て、ＭＮＯ５の基体ゲート（ウェル）とゲート電極間に
高電圧が印加される。ソース領域及びドレイン領域には
、書込むべき情報に応じたレベルの電圧、例えばはゾＯ
ｖの低電圧又は上記高電圧が印加される。ソース領域及
びドレイン領域との間のシリコン領域表面には、上記の
ようなゲート電極に正の高電圧が加えられることに応じ
てチャンネルが誘導される。このときのチャンネルの電
位はソース領域°及びドレイン領域の電位と等しい。そ
こで、ソース領域及びドレイン領域に上記のように０■
の電圧が印加されるとゲート絶縁膜には上記ゲートの高
電圧に応じた高電界が作用するようになる。

その結果、ゲート絶縁膜にはトンネル現象によりチャン
ネルからキャリアとしての電子が注入される。これによ
って、ＭＮＯＳのしきい値電圧は、上記−４■から例え
ば＋４■のような正の値に変化する。一方、ソース領域
及びドレイン領域に上記のように高電圧が印加されてい
る場合、ゲートとチャンネルとの間の電位差は数■にし
かならない、すなわち、トンネル現象による電子の注入
が起こるには不十分な電圧がゲート絶縁膜に加わる。

そのため、ＭＮＯＳのしきい値電圧は変化しない。

消去の場合には、ゲート電極と基体ゲート間逆方向に高
電圧を印加して、逆方向のトンネル現象を生じしめて、
キャリアとしての電子を基体ゲートに戻すものである。

このような記憶素子は、負のしきい値電圧を持つので、
そのゲートが結合されたワード線を回路の接地電位のよ
うなロウレベルにしてもオン状態を維持する。したがっ
て、メモリセルは、第２図に示すようなアドレス選択用
のＭＯＳＦＥＴＱが設けられる。このため、書き込みの
みを電気的に行うＥＰＲＯＭのようなプログラマブルＲ
ＯＭに比べて、ＥＥＰＲＯＭはメモリセルを構成する素
子数が多くなることの他、上記ＭＮＯ５）ランジスタＭ
のゲートが結合された第１のワード線Ｗ１１と、上記ス
イッチＭＯ３ＦＥＴＱのゲートが結合された第２のワー
ド線Ｗ１２のそれぞれに対してそれぞれアドレスデコー
ダのような回路が必要になるため、素子数が大きくなっ
てしまう（なお、ＭＮＯＳについては、例えば特開昭５
５−１５６３７０号公報、雑誌「日経エレクトロニクス
１１９８１年７月６日付、第１９３頁〜第２０６頁等を
参照）。

〔発明の目的〕

この発明の目的は、素子数の低減を図った半導体記憶装
置を提供することにある二 この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、アドレスデコーダの出力信号と読み出し、書
き込み及び消去信号とを受けて、電気的に書き込み及び
消去が成される不揮発性記憶素子に対して、読み出し、
書き込み及び消去動作を行わせる回路の接地電位、正及
び負の電位からなる３値の選択信号を形成する電圧変換
回路を設けることによって、１つの不揮発止記憶素子に
よりメモリセルを構成するものである。

〔実施例〕

第１図には、この発明をＭＮＯＳを記憶素子とするＥＥ
ＦＲＯＭ装置に適用した場合の一実施例の回路図が示さ
れている。この実施例回路において、Ｐチャンネル型の
ＭＯＳＦＥＴは、そのチャンネル部分に直線が付加され
ることによりＮチャンネルＭＯ５ＦＥＴの記号と区別さ
れた記号をもって表されている。

この実施例では、約５■のような電源電圧Ｖｃｃの他、
読み出し、書き込み及び消去動作ために用いられる一５
Ｖのような負の電圧Ｖｐが用いられる。この負の電圧Ｖ
ｐは、特に制限されないが、発振回路と整流回路からな
り、かつＥＥＰＲＯＭと共に１つの半導体基板上に形成
される電圧発生回路により形成される。このような電圧
発生回路は、例えば、ダイナミック型ＲＡＭ等に内蔵さ
れる公知の基板バックバイアス電圧発生回路と類似の回
路を用いることができる。

同図において、メモリアレイＭ−ＡＲＹは、マトリック
ス配置されたメモリセルとしてのＭＮＯＳトランジスタ
Ｍ１〜Ｍ４を含んでいる。同一の行に配置されたＭＮＯ
５ｒランジスタＭ１とＭ２のそれぞれのゲートは、ワー
ド線Ｗ１に共通接続される。同様に他の同一の行に配置
されたＭ　Ｎ　ＯＳトランジスタＭ３とＭ４のゲートは
、それぞれワード線Ｗ２に共通接続されている。

同一の列に配置されたＭＮＯ３！−ランジスタＭ１とＭ
’３のドレインは、ディジット（もしくはデータ）線Ｄ
１に共通接続され、そのソースは共通ソース線Ｓ１に接
続されている。同様に他の同一の列に配置されたＭＮＯ
ＳトランジスタＭ２とＭ４のドレイン及びソースは、そ
れぞれディデッド線り２．共通ソース線Ｓ２に接続され
ている。上記メモリアレイＭ−ＡＲＹを構成するＭＮＯ
ＳトランジスタＭ１〜Ｍ４は、特に制限されないが、共
通のＰ型つェル領域ＷＥＬＬ内に形成される。

この実施例においてメモリセルは、アドレス選択用のス
イッチＭＯ５ＦＥＴが省略され、１つのＭＮＯＳ）ラン
ジスタから構成される。このように１つのＭＮＯ５Ｉ−
ランジスタのみによりメモリセルを構成して、その読み
出し、書き込み及び消去動作を実現するため、そのゲー
トが結合されたワード線は、読み出し、書き込み及び消
去動作に応じて、電源電圧ＶＣＣ％回路の接地電位ＯＶ
及び負の電圧Ｖｐのような３値電圧の駆動信号を形成す
る次のような電圧変換回路ＸＤＲＶによりその選択／非
選択が行われる。

図示しないアドレスバッファによって形成された内部ア
ドレス信号は、それぞれ単位のアドレスデコーダを構成
するノア（ＮＯＲ）ゲート回路Ｇ１、Ｇ２等によって解
読される。ゲート回路Ｇ１の出力信号は、Ｐチャンネル
ＭＯ３ＦＥＴＱＩとＮチャンネルＭＯ５ＦＥＴＱ２から
なるＣＭＯＳインバータ回路ｒＶ１の入力端子に供給さ
れる。

このＣＭＯＳインバータ回路ＩＶＩの出力信号は、一方
においてＰチャンネル型の伝送ゲートＭＯ３ＦＥＴＱ５
を介して後述する３値レベルの出力回路ＴＲＯの入力端
子に伝えられる。上記Ｃ１，Ａ　ＯＳインバータ回路Ｉ
ＶＩの出力信号は、他方においてＰチャンネルＭＯＳＦ
ＥＴＱ３とＮチャンネルＭＯＳ　Ｆ　ＥＴＱ　４からな
るＣＭＯＳインバータ回路ＩＶ２によって反転され、Ｐ
チャンネル型の伝送ゲートＭＯ３ＦＥＴＱ６を介して上
記３値レベルの出力回路ＴＲＯの入力端子に伝えられる
。上記Ｐチャンネル型の伝送ゲートＭＯ３ＦＥＴＱ５゜
Ｇ６は、そのゲートに相補的な内部書き込み信号Ｗ、Ｗ
が供給されることによって相補的に上記それぞれの信号
を伝送する。

上記３値しベル出力回路ＴＲＯは、次の各回路素子によ
り構成される。すなわち、正の電源電圧端子Ｖｃｃと負
の電圧端子Ｖｐとの間には、ＣＭＯＳインバータ形態の
ＰチャンネルＭＯ５，ＦＥＴＱ７とＮチャンネルＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｂが設けられる。

このＣＭ　ＯＳ−（ンバータ回路（Ｇ７．Ｇ８）の入力
端子と負の電圧ＶｐＯ間ｄは、その出力信号を受ける帰
還用のＮチャンネルＭＯ３ＦＥＴＱ９が設けられる。ま
た、上記ＣＭＯＳインバータ回路（Ｇ７．ＱＢ）の出力
端子とそれに対応するワード線Ｗ１との間には、消去／
書込制御信号Ｅ／Ｗを受けるＮチャンネル型の伝送ゲー
トＭＯ３ＦＥＴＱＩＯが設けられる。　他のワード線Ｗ
２等に対しても、上記単位のアドレスデコーダ回路Ｇ２
の出力信号と、内部書き込み信号Ｗ及び消去／Ｗ込制御
信号Ｅ／Ｗを受けて動作する類似の電圧変換回路が設け
られる。

また、上記メモリアレイＭ−ＡＲＹのディジット線ＤＩ
　Ｄ２等は、特に制限されないが、書き込み及び消去の
ときに動作させられる上記類似の３値しベル変換回路か
らなる駆動回路ＤＲＶと、ラッチ回路ＦＦが設けられて
いる。上記各ディジット線ＤＩ、Ｄ２等は、図示しない
Ｙアドレスデコーダによって形成された選択信号Ｙｌ、
Ｙ２等によって制御されるカラムスイッチＭ　ＯＳ　Ｆ
　Ｅ　ＴＱ２１．Ｑ２２等を介して共通ディジット線に
結合される。

共通ソース線は、特に制限されないが、プッシュプル形
態にされたＰチャンネルＭＯ５ＦＥＴ’Ｑ２１とＮチャ
ンネルＭＯ３ＦＥＴＱ２２により、選択的に電源電圧Ｖ
ｃｃ、回路の接地電位ＯＶ又はハイインピーダンス状態
にされる。上記ＭＯＳＦＥＴＱ２１のゲートには、制御
信号Ｗ、／Ｅが供給される。ＭＯＳＦＥＴＱ２１は、書
込み及び消去動作の時オン状態にされ、共通ソース線の
電位をＶｃｃのようなハイレベルにする。上記Ｍ　ＯＳ
　Ｆ　ＥＴＱ２２のゲートには、制御信号Ｒが供給され
る。

ＭＯＳＦＥＴＱ２２は、読み出し動作のときオン状態に
され、共通ソース線の電位を回路の接地電位とす・る。

マタ、上記メモリセルが形成されるウェル領域ＷＥＬＬ
は、電圧発生回路Ｖｗ−Ｇにより、動作モードに従って
ウェル領域ＷＥＬＬに供給する電−１圧を形成する。

“上記共通ディシフト線の信号は、一方においてセンス
アンプを含むデータ出力回路ＤＯＢの入力端子に結合さ
れる。データ出力回路ＤＯＢは、読み出し動作モードの
時、動作状態にされ共通ディジット線の信号を増幅して
外部端子Ｉ１０へ送出させる。データ出力回路ＤＯＢは
、出力イネーブル信号が出力を禁止させるレベルにある
とき、又は読み出し動作以外のときその出力がハイイン
ピーダンス状態にされる。

外部端子Ｉ１０は、またデータ入力回路ＤＩＲの入力端
子に接続される。このデータ入力回路ＤＩＢの出力端子
は上記共通ディジ７ト線に結合される。このデータに回
路ＤＩＢは、書き込み動作モードの時、動作状態にされ
外部端子ｒ１０から供給された書き込み信号を共通ディ
ジット線に伝える。共通ディジット線に伝えられた書き
込み信号は、選択信号によってオン状態にされたカラム
スイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔを介して１つのディシフ
ト線に伝えられ、対応されたラッチ回路ＦＦに取り込ま
れる。この実施例では、１つの書き込みサイクル中にお
いて、カラムスイッチの切り換え、言い換えるならば、
Ｙアドレス信号の切り換えに同期して害き込み信号を供
給することにより、複数ビットからなる書き込み信号を
シリアルに供給することもできる。データ入力回路ＤＩ
Ｂは、書き込み動作モード以外のときその出力がハイイ
ンピーダンス状態にされる。

この実施例のＥＥＦＲＯＭ装置は、外部端子Ｃ５，ＰＧ
Ｍ、ＯＥを介して供給されるチップ選択信号、プログラ
ム信号、出力イネーブル信号等のような制御信号に従っ
て図示の各回路の動作を制御するための内部制御信号を
形成するところの図示しない制御回路を含む。

例えば、チップ選択信号Ｃ８がハイレベルであり、プロ
グラム信号ＰＧＭがロウレベルであるなら、そ°れらの
信号の組み合わせはチップ非選択モードを意味する。チ
ップ選択信号ＣＳ及び出カイネーブルｆａ号ＯＥがロウ
レベルであり、プログラム信号ＰＧＭがロウレベルであ
るなら、その組み合わせは読み出し動作モードを３味す
る。チップＧＭがハ・ｆレベルなら、その組み合わせは
書き込み動作モードを意味する。

この実施例に従うと、上記ＭＮＯＳトランジスタに対す
る各種動作におけるレベルは、次表１のようにされる。

但し、表１において、記号Ｎは一５■のような負電位を
意味し、記号Ｐは一ト５Ｖのような正電位を意味する。

記号ＯはＯＶのような電位を意味する。記号Ｆは、フロ
ーティング状態を意味する。記号Ｌ１は、Ｍ　Ｎ　ＯＳ
の記憶情報に従った２ｖのようなハイレベル又はＯｖの
ようなロウレベルを意味する。記号Ｌ２は、書き込むべ
きデータに従ったレベルを意味し、＋５Ｖのような正電
位又は−５■のような負電位をとる。記号Ｌ３は、消去
されるべきメモリセルが形成されているウェル領域に＋
５■のような正電位が加えられ、それぞれメモリセルが
形成されたウェル領域のうち消去されるべきメモリセル
が存在しないウェル領域に一５Ｖのような負電位が加え
られることを意味する。

表 上記各種の動作モードにおける回路動作の詳細は、次の
ようになる。

書込み動作においては、内部書き込み信号Ｗと消去／書
込十！ｊ御信ｙ＋Ｅ／Ｗは共にハイレー・ル（Ｖｃｃ）
にされ、反転の内部書込み信号Ｗは０ウレベル（は＼゛
ＯＶ）にされる。また、ウェルＷＥＬＬには上記負電圧
Ｖｐと同じ一５ｖが供給され、共通ソー°ス線Ｓは＋５
ｖのようなハイレベル（又はフローティング状態）にさ
れる。上記内部書込み信号Ｗのロウレベルによって伝送
ゲートＭＯ３ＦＥＴＱ５．Ｑ１５等はオン状態に、伝送
ゲートＭＯ３ＦＥＴＱ６．Ｑ１６等はオフ状態にされる
。

したがって、ノアゲート回路Ｇ１の出力信号がハイレベ
ルの選択レベルにされているなら、ＣＭＯＳインバータ
回路ＩＶＩによって形成されたロウレベルの選択信号が
伝送ゲー）ＭＯＳＦＥＴＱ５を通して３値しベル出力回
路ＴＲＯに伝えられる。

このロウレベルの信号によりＰチャンネルＭＯ３ＦＥＴ
Ｑ７がオン状態にされ、その出力信号をは’ｙ’Ｖｃｃ
レベルのハイレベルにさせる。このハイレベルの出力信
号によってＮチャンネルＭＯＳＦＥＴＱ９がオン状態に
されるので、かかる出力回路ＴＲＯの入力信号が回路の
接地電位のようなロウレベルから負の電圧Ｖｐまで低下
される。このような負の電圧Ｖｐによって、Ｎチャンネ
ルＭＯ３ＦＥＴＱＢがオフ状態にされる゛。これととも
に、上記オン状態にされていたＰチャンネルＭＯ３ＦＥ
ＴＱ５は、それにおける２つの電極のうちのＭＯＳＦＥ
′ｒＱ７．Ｑ８のゲートに結合されている電極の電位（
以下ソース電位と称する）が負の電位にされることによ
り、相対的にそのゲート電圧がハイレベルにされるので
オフ状態にされる。こ、れにより、ＭＯＳＦＥＴＱ７．
ＱＢを介する直流電流の発生、及び上記ＣＭＯＳインバ
ータ回路のＭＯＳＦＥＴＱ２と上記ＭＯ３ＦＥＴＱ５及
びＭＯＳ　ＦＥ　Ｔ　Ｑ　９を介する直流電流の発生が
防止できる。上記消去／書込制御信号Ｅ／Ｗのハイレベ
ルによって、ＭＯＳＦＥＴＱＩＯがオン状態にされてい
るので、ワード線Ｗ１は、出力回路ＴＲＯの出力に応じ
てはソ′電源電圧Ｖｃｃのようなハイレベルにされる。

これに対して、非選択のワード線Ｗ２等は、−５Ｖ（Ｖ
ｐ）のようなロウレベルにされる。すなわち、このとき
の上記ノアゲート回路Ｇ２の出力信号は非選択のロウレ
ベルにされている。これにより、ＭＯ３ＦＥＴＱＩ　１
及びＱ１２からなるＣ”ＭＯＳインバータ回路ＩＶ３の
出力信号はは〈ＶＣＣのし°ベルのハイレベルにされる
。したがって、伝送ゲー）ＭＯ３ＦＥＴＱＩ　５を通し
て供給されるハイレベルによって、ＮチャンネルＭＯ３
ＦＥＴＱ１Ｂがオン状態に、ＰチャンネルＭＯ３ＦＥＴ
Ｑ１７がオフ状態にされる。これにより、上記のように
一５ｖのような負電圧Ｖｐが、オフ状態にされている伝
送ゲートＭＯ３ＦＥＴＱ２０を介してワード線Ｗ２に伝
えられる。

各デ、ｆジット線の電位Ｄｉ、Ｄ２等は、既に書込むべ
き信号を保持しているラッチ回路Ｆ“Ｆの出力信号に応
じた駆動回路ＤＲＶによる上記頭似の電圧変換動作によ
って、書き込み動作（キャリアの注入）を行う場合、−
５Ｖのような負電位にされ、書き込みを行わない場合−
ト５■のようなハ、イレベルにされる。これにより、書
き込みが行われるＭＮＯＳのゲートとチャンネル（ドレ
イン）との間には約１０Ｖもの高電圧が印加されるため
、トンネル現象によってキャリアの注入がなされる。

書き込みを行わない場合はゲートとチャンネル（ドレイ
ン）とが同電位になるから上記トンネル現象によるキャ
リアの注入は行われない。

上記消去動作において、上記反転の内部書き込み信号Ｗ
と消去／書込制御信号Ｅ／Ｗはハイレベル（Ｖｃｃ）に
され、非反転の内部書込み信号Ｗはロウレベルにされる
。また、ウェルＷＥＬＬは、電圧発生回路Ｖ　ｗ　−Ｇ
により＋５■にされ、共通ソース線ＳはＶＣＣの、よう
なハ・Ｃレベルにされる。

この場合には、上記書き込み動作とは逆に、上記非反転
の内部書込み信号Ｗのロウレベルによっての伝送ゲート
・ＭＯＳＦＥＴＱ６．Ｑｌ６等はオン状態に、伝送ゲー
トＭＯ３ＦＦ、ＴＱ５．Ｑ１５等はオフ状態にされる。

したがって、ノアゲート回路Ｇ１の出力信号がハイレベ
ルの選択レベルにされたとき、ＣＭＯＳインバータ回１
１１Ｖ１とＣＭＯＳインパーク回路ＩＶ２とを通したハ
イレベルの選択信号が伝送ゲートＭ　ＯＳ　Ｆ　ＥＴ　
Ｑ　６を通して出力画１ｉＴＲｏ伝えられる。このハイ
レベルの信号により、上記書き込み動作の場合とは逆に
、Ｎ千ヤンネルＭＯ３ＦＥＴＱ８がオン状態にされ、そ
の出力信号が電圧Ｖｐのような負電圧（−５Ｖ）にされ
る。

これに対して、非選択とされるべきワード線Ｗ２等は、
上記の場合とは逆に、＋５Ｖ（Ｖｃｃ）のようなハイレ
ベルにされる。すなわち、上記ノア）ゲート回路Ｇ２の
出力信号が非選択のロウレベルにされているとこれによ
り、ＣＭＯＳインバータ回路ＩＶ３とＣＭＯＳインバー
タ回路ＩＶ４とを通した出力信号はロウレベルにされる
。このロウレベルの信号によりＰチャンネルＭＯＳ　Ｆ
　ＥＴＱ１７がオン状態にされ、その出力信号をハイレ
ベルにさせる。このハイレベルの出力信号によってＮチ
ャンネルＭＯ５ＦＥＴＱ１９がオン状態にされるので、
その入力信号を回路の接地電位のようなロウレベルから
負の電圧Ｖｐまで低下させる。

このような負の電圧Ｖｐによって、ＮチャンネルＭＯ５
ＦＥＴＱＩ　８がオフ状態にされるとともに、゛上記オ
ン状態にされていたＰチャンネルＭ　ＯＳ　ＦＥＴＱ１
６はそのソース電位が負の電位にされることにより、相
対的にデー１−ｆｆｉ圧がハ・（Ｌ−ベルにされるので
オフ状態にされる。これにより、ＭＯＳＦＥＴＱＩ　７
．Ｑｌ　８及び上記ＣＭＯＳインバータ回路のＭＯＳＦ
ＥＴＱＩ　３と上記Ｍ　ＯＳ　Ｆ”　ＥＴＱ１６及びＭ
ＯＳ　Ｆ　ＥＴＱ　１９を通して直流電流が消費される
ことが防止できる。上記消去／書込制御信号Ｅ／Ｗのハ
イレベルによって、ＭＯＳＦＥＴＱ２Ｑがオン状態にさ
れているので、ワード線Ｗ２は、はｖ＠源電圧′ｖ’Ｃ
Ｃのようなハイレベルにされる。駆動回路Ｄ　Ｒ’ｖ’
は、消去動作のとき上記類似の電圧変換動作によって、
デ２ｔジット線Ｄ１の上位を＋５■のような正電位にさ
せる。これにより、消去が行われるＭＮＯＳのゲートと
ヘヤンネル（ドレイン）との間には前述に対して逆方向
に約１０Ｖもの高電圧が印加されることによって、ゲー
ト絶縁膜に蓄積されたキャリアが基体であるウェルに戻
される。

、　読み出し動作において、上記非反転の内部青き込み
信号Ｗはハイレベルに、消去／′仔込制ｒＡ信号Ｅ／Ｗ
は上記書き込み及び消去動作モードとは逆にロウレベル
（Ｏｖ）にされ、反転の内部書込み信号Ｗはロウレベル
にされる。また、ウェルＷＥＬＬに１よ上記負電圧Ｖｐ
と同じ一５Ｖが供給され、共通ソース線Ｓは回路の接地
電位が与えられる。

上記内部書込み信号Ｗのロウレベルによっての伝送ゲー
トＭＯＳＦＥＴＱ５．Ｑ１５等はオン状態に、伝送ゲー
トＭＯ３ＦＥＴＱ６．Ｑ１６等はオフ状態にされる。し
たがって、ノアゲート回路Ｇ１の出力信号がハイレベル
の選択信号にされたとき、ＣＭＯＳインバータ回路ＩＶ
Ｉを通したロウレベルの選択信号が伝送ゲー）ＭＯＳＦ
ＥＴＱ５を通して出力回路ＴＲＯに伝えられる。このロ
ウレベルの信号によりＰチャンネルＭＯ５ＦＥＴＱ７が
オン状態にされ、その出力信号をハイレベルにさせる。

このハイレベルの出力信号によってＮチャンネルＭＯＳ
　Ｆ　ＥＴＱ　９がオン状態にされるので、その入力信
号が回路の接地電位のようなロウレベルから負の電圧Ｖ
ｐまで低下される。このような負の電圧Ｖｐによって、
ＮチャンネルＭＯ３ＦＥＴＱ８がオフ状態にされる。そ
れとともに、上記オン状態にされていたＰチャンネルＭ
Ｏ３ＦＥＴＱ５はそのソース電位が負の電位にされるこ
とにより、相対的にゲート電圧がハイレベルにされるの
でオフ状態にされる。これにより、ＭＯ３ＦＥＴＱ７．
Ｑ８及び上記ＣＭＯＳインバータ回路のＭＯ３ＦＥＴＱ
２と上記ＭＯ３ＦＥＴＱ５及びＭＯ３ＦＥＴＱ９を通し
て直流電流が消費されることが防止できる。

上記消去／書込制御信号Ｅ／Ｗにより、ＭＯ３ＦＥＴＱ
ＩＯのゲートは、ロウレベルにされる。

この場合、ワード線Ｗ１が予め負の電圧（Ｖｐ）の非選
択レベルにされていることにより、上記ＭＯ３ＦＥＴＱ
Ｉ　Ｏは、そのゲート電圧が上記のようなロウレベルに
されているけれども、そのソース電位（選択すべきワー
ド線Ｗｌ）がゲート電位に対して相対的にロウレベルに
されることになるのでオン状態にされる。ＭＯ３ＦＥＴ
ＱＩＯのオン状態は、そのゲート、ソース間電圧がその
しきい値電圧に達するまで維持される。その結果、ワー
ド線Ｗｌは、その選択が開始されるとＭＯ５ＦＥＴＱＩ
Ｏのゲート電圧に応じてほり回路の接地電位まで上昇さ
れる。

これ°に対して、非選択のワード線Ｗ２等は、書き込み
動作の場合と同様に一５Ｖ（Ｖｐ）のようなロウレベル
にされる。すなわち、上記ノアゲート回路Ｇ２の出力信
号は非選択のロウレベルにされている。これにより、Ｃ
ＭＯＳインバータ回路（Ｑｌ　ｌ’、　Ｑｌ　２）の出
力信号はハイレベルにされる。したがって、伝送ゲート
ＭＯＳＦＥＴＱＩ５を通してハイレベルの信号が伝達さ
れるため、ＮチャンネルＭＯ５ＦＥＴＱ１８がオン状態
に、ＰチャンネルＭＯ３ＦＥＴＱＩ　７がオフ状態にさ
れる。このように−５■のような負電圧Ｖｐは、上記ロ
ウレベルの制御信号Ｅ／Ｗに対して負の電位にされるか
ら、ＭＯ３ＦＥＴＱ２０がオン状態がオン状態にされる
ため、ワード線Ｗ２に伝えられる。これにより、非選択
のワード線Ｗ２等に結合されたＭＮＯＳｌ−ランジスタ
は、その書き込みの有無にかかわずに、言い換えるなら
ば、そのしきい値電圧が−４〜−３ｖのような負の電位
を持つものであっても全てオフ状態にされる。

これに対して選択されたワード線Ｗ１に結合されたＭＮ
ＯＳ）ランジスタは、その記憶情報に従って負のしきい
値電圧を持つのがオン状態に、正のしきい値電圧を持つ
ものがオフ状態にされる。

このようにＭＮＯＳトランジスタは、読み出し動作のと
きに、その記憶情報に従ってオン状態／オフ状態にされ
る。このオン状態／オフ状態を識別するため、ディジッ
ト線Ｄ１．Ｄ２等に結合される電圧変換回路等は、非動
作状態にされるとともに、カラムスイッチＭＯＳ　Ｆ　
ＥＴを介して選択されたディジット線にはデータ出力回
路ＤＯＢに含まれるセンスアンプの負荷回路等を介して
電流が供給されることによって、上記オン状！！ｉ／オ
フ状態に従った電流の有無が識別される。

特に制限されないが、この実施例におていは、制御信号
が書込み動作を指示したなら、最初にアドレス指定され
た１つのワード線に結合されたメモリセルの読み出しが
行われる。この読み出し動作は、上記通常の意味での読
み出し動作と異なり内部的に行われる。すなわち、上記
ワード線の選択動作によってそれに対応されたメモリセ
ルの記憶情報が各ディジット線に読み出される。これら
読み出し信号は、各ディジット線に対応して設けられた
ラッチ回路ＦＦにいったん保持される。このような内部
読み出し動作の次に、消去動作が行われる。すなわち、
上記選択のワード線は一５■のような負電位に、他の非
選択のワード線は＋５Ｖのような正電位にされる。また
、駆動回路ＤＲＶは、消去信号を受けて各ディジット線
を上記正電位（＋　５　Ｖ）にさせる。このとき、電圧
発生回路Ｖｗ−Ｇは、ウェルＷ　Ｅ　Ｌ　Ｌの電位を一
５Ｖ（７）ような負電位にする。これにより、上記１本
のワード線に対応された全メモリセルの消去がなされる
。この消去動作の前もしくは後に、外部端子から供給さ
れる書込み信号がＹアドレス信号により指示されたカラ
ムスイッチＭＯＳ　Ｆ　ＥＴとそのディジット線を介し
てラッチ回路ＦＦに伝えられる。

すなわち、ラッチ回路ＦＦの保持情報が上記読み出し信
号から書込み信号に置き換えられる。この場合、上記Ｙ
アドレス信号の切り換えにより、複数ビットの書込み信
号をそれに対応されたラッチ回路ＦＦに対して保持情報
の置き換えを行うこともできる。このようなアドレス切
り換え動作（ベージモード）によって、多ビットの書込
みを１つの書込みサイクル中で行うことができるから、
高速書込み動作を実現できる。

この後、上記書込み動作によって１本のワード線に対応
されたメモリセルに対して、それぞれのラッチ回路ＦＦ
の保持情報に従って駆動回路ＤＲ■が各ディジット線の
電位を決定する。これにより、実質的に上記ラッチ回路
ＦＦに対して保持情報の置き換えに対応してメモリセル
の書込みが行われる。なお、１ビット単位での書込みを
行う場合、データ人カバフファに書込み信号に対応した
３値レベルを形成する駆動回路を設けるものであっても
よい。

〔効　果〕

（１）メモリセルの選択／非選択レベルをその動作モー
ドに応じて正電圧、回路の接地電位及び負電圧の３値の
組み合わせにより構成することによって、メモリセルを
１つのＭＮＯＳ）ランジスタのみによって゛構成できる
。これにより、アドレス選択用のＭＯＳＦＥＴが不要に
なるから、メモリアレイを構成する素子数と、アドレス
選択用のＭＯＳＦＥＴを選択するためのアドレスデコー
ダが不要になるため大幅な素子数の削減を図るとこがで
きるという効果が得られる。これにより、例えば、約１
Ｍビットのような大記憶容量を持つようなＥＥＰＲＯＭ
を実現できる。

（２）ＭＮＯＳＩ−ランジスタの読み出し動作において
、ワード線の選択レベルを回路の接地電位に設定するこ
とにより、正のしきい値電圧を持つＭＮＯＳトランジス
タをオフ状態にできる。これによって、記憶情報に従っ
てＭＮＯＳ）ランジスタをオン状態／オフ状態にさてそ
の読み出しを行うことができるから、従来のようにその
しきい値電圧の差に従ったコンダクタンスの差に応じた
電流差をセンスする方式に比べて、そのセンス動作マー
ジンを大きくできるという効果が得られるとともに、読
み出し時の消費電流を小さくできるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、アドレスデコ
ーダの出力信号と読み出し、書き込み及び消去動作モー
ドに応じて前述のように正電圧、負電圧及び回路の接地
電位からなる３値からなる電圧信号を選択的に出力させ
る電圧変換回路の具体的回路構成は、何であってもよい
。また、ＥＥＰＲＯＭは、ＮチャンネルＭＯＳＦＥＴと
ＭＮＯＳ）ランジスタ及び若干のバイポーラ型トランジ
スタとから構成するものであってもよい。

〔利用分野〕

この発明は、ＭＮＯＳ）ランジスタのように電気的に書
き込み及び消去が行われる不揮発性記憶素子をメモリセ
ルとする半導体記憶装置に広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、従来のメモリセルの一例を示す回路図である。

Claims (1)

1. 【特許請求の範囲】 １、電気的に書き込み及び消去が成される不揮発性記憶
   素子がマトリックス配置されたメモリアレイと、アドレ
   ス信号を解読して上記メモリアレイにおける１つの不揮
   発性記憶素子の選択信号を形成するアドレスデコーダと
   、上記アドレスデコーダの出力信号と読み出し、書き込
   み及び消去信号とを受けて、上記不揮発性記憶素子に対
   して読み出し、書き込み及び消去動作を行わせる回路の
   接地電位、正及び負の電位からなる３値の選択信号を形
   成する電圧変換回路とを含むことを特徴とする半導体記
   憶装置。 ２、上記電圧変換回路は、読み出し及び書き込み動作と
   消去動作とを区別する制御信号に従ってアドレスデコー
   ダの出力信号とその反転信号を選択的に送出させるレベ
   ル反転制御回路と、上記レベル反転制御回路の出力信号
   を受けて、正の電圧と負の電圧により動作するＣＭＯＳ
   インバータ回路と、このＣＭＯＳインバータ回路の出力
   信号を受け、その入力端子と負の電圧端子間に設けられ
   た帰還用のＮチャンネルＭＯＳＦＥＴと、読み出し動作
   と書き込み及び消去動作とを区別する制御信号を受けて
   、上記ＣＭＯＳインバータ回路の出力信号をメモリアレ
   イの対応する選択線に供給するＮチャンネルＭＯＳＦＥ
   Ｔとからなるものであることを特徴とする特許請求の範
   囲第１項記載の半導体記憶装置。