JPH0528784A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0528784A JPH0528784A JP3186439A JP18643991A JPH0528784A JP H0528784 A JPH0528784 A JP H0528784A JP 3186439 A JP3186439 A JP 3186439A JP 18643991 A JP18643991 A JP 18643991A JP H0528784 A JPH0528784 A JP H0528784A
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- memory device
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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- G—PHYSICS
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
Abstract
(57)【要約】
【目的】不揮発性半導体記憶装置の消去モード時にセル
トランジスタのゲートに負電圧を印加する方式を採用す
る場合、負電圧発生回路を常に動作させる必要をなく
し、スタンドバイ電流を零に、ワード線ドライバの回路
構成を単純化し、読み出しの高速化を図る。 【構成】消去モード時にセルトランジスタ11のゲートに
負電圧を印加する方式を採用した不揮発性半導体記憶装
置において、ロウデコーダ回路 2はワード線12に接続さ
れたＮチャネルトランジスタ24を有し、このＮチャネル
トランジスタは半導体基板内のＰウェル33上に形成され
ると共にソース36・基板33相互が接続されており、上記
Ｐウェルは、消去モード時に負電圧Ｖbb、それ以外の動
作モード時には接地電位が与えられることを特徴する。
トランジスタのゲートに負電圧を印加する方式を採用す
る場合、負電圧発生回路を常に動作させる必要をなく
し、スタンドバイ電流を零に、ワード線ドライバの回路
構成を単純化し、読み出しの高速化を図る。 【構成】消去モード時にセルトランジスタ11のゲートに
負電圧を印加する方式を採用した不揮発性半導体記憶装
置において、ロウデコーダ回路 2はワード線12に接続さ
れたＮチャネルトランジスタ24を有し、このＮチャネル
トランジスタは半導体基板内のＰウェル33上に形成され
ると共にソース36・基板33相互が接続されており、上記
Ｐウェルは、消去モード時に負電圧Ｖbb、それ以外の動
作モード時には接地電位が与えられることを特徴する。
Description
【０００１】
【産業上の利用分野】本発明は、電気的消去・再書込み
可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係
り、特にロウデコーダ回路に関する。
可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係
り、特にロウデコーダ回路に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの代表的なメモリセルとし
ては、ＥＴＯＸ（米国インテル社登録商標）型セルと呼
ばれるトンネル・オキサイドＥＰＲＯＭ（EPROM with T
unnelOxide ）セルが知られている。
ては、ＥＴＯＸ（米国インテル社登録商標）型セルと呼
ばれるトンネル・オキサイドＥＰＲＯＭ（EPROM with T
unnelOxide ）セルが知られている。
【０００３】このＥＴＯＸ型セルを使用したＥＥＰＲＯ
Ｍは、書込みはビット単位で行なわれ、消去は全セルの
ソースに同時に高電圧を印加して全ビット一括で行なわ
れる（フラッシュ消去）、または、選択されたブロック
のセルのソースに同時に高電圧を印加してブロック単位
で行なわれる。
Ｍは、書込みはビット単位で行なわれ、消去は全セルの
ソースに同時に高電圧を印加して全ビット一括で行なわ
れる（フラッシュ消去）、または、選択されたブロック
のセルのソースに同時に高電圧を印加してブロック単位
で行なわれる。
【０００４】図７は、ＥＴＯＸ型セルの断面構造を示し
ている。71は第１導電型の半導体基板、72および73はこ
の半導体基板71の表面に選択的に設けられ、半導体基板
とは逆の第２導電型の第１不純物領域（ソース）および
第２不純物領域（ドレイン）、74は上記半導体基板表面
上に形成されたゲート絶縁膜（トンネル絶縁膜）、75は
上記半導体基板上のソース・ドレイン間で上記ゲート絶
縁膜74を介して設けられたフローティングゲート（浮遊
ゲート電極）、76は上記フローティングゲート上に層間
絶縁膜77を介して設けられたコントロールゲート（制御
ゲート電極）である。
ている。71は第１導電型の半導体基板、72および73はこ
の半導体基板71の表面に選択的に設けられ、半導体基板
とは逆の第２導電型の第１不純物領域（ソース）および
第２不純物領域（ドレイン）、74は上記半導体基板表面
上に形成されたゲート絶縁膜（トンネル絶縁膜）、75は
上記半導体基板上のソース・ドレイン間で上記ゲート絶
縁膜74を介して設けられたフローティングゲート（浮遊
ゲート電極）、76は上記フローティングゲート上に層間
絶縁膜77を介して設けられたコントロールゲート（制御
ゲート電極）である。
【０００５】上記ＥＴＯＸ型セルの動作原理について
は、例えば IEDM 85 p.616-619," A single transistor
EEPROM cell and its implementation in a 512K CMOS
EEPROM " S.Mukherjee 他, に詳述されている。
は、例えば IEDM 85 p.616-619," A single transistor
EEPROM cell and its implementation in a 512K CMOS
EEPROM " S.Mukherjee 他, に詳述されている。
【０００６】即ち、データ書込み（プログラム）時に
は、ソース電圧ＶS として低電圧（例えば０Ｖ）が与え
られ、基板71に低電圧（例えば０Ｖ）が与えられ、コン
トロールゲート電圧ＶCGとして高電圧Ｖpp（例えば１２
Ｖ）が与えられ、ドレイン電圧ＶD として高電圧が与え
られる。すると、ドレイン・ソース間にオン電流が流
れ、ドレイン近傍でホット・エレクトロンおよびホット
・ホールの対が発生する。そして、ホールは基板電流と
して基板71に流れるが、ホット・エレクトロンがフロー
ティングゲート75に注入されることにより、トランジス
タのコントロールゲート76からみた閾値が上昇し、書込
みが完了する。
は、ソース電圧ＶS として低電圧（例えば０Ｖ）が与え
られ、基板71に低電圧（例えば０Ｖ）が与えられ、コン
トロールゲート電圧ＶCGとして高電圧Ｖpp（例えば１２
Ｖ）が与えられ、ドレイン電圧ＶD として高電圧が与え
られる。すると、ドレイン・ソース間にオン電流が流
れ、ドレイン近傍でホット・エレクトロンおよびホット
・ホールの対が発生する。そして、ホールは基板電流と
して基板71に流れるが、ホット・エレクトロンがフロー
ティングゲート75に注入されることにより、トランジス
タのコントロールゲート76からみた閾値が上昇し、書込
みが完了する。
【０００７】また、データ消去は、ソース72に高電圧Ｖ
pp、コントロールゲート76に低電圧（例えば０Ｖ）がそ
れぞれ与えられ、ドレイン73が例えばフローティング状
態に設定されることにより行なわれる。この時、コント
ロールゲート76・フローティングゲート75間の容量とフ
ローティングゲート75・ソース72間の容量との容量比お
よびソース電圧ＶS に応じてフローティングゲート電位
ＶFGが設定され、ソース72とフローティングゲート75と
の間の薄い（約１０ｎｍ）トンネル絶縁膜74にフゥラー
・ノルトハイム（Fowler−Nordheim）トンネル電流が流
れることによりフローティングゲート75からエレクトロ
ンが抜かれ、消去が完了する（閾値が書込み前の状態に
なる）。ところで、上記したように消去時にソース72に
高電圧Ｖppを印加することに伴い、以下に述べるような
問題点（ａ）、（ｂ）がある。
pp、コントロールゲート76に低電圧（例えば０Ｖ）がそ
れぞれ与えられ、ドレイン73が例えばフローティング状
態に設定されることにより行なわれる。この時、コント
ロールゲート76・フローティングゲート75間の容量とフ
ローティングゲート75・ソース72間の容量との容量比お
よびソース電圧ＶS に応じてフローティングゲート電位
ＶFGが設定され、ソース72とフローティングゲート75と
の間の薄い（約１０ｎｍ）トンネル絶縁膜74にフゥラー
・ノルトハイム（Fowler−Nordheim）トンネル電流が流
れることによりフローティングゲート75からエレクトロ
ンが抜かれ、消去が完了する（閾値が書込み前の状態に
なる）。ところで、上記したように消去時にソース72に
高電圧Ｖppを印加することに伴い、以下に述べるような
問題点（ａ）、（ｂ）がある。
【０００８】（ａ）消去時にソース72に高電圧Ｖppを印
加するので、ソース72側の接合耐圧を高めなければなら
ない。そのためには、ソース側拡散層の深さをドレイン
側より深くする、あるいは、ソース側拡散層の不純物濃
度を下げるなどの最適化が必要である。ソース側に深い
拡散層を必要とすることは、デバイスのスケーリングの
妨げになる。実際、同一の設計基準で設計したセルのゲ
ート長を比較すると、ＥＴＯＸ型セルは通常のＥＰＲＯ
Ｍセルよりも０．２μｍ程度長くなる。
加するので、ソース72側の接合耐圧を高めなければなら
ない。そのためには、ソース側拡散層の深さをドレイン
側より深くする、あるいは、ソース側拡散層の不純物濃
度を下げるなどの最適化が必要である。ソース側に深い
拡散層を必要とすることは、デバイスのスケーリングの
妨げになる。実際、同一の設計基準で設計したセルのゲ
ート長を比較すると、ＥＴＯＸ型セルは通常のＥＰＲＯ
Ｍセルよりも０．２μｍ程度長くなる。
【０００９】（ｂ）消去時にソース72に高電圧Ｖppを印
加するので、ソース近傍でホット・ホールが発生する。
このホット・ホールの一部はトンネル絶縁膜74中にトラ
ップされ、セルの信頼性が低下する。
加するので、ソース近傍でホット・ホールが発生する。
このホット・ホールの一部はトンネル絶縁膜74中にトラ
ップされ、セルの信頼性が低下する。
【００１０】上記問題点（ａ）、（ｂ）を解決するため
に、IEEE Electron Device Letters,Vol.11,No.11,Nove
mber 1990 p.514-516 " An Investigation of Erase mo
de dependent hole trapping in Flash EEPROM Memory
cell "SAMEER HADDAD 他,とかIEDM 90-115 " A 5 volt
only 16M bit Flash EEPROM cell with a simplestack
ed gate structure " N.Ajika他, などに、消去時にコ
ントロールゲート76に負電圧を印加する方式が提案され
ている。この方式は、消去時にコントロールゲート76に
例えば−１０Ｖ、ソース72に例えば５Ｖを印加し、トン
ネル電流によって消去するものである。
に、IEEE Electron Device Letters,Vol.11,No.11,Nove
mber 1990 p.514-516 " An Investigation of Erase mo
de dependent hole trapping in Flash EEPROM Memory
cell "SAMEER HADDAD 他,とかIEDM 90-115 " A 5 volt
only 16M bit Flash EEPROM cell with a simplestack
ed gate structure " N.Ajika他, などに、消去時にコ
ントロールゲート76に負電圧を印加する方式が提案され
ている。この方式は、消去時にコントロールゲート76に
例えば−１０Ｖ、ソース72に例えば５Ｖを印加し、トン
ネル電流によって消去するものである。
【００１１】この方式の利点の１つは、消去時にソース
72に印加される電圧が低いので、ソース72側の接合耐圧
が低くてもよい。従って、ソース側拡散層の深さをドレ
イン側より深くする、あるいは、ソース側拡散層の不純
物濃度を下げるなどの最適化が不要になり、セルのゲー
ト長を短縮することが可能になる。
72に印加される電圧が低いので、ソース72側の接合耐圧
が低くてもよい。従って、ソース側拡散層の深さをドレ
イン側より深くする、あるいは、ソース側拡散層の不純
物濃度を下げるなどの最適化が不要になり、セルのゲー
ト長を短縮することが可能になる。
【００１２】また、消去時にソース72からバンド間トン
ネル電流（Band to Band Tunnelling 電流、Ｂ−Ｂ電
流）が流れ、その電流値はチップ全体で数ｍＡにもなる
ので、昇圧回路の使用が困難になる。従って、従来は消
去用の高電圧Ｖppを外部から供給しなければならず、Ｅ
ＥＰＲＯＭの適用範囲が狭くなっていたが、上記方式で
は、消去時にソース電圧を通常の電源電圧Ｖccから印加
することが可能になり、５Ｖの単一電源化が可能になる
という利点もある。上記したような方式は、利点が大き
いので、ＥＥＰＲＯＭの今後の主流になると思われる。
ネル電流（Band to Band Tunnelling 電流、Ｂ−Ｂ電
流）が流れ、その電流値はチップ全体で数ｍＡにもなる
ので、昇圧回路の使用が困難になる。従って、従来は消
去用の高電圧Ｖppを外部から供給しなければならず、Ｅ
ＥＰＲＯＭの適用範囲が狭くなっていたが、上記方式で
は、消去時にソース電圧を通常の電源電圧Ｖccから印加
することが可能になり、５Ｖの単一電源化が可能になる
という利点もある。上記したような方式は、利点が大き
いので、ＥＥＰＲＯＭの今後の主流になると思われる。
【００１３】なお、ゲートに負電圧を印加する方式とし
て、従来は、ISSCC 89 p.132-133," A 5V-Only 256K Bi
t CMOS Flash EEPROM "(Fig.5) S.D'Arrigo他, で提案
されているように、ゲートに負電圧が印加されたＰチャ
ネルトランジスタによりワード線ドライバとワード線と
を分離する回路が用いられてきた。
て、従来は、ISSCC 89 p.132-133," A 5V-Only 256K Bi
t CMOS Flash EEPROM "(Fig.5) S.D'Arrigo他, で提案
されているように、ゲートに負電圧が印加されたＰチャ
ネルトランジスタによりワード線ドライバとワード線と
を分離する回路が用いられてきた。
【００１４】その具体的な回路例を図８に示す。ここ
で、Ｐチャネルトランジスタ81およびＮチャネルトラン
ジスタ82は通常のＣＭＯＳ型のワード線ドライバを構成
しているが、その出力ノード（ワード線WLとの接続ノー
ド）と上記Ｎチャネルトランジスタ82との間にＰチャネ
ルトランジスタ83が挿入されている。このＰチャネルト
ランジスタ83のゲートには負電圧が印加されている。前
記ワード線WLは、ソース・ゲート相互が接続されたＰチ
ャネルトランジスタ84を介して負電圧発生回路85に接続
されている。
で、Ｐチャネルトランジスタ81およびＮチャネルトラン
ジスタ82は通常のＣＭＯＳ型のワード線ドライバを構成
しているが、その出力ノード（ワード線WLとの接続ノー
ド）と上記Ｎチャネルトランジスタ82との間にＰチャネ
ルトランジスタ83が挿入されている。このＰチャネルト
ランジスタ83のゲートには負電圧が印加されている。前
記ワード線WLは、ソース・ゲート相互が接続されたＰチ
ャネルトランジスタ84を介して負電圧発生回路85に接続
されている。
【００１５】この回路は、通常はワード線ドライバとし
て働く。消去時には、Ｐチャネルトランジスタ81をオフ
状態にし、負電圧発生回路（ネガティブ・チャージ・ポ
ンプ）85からＰチャネルトランジスタ84を介してワード
線WLに負電圧を印加する。この場合、ワード線WLにはＰ
チャネルトランジスタ81、83、84のＰ+ 不純物拡散領域
しか接続されていないので、ワード線WLに負電圧を印加
しても順方向にバイアスされるＰＮ接合部分は存在しな
い。しかし、上記したようにＰチャネルトランジスタ83
によりワード線WLとＮチャネルトランジスタ82とを分離
する方式は、次に述べるような問題がある。 （ａ）Ｐチャネルトランジスタ83のゲート酸化膜にかか
るストレスが大きい。 （ｂ）Ｐチャネルトランジスタ83のコンダクタンスｇｍ
が低く、ワード線ドライバの動作速度が遅くなる。
て働く。消去時には、Ｐチャネルトランジスタ81をオフ
状態にし、負電圧発生回路（ネガティブ・チャージ・ポ
ンプ）85からＰチャネルトランジスタ84を介してワード
線WLに負電圧を印加する。この場合、ワード線WLにはＰ
チャネルトランジスタ81、83、84のＰ+ 不純物拡散領域
しか接続されていないので、ワード線WLに負電圧を印加
しても順方向にバイアスされるＰＮ接合部分は存在しな
い。しかし、上記したようにＰチャネルトランジスタ83
によりワード線WLとＮチャネルトランジスタ82とを分離
する方式は、次に述べるような問題がある。 （ａ）Ｐチャネルトランジスタ83のゲート酸化膜にかか
るストレスが大きい。 （ｂ）Ｐチャネルトランジスタ83のコンダクタンスｇｍ
が低く、ワード線ドライバの動作速度が遅くなる。
【００１６】（ｃ）Ｐチャネルトランジスタ83のゲート
に負電圧を印加し続ける必要があるので、負電圧発生回
路85を常に動作させる必要があり、スタンドバイ電流を
零にすることができない。以下、上記問題点（ａ）、
（ｂ）、（ｃ）について詳述する。
に負電圧を印加し続ける必要があるので、負電圧発生回
路85を常に動作させる必要があり、スタンドバイ電流を
零にすることができない。以下、上記問題点（ａ）、
（ｂ）、（ｃ）について詳述する。
【００１７】（ａ）書込み時には、選択されたワード線
には例えば１２Ｖの高電圧が印加され、非選択のワード
線は接地された状態にならなければならない。従って、
Ｐチャネルトランジスタ83の基板電位は１２Ｖ以上必要
である。この状態で、非選択ワード線にＰチャネルトラ
ンジスタ83を介して接地電位を与えるためには、Ｐチャ
ネルトランジスタ83のゲートに大きな負電圧（例えば−
４Ｖ）が印加されなければならない。この時、Ｐチャネ
ルトランジスタ83のゲート酸化膜には、１６Ｖという極
めて高い電圧が印加されることになる。そこで、Ｐチャ
ネルトランジスタ83のゲート酸化膜は、上記のような高
い電圧が印加されても破壊しないだけの膜厚（例えば５
０ｎｍ）が必要となる。０．８μｍ系の通常のトランジ
スタのゲート酸化膜の膜厚が２０ｎｍ程度であることを
考えると、それを遥かに越える膜厚をＰチャネルトラン
ジスタ83のゲート酸化膜に適用しなければならないの
は、デバイスのスケーリングに反する。また、Ｐチャネ
ルトランジスタ83にだけ他のトランジスタとはゲート酸
化膜の膜厚が異なるトランジスタを使用することは、プ
ロセスが複雑になる。
には例えば１２Ｖの高電圧が印加され、非選択のワード
線は接地された状態にならなければならない。従って、
Ｐチャネルトランジスタ83の基板電位は１２Ｖ以上必要
である。この状態で、非選択ワード線にＰチャネルトラ
ンジスタ83を介して接地電位を与えるためには、Ｐチャ
ネルトランジスタ83のゲートに大きな負電圧（例えば−
４Ｖ）が印加されなければならない。この時、Ｐチャネ
ルトランジスタ83のゲート酸化膜には、１６Ｖという極
めて高い電圧が印加されることになる。そこで、Ｐチャ
ネルトランジスタ83のゲート酸化膜は、上記のような高
い電圧が印加されても破壊しないだけの膜厚（例えば５
０ｎｍ）が必要となる。０．８μｍ系の通常のトランジ
スタのゲート酸化膜の膜厚が２０ｎｍ程度であることを
考えると、それを遥かに越える膜厚をＰチャネルトラン
ジスタ83のゲート酸化膜に適用しなければならないの
は、デバイスのスケーリングに反する。また、Ｐチャネ
ルトランジスタ83にだけ他のトランジスタとはゲート酸
化膜の膜厚が異なるトランジスタを使用することは、プ
ロセスが複雑になる。
【００１８】（ｂ）読み出し時には、選択ワード線に５
Ｖが印加されるので、Ｐチャネルトランジスタの基板電
位は５Ｖ以上必要である。この状態で、非選択ワード線
にＰチャネルトランジスタを介して接地電位を与えるた
めには、Ｐチャネルトランジスタに５Ｖ以上の基板バイ
アス電位がかかった状態で動作させることになる。この
ため、Ｐチャネルトランジスタのコンダクタンスｇｍが
低く、ワード線ドライバの動作速度が遅くなり、ロウデ
コーダ回路の高速化は期待できない。また、前述したよ
うにＰチャネルトランジスタのゲート酸化膜は厚く、こ
の面から考えてもロウデコーダ回路の高速化にとって不
利である。
Ｖが印加されるので、Ｐチャネルトランジスタの基板電
位は５Ｖ以上必要である。この状態で、非選択ワード線
にＰチャネルトランジスタを介して接地電位を与えるた
めには、Ｐチャネルトランジスタに５Ｖ以上の基板バイ
アス電位がかかった状態で動作させることになる。この
ため、Ｐチャネルトランジスタのコンダクタンスｇｍが
低く、ワード線ドライバの動作速度が遅くなり、ロウデ
コーダ回路の高速化は期待できない。また、前述したよ
うにＰチャネルトランジスタのゲート酸化膜は厚く、こ
の面から考えてもロウデコーダ回路の高速化にとって不
利である。
【００１９】（ｃ）ＥＥＰＲＯＭの応用分野には、携帯
型コンピュータなどのように電池で動作するものがあ
る。この分野への適用を考えた時、スタンドバイ電流を
零にすることができないことは、大きなハンディとな
る。
型コンピュータなどのように電池で動作するものがあ
る。この分野への適用を考えた時、スタンドバイ電流を
零にすることができないことは、大きなハンディとな
る。
【００２０】
【発明が解決しようとする課題】上記したように消去モ
ード時にセルトランジスタのゲートに負電圧を印加する
方式を採用したＥＥＰＲＯＭにおいて、ゲートに負電圧
が印加されたＰチャネルトランジスタによりＣＭＯＳワ
ード線ドライバとワード線とを分離する従来の回路は、
Ｐチャネルトランジスタのゲート酸化膜にかかるストレ
スが大きいという問題、Ｐチャネルトランジスタのコン
ダクタンスが低く、ワード線ドライバの動作速度が遅く
なるという問題、Ｐチャネルトランジスタのゲートに負
電圧を印加し続ける必要があるので、負チャージポンプ
回路を常に動作させる必要があり、スタンドバイ電流を
零にすることができないという問題があった。
ード時にセルトランジスタのゲートに負電圧を印加する
方式を採用したＥＥＰＲＯＭにおいて、ゲートに負電圧
が印加されたＰチャネルトランジスタによりＣＭＯＳワ
ード線ドライバとワード線とを分離する従来の回路は、
Ｐチャネルトランジスタのゲート酸化膜にかかるストレ
スが大きいという問題、Ｐチャネルトランジスタのコン
ダクタンスが低く、ワード線ドライバの動作速度が遅く
なるという問題、Ｐチャネルトランジスタのゲートに負
電圧を印加し続ける必要があるので、負チャージポンプ
回路を常に動作させる必要があり、スタンドバイ電流を
零にすることができないという問題があった。
【００２１】本発明は上記の問題点を解決すべくなされ
たもので、消去モード時にセルトランジスタのゲートに
負電圧を印加する方式を採用する場合、負電圧発生回路
を常に動作させる必要をなくし、スタンドバイ電流を零
に、ワード線ドライバの回路構成を単純化し、読み出し
の高速化を図り得る不揮発性半導体記憶装置を提供する
ことを目的とする。
たもので、消去モード時にセルトランジスタのゲートに
負電圧を印加する方式を採用する場合、負電圧発生回路
を常に動作させる必要をなくし、スタンドバイ電流を零
に、ワード線ドライバの回路構成を単純化し、読み出し
の高速化を図り得る不揮発性半導体記憶装置を提供する
ことを目的とする。
【００２２】
【課題を解決するための手段】本発明は消去モード時に
セルトランジスタのゲートに負電圧を印加する方式を採
用した不揮発性半導体記憶装置において、ロウデコーダ
回路はワード線に接続されたＮチャネルトランジスタを
有し、このＮチャネルトランジスタは半導体基板内のＰ
ウェル上に形成されると共にソース・基板相互が接続さ
れており、このＰウェルは、消去モード時に負電圧、そ
れ以外の動作モード時には接地電位が与えられることを
特徴する。
セルトランジスタのゲートに負電圧を印加する方式を採
用した不揮発性半導体記憶装置において、ロウデコーダ
回路はワード線に接続されたＮチャネルトランジスタを
有し、このＮチャネルトランジスタは半導体基板内のＰ
ウェル上に形成されると共にソース・基板相互が接続さ
れており、このＰウェルは、消去モード時に負電圧、そ
れ以外の動作モード時には接地電位が与えられることを
特徴する。
【００２３】
【作用】消去モード時にＮチャネルトランジスタを介し
てワード線に負電圧を印加するので、従来例のようなゲ
ートに負電圧が印加されるＰチャネルトランジスタは不
要になる。従って、負電圧発生回路を常に動作させる必
要がなくなり、スタンドバイ電流を零にすることが可能
になる。また、ワード線ドライバの回路構成が単純化さ
れるので、読み出し時のアクセスタイムの劣化のおそれ
がなくなる。
てワード線に負電圧を印加するので、従来例のようなゲ
ートに負電圧が印加されるＰチャネルトランジスタは不
要になる。従って、負電圧発生回路を常に動作させる必
要がなくなり、スタンドバイ電流を零にすることが可能
になる。また、ワード線ドライバの回路構成が単純化さ
れるので、読み出し時のアクセスタイムの劣化のおそれ
がなくなる。
【００２４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００２５】図１は、本発明の一実施例に係るＥＥＰＲ
ＯＭを示すブロック回路図である。1 はメモリセルアレ
イ、2 はロウデコーダ回路、3 はカラムデコーダ回路、
4 はモード切り換え回路、5 はモード設定信号発生回
路、6 は読み出し用中間電位発生回路、10は負電圧発生
回路である。
ＯＭを示すブロック回路図である。1 はメモリセルアレ
イ、2 はロウデコーダ回路、3 はカラムデコーダ回路、
4 はモード切り換え回路、5 はモード設定信号発生回
路、6 は読み出し用中間電位発生回路、10は負電圧発生
回路である。
【００２６】図２は、上記メモリセルアレイ 1の一部お
よびロウデコーダ回路 2の一部を示している。11，…，
11はそれぞれメモリセル（例えばＥＴＯＸ型セル）であ
り、行列状に配列されている。12，…，12はメモリセル
アレイ 1の同一行に配置されたメモリセル11群のゲート
に共通に接続されたワード線である。13，…，13はメモ
リセルアレイ 1の同一列に配置されたメモリセル11群の
ドレインに共通に接続されたビット線であり、前記ワー
ド線12，…，12と交差する方向に配置されている。14，
…，14はメモリセルアレイ 1の同一行に配置されたメモ
リセル11群のソースに共通に接続されたソース線であ
る。
よびロウデコーダ回路 2の一部を示している。11，…，
11はそれぞれメモリセル（例えばＥＴＯＸ型セル）であ
り、行列状に配列されている。12，…，12はメモリセル
アレイ 1の同一行に配置されたメモリセル11群のゲート
に共通に接続されたワード線である。13，…，13はメモ
リセルアレイ 1の同一列に配置されたメモリセル11群の
ドレインに共通に接続されたビット線であり、前記ワー
ド線12，…，12と交差する方向に配置されている。14，
…，14はメモリセルアレイ 1の同一行に配置されたメモ
リセル11群のソースに共通に接続されたソース線であ
る。
【００２７】上記メモリセルアレイ 1において、読み出
しモード時には、選択されたワード線（選択ワード線）
12に読み出し電源電圧Ｖcc（例えば５Ｖ）、選択された
ビット線（選択ビット線）13には例えば１Ｖの読み出し
中間電圧が与えられる。書込みモード時には、選択ワー
ド線12に書込み用高電圧Ｖpp（例えば１２Ｖ）、選択ビ
ット線13にも高電圧が与えられる。消去モード時には、
全てのソース線14に例えば電源電圧Ｖccが与えられ、全
てのワード線12に負電圧Ｖbb（例えば−１０Ｖ）が与え
られ、全てのビット線13は例えばフローティング状態に
される。
しモード時には、選択されたワード線（選択ワード線）
12に読み出し電源電圧Ｖcc（例えば５Ｖ）、選択された
ビット線（選択ビット線）13には例えば１Ｖの読み出し
中間電圧が与えられる。書込みモード時には、選択ワー
ド線12に書込み用高電圧Ｖpp（例えば１２Ｖ）、選択ビ
ット線13にも高電圧が与えられる。消去モード時には、
全てのソース線14に例えば電源電圧Ｖccが与えられ、全
てのワード線12に負電圧Ｖbb（例えば−１０Ｖ）が与え
られ、全てのビット線13は例えばフローティング状態に
される。
【００２８】ロウデコーダ回路 2は、デコード選択信号
をデコードし、選択されたワード線に“Ｈ”レベルを与
え、選択されなかったワード線に“Ｌ”レベルを与える
ものであり、デコード用の例えばＣＭＯＳナンドゲート
21とワード線ドライバ用のＣＭＯＳインバータ22とから
なる。
をデコードし、選択されたワード線に“Ｈ”レベルを与
え、選択されなかったワード線に“Ｌ”レベルを与える
ものであり、デコード用の例えばＣＭＯＳナンドゲート
21とワード線ドライバ用のＣＭＯＳインバータ22とから
なる。
【００２９】上記ＣＭＯＳインバータ22のＰチャネルト
ランジスタ23は、ソース・基板相互が接続されて第１の
内部電源ＳＷ１に接続されている。この内部電源ＳＷ１
は、読み出し／書込み／消去モードに対応してＶcc／Ｖ
pp／Ｖssになる。また、上記ＣＭＯＳインバータ22のＮ
チャネルトランジスタ24は、ソース・基板相互が接続さ
れて負電圧発生回路10の出力ノードに接続されている。
この負電圧発生回路10の出力ノードは、読み出し／書込
み／消去モードに対応してＶss／Ｖss／負電圧Ｖbbにな
る。
ランジスタ23は、ソース・基板相互が接続されて第１の
内部電源ＳＷ１に接続されている。この内部電源ＳＷ１
は、読み出し／書込み／消去モードに対応してＶcc／Ｖ
pp／Ｖssになる。また、上記ＣＭＯＳインバータ22のＮ
チャネルトランジスタ24は、ソース・基板相互が接続さ
れて負電圧発生回路10の出力ノードに接続されている。
この負電圧発生回路10の出力ノードは、読み出し／書込
み／消去モードに対応してＶss／Ｖss／負電圧Ｖbbにな
る。
【００３０】また、前記ＣＭＯＳナンドゲート21は、複
数のデコード選択信号が対応してゲートに入力する互い
に並列に接続されたＰチャネルトランジスタ26群と上記
複数のデコード選択信号が対応してゲートに入力する互
いに直列に接続されたＮチャネルトランジスタ27群とか
らなる。そして、上記Ｐチャネルトランジスタ26群の各
ソースは、読み出し／書込み／消去モードに対応してＶ
cc／Ｖpp／Ｖccになる第２の内部電源ＳＷ２に接続され
ている。また、上記直列に接続されたＮチャネルトラン
ジスタ27群の一端は接地電位Ｖssに接続されている。
数のデコード選択信号が対応してゲートに入力する互い
に並列に接続されたＰチャネルトランジスタ26群と上記
複数のデコード選択信号が対応してゲートに入力する互
いに直列に接続されたＮチャネルトランジスタ27群とか
らなる。そして、上記Ｐチャネルトランジスタ26群の各
ソースは、読み出し／書込み／消去モードに対応してＶ
cc／Ｖpp／Ｖccになる第２の内部電源ＳＷ２に接続され
ている。また、上記直列に接続されたＮチャネルトラン
ジスタ27群の一端は接地電位Ｖssに接続されている。
【００３１】図３は、図２中のＣＭＯＳインバータ22お
よびメモリセルアレイ 1の一部の構造を示す断面図であ
る。30はＰ型半導体基板であり、接地電位Ｖssが与えら
れる。31および32はそれぞれ上記Ｐ型基板内に形成され
たＮウェルであり、これらは同じ工程で形成してもよい
が、別工程で形成してもよい（例えばＮウェル31を先に
形成して接合深さｘｊを深く形成する）。33は上記Ｎウ
ェル31中に形成されたＰウェルである。このようなＮウ
ェル31およびＰウェル33の２重ウェル構造により、Ｐウ
ェル33はＰ型基板30から電気的に分離されている。
よびメモリセルアレイ 1の一部の構造を示す断面図であ
る。30はＰ型半導体基板であり、接地電位Ｖssが与えら
れる。31および32はそれぞれ上記Ｐ型基板内に形成され
たＮウェルであり、これらは同じ工程で形成してもよい
が、別工程で形成してもよい（例えばＮウェル31を先に
形成して接合深さｘｊを深く形成する）。33は上記Ｎウ
ェル31中に形成されたＰウェルである。このようなＮウ
ェル31およびＰウェル33の２重ウェル構造により、Ｐウ
ェル33はＰ型基板30から電気的に分離されている。
【００３２】前記ＣＭＯＳインバータ22のＮチャネルト
ランジスタ24は前記Ｐウェル33上に形成されており、前
記ＣＭＯＳインバータ22のＰチャネルトランジスタ23は
前記Ｎウェル32上に形成されている。34は上記Ｎチャネ
ルトランジスタ24のソースであり、前記Ｐウェル33と短
絡接続されている。このソース34およびＰウェル33は、
前記負電圧発生回路10から、データ消去モード時に負電
圧Ｖbb、それ以外の動作モード時には接地電位Ｖssが与
えられる。35は上記Ｎチャネルトランジスタ24のドレイ
ンであり、対応する１本のワード線12に接続されてい
る。36は上記Ｎチャネルトランジスタ24のゲートであ
る。37は前記Ｐチャネルトランジスタ23のソースであ
り、Ｎウェル32と短絡接続されている。このソース37お
よびＮウェル32は、前記内部電源ＳＷ１から、データ消
去モード時に接地電位Ｖss、それ以外の動作モード時に
は正の電圧が与えられる。38は上記Ｐチャネルトランジ
スタ23のドレインであり、前記Ｎチャネルトランジスタ
24のドレイン35に接続されている。39は上記Ｐチャネル
トランジスタ23のゲートであり、前記Ｎチャネルトラン
ジスタ24のゲート36に接続されている。
ランジスタ24は前記Ｐウェル33上に形成されており、前
記ＣＭＯＳインバータ22のＰチャネルトランジスタ23は
前記Ｎウェル32上に形成されている。34は上記Ｎチャネ
ルトランジスタ24のソースであり、前記Ｐウェル33と短
絡接続されている。このソース34およびＰウェル33は、
前記負電圧発生回路10から、データ消去モード時に負電
圧Ｖbb、それ以外の動作モード時には接地電位Ｖssが与
えられる。35は上記Ｎチャネルトランジスタ24のドレイ
ンであり、対応する１本のワード線12に接続されてい
る。36は上記Ｎチャネルトランジスタ24のゲートであ
る。37は前記Ｐチャネルトランジスタ23のソースであ
り、Ｎウェル32と短絡接続されている。このソース37お
よびＮウェル32は、前記内部電源ＳＷ１から、データ消
去モード時に接地電位Ｖss、それ以外の動作モード時に
は正の電圧が与えられる。38は上記Ｐチャネルトランジ
スタ23のドレインであり、前記Ｎチャネルトランジスタ
24のドレイン35に接続されている。39は上記Ｐチャネル
トランジスタ23のゲートであり、前記Ｎチャネルトラン
ジスタ24のゲート36に接続されている。
【００３３】なお、前記メモリセル11群やＣＭＯＳナン
ドゲート21やその他の周辺回路のＮチャネルトランジス
タなどは前記Ｐ型基板30上に直接に形成されている。こ
のようにメモリセル11群をＰ型基板30上に直接に形成し
ている理由は、データ書込み時に基板電流が流れてもメ
モリセル11群の基板電位が浮かないようにするためであ
る。次に、図２中のロウデコーダ回路 2の動作を説明す
る。
ドゲート21やその他の周辺回路のＮチャネルトランジス
タなどは前記Ｐ型基板30上に直接に形成されている。こ
のようにメモリセル11群をＰ型基板30上に直接に形成し
ている理由は、データ書込み時に基板電流が流れてもメ
モリセル11群の基板電位が浮かないようにするためであ
る。次に、図２中のロウデコーダ回路 2の動作を説明す
る。
【００３４】読み出しモード時には、選択すべきワード
線12…に対応するＣＭＯＳインバータ22は０Ｖが入力し
てＶccを出力し、選択されないワード線12…に対応する
ＣＭＯＳインバータ22は“Ｈ”レベル（Ｖcc）が入力し
て０Ｖを出力する。
線12…に対応するＣＭＯＳインバータ22は０Ｖが入力し
てＶccを出力し、選択されないワード線12…に対応する
ＣＭＯＳインバータ22は“Ｈ”レベル（Ｖcc）が入力し
て０Ｖを出力する。
【００３５】書込みモード時には、選択すべきワード線
12…に対応するＣＭＯＳインバータ22は０Ｖが入力して
Ｖppを出力し、選択されないワード線12…に対応するＣ
ＭＯＳインバータ22は“Ｈ”レベル（Ｖpp）が入力して
０Ｖを出力する。
12…に対応するＣＭＯＳインバータ22は０Ｖが入力して
Ｖppを出力し、選択されないワード線12…に対応するＣ
ＭＯＳインバータ22は“Ｈ”レベル（Ｖpp）が入力して
０Ｖを出力する。
【００３６】消去モード時には、内部電源ＳＷ１が接地
電位Ｖss、負電圧発生回路10の出力ノードが負電圧Ｖbb
になるので、ＣＭＯＳインバータ22は、入力レベルが０
Ｖ以上であれば、Ｐチャネルトランジスタ23はオフ、Ｎ
チャネルトランジスタ24はオンになり、このＮチャネル
トランジスタ24を介して負電圧Ｖbbがワード線12…に与
えられる。
電位Ｖss、負電圧発生回路10の出力ノードが負電圧Ｖbb
になるので、ＣＭＯＳインバータ22は、入力レベルが０
Ｖ以上であれば、Ｐチャネルトランジスタ23はオフ、Ｎ
チャネルトランジスタ24はオンになり、このＮチャネル
トランジスタ24を介して負電圧Ｖbbがワード線12…に与
えられる。
【００３７】このようにＣＭＯＳインバータ22の入力レ
ベルを０Ｖ以上にするためには、前記ＣＭＯＳナンドゲ
ート21のＮチャネルトランジスタ27を前記Ｐ型基板30上
に直接に形成しておけばよい。なお、この時、上記ＣＭ
ＯＳインバータ22のＮチャネルトランジスタ24のゲート
酸化膜にかかるストレスを最小にするためには、ＣＭＯ
Ｓインバータ22の入力レベルを０Ｖにすればよい。その
ためには、消去モード時に行選択信号の全てが“Ｈ”レ
ベル（Ｖcc）となるようにすれば、ＣＭＯＳナンドゲー
ト21の出力は０Ｖになる。
ベルを０Ｖ以上にするためには、前記ＣＭＯＳナンドゲ
ート21のＮチャネルトランジスタ27を前記Ｐ型基板30上
に直接に形成しておけばよい。なお、この時、上記ＣＭ
ＯＳインバータ22のＮチャネルトランジスタ24のゲート
酸化膜にかかるストレスを最小にするためには、ＣＭＯ
Ｓインバータ22の入力レベルを０Ｖにすればよい。その
ためには、消去モード時に行選択信号の全てが“Ｈ”レ
ベル（Ｖcc）となるようにすれば、ＣＭＯＳナンドゲー
ト21の出力は０Ｖになる。
【００３８】なお、消去モード時に、内部電源ＳＷ１を
内部電源ＳＷ２と同じくＶccにしてもよい。この場合に
は、消去モード時にＣＭＯＳインバータ22の入力レベル
をＶccにすればよく、そのためには、消去モード時に行
選択信号の全てが“Ｌ”レベル（０Ｖ）となるようにす
れば、ＣＭＯＳナンドゲート21の出力はＶccになる。こ
の時には、ＣＭＯＳインバータ22のＰチャネルトランジ
スタ23はゲートおよびソース・基板が同じ電位になるの
でオフになるが、ＣＭＯＳインバータ22のＮチャネルト
ランジスタ24はオンになり、このＮチャネルトランジス
タ24を介して負電圧Ｖbbが全てのワード線12に与えられ
る。
内部電源ＳＷ２と同じくＶccにしてもよい。この場合に
は、消去モード時にＣＭＯＳインバータ22の入力レベル
をＶccにすればよく、そのためには、消去モード時に行
選択信号の全てが“Ｌ”レベル（０Ｖ）となるようにす
れば、ＣＭＯＳナンドゲート21の出力はＶccになる。こ
の時には、ＣＭＯＳインバータ22のＰチャネルトランジ
スタ23はゲートおよびソース・基板が同じ電位になるの
でオフになるが、ＣＭＯＳインバータ22のＮチャネルト
ランジスタ24はオンになり、このＮチャネルトランジス
タ24を介して負電圧Ｖbbが全てのワード線12に与えられ
る。
【００３９】上記したようなロウデコーダ回路 2によれ
ば、消去モード時にＮチャネルトランジスタ24を介して
ワード線12に負電圧Ｖbbを印加するようにしており、従
来例のようなゲートに負電圧が印加されるＰチャネルト
ランジスタは不要になる。従って、負電圧発生回路10を
常に動作させる必要がなくなり、スタンドバイ電流を零
にすることが可能になる。また、ワード線ドライバの回
路構成が単純化されるので、読み出し時のアクセスタイ
ムの劣化のおそれがなくなる。
ば、消去モード時にＮチャネルトランジスタ24を介して
ワード線12に負電圧Ｖbbを印加するようにしており、従
来例のようなゲートに負電圧が印加されるＰチャネルト
ランジスタは不要になる。従って、負電圧発生回路10を
常に動作させる必要がなくなり、スタンドバイ電流を零
にすることが可能になる。また、ワード線ドライバの回
路構成が単純化されるので、読み出し時のアクセスタイ
ムの劣化のおそれがなくなる。
【００４０】さらに、ワード線ドライバとしてＣＭＯＳ
インバータ22を用い、そのＰチャネルトランジスタ23の
基板を消去モード時に接地電位Ｖssにする場合には、ワ
ード線12についてみれば、書込みモード時に１２Ｖ程度
の高電圧、消去モード時に−１０Ｖ程度が印加され、そ
の差が２０Ｖ程度以上もあるにも拘らず、ロウデコーダ
回路 2および周辺回路のＭＯＳトランジスタのゲートに
過大なストレスがかからないで済むようになる。換言す
れば、ロウデコーダ回路 2および周辺回路のＭＯＳトラ
ンジスタのゲートにかかる電圧は最大で１２Ｖ程度で済
むので、そのゲート酸化膜を特別に厚くする必要がなく
なり、工程数の増加をもたらすこともない。
インバータ22を用い、そのＰチャネルトランジスタ23の
基板を消去モード時に接地電位Ｖssにする場合には、ワ
ード線12についてみれば、書込みモード時に１２Ｖ程度
の高電圧、消去モード時に−１０Ｖ程度が印加され、そ
の差が２０Ｖ程度以上もあるにも拘らず、ロウデコーダ
回路 2および周辺回路のＭＯＳトランジスタのゲートに
過大なストレスがかからないで済むようになる。換言す
れば、ロウデコーダ回路 2および周辺回路のＭＯＳトラ
ンジスタのゲートにかかる電圧は最大で１２Ｖ程度で済
むので、そのゲート酸化膜を特別に厚くする必要がなく
なり、工程数の増加をもたらすこともない。
【００４１】なお、上記実施例では、ロウデコーダ回路
2として、デコード用のＣＭＯＳナンドゲート21とワー
ド線ドライバ用のＣＭＯＳインバータ22とを用い、消去
モード時にＣＭＯＳインバータ22のＮチャネルトランジ
スタ24を介して負電圧Ｖbbをワード線12に与ええたが、
本発明はこれに限らず、要するに、ワード線に接続され
たＮチャネルトランジスタを有し、このＮチャネルトラ
ンジスタが半導体基板内のＰウェル上に形成されると共
にソース・基板相互が接続されており、上記Ｐウェル
は、データ消去モード時に負電圧、それ以外の動作モー
ド時には接地電位が与えられるものであればよい。
2として、デコード用のＣＭＯＳナンドゲート21とワー
ド線ドライバ用のＣＭＯＳインバータ22とを用い、消去
モード時にＣＭＯＳインバータ22のＮチャネルトランジ
スタ24を介して負電圧Ｖbbをワード線12に与ええたが、
本発明はこれに限らず、要するに、ワード線に接続され
たＮチャネルトランジスタを有し、このＮチャネルトラ
ンジスタが半導体基板内のＰウェル上に形成されると共
にソース・基板相互が接続されており、上記Ｐウェル
は、データ消去モード時に負電圧、それ以外の動作モー
ド時には接地電位が与えられるものであればよい。
【００４２】図４は、ロウデコーダ回路 2の他の例を示
している。内部電源ＳＷは、読み出し／書込み／消去モ
ードに対応してＶcc／Ｖpp／Ｖssになり、負電圧発生回
路10の出力ノードは、読み出し／書込み／消去モードに
対応してＶss／Ｖss／Ｖbbになる。21はＳＷ電源系のデ
コード用のＣＭＯＳナンドゲート、22はＳＷ電源系のＣ
ＭＯＳインバータ、41…は上記ＣＭＯＳナンドゲート21
およびＣＭＯＳインバータ22からの相補的な信号によっ
てスイッチ制御されるワード線ドライバ用のＣＭＯＳト
ランスファゲート、42…は上記ＣＭＯＳナンドゲート21
の出力によってスイッチ制御されるＮチャネルトランジ
スタである。
している。内部電源ＳＷは、読み出し／書込み／消去モ
ードに対応してＶcc／Ｖpp／Ｖssになり、負電圧発生回
路10の出力ノードは、読み出し／書込み／消去モードに
対応してＶss／Ｖss／Ｖbbになる。21はＳＷ電源系のデ
コード用のＣＭＯＳナンドゲート、22はＳＷ電源系のＣ
ＭＯＳインバータ、41…は上記ＣＭＯＳナンドゲート21
およびＣＭＯＳインバータ22からの相補的な信号によっ
てスイッチ制御されるワード線ドライバ用のＣＭＯＳト
ランスファゲート、42…は上記ＣＭＯＳナンドゲート21
の出力によってスイッチ制御されるＮチャネルトランジ
スタである。
【００４３】上記ＣＭＯＳトランスファゲート41…は、
それぞれ対応してＰチャネルトランジスタ43…およびＮ
チャネルトランジスタ44…が並列接続されてなり、上記
Ｐチャネルトランジスタ43…の各ゲートには前記ＣＭＯ
Ｓナンドゲート21の出力ノードが接続され、上記Ｎチャ
ネルトランジスタ44…の各ゲートには前記ＣＭＯＳイン
バータ22の出力ノードが接続されている。そして、上記
ＣＭＯＳトランスファゲート41…は、各一端に対応して
ワード線選択信号（駆動電圧）が与えられ、各他端が対
応してワード線12…に接続されている。
それぞれ対応してＰチャネルトランジスタ43…およびＮ
チャネルトランジスタ44…が並列接続されてなり、上記
Ｐチャネルトランジスタ43…の各ゲートには前記ＣＭＯ
Ｓナンドゲート21の出力ノードが接続され、上記Ｎチャ
ネルトランジスタ44…の各ゲートには前記ＣＭＯＳイン
バータ22の出力ノードが接続されている。そして、上記
ＣＭＯＳトランスファゲート41…は、各一端に対応して
ワード線選択信号（駆動電圧）が与えられ、各他端が対
応してワード線12…に接続されている。
【００４４】上記ワード線ドライバ用のＣＭＯＳトラン
スファゲート41…のＮチャネルトランジスタ44は、前述
したように接地電位Ｖssが与えられるＰ型基板から電気
的に分離されたＰウェル上に形成されており、その基板
（Ｐウェル）に前記負電圧発生回路10が接続されてい
る。
スファゲート41…のＮチャネルトランジスタ44は、前述
したように接地電位Ｖssが与えられるＰ型基板から電気
的に分離されたＰウェル上に形成されており、その基板
（Ｐウェル）に前記負電圧発生回路10が接続されてい
る。
【００４５】また、前記Ｎチャネルトランジスタ42…
は、前述したように接地電位Ｖssが与えられるＰ型基板
から電気的に分離されたＰウェル上に形成されており、
そのソース・基板（Ｐウェル）に前記したような負電圧
発生回路10が接続されて、そのドレインが対応して上記
ワード線12…に接続されている。
は、前述したように接地電位Ｖssが与えられるＰ型基板
から電気的に分離されたＰウェル上に形成されており、
そのソース・基板（Ｐウェル）に前記したような負電圧
発生回路10が接続されて、そのドレインが対応して上記
ワード線12…に接続されている。
【００４６】また、前記ＣＭＯＳナンドゲート21は、前
述したように、そのＰチャネルトランジスタのソース・
基板（Ｎウェル）が内部電源ＳＷに接続され、そのＮチ
ャネルトランジスタはＰ型基板上に直接に形成されてお
り、そのソースは接地電位Ｖssに接続されている。
述したように、そのＰチャネルトランジスタのソース・
基板（Ｎウェル）が内部電源ＳＷに接続され、そのＮチ
ャネルトランジスタはＰ型基板上に直接に形成されてお
り、そのソースは接地電位Ｖssに接続されている。
【００４７】また、前記ＣＭＯＳインバータ22は、前述
したように、そのＰチャネルトランジスタのソース・基
板（Ｎウェル）が内部電源ＳＷに接続され、そのＮチャ
ネルトランジスタは、前述したように接地電位Ｖssが与
えられるＰ型基板から電気的に分離されたＰウェル上に
形成されており、そのソース・基板（Ｐウェル）に負電
圧発生回路10が接続されている。次に、上記図４の回路
の動作を説明する。
したように、そのＰチャネルトランジスタのソース・基
板（Ｎウェル）が内部電源ＳＷに接続され、そのＮチャ
ネルトランジスタは、前述したように接地電位Ｖssが与
えられるＰ型基板から電気的に分離されたＰウェル上に
形成されており、そのソース・基板（Ｐウェル）に負電
圧発生回路10が接続されている。次に、上記図４の回路
の動作を説明する。
【００４８】読み出しモード時には、選択すべきワード
線12…に対応するＣＭＯＳナンドゲート21は０Ｖを出力
し、次段のＣＭＯＳインバータ22はＶccを出力する。こ
れにより、ワード線ドライバ用のＣＭＯＳトランスファ
ゲート41…はオンになり、Ｎチャネルトランジスタ42…
はオフになり、ワード線12…は上記ＣＭＯＳトランスフ
ァゲート41…を介してワード線選択信号が与えられ。こ
れに対して、選択されないワード線12…に対応するＣＭ
ＯＳナンドゲート21はＶccを出力し、次段のＣＭＯＳイ
ンバータ22は０Ｖを出力する。これにより、Ｎチャネル
トランジスタ42…はオンになり、ワード線ドライバ用の
ＣＭＯＳトランスファゲート41…はオフになり、ワード
線12…は上記Ｎチャネルトランジスタ42…を介して接地
電位Ｖssが与えられる。
線12…に対応するＣＭＯＳナンドゲート21は０Ｖを出力
し、次段のＣＭＯＳインバータ22はＶccを出力する。こ
れにより、ワード線ドライバ用のＣＭＯＳトランスファ
ゲート41…はオンになり、Ｎチャネルトランジスタ42…
はオフになり、ワード線12…は上記ＣＭＯＳトランスフ
ァゲート41…を介してワード線選択信号が与えられ。こ
れに対して、選択されないワード線12…に対応するＣＭ
ＯＳナンドゲート21はＶccを出力し、次段のＣＭＯＳイ
ンバータ22は０Ｖを出力する。これにより、Ｎチャネル
トランジスタ42…はオンになり、ワード線ドライバ用の
ＣＭＯＳトランスファゲート41…はオフになり、ワード
線12…は上記Ｎチャネルトランジスタ42…を介して接地
電位Ｖssが与えられる。
【００４９】書込みモード時には、選択すべきワード線
12…に対応するＣＭＯＳナンドゲート21は０Ｖを出力
し、次段のＣＭＯＳインバータ22はＶppを出力する。こ
れにより、ワード線ドライバ用のＣＭＯＳトランスファ
ゲート41…はオンになり、Ｎチャネルトランジスタ42…
はオフになり、ワード線12…は上記ＣＭＯＳトランスフ
ァゲート41…を介してワード線選択信号が与えられる。
これに対して、選択されないワード線12…に対応するＣ
ＭＯＳナンドゲート21はＶppを出力し、次段のＣＭＯＳ
インバータ22は０Ｖを出力する。これにより、Ｎチャネ
ルトランジスタ42…はオンになり、ワード線ドライバ用
のＣＭＯＳトランスファゲート41…はオフになり、ワー
ド線12…は上記Ｎチャネルトランジスタ42…を介して接
地電位Ｖssが与えられる。
12…に対応するＣＭＯＳナンドゲート21は０Ｖを出力
し、次段のＣＭＯＳインバータ22はＶppを出力する。こ
れにより、ワード線ドライバ用のＣＭＯＳトランスファ
ゲート41…はオンになり、Ｎチャネルトランジスタ42…
はオフになり、ワード線12…は上記ＣＭＯＳトランスフ
ァゲート41…を介してワード線選択信号が与えられる。
これに対して、選択されないワード線12…に対応するＣ
ＭＯＳナンドゲート21はＶppを出力し、次段のＣＭＯＳ
インバータ22は０Ｖを出力する。これにより、Ｎチャネ
ルトランジスタ42…はオンになり、ワード線ドライバ用
のＣＭＯＳトランスファゲート41…はオフになり、ワー
ド線12…は上記Ｎチャネルトランジスタ42…を介して接
地電位Ｖssが与えられる。
【００５０】消去モード時には、デコード選択信号の全
てを“Ｈ”レベルとなるようにすれば、ＣＭＯＳナンド
ゲート21の出力は０Ｖになり、次段のＣＭＯＳインバー
タ22のＰチャネルトランジスタはゲートおよびソース・
基板が同じ電位になるのでオフになるが、上記ＣＭＯＳ
インバータ22のＮチャネルトランジスタはオンになり、
その出力は負電圧Ｖbbになる。これにより、Ｎチャネル
トランジスタ42…はオンになり、ワード線ドライバ用の
ＣＭＯＳトランスファゲート41…はオフになり、ワード
線12…は上記Ｎチャネルトランジスタ42…を介して負電
圧が与えられる。
てを“Ｈ”レベルとなるようにすれば、ＣＭＯＳナンド
ゲート21の出力は０Ｖになり、次段のＣＭＯＳインバー
タ22のＰチャネルトランジスタはゲートおよびソース・
基板が同じ電位になるのでオフになるが、上記ＣＭＯＳ
インバータ22のＮチャネルトランジスタはオンになり、
その出力は負電圧Ｖbbになる。これにより、Ｎチャネル
トランジスタ42…はオンになり、ワード線ドライバ用の
ＣＭＯＳトランスファゲート41…はオフになり、ワード
線12…は上記Ｎチャネルトランジスタ42…を介して負電
圧が与えられる。
【００５１】なお、消去モード時に内部電源ＳＷを読み
出し電源電圧Ｖccにするように変更した場合には、消去
モード時にデコード選択信号の全てを“Ｌ”レベルとな
るようにすれば、ＣＭＯＳナンドゲート21の出力はＶcc
になる。この場合にも、ＣＭＯＳインバータ22のＰチャ
ネルトランジスタはゲートおよびソース・基板が同じ電
位になるのでオフになり、上記ＣＭＯＳインバータ22の
Ｎチャネルトランジスタはオンになり、その出力は負電
圧Ｖbbになるので、ワード線ドライバ用のＣＭＯＳトラ
ンスファゲート41…はオフ、Ｎチャネルトランジスタ42
…はオンになるので、このＮチャネルトランジスタ42…
を介して負電圧がワード線12…に与えられる。
出し電源電圧Ｖccにするように変更した場合には、消去
モード時にデコード選択信号の全てを“Ｌ”レベルとな
るようにすれば、ＣＭＯＳナンドゲート21の出力はＶcc
になる。この場合にも、ＣＭＯＳインバータ22のＰチャ
ネルトランジスタはゲートおよびソース・基板が同じ電
位になるのでオフになり、上記ＣＭＯＳインバータ22の
Ｎチャネルトランジスタはオンになり、その出力は負電
圧Ｖbbになるので、ワード線ドライバ用のＣＭＯＳトラ
ンスファゲート41…はオフ、Ｎチャネルトランジスタ42
…はオンになるので、このＮチャネルトランジスタ42…
を介して負電圧がワード線12…に与えられる。
【００５２】また、消去モード時にワード線12…に負電
圧Ｖbbを印加する際に、上記した図４の回路では、ワー
ド線12…を非選択状態にしたが、これに限らず、ワード
線12…を選択状態にするように回路を変更してもよく、
その一例を図５に示す。
圧Ｖbbを印加する際に、上記した図４の回路では、ワー
ド線12…を非選択状態にしたが、これに限らず、ワード
線12…を選択状態にするように回路を変更してもよく、
その一例を図５に示す。
【００５３】図５の回路は、図４の回路と比べて、消去
モード信号Eraseが入力するＣＭＯＳインバータ51の高
電位側電源ノード／低電位側電源ノードに対応して内部
電源ＳＷ／接地電位Ｖssを接続し、その出力（読み出し
／書込み／消去モードに対応してＶcc／Ｖpp／Ｖssにな
る。）を前記ＣＭＯＳインバータ22の高電位側電源ノー
ドに供給すると共に前記ＣＭＯＳナンドゲート21の出力
に代えて前記ＣＭＯＳトランスファゲート41…のＰチャ
ネルトランジスタ44…のゲートに与えるようにしたもの
である。
モード信号Eraseが入力するＣＭＯＳインバータ51の高
電位側電源ノード／低電位側電源ノードに対応して内部
電源ＳＷ／接地電位Ｖssを接続し、その出力（読み出し
／書込み／消去モードに対応してＶcc／Ｖpp／Ｖssにな
る。）を前記ＣＭＯＳインバータ22の高電位側電源ノー
ドに供給すると共に前記ＣＭＯＳナンドゲート21の出力
に代えて前記ＣＭＯＳトランスファゲート41…のＰチャ
ネルトランジスタ44…のゲートに与えるようにしたもの
である。
【００５４】また、図４、図５の回路では、消去モード
時のワード線選択信号は０Ｖである場合を説明したが、
消去モード時のワード線選択信号を０Ｖ以下にする例も
考えられる。その例を図６の回路に示す。
時のワード線選択信号は０Ｖである場合を説明したが、
消去モード時のワード線選択信号を０Ｖ以下にする例も
考えられる。その例を図６の回路に示す。
【００５５】図６の回路は、図４に示した回路の一部を
変更したロウデコーダ回路と、このロウデコーダ回路に
ワード線選択信号のうちの１個を供給するワード線駆動
電圧源を示しており、図４中と同一部分には同一符号を
付している。
変更したロウデコーダ回路と、このロウデコーダ回路に
ワード線選択信号のうちの１個を供給するワード線駆動
電圧源を示しており、図４中と同一部分には同一符号を
付している。
【００５６】即ち、図６中のロウデコーダ回路において
は、デコード用のＣＭＯＳナンドゲート21のＮチャネル
トランジスタの基板（Ｐウェル）も、Ｎチャネルトラン
ジスタ42…の基板（Ｐウェル）と同様に、Ｐ型基板から
電気的に分離されて形成されると共に負電圧回路10に接
続されている。
は、デコード用のＣＭＯＳナンドゲート21のＮチャネル
トランジスタの基板（Ｐウェル）も、Ｎチャネルトラン
ジスタ42…の基板（Ｐウェル）と同様に、Ｐ型基板から
電気的に分離されて形成されると共に負電圧回路10に接
続されている。
【００５７】一方、61はアドレス信号が入力するプリデ
コード用のＶcc電源系のアンドゲートであり、その後段
にＶcc電源系のＣＭＯＳインバータ62が接続されてい
る。63はＳＷ電源系のＣＭＯＳインバータであり、その
出力ノードから前記ワード線選択信号を出力する。上記
ＣＭＯＳインバータ63のＰチャネルトランジスタ64は、
ソース・基板相互がＳＷ電源に接続されている。また、
上記ＣＭＯＳインバータ63のＮチャネルトランジスタ65
は、前記Ｎチャネルトランジスタ42…の基板（Ｐウェ
ル）と同様に、Ｐ型基板から電気的に分離されて形成さ
れ、ソースと共に負電圧回路10に接続されている。そし
て、前記ＣＭＯＳインバータ62の出力ノードは、上記Ｃ
ＭＯＳインバータ63のＮチャネルトランジスタ65のゲー
トに接続されると共にトランスファゲート用のＮチャネ
ルトランジスタ66を介して上記ＣＭＯＳインバータ63の
Ｐチャネルトランジスタ64のゲートに接続されている。
上記トランスファゲート用のＮチャネルトランジスタ66
は、ゲートがＶcc電源に接続され、基板がＶss電位に接
続されている。さらに、67はＰチャネルトランジスタで
あり、そのソース・基板相互が内部電源ＳＷに接続さ
れ、そのドレインが上記ＣＭＯＳインバータ63のＰチャ
ネルトランジスタ64のゲートに接続され、そのゲートが
上記ＣＭＯＳインバータ63の出力ノードに接続されてい
る。
コード用のＶcc電源系のアンドゲートであり、その後段
にＶcc電源系のＣＭＯＳインバータ62が接続されてい
る。63はＳＷ電源系のＣＭＯＳインバータであり、その
出力ノードから前記ワード線選択信号を出力する。上記
ＣＭＯＳインバータ63のＰチャネルトランジスタ64は、
ソース・基板相互がＳＷ電源に接続されている。また、
上記ＣＭＯＳインバータ63のＮチャネルトランジスタ65
は、前記Ｎチャネルトランジスタ42…の基板（Ｐウェ
ル）と同様に、Ｐ型基板から電気的に分離されて形成さ
れ、ソースと共に負電圧回路10に接続されている。そし
て、前記ＣＭＯＳインバータ62の出力ノードは、上記Ｃ
ＭＯＳインバータ63のＮチャネルトランジスタ65のゲー
トに接続されると共にトランスファゲート用のＮチャネ
ルトランジスタ66を介して上記ＣＭＯＳインバータ63の
Ｐチャネルトランジスタ64のゲートに接続されている。
上記トランスファゲート用のＮチャネルトランジスタ66
は、ゲートがＶcc電源に接続され、基板がＶss電位に接
続されている。さらに、67はＰチャネルトランジスタで
あり、そのソース・基板相互が内部電源ＳＷに接続さ
れ、そのドレインが上記ＣＭＯＳインバータ63のＰチャ
ネルトランジスタ64のゲートに接続され、そのゲートが
上記ＣＭＯＳインバータ63の出力ノードに接続されてい
る。
【００５８】図６の回路においては、書込み動作時およ
び読み出し動作時にはＶcc電源系の信号をＳＷ電源系の
ワード線選択信号に変換してワード線に供給し、消去時
にはワード線に負電圧Ｖbbが供給される。
び読み出し動作時にはＶcc電源系の信号をＳＷ電源系の
ワード線選択信号に変換してワード線に供給し、消去時
にはワード線に負電圧Ｖbbが供給される。
【００５９】なお、本発明は、セルアレイを複数個のブ
ロック単位に分割し、ブロック単位で消去を行うことが
可能なＥＥＰＲＯＭに対しても適用することが可能であ
る。この場合には、図２、図４、図５、図６の回路にお
いて、消去モード時に選択されたブロックにおけるワー
ド線のみ負電圧Ｖbbを印加するようにする。
ロック単位に分割し、ブロック単位で消去を行うことが
可能なＥＥＰＲＯＭに対しても適用することが可能であ
る。この場合には、図２、図４、図５、図６の回路にお
いて、消去モード時に選択されたブロックにおけるワー
ド線のみ負電圧Ｖbbを印加するようにする。
【００６０】上記ブロック単位で消去を行うＥＥＰＲＯ
Ｍの一例としては、本願発明者が提案した特願平２−２
５９０４１号「半導体記憶装置」がある。この「半導体
記憶装置」は、所定の方向に延長された共通ソース拡散
領域を有する複数個のメモリセルと、上記共通ソース拡
散領域と並行して延長され、上記複数個のメモリセルの
各ゲートが接続される少なくとも１層の多結晶シリコン
層を含むワード線と、上記共通ソース拡散領域と電気的
に接続された１層目の金属配線層からなる第１ソース配
線と、上記ワード線と並行して延長され、上記第１ソー
ス配線と電気的に接続された２層目の金属配線層からな
る第２ソース配線とを具備したことを特徴する。この
「半導体記憶装置」によれば、いくつかの第１ソース配
線に対して第２ソース配線を接続し、複数の第２ソース
配線に対して選択的に電圧を与えることにより、ブロッ
ク単位でメモリセルのデータ消去が可能になる。この場
合、第１ソース配線と第２ソース配線は異なる層の金属
配線層で構成されるため、第２ソース配線を自由にレイ
アウトすることができ、チップサイズの増加を伴わずに
細かなブロック単位の消去が可能になる。
Ｍの一例としては、本願発明者が提案した特願平２−２
５９０４１号「半導体記憶装置」がある。この「半導体
記憶装置」は、所定の方向に延長された共通ソース拡散
領域を有する複数個のメモリセルと、上記共通ソース拡
散領域と並行して延長され、上記複数個のメモリセルの
各ゲートが接続される少なくとも１層の多結晶シリコン
層を含むワード線と、上記共通ソース拡散領域と電気的
に接続された１層目の金属配線層からなる第１ソース配
線と、上記ワード線と並行して延長され、上記第１ソー
ス配線と電気的に接続された２層目の金属配線層からな
る第２ソース配線とを具備したことを特徴する。この
「半導体記憶装置」によれば、いくつかの第１ソース配
線に対して第２ソース配線を接続し、複数の第２ソース
配線に対して選択的に電圧を与えることにより、ブロッ
ク単位でメモリセルのデータ消去が可能になる。この場
合、第１ソース配線と第２ソース配線は異なる層の金属
配線層で構成されるため、第２ソース配線を自由にレイ
アウトすることができ、チップサイズの増加を伴わずに
細かなブロック単位の消去が可能になる。
【００６１】
【発明の効果】上述したように本発明の不揮発性半導体
記憶装置によれば、消去モード時にＮチャネルトランジ
スタを介してワード線に負電圧を印加するようにしてお
り、従来例のようなゲートに負電圧が印加されるＰチャ
ネルトランジスタは不要になる。従って、負電圧発生回
路を常に動作させる必要がなくなり、スタンドバイ電流
を零にすることが可能になる。また、ワード線ドライバ
の回路構成が単純化されるので、読み出し時のアクセス
タイムの劣化のおそれがなくなる。
記憶装置によれば、消去モード時にＮチャネルトランジ
スタを介してワード線に負電圧を印加するようにしてお
り、従来例のようなゲートに負電圧が印加されるＰチャ
ネルトランジスタは不要になる。従って、負電圧発生回
路を常に動作させる必要がなくなり、スタンドバイ電流
を零にすることが可能になる。また、ワード線ドライバ
の回路構成が単純化されるので、読み出し時のアクセス
タイムの劣化のおそれがなくなる。
【００６２】また、ワード線ドライバとしてＣＭＯＳイ
ンバータを用い、そのＰチャネルトランジスタの基板に
消去モード時に接地電位を与える場合には、ゲート酸化
膜に過大なストレスを受けるトランジスタがなくなり、
特殊な膜厚のトランジスタを用いる必要がなくなる。
ンバータを用い、そのＰチャネルトランジスタの基板に
消去モード時に接地電位を与える場合には、ゲート酸化
膜に過大なストレスを受けるトランジスタがなくなり、
特殊な膜厚のトランジスタを用いる必要がなくなる。
【図１】本発明のＥＥＰＲＯＭの一実施例を示すブロッ
ク回路図。
ク回路図。
【図２】図１中のメモリセルアレイおよびロウデコーダ
回路の一部を示す回路図。
回路の一部を示す回路図。
【図３】図２中のＣＭＯＳインバータおよびメモリセル
を示す断面図。
を示す断面図。
【図４】図２中のロウデコーダ回路の他の例を示す回路
図。
図。
【図５】図２中のロウデコーダ回路のさらに他の例を示
す回路図。
す回路図。
【図６】図４のロウデコーダ回路の変形例を示す回路
図。
図。
【図７】ＥＴＯＸ型セルの断面構造を示す図。
【図８】従来のＥＥＰＲＯＭにおけるロウデコーダ回路
の一部を示す回路図。
の一部を示す回路図。
1 …メモリセルアレイ、2 …ロウデコーダ回路、3 …カ
ラムデコーダ回路、4…モード切り換え回路、5 …モー
ド設定信号発生回路、6 …読み出し用中間電位発生回
路、10…負電圧発生回路、11…ＥＴＯＸ型セル、12…ワ
ード線、13…ビット線、14…ソース線、21、61…ＣＭＯ
Ｓナンドゲート、22、62、63…ＣＭＯＳインバータ、2
3、26、43、64、66…Ｐチャネルトランジスタ、24、2
7、42、44、65…Ｎチャネルトランジスタ、30…Ｐ型半
導体基板、31、32…Ｎウェル、33…Ｐウェル、34…Ｎチ
ャネルトランジスタ24のソース、35…Ｎチャネルトラン
ジスタ24のドレイン、36…Ｎチャネルトランジスタ24の
ゲート、37…Ｐチャネルトランジスタ23のソース、38…
Ｐチャネルトランジスタ23のドレイン、39…Ｐチャネル
トランジスタ23のゲート、41…ＣＭＯＳトランスファゲ
ート、ＳＷ１、ＳＷ２、ＳＷ…内部電源。
ラムデコーダ回路、4…モード切り換え回路、5 …モー
ド設定信号発生回路、6 …読み出し用中間電位発生回
路、10…負電圧発生回路、11…ＥＴＯＸ型セル、12…ワ
ード線、13…ビット線、14…ソース線、21、61…ＣＭＯ
Ｓナンドゲート、22、62、63…ＣＭＯＳインバータ、2
3、26、43、64、66…Ｐチャネルトランジスタ、24、2
7、42、44、65…Ｎチャネルトランジスタ、30…Ｐ型半
導体基板、31、32…Ｎウェル、33…Ｐウェル、34…Ｎチ
ャネルトランジスタ24のソース、35…Ｎチャネルトラン
ジスタ24のドレイン、36…Ｎチャネルトランジスタ24の
ゲート、37…Ｐチャネルトランジスタ23のソース、38…
Ｐチャネルトランジスタ23のドレイン、39…Ｐチャネル
トランジスタ23のゲート、41…ＣＭＯＳトランスファゲ
ート、ＳＷ１、ＳＷ２、ＳＷ…内部電源。
Claims (6)
- 【請求項１】 電気的消去・再書込み可能なメモリセル
トランジスタ群が行列状に配列されたメモリセルアレイ
と、 このメモリセルアレイの行方向の各メモリセルトランジ
スタのゲートに共通に接続されたワード線群と、 上記メモリセルアレイの列方向の各メモリセルトランジ
スタのドレインに共通に接続されたビット線群と、 前記ワード線群に対応して接続され、データ消去モード
時にはワード線に負電圧を印加するロウデコーダ回路と
を具備する不揮発性半導体記憶装置において、 上記ロウデコーダ回路は、前記ワード線に接続されたＮ
チャネルトランジスタを有し、このＮチャネルトランジ
スタは半導体基板内のＰウェル上に形成されると共にソ
ース・基板相互が接続されており、このＰウェルは、デ
ータ消去モード時に負電圧、それ以外の動作モード時に
は接地電位が与えられることを特徴する不揮発性半導体
記憶装置。 - 【請求項２】 請求項１記載の不揮発性半導体記憶装置
において、半導体基板として接地電位が与えられるＰ型
半導体基板が使用されており、前記Ｐウェルは、上記Ｐ
型半導体基板内のＮウェル中に形成されて上記Ｐ型半導
体基板から電気的に分離されており、前記メモリセルト
ランジスタ群は上記Ｐ型半導体基板上に直接に形成され
ていることを特徴する不揮発性半導体記憶装置。 - 【請求項３】 請求項１または２記載の不揮発性半導体
記憶装置において、前記ワード線ドライバは前記Ｎチャ
ネルトランジスタにＰチャネルトランジスタが接続され
たＣＭＯＳインバータからなり、上記Ｐチャネルトラン
ジスタのソース・基板はデータ消去モード時に接地電
位、それ以外の動作モード時には正の電圧が与えられる
ことを特徴する不揮発性半導体記憶装置。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
不揮発性半導体記憶装置において、前記ロウデコーダ回
路は、データ消去モード時に前記ワード線群を選択状態
とすることを特徴する不揮発性半導体記憶装置。 - 【請求項５】 請求項１乃至３のいずれか１項に記載の
不揮発性半導体記憶装置において、前記ロウデコーダ回
路は、データ消去モード時に前記ワード線群を非選択状
態とすることを特徴する不揮発性半導体記憶装置。 - 【請求項６】 請求項１乃至５のいずれか１項に記載の
不揮発性半導体記憶装置において、データ消去モード時
に前記セルアレイのソース線に読み出し電源電圧が与え
られることを特徴する不揮発性半導体記憶装置。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18643991A JP2835215B2 (ja) | 1991-07-25 | 1991-07-25 | 不揮発性半導体記憶装置 |
| KR1019920013137A KR960003398B1 (ko) | 1991-07-25 | 1992-07-23 | 소거모드시에 워드선에 부전압을 인가하는 행디코더회로를 갖춘 불휘발성 반도체기억장치 |
| US07/918,027 US5392253A (en) | 1991-07-25 | 1992-07-24 | Nonvolatile semiconductor memory device having row decoder supplying a negative potential to word lines during erase mode |
| DE69222589T DE69222589T2 (de) | 1991-07-25 | 1992-07-24 | Nichtlöschbarer Halbleiterspeicher mit Reihendecoder |
| EP92112727A EP0525678B1 (en) | 1991-07-25 | 1992-07-24 | Nonvolatile semiconductor memory device having row decoder |
| US08/358,714 US5513146A (en) | 1991-07-25 | 1994-12-19 | Nonvolatile semiconductor memory device having a row decoder supplying a negative potential to word lines during erase mode |
| US08/603,273 US5680349A (en) | 1991-07-25 | 1996-02-20 | Nonvolatile semiconductor memory device having row decoder supplying a negative potential to word lines during erase mode |
| US08/805,612 US5812459A (en) | 1991-07-25 | 1997-02-26 | Nonvolatile semiconductor memory device having row decoder supplying a negative potential to wordlines during erase mode |
| US09/006,155 US6088267A (en) | 1991-07-25 | 1998-01-13 | Nonvolatile semiconductor memory device having row decoder |
| US09/307,709 US6041014A (en) | 1991-07-25 | 1999-05-10 | Nonvolatile semiconductor memory device having row decoder |
| US09/443,100 US6166987A (en) | 1991-07-25 | 1999-11-18 | Nonvolatile semiconductor memory device having row decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18643991A JP2835215B2 (ja) | 1991-07-25 | 1991-07-25 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0528784A true JPH0528784A (ja) | 1993-02-05 |
| JP2835215B2 JP2835215B2 (ja) | 1998-12-14 |
Family
ID=16188470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18643991A Expired - Lifetime JP2835215B2 (ja) | 1991-07-25 | 1991-07-25 | 不揮発性半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (7) | US5392253A (ja) |
| EP (1) | EP0525678B1 (ja) |
| JP (1) | JP2835215B2 (ja) |
| KR (1) | KR960003398B1 (ja) |
| DE (1) | DE69222589T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5438542A (en) * | 1993-05-28 | 1995-08-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US5652450A (en) * | 1995-08-11 | 1997-07-29 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor storage device |
| JP2006107713A (ja) * | 2004-10-07 | 2006-04-20 | Samsung Electronics Co Ltd | 不揮発性メモリ装置の行デコーダ回路 |
| JP2017147005A (ja) * | 2016-02-16 | 2017-08-24 | ルネサスエレクトロニクス株式会社 | フラッシュメモリ |
Families Citing this family (106)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5430859A (en) * | 1991-07-26 | 1995-07-04 | Sundisk Corporation | Solid state memory system including plural memory chips and a serialized bus |
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| US5592415A (en) * | 1992-07-06 | 1997-01-07 | Hitachi, Ltd. | Non-volatile semiconductor memory |
| JP2647312B2 (ja) * | 1992-09-11 | 1997-08-27 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 一括消去型不揮発性半導体記憶装置 |
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| EP0700598B1 (en) * | 1993-05-28 | 2001-08-01 | Macronix International Co., Ltd. | Negative voltage generator for flash eprom design |
| US5399928A (en) * | 1993-05-28 | 1995-03-21 | Macronix International Co., Ltd. | Negative voltage generator for flash EPROM design |
| JPH07254275A (ja) * | 1994-01-31 | 1995-10-03 | Toshiba Corp | 半導体記憶装置 |
| US5365479A (en) * | 1994-03-03 | 1994-11-15 | National Semiconductor Corp. | Row decoder and driver with switched-bias bulk regions |
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