JP2888194B2

JP2888194B2 - Ｘメインデコーダ回路

Info

Publication number: JP2888194B2
Application number: JP14224096A
Authority: JP
Inventors: 信男村上; 潔和橋本
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1996-05-13
Filing date: 1996-05-13
Publication date: 1999-05-10
Anticipated expiration: 2016-05-13
Also published as: US6125074A; TW322577B; KR100267199B1; KR970076895A; JPH09306176A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＸメインデコーダ回
路に関し、特にメモリセル領域内において複数の一定の
単位毎に直列接続されたメモリセルのブロックが備え、
メモリセル領域内の特定のメモリセルを選択するための
機能を有するＸメインデコーダ回路に関する。

【０００２】

【従来の技術】Ｘメインデコーダ回路の第１の従来技術
は、図４に示すように、複数のメインデコーダ部選択信
号Ａが入力された論理回路である３入力ＮＡＮＤ回路１
と、３入力ＮＡＮＤ回路１の出力Ｓとブロック選択信号
Ｂとを入力としブロックセル選択線Ｄを出力するブロッ
クデコーダ３２を構成する２入力ＮＯＲ回路２７と、３
入力ＮＡＮＤ回路１の出力Ｓをゲート入力し、ソースを
電源に接続したＰチャネル型ＭＯＳトランジスタ２８
と、セル選択信号Ｃをゲート入力とし、Ｐチャネル型Ｍ
ＯＳトランジスタ２８のドレインにソースを接続し、ド
レインをメモリセル選択線Ｅと接続したＰチャネル型Ｍ
ＯＳトランジスタ２９と、３入力ＮＡＮＤ回路１の出力
Ｓをゲート入力とし、ソースを接地し、ドレインをメモ
リセル選択線Ｅと接続したＮチャネル型ＭＯＳトランジ
スタ３０と、セル選択信号Ｃをゲート入力としソース側
を接地しドレイン側をメモリセル選択線Ｅと接続したＮ
チャネル型ＭＯＳトランジスタ３１とからなりワードデ
コーダを構成する２入力ＮＯＲ回路３３と、から構成さ
れる。

【０００３】このＸメインデコーダ回路は、入力される
３本のメインデコーダ部選択信号Ａの内のいずれか１本
が接地電位（“Ｌｏｗ”レベル）の時、３入力ＮＡＮＤ
回路１の出力Ｓは電源電位（“Ｈｉｇｈ”レベル）とな
り、２入力ＮＯＲ回路２７の出力であるブロックセル選
択線Ｄが接地電位となることで、ブロックセル選択線Ｄ
をゲート入力とするメモリセル領域内のメモリセルブロ
ック内のブロックセルであるＮチャネルＭＯＳトランジ
スタのエンハンスメント型を遮断状態とし、ブロックセ
ル下に直列に接続されているメモリセル部最小単位のす
べてを非選択としたメインデコーダ部非選択状態とす
る。

【０００４】次に、メインデコーダ部選択信号Ａがすべ
て電源電位の場合、３入力ＮＡＮＤ１回路の出力Ｓが
“Ｌｏｗ”レベルである接地電位となり、２入力ＮＯＲ
回路２７の出力であるブロックセル選択線Ｄは、ブロッ
ク選択信号Ｂにより制御されたメインデコーダ部を選択
状態とし、メインデコーダ部の選択状態で、ブロック選
択信号Ｂが電源電位のときブロックセル選択線Ｄは接地
電位となり、ブロックセル選択線Ｄをゲート入力するメ
モリセル領域内のブロックセルであるＮチャネル型ＭＯ
Ｓトランジスタのエンハンスメント型が遮断し、ブロッ
クセル下に直列に接続されるメモリセルへの電流経路を
遮断し、メインデコーダ部が選択状態でかつブロックセ
ルを非選択状態とする。

【０００５】また、メインデコーダ部選択状態で、ブロ
ックセル選択信号Ｂが接地電位のとき、ブロックセル選
択線Ｄが電源電位となり、ブロックセル選択線Ｄをゲー
ト入力とするメモリセル領域内のメモリセルブロック内
のブロックセルであるＮチャネル型ＭＯＳトランジスタ
のエンハンスメント型が導通状態となり、ブロックセル
下に直列に接続されるメモリセル部最小単位への電流経
路が接続され、直列接続されたメモリセルである複数の
Ｎチャネル型ＭＯＳトランジスタのエンハンスメント型
及びＮチャネル型ＭＯＳトランジスタのデプレッション
型をワードデコーダ回路３３で選択できるようにし、メ
インデコーダ部選択かつブロックセル選択状態とされ
る。

【０００６】メインデコーダ部選択かつブロックセル選
択状態の場合、ブロックセル下に直列に接続された複数
のメモリセル中の一つを選択するとき、セル選択信号Ｃ
を電源電位としＰチャネル型ＭＯＳトランジスタ２９を
遮断しＮチャネル型ＭＯＳトランジスタ３１を導通状態
としてメモリセル選択線Ｅを接地電位に落とし、接地電
位となったメモリセル選択線Ｅをゲート入力するメモリ
セル領域内のメモリセルブロック内のメモリセルを選択
し、その他の直列接続されたメモリセルのゲートに対し
ては、セル選択信号Ｃを接地電位とし、メモリセル選択
線Ｅを電源電位とすることでメモリセル領域内のメモリ
セルブロック内の電源電位となったメモリセル選択線Ｅ
をゲート入力とするメモリセルであるＮチャネル型ＭＯ
Ｓトランジスタのエンハンスメント型を導通状態とし、
デジット線からの電流経路を接続した状態に維持し、選
択された特定のメモリセルが接地電位をゲート入力する
と、Ｎチャネル型ＭＯＳトランジスタがエンハンスメン
ト型のとき遮断状態となりデジット線からの電流経路を
遮断し、または、Ｎチャネル型ＭＯＳトランジスタがデ
プレッション型のとき能動状態となりデジット線からの
電流経路を接地電位へと接続する動作を行う。

【０００７】この従来のＸメインデコーダ回路のレイア
ウトをする場合、ブロックデコーダ回路３２は１本のブ
ロックセル選択線Ｄを駆動するだけであり、比較的小さ
くすることができるが、ワードデコーダ回路３３はメモ
リセル選択線Ｅが複数のワード線を駆動しているため、
トランジスタのゲート幅が大きく、かつ、メモリセル最
小単位内の直列に接続されたＮチャネル型ＭＯＳトラン
ジスタの数に比例してワードデコーダ回路３３の数が増
加し、特にワードデコーダ回路３３のレイアウト面積が
大きいという問題点があった。

【０００８】Ｘメインデコーダ回路の第２の従来技術
は、図５に示すように、複数のメインデコーダ部選択信
号Ａを入力とする３入力ＮＡＮＤ回路１と、３入力ＮＡ
ＮＤ回路１の出力Ｓとブロック選択信号Ｂを入力とし、
ブロックセル選択線Ｄを出力とするブロックデコーダ３
２である２入力ＮＯＲ回路２７と、３入力ＮＡＮＤ回路
１の出力Ｓをゲート入力し、ソース側をセル選択信号の
反転信号Ｃ￣と接続し、ドレイン側をメモリセル選択線
Ｅと接続したＰチャネル型ＭＯＳトランジスタ３４と、
３入力ＮＡＮＤ回路１の出力Ｓをゲート入力とし、ソー
ス側を接地し、ドレイン側をメモリセル選択線Ｅと接続
したＮチャネル型ＭＯＳトランジスタ３５と、セル選択
信号の正転信号Ｃをゲート入力とし、ソース側を接地
し、ドレイン側をメモリセル選択線Ｅと接続したＮチャ
ネル型ＭＯＳトランジスタ３６とで構成される。

【０００９】この従来のＸメインデコーダ回路は、前記
第１の従来技術のＸメインデコーダ回路の欠点であった
ワードデコーダ回路３３のレイアウト面積が大きいこと
に対して、セル選択信号の正転信号Ｃに加えて反転信号
Ｃ￣が必要になるが、２入力ＮＯＲ回路３３（図４参
照）におけるＰチャネル型ＭＯＳトランジスタの１つを
削減することにより、レイアウト面積の縮小化を図った
ものであり、配線信号１本分のレイアウト面積増加に対
して、Ｐチャネル型ＭＯＳトランジスタ１個分のレイア
ウト面積を削減している。

【００１０】この従来のＸメインデコーダ回路は、入力
される３本のメインデコーダ部選択信号Ａの内のどれか
１本が接地電位である場合、３入力ＮＡＮＤ回路１の出
力Ｓは電源電位となり、２入力ＮＯＲ回路２７の出力の
ブロックセル選択線Ｄは接地電位となることで、ブロッ
クセル選択線Ｄをゲート入力とするメモリセル領域内の
メモリセルブロック内のブロックセルであるＮチャネル
型ＭＯＳトランジスタのエンハンスメント型が遮断状態
となり、ブロックセル下に直列に接続されているメモリ
セル部最小単位の全てを非選択としたメインデコーダ部
非選択状態とする。

【００１１】次に、メインデコーダ部選択信号Ａが全て
電源電位の場合、３入力ＮＡＮＤ回路１の出力Ｓが“Ｌ
ｏｗ”レベルである接地電位となり、２入力ＮＯＲ回路
２７の出力であるブロックセル選択線Ｄは、ブロック選
択信号Ｂにより制御されたメインデコーダ部選択状態と
する。

【００１２】すなわち、メインデコーダ部選択状態でブ
ロック選択信号Ｂが電源電位のとき、ブロックセル選択
線Ｄが接地電位となり、メモリセル領域内のメモリセル
ブロック内のブロックセル下に直列に接続されるメモリ
セルへの電流経路を遮断し、メインデコーダ部選択、か
つ、ブロックセル非選択状態とする。

【００１３】また、メインデコーダ部選択状態でブロッ
クセル選択信号Ｂが接地電位のとき、ブロックセル選択
線Ｄが電源電位となり、ブロックセル選択線Ｄをゲート
入力とするメモリセル領域内のメモリセルブロック内の
ブロックセルであるＮチャネル型ＭＯＳトランジスタの
エンハンスメント型が導通状態となり、ブロックセル下
に直列に接続されるメモリセル部最小単位への電流経路
が接続され、直列接続されたメモリセルである複数のＮ
チャネル型ＭＯＳトランジスタを選択できるようにし
た、メインデコーダ部選択、かつ、ブロックセル選択状
態とに制御されている。

【００１４】メインデコーダ部選択かつブロックセル選
択状態の場合、３入力ＮＡＮＤ回路１の出力Ｓの接地電
位をゲート入力するＮチャネル型ＭＯＳトランジスタ３
５を遮断し、かつ、Ｐチャネル型ＭＯＳトランジスタ３
４が導通状態となり、セル選択信号Ｃ，Ｃ￣で制御され
るようになり、ブロックセル下に直列に接続されたメモ
リセルである複数のＮチャネル型ＭＯＳトランジスタ中
の１つを選択するとき、メモリセル選択線Ｅを接地電位
にするために、ワードデコーダ回路３７内のＰチャネル
型ＭＯＳトランジスタ３４を介し、接地電位としたセル
選択信号の反転信号Ｃ￣へと放電し、また、セル選択信
号の正転信号Ｃをゲート入力とするＮチャネル型ＭＯＳ
トランジスタ３６を介し、さらに放電することにより、
メモリセル選択線Ｅの電位が接地電位へ変位する速度を
速めると共に、Ｎチャネル型ＭＯＳトランジスタ３６で
Ｐチャネル型ＭＯＳトランジスタ３４のしきい値電圧Ｖ
ＴＰ以下のメモリセル選択線Ｅの電位を確実に接地電位
まで落とすようにしている。

【００１５】また、ブロックセル下に直列に接続された
複数のメモリセル中の選択された特定のメモリセル以外
の複数のメモリセルを非選択とするために、セル選択信
号の反転信号Ｃ￣で電源電位とし、Ｐチャネル型ＭＯＳ
トランジスタ３４を介し、メモリセル選択線Ｅを電源電
位とし、かつ、接地電位であるセル選択信号の正転信号
Ｃが、Ｎチャネル型ＭＯＳトランジスタ３６を遮断状態
として使用し、選択された特定のメモリセルが接地電位
をゲート入力したときに、Ｎチャネル型ＭＯＳトランジ
スタがエンハンスメント型のとき遮断状態となりデジッ
ト線からの電流経路を遮断し、または、Ｎチャネル型Ｍ
ＯＳトランジスタがデプレッション型のとき能動状態と
なりデジット線からの電流経路を接地電位へと接続する
動作を行う。

【００１６】図５に示した第２の従来のＸメインデコー
ダ回路を実際の製品に応用した例は、図６に示すよう
に、３入力ＮＡＮＤ回路１の出力Ｓを入力とする複数の
ブロックデコーダ回路３２でブロックデコーダ回路群３
８を構成し、３入力ＮＡＮＤ回路１の出力Ｓを入力とす
る複数のワードデコーダ回路３７でワードデコーダ回路
群３９を構成し、左右対称の配置をなし、複数のブロッ
クセル選択線（Ｄ１，Ｄ２１，…，Ｄｎ）と、複数のメ
モリセル選択線（Ｅ１，Ｅ２，…，Ｅｍ）がメモリセル
領域内のメモリセルブロック１５へ入力され、複数のメ
モリセルの選択および非選択を制御し、また、複数のメ
インデコーダ部選択信号Ａ、２ｎ本のブロック選択信号
Ｂ及び２（ｍ＋ｍ）本のセル選択信号の正転信号Ｃと反
転信号Ｃ￣を配置した配線部を構成している。なお、動
作については、図５で説明したとおりである。

【００１７】図３は、メモリセル領域内のメモリセルブ
ロック１５の回路構成の一例を示したものであり、ＮＡ
ＮＤ型、かつ、イオン注入プログラム方式の回路図を示
したものである。

【００１８】図３を参照すると、デジット線Ｋにドレイ
ン側を接続し、複数のブロック選択線Ｄ中の一信号Ｄ１
をゲート入力とするＮチャネル型ＭＯＳブロックトラン
ジスタ１７と、Ｎチャネル型ＭＯＳブロックトランジス
タ１７のソース側と、ドレイン側を接続し、複数のブロ
ック選択線Ｄ中の一信号Ｄ２をゲート入力とするＮチャ
ネル型ＭＯＳブロックトランジスタ１８と、Ｎチャネル
型ＭＯＳブロックトランジスタ１８のソース側と片側の
ドレイン側Ｉを接続し、複数のメモリセル選択線Ｅ中の
一信号Ｅ１をゲート入力とするＮチャネル型ＭＯＳセル
トランジスタ１９と、Ｎチャネル型ＭＯＳセルトランジ
スタ１９のソース側とドレインを接続し、複数のメモリ
セル選択線Ｅ中の一信号Ｅ２をゲート入力とするＮチャ
ネル型ＭＯＳセルトランジスタ２０と、以下同様にし
て、メモリセル選択線Ｅ中の一信号Ｅｍ−１をゲート入
力とするＮチャネル型ＭＯＳセルトランジスタのソース
側とドレインを接続し、複数のメモリセル選択線Ｅ中の
一信号Ｅｍをゲート入力し、ソース側を接地したＮチャ
ネル型ＭＯＳセルトランジスタ２１により、直列接続さ
れたＮＡＮＤ型メモリセル部４１を構成している。

【００１９】また、デジット線Ｋにドレインを接続し、
複数のブロック選択線Ｄ中の一信号Ｄ１をゲート入力と
するＮチャネル型ＭＯＳブロックトランジスタ２２と、
Ｎチャネル型ＭＯＳブロックトランジスタ２２のソース
側とドレインを接続し、複数のブロック選択線Ｄ中の一
信号Ｄ２をゲート入力とするＮチャネル型ＭＯＳブロッ
クトランジスタ２３と、Ｎチャネル型ＭＯＳブロックト
ランジスタ２３のソース側とドレインＪを接続し、複数
のメモリセル選択線Ｅ中の一信号Ｅ１をゲート入力とす
るＮチャネル型ＭＯＳセルトランジスタ２４と、Ｎチャ
ネル型ＭＯＳセルトランジスタ２４のソース側とドレイ
ンを接続し、複数のメモリセル選択線Ｅ中の一本Ｅ２を
ゲート入力とするＮチャネル型ＭＯＳセルトランジスタ
２５と、以下同様にして、メモリセル選択線Ｅ中の一本
Ｅｍ−１をゲート入力とするＮチャネル型ＭＯＳセルト
ランジスタのソース側とドレインを接続し、複数のメモ
リセル選択線Ｅ中の一信号Ｅｍをゲート入力し、ソース
側を接地したＮチャネル型ＭＯＳセルトランジスタ２６
とにより、直列接続されたＮＡＮＤ型メモリセル部４２
を構成している。

【００２０】同一のブロックセル選択線Ｄ１，Ｄ２と同
一のメモリセル選択線Ｅ１，Ｅ２，…，Ｅｍをゲート入
力とし、デジット線Ｋに対して直列接続されたＮＡＮＤ
型メモリセル部４１と、直列接続されたＮＡＮＤ型メモ
リセル部４２と、を並列接続したものが、メモリセル部
最小単位１６を構成し、更にデジット線Ｋに対して、メ
モリセル部最小単位１６をｎ／２個並列接続したメモリ
セルブロック１５を構成し、メモリセルブロック１５内
のブロックセル１７，１８，２２，２３を駆動するブロ
ックセル選択線Ｄ１，Ｄ２，…，Ｄｎは全て独立した信
号である。また、図３中において互いに独立した信号で
あるメモリセル選択線Ｅ１，Ｅ２，…，Ｅｍはメモリセ
ルブロック１５内のｎ／２個のメモリセル部最小単位１
６へ共通に入力され、メモリセル１９，２０，２１，２
４，２５，２６を駆動する。そして、メモリセルブロッ
ク１５を複数個有し、メモリセル領域を構成している。

【００２１】図３を参照して、メインデコーダ部非選択
状態の場合、すべてのブロックセル選択線Ｄ１，Ｄ２，
…，Ｄｎが接地電位となり、接地電位をゲート入力とす
るＮチャネル型ＭＯＳブロックトランジスタのエンハン
スメント型１７，２３が遮断状態となり、メモリセルブ
ロック１５内へのデジット線からの電流経路はすべて遮
断される。

【００２２】メインデコーダ部選択状態、かつ、メモリ
セルであるＮチャネル型ＭＯＳトランジスタ２１を選択
する場合、ブロックセル選択線Ｄ１が電源電位、かつ、
その他のブロックセル選択線Ｄ２，Ｄ３，Ｄ４，Ｄ５，
Ｄ６，…，Ｄｎ−１，Ｄｎが接地電位となり、ブロック
セル選択線Ｄ１をゲート入力するＮチャネル型ＭＯＳブ
ロックトランジスタのエンハンスメント型１７が導通状
態となり、ブロックセル選択線Ｄ２をゲート入力する能
動状態のＮチャネル型ＭＯＳブロックトランジスタのデ
プレッション型１８の節点Ｉまでデジット線Ｋからの電
流経路が接続され、ブロックセル選択線Ｄ２をゲート入
力するＮチャネル型ＭＯＳブロックトランジスタのエン
ハンスメント型２３は遮断状態となり、デジット線Ｋか
らの電流経路が能動状態のＮチャネル型ＭＯＳブロック
トランジスタのデプレッション型２２を介してＮチャネ
ル型ＭＯＳブロックトランジスタのエンハンスメント型
２３で遮断される。

【００２３】この際、その他のブロックセル選択線Ｄ
３，Ｄ４，Ｄ５，Ｄ６，…，Ｄｎ−１，Ｄｎをゲート入
力するブロックセルであるＮチャネル型ＭＯＳブロック
トランジスタのエンハンスメント型も同様に遮断状態と
なり、デジット線Ｋからの電流経路が遮断されたメイン
デコーダ部選択、かつ、ブロックセル非選択状態とな
り、つぎに、節点Ｉを含む直列接続されたＮＡＮＤ型メ
モリセル部４１のみ選択されたメインデコーダ部選択、
かつ、ブロックセル選択状態において、非選択したメモ
リセルのゲート入力となるすべてのメモリセル選択信号
Ｅ１，Ｅ２，…，Ｅｍ−１は電源電位となり、電源電位
をゲート入力する直列接続されたＮＡＮＤ型メモリセル
部４１内のメモリセルであるＮチャネル型ＭＯＳセルト
ランジスタ中のエンハンスメント型が導通状態となり、
能動状態のデプレッション型とともにデジット線Ｋから
の電流経路を選択されたＮチャネル型ＭＯＳセルトラン
ジスタ２１の接地されていない方のドレイン側まで接続
し、選択したメモリセルのゲート入力となるメモリセル
選択線Ｅｍのみ接地電位となり、Ｎチャネル型ＭＯＳセ
ルトランジスタ２１がエンハンスメント型のとき遮断状
態となり電流経路を遮断し、または、デプレッション型
のとき能動状態であることで電流経路を接地側へ接続す
ることでデジット線Ｋの電位変化が生じる動作を行って
いる。

【００２４】第２の従来技術として説明したのＸメイン
デコーダ回路について、レイアウトを行う場合、トラン
ジスタのゲート幅および配線数について説明する。

【００２５】まず、トランジスタのドレインからソース
間の電流をＩｄｓ、電子および正孔であるキャリアの移
動度をμ、トランジスタのゲート幅をＷ、トランジスタ
のゲート長をＬとすると、周知のように次式（１）が成
り立つ。また、一般的に電子の移動度μＮは、正孔の移
動度μＰの２倍以上大きいため、その下限値を用いて次
式（２）とする。ここで記号

【００２６】

【数１】

【００２７】は比例を意味する。

【００２８】

【数２】

【００２９】μＮ：μＰ＝２：１ …（２）

【００３０】Ｐチャネル型ＭＯＳトランジスタのゲート
長ＬＰとＮチャネル型ＭＯＳトランジスタのゲート長Ｌ
Ｎを同程度（ＬＰ≒ＬＮ）とした場合、インバータ回路
における入力電圧と出力電圧値が同時に電源電圧の１／
２値をとるようなＰチャネル型ＭＯＳトランジスタのゲ
ート幅ＷＰとＮチャネル型ＭＯＳトランジスタのゲート
幅ＷＮを設定すると次式（３）の関係式で表される。

【００３１】ＷＮ：ＷＰ＝１：２ …（３）

【００３２】同様にして２ＮＯＲ回路における入力電圧
と出力電圧値が同時に電源電圧の１／２値をとるような
Ｐチャネル型ＭＯＳトランジスタ単体のゲート幅ＷＰと
Ｎチャネル型ＭＯＳトランジスタ単体のゲート幅ＷＮを
設定すると次式（４）の関係となる。

【００３３】ＷＮ：ＷＰ＝１：４ …（４）

【００３４】図５に示した第２の従来技術のＸメインデ
コーダ回路および図６に示した第２の従来技術の応用例
について、レイアウトをする場合のトランジスタのゲー
ト幅および配線数について説明する。

【００３５】ここで３入力ＮＡＮＤ回路１を省いて、２
入力ＮＯＲ回路２７のＮチャネル型ＭＯＳトランジスタ
単体のゲート幅Ｗを基準とし、ｎ＝８、ｍ＝１６とした
場合、表１に示すレイアウト面積を必要とする。

【００３６】

【表１】

【００３７】ここでＷ［Ｎ］はゲート幅がＮチャネル型
ＭＯＳトランジスタであることを表し、Ｗ［Ｐ］はゲー
ト幅がＰチャネル型ＭＯＳトランジスタであることを表
している。図６において左右対称のＸメインデコーダ回
路に関して、片側に必要なレイアウト面積を表２に示
す。

【００３８】

【表２】

【００３９】さらに、レイアウトに必要な配線領域は、
３入力ＮＡＮＤ回路１の入力信号を省いて、ブロックデ
コーダ回路群についてｎ本とワードデコーダ回路群３９
について２ｍ本の合計（ｎ＋２ｍ）本となる。

【００４０】このように第２の従来技術において、特に
ワードデコーダ回路３７に関して、Ｎチャネル型ＭＯＳ
トランジスタ３６は、既に説明したように、Ｐチャネル
型ＭＯＳトランジスタ３４のしきい値電圧ＶＴＰ以下の
電位にあるメモリセル選択信号Ｅを確実に接地するため
のみに使用するとしたときゲート幅を１／２Ｗ程度に削
減することができるが、メモリセル選択線Ｅにセル選択
信号の反転信号Ｃ￣からの電源レベルを伝達する場合、
少なくとも電源とＰチャネル型ＭＯＳトランジスタ３４
の間にトランジスタが一段加わることで、２入力ＮＯＲ
回路におけるＰチャネル型の直列二段接続と見なすこと
ができ、インバータで駆動する場合の２倍のゲート幅２
＊２Ｗをもち、かつ、ｍ個分のレイアウト面積を必要と
し、図６で示すように片側で２ｍ本の配線領域を必要と
していた。

【００４１】

【発明が解決しようとする課題】以上説明したように、
従来のＸメインデコーダ回路はレイアウト面積が大きく
面積縮小化に適さないという問題点を有している。

【００４２】これをさらに改善した従来のＸメインデコ
ーダ回路は、制御用信号の配線数が多いため、レイアウ
トに必要な面積が大きくなり高集積化には好適とされな
い。これに加えて、ブロックセル下に直列接続されたメ
モリセルを非選択する為に、電源電位とする場合、伝達
経路がＰチャネル型ＭＯＳトランジスタの直列二段接続
となり、インバータで駆動する場合の２倍のゲート幅Ｗ
Ｐを必要とし、動作速度の劣化を抑え、かつ、さらなる
レイアウト面積の縮小化を図ることが困難とされてい
る。

【００４３】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、動作速度を従来と同程
度に維持し、ワードデコーダ回路を改善することによ
り、トランジスタサイズおよび信号配線の削減をし、レ
イアウト占有面積を抑え、面積縮小化を行うＸメインデ
コーダ回路を提供することにある。

【００４４】

【課題を解決するための手段】前記目的を達成するた
め、本発明のＸメインデコーダ回路は、複数のメインデ
コーダ部選択信号を入力とし、選択時に出力をアクティ
ブとする論理回路と、入力したブロック選択信号を前記
論理回路の出力がアクティブ時にメモリセル領域のブロ
ックを選択するブロックセルのゲートに伝達するＣＭＯ
Ｓ型の第１のトランスファゲートと、前記論理回路の出
力を制御入力とし前記第１のトランスファゲートの出力
と接地間に接続された放電用のスイッチトランジスタ
と、を備えたブロックデコーダ回路と、入力したセル選
択信号を前記論理回路の出力がアクテイブ時にメモリセ
ル領域のメモリセルのゲートに伝達するＣＭＯＳ型の第
２のトランスファゲートと、前記論理回路出力の反転信
号を制御入力とし電源と前記第２のトランスファゲート
の出力との間に接続された充電用のスイッチトランジス
タと、前記第２のトランスファゲートの出力を入力とし
メモリセルのゲートを駆動するインバータ回路と、を備
えたワードデコーダ回路と、を含むことを特徴とする。

【００４５】また、本発明に係るＸメインデコーダ回路
は、複数のメインデコーダ部選択信号が入力され、選択
時に出力に“Ｌｏｗ”レベルが出力される論理回路と、
該論理回路の出力が入力された第１のインバータと、ド
レインがブロック選択信号線に、ゲートが前記第１のイ
ンバータの出力にソースがブロックセル選択線に接続さ
れた第１のＮチャネル型ＭＯＳトランジスタと、前記第
１のＮチャネル型ＭＯＳトランジスタとドレインとソー
スが共通に接続され、ゲートが前記論理回路の出力に接
続された第１のＰチャネル型ＭＯＳトランジスタと、ド
レインが前記ブロックセル選択線に、ゲートが前記論理
回路の出力に、ソースが接地に接続された第２のＮチャ
ネル型ＭＯＳトランジスタとから構成されるブロックデ
コーダ回路と、ドレインがセル選択信号線に、ゲートが
前記第１のインバータの出力にソースが第１の節点に接
続された第３のＮチャネル型ＭＯＳトランジスタと、前
記第３のＮチャネル型ＭＯＳトランジスタとドレインと
ソースが共通に接続され、ゲートが前記論理回路の出力
に接続された第２のＰチャネル型ＭＯＳトランジスタ
と、電源と前記第１の節点の間に接続され、ゲートが前
記第１のインバータの出力に接続された第３のＰチャネ
ル型ＭＯＳトランジスタと、前記第１の節点を入力とす
る第２のインバータとからワードデコーダ回路が構成さ
れ、前記ブロックセル選択線がメモリセル領域のブロッ
クを選択するブロックセルのゲートに接続され、前記第
２のインバータの出力が前記メモリセル領域のメモリセ
ルのゲートに接続され、前記メモリセル領域内の特定の
メモリセルを選択して構成される。

【００４６】さらに、本発明のＸメインデコーダ回路
は、第１、第２、…、第ｎのブロック選択信号線と、第
１、第２、…、第ｍのセル選択信号線と、複数のメイン
デコーダ部選択信号が入力され、選択時に出力に“Ｌｏ
ｗ”レベルが出力される論理回路と、該論理回路の出力
が入力された第１のインバータと、ドレインが第１の入
力節点に、ゲートが前記第１のインバータの出力に、ソ
ースが第１の出力節点に接続された第１のＮチャネル型
ＭＯＳトランジスタおよび前記第１のＮチャネル型ＭＯ
Ｓトランジスタとドレインとソースが共通に接続されゲ
ートが前記論理回路の出力に接続された第１のＰチャネ
ル型ＭＯＳトランジスタと、ドレインが前記出力節点
に、ゲートが前記論理回路の出力に、ソースが接地に接
続された第２のＮチャネル型ＭＯＳトランジスタとから
構成されるブロックデコーダ回路がｎ個配列され、該ｎ
個配列されたブロックデコーダ回路のおのおのの第１の
入力節点が順に前記第１、第２、…、第ｎのブロック選
択信号線に接続され、前記ｎ個配列されたブロックデコ
ーダ回路のおのおのの第１の出力節点が順に第１、第
２、…、第ｎのブロックセル選択線に接続されて構成さ
れるブロックデコーダ回路群と、ドレインが第２の入力
節点に、ゲートが前記第１のインバータの出力に、ソー
スが第１の節点に接続された第３のＮチャネル型ＭＯＳ
トランジスタ及び前記第３のＮチャネル型ＭＯＳトラン
ジスタとドレインとソースが共通に接続され、ゲートが
前記論理回路の出力に接続された第２のＰチャネル型Ｍ
ＯＳトランジスタと、電源と前記第１の節点の間に接続
され、ゲートが前記第１のインバータの出力に接続され
た第３のＰチャネル型ＭＯＳトランジスタと、前記第１
の節点を入力とする第２のインバータとから構成され、
該第２のインバータの出力を第２に出力節点とするワー
ドデコーダ回路がｍ個配列され、該ｍ個配列されたワー
ドデコーダ回路のおのおのの第２の入力節点が順に前記
第１、第２、…、第ｍのセル選択信号線に接続され、前
記ｍ個配列されたワードデコーダ回路のおのおのの第２
の出力節点が順に第１、第２、…、第ｍのメモリセル選
択線に接続されて構成されるワードデコーダ回路群と、
から構成され、直列に接続された複数のブロックセルと
直列に接続された複数のメモリセルを直列接続してなる
メモリセルブロックにおいて、前記第１、第２、…、第
ｎのブロックセル選択線がおのおのの前記直列に接続さ
れた複数のブロックセルのゲートに順次接続され、前記
第１、第２、…、第ｍのセル選択線がおのおのの前記直
列に接続された複数のメモリセルのゲートに順次接続さ
れて構成される。

【００４７】

【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は本発明の実施の形態
に係るＸメインデコーダ回路の回路構成を示した図であ
る。

【００４８】図１を参照すると、本発明の実施の形態に
係るＸメインデコーダ回路は、複数のメインデコーダ部
選択信号Ａが入力され、選択時に出力に“Ｌｏｗ”レベ
ルである接地電位が出力される論理回路である３入力Ｎ
ＡＮＤ回路１と、３入力ＮＡＮＤ回路１の出力Ｆを入力
とする第１のインバータ回路２と、を備え、ドレインが
ブロック選択信号線Ｂに接続され、ゲートが第１のイン
バータ２の出力Ｇに接続され、ソースがブロックセル選
択線Ｄに接続された第１のＮチャネル型ＭＯＳトランジ
スタ３と、第１のＮチャネル型ＭＯＳトランジスタ３と
ドレインとソースが共通に接続され、ゲートが３入力Ｎ
ＡＮＤ回路１の出力Ｆに接続された第１のＰチャネル型
ＭＯＳトランジスタ４と、ドレインがブロックセル選択
線Ｄに接続され、ゲートが３入力ＮＡＮＤ回路１の出力
Ｆに接続され、ソースが接地に接続された第２のＮチャ
ネル型ＭＯＳトランジスタ５と、から構成されるブロッ
クデコーダ回路１０を備えている。

【００４９】さらに、ドレインがセル選択信号線Ｃに接
続され、ゲートが第１のインバータ２の出力Ｇに接続さ
れ、ソースが第１の節点Ｈに接続された第３のＮチャネ
ル型ＭＯＳトランジスタ６と、第３のＮチャネル型ＭＯ
Ｓトランジスタ６とドレインとソースが共通に接続さ
れ、ゲートが３入力ＮＡＮＤ回路１の出力Ｆに接続され
た第２のＰチャネル型ＭＯＳトランジスタと、電源と第
１の節点Ｈの間に接続され、ゲートが第１のインバータ
２の出力Ｇに接続された第３のＰチャネル型ＭＯＳトラ
ンジスタ８と、第１の節点Ｈを入力とする第２のインバ
ータ回路９と、から構成されるワードデコーダ回路１１
とを備えている。

【００５０】すなわち、図２に示すように、本発明の実
施の形態は、ブロックセル選択線Ｄがメモリセル領域の
ブロックを選択するブロックセルのゲートに接続され、
第２のインバータ回路９の出力であるメモリセル選択線
Ｅがメモリセル領域１５内のメモリセルのゲートに接続
され、メモリセル領域１５内の特定のメモリセルを選択
し、複数のブロックデコーダ回路１０と、複数のワード
デコーダ回路１１を有することで構成される。

【００５１】このＸメインデコーダ回路は、入力される
３本のメインデコーダ部選択信号Ａの内のどれか１本が
接地電位である場合、３入力ＮＡＮＤ回路１の出力Ｆは
電源電位となり、Ｎチャネル型ＭＯＳトランジスタ３と
Ｐチャネル型ＭＯＳトランジスタ４とで構成するトラン
スファゲートは遮断状態となり、３入力ＮＡＮＤ回路１
の出力Ｆを入力とするインバータ回路２の出力Ｇは接地
電位となり、導通状態にあるＮチャネル型ＭＯＳトラン
ジスタ５を介し、ブロックセル選択線Ｄの電位は接地電
位となる。

【００５２】ブロックセル選択線Ｄをゲート入力とする
ブロックセルであるＮチャネル型ＭＯＳブロックトラン
ジスタのエンハンスメント型１７，２３（図３参照）が
遮断状態となり、ブロックセル下に直列に接続されてい
るメモリセル部最小単位のすべてを非選択としてメイン
デコーダ部非選択状態とし、次にメインデコーダ部選択
信号Ａがすべて電源電位の場合、３入力ＮＡＮＤ回路１
の出力Ｆが接地電位となり、Ｎチャネル型ＭＯＳトラン
ジスタ５が遮断状態となり、Ｎチャネル型ＭＯＳトラン
ジスタ３とＰチャネル型ＭＯＳトランジスタ４とで構成
したトランスファゲートのソース側に接続したブロック
セル選択線Ｄは、ドレイン側に接続したブロック選択信
号Ｂにより制御される。すなわち、ブロック選択信号Ｂ
が接地電位のとき、ブロックセル選択線Ｄが接地電位と
なり、ブロックセル下に直列に接続されるメモリセル部
最小単位への電流経路を遮断し、メインデコーダ部選
択、かつ、ブロックセル非選択状態とする。

【００５３】また、メインデコーダ部選択状態で、接地
電位をゲート入力するＮチャネル型ＭＯＳトランジスタ
５は遮断状態となり、ブロックセル選択線Ｄの電位はブ
ロック選択信号Ｂにより制御され、ブロック選択信号Ｂ
が電源電位のとき、Ｎチャネル型ＭＯＳトランジスタ３
とＰチャネル型ＭＯＳトランジスタトランジスタ４とで
構成するトランスファを介し、ブロックセル選択線Ｄが
電源電位となり、ブロックセル選択線Ｄをゲート入力と
するブロックセルであるＮチャネル型ＭＯＳブロックト
ランジスタのエンハンスメント型１７，２３が導通状態
となり、ブロックセル下に直列に接続されるメモリセル
部最小単位１６への電流経路が接続され、直列接続され
たメモリセルである複数のＮチャネル型ＭＯＳセルトラ
ンジスタを選択できるようにした、メインデコーダ部選
択かつブロックセル選択状態とに制御される。

【００５４】メインデコーダ部選択、かつブロックセル
選択状態の場合、ブロックセル下に直列に接続されたメ
モリセルである複数のＮチャネル型ＭＯＳセルトランジ
スタ中の１つを選択するとき、ワードデコーダ回路１１
内の動作は、まず、インバータ２回路の出力Ｇの電源電
位をゲート入力とするＰチャネル型ＭＯＳトランジスタ
８が遮断状態となり、つづいて、インバータ回路２の出
力の電源電位がトランスファゲートを構成するＮチャネ
ル型ＭＯＳトランジスタ６のゲートへ伝わり、かつ、３
入力ＮＡＮＤ回路１の出力Ｆの接地電位をトランスファ
ゲートを構成する他方のＰチャネル型ＭＯＳトランジス
タ７のゲートに伝わり、セル選択信号Ｃの電位を能動状
態のトランスファゲートを介して節点Ｈへ伝達され、メ
モリセル選択線Ｅを駆動するインバータ９のゲートにセ
ル選択信号Ｃを伝える。

【００５５】複数の直列に接続されたメモリセル部最小
単位の中の一つを選択する場合、メモリセル選択線Ｅを
接地電位にするために、セル選択信号Ｃを電源電位と
し、また、その他のメモリセルを非選択とするためにセ
ル選択信号Ｃを接地電位にし、メモリセル選択線Ｅを電
源電位にする動作を行う。

【００５６】本発明の実施例として、図１に示した本発
明の実施の形態に係るＸメインデコーダ回路を実際の製
品に応用した一例を図２に示す。

【００５７】図２を参照すると、第１、第２、…、第ｎ
のブロック選択信号線Ｂと、第１、第２、…、第ｍのセ
ル選択信号線Ｃと、複数のメインデコーダ部選択信号Ａ
が入力され、選択時に出力Ｆに“Ｌｏｗ”レベルが出力
される論理回路である３入力ＮＡＮＤ回路１と、３入力
ＮＡＮＤ回路１の出力Ｆを入力とする第１のインバータ
回路２と、を備え、またブロックデコーダ回路１０は、
図１に示した回路構成からなり、ドレインが第１の入力
節点に、ゲートが第１のインバータ２の出力に、ソース
が第１の出力節点に接続された第１のＮチャネル型ＭＯ
Ｓトランジスタ３および第１のＮチャネル型ＭＯＳトラ
ンジスタ３とドレインとソースが共通に接続されゲート
が３入力ＮＡＮＤ回路１の出力Ｆに接続された第１のＰ
チャネル型ＭＯＳトランジスタ４と、ドレインが前記出
力節点に、ゲートが３ＮＡＤＮ１の出力Ｆに、ソースが
接地に接続された第２のＮチャネル型ＭＯＳトランジス
タ５とから構成される。

【００５８】ブロックデコーダ回路１０はｎ個配列さ
れ、ｎ個配列されたブロックデコーダ回路１０の各々の
第１の入力節点が順に第１、第２、…、第ｎのブロック
選択信号線Ｂに接続され、ｎ個配列されたブロックデコ
ーダ回路１０のおのおのの第１の出力節点が順に第１、
第２、…、第ｎのブロックセル選択線（Ｄ１，Ｄ２，
…，Ｄｎ）に接続されてブロックデコーダ回路群１２を
構成している。

【００５９】また、ワードデコーダ回路１１も図１に示
した回路構成からなり、ドレインが第２の入力節点に、
ゲートが第１のインバータ回路２の出力Ｇに、ソースが
第１の節点Ｈに接続された第３のＮチャネル型ＭＯＳト
ランジスタ６および第３のＮチャネル型ＭＯＳトランジ
スタ６とドレインとソースが共通に接続され、ゲートが
３入力ＮＡＮＤ回路１の出力Ｆに接続された第２のＰチ
ャネル型ＭＯＳトランジスタ７と、電源ＣＣと第１の節
点Ｈの間に接続され、ゲートが第１のインバータ２の出
力Ｇに接続された第３のＰチャネル型ＭＯＳトランジス
タ８と、第１の節点Ｈを入力とする第２のインバータ回
路９とから構成され、第２のインバータ９の出力Ｅを第
２の出力節点とする。

【００６０】このワードデコーダ回路１１がｍ個配列さ
れ、ｍ個配列されたワードデコーダ回路１１のおのおの
の第２の入力節点が順に第１、第２、…、第ｍのセル選
択信号線Ｃに接続され、ｍ個配列されたワードデコーダ
回路１１の各々の第２の出力節点が順に第１、第２、
…、第ｍのメモリセル選択線（Ｅ１，Ｅ２，…，Ｅｍ）
に接続されて構成されるワードデコーダ回路群１３を構
成している。

【００６１】そして、直列に接続された複数のブロック
セルと直列に接続された複数のメモリセルを直列接続し
てなるメモリセルブロック１５において、第１、第２、
…、第ｎのブロックセル選択線Ｄがおのおのの直列に接
続された複数のブロックセルのゲートに順次接続され、
第１、第２、…、第ｍのセル選択線（Ｅ１，Ｅ２，…，
Ｅｍ）がおのおのの直列に接続された複数のメモリセル
のゲートに順次接続されてなる、構成をとる。

【００６２】また、複数のメインデコーダ部選択信号
Ａ、２ｎ本のブロック選択信号Ｂ及び２ｍ本のセル選択
信号Ｃを配置した配線部を構成しており、動作について
は、図１で説明したとおりであり、メモリセル領域１５
の回路構成および動作については図３に示した従来技術
と同様とされる。

【００６３】図１に示す本発明の第１の実施形態のＸメ
インデコーダ回路および図２に示した応用例について、
レイアウトをする場合のトランジスタのゲート幅および
配線数について従来例の説明した内容と同様にして、式
（１）、式（２）、式（３）、式（４）を用いて説明す
る。

【００６４】ここで、ブロックデコーダ回路１０内のＮ
チャネル型ＭＯＳトランジスタ５のゲート幅Ｗを基準と
しｎ＝８、ｍ＝１６とした場合、３入力ＮＡＮＤ回路１
を省いて、表３に示すようなレイアウト面積を必要とす
る。また、Ｎチャネル型ＭＯＳトランジスタ５は、図５
の２入力ＮＯＲ回路２７内の信号Ｓをゲート入力するＮ
チャネル型ＭＯＳトランジスタ単体と同じように、ブロ
ックセル選択信号Ｄを接地電位におとす動作を行いゲー
ト幅も同等とみなすことができる。

【００６５】

【表３】

【００６６】表３において、Ｗ［Ｎ］はゲート幅がＮチ
ャネル型ＭＯＳトランジスタであることを表し、Ｗ
［Ｐ］はゲート幅がＰチャネル型ＭＯＳトランジスタで
あることを表している。

【００６７】ここで、Ｐチャネル型ＭＯＳトランジスタ
７、Ｎチャネル型ＭＯＳトランジスタ６は１つのインバ
ータ回路９のゲートにのみ信号を伝達するだけでよく、
かつ、Ｐチャネル型ＭＯＳトランジスタ８は１つのイン
バータ回路９のゲートを電源電位に上昇させるだけでよ
く、ゲート幅を小さくできる。

【００６８】図２において左右対称のＸメインデコーダ
回路について、片側に必要なレイアウト面積を表４に示
す。

【００６９】

【表４】

【００７０】ここでレイアウトに必要な配線領域は、３
入力ＮＡＮＤ回路１の入力信号を省いて、ブロックデコ
ーダ回路群１２についてｎ本とワードデコーダ回路群１
１についてｍ本の合計（ｎ＋ｍ）本分である。

【００７１】このように、本発明の第１の実施形態およ
びその応用例において、特にワードデコーダ回路１１に
関し、メモリセル選択線Ｅを駆動するインバータ回路９
は、電源電位からＰチャネル型ＭＯＳトランジスタ一段
であるため、動作速度を同程度とした場合には、従来の
ゲート幅ＷＰと比較して、１／２に削減することがで
き、かつ、制御信号の数を１／２本に減らすことがで
き、これにより、動作速度の劣化を抑えると共に、レイ
アウト面積の縮小化を図ることが可能となった。

【００７２】上述したように、従来のＸメインデコーダ
回路はメモリセル選択線Ｅを駆動するための回路を制御
するために、複数の制御線の１種類であるセル選択信号
の正転信号Ｃと反転信号Ｃ￣が必要とされ、レイアウト
面積に対する配線数が占める割合が大きく、かつ、電源
線から必然的にＰチャネル型ＭＯＳトランジスタを直列
に二段介してメモリセル選択線Ｅを駆動していたため、
駆動能力を上げるためにはＰチャネル型ＭＯＳトランジ
スタのゲート幅は４倍に比例して増加するようになり、
動作速度の劣化を抑え、かつ、面積縮小化を図ることに
は適していなかった。

【００７３】これに対して、本発明の実施の形態に係る
Ｘメインデコーダ回路は、ワードデコーダ回路を制御す
る信号線を、１／２に減らし、Ｘメインデコーダ回路の
レイアウト内の配線の占める割合を減らし、かつ、メモ
リセル選択線Ｅを電源線からＰチャネル型ＭＯＳトラン
ジスタを一段のみで駆動する回路としたことで動作速度
の劣化を抑え、かつ、面積縮小化が図れるという効果を
有す

【００７４】メモリセル選択線Ｅは選択時、“Ｌｏｗ”
になる構成を示したが、選択時“Ｈｉｇｈ”にするため
には、図１のインバータ回路９を削除するか、又は、イ
ンバータ回路９の後にインバータを一段追加して実現で
きることは容易に類推することができ、この場合におい
ても本発明は有効である。

【００７５】

【発明の効果】以上説明したように、本発明のＸメイン
デコーダ回路は、ワードデコーダ回路を制御する信号線
を、１／２に減らし、Ｘメインデコーダ回路のレイアウ
ト内の配線の占める割合を減らし、かつ、メモリセル選
択線Ｅを電源線からＰチャネル型ＭＯＳトランジスタを
一段のみで駆動する回路としたことで動作速度の劣化を
抑え、かつ、面積縮小化が図れるという効果を有する。

【図面の簡単な説明】

【図１】本発明に係るＸメインデコーダ回路の実施の形
態の構成を示す図である。

【図２】本発明に係るＸメインデコーダ回路の実施の形
態の応用例を示す図である。

【図３】本発明および従来技術におけるメモリセル領域
内のメモリセルブロックの回路構成を示す図である。

【図４】従来のＸメインデコーダ回路の構成を示す図で
ある。

【図５】従来Ｘメインデコーダ回路の別の構成を示す図
である。

【図６】従来のＸメインデコーダ回路の応用例を示す図
である。

【符号の説明】

Ａメインデコーダ部選択信号Ｂブロック選択信号Ｃセル選択信号Ｃ￣セル選択信号の反転信号Ｄ、Ｄ１、Ｄ２、…、Ｄｎブロックセル選択線Ｅ、Ｅ１、Ｅ２、…、Ｅｍメモリセル選択線Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｓ節点Ｋデジット線ＣＣ電源ＧＮＤ接地ＰＭＯＳトランジスタがＰチャネル型である符号ＮＭＯＳトランジスタがＮチャネル型である符号１３ＮＡＮＤ２、９インバータ２７２ＮＯＲ３、５、６、１７、１９、２０、２１、２３、２４、２
５、２６、３０、３１、３５、３６Ｎチャネル型ＭＯ
Ｓトランジスタのエンハンスメント型１８、２２Ｎチャネル型ＭＯＳトランジスタのデプレ
ッション型４、７、８、２８、２９、３４Ｐチャネル型ＭＯＳト
ランジスタのエンハンス型１０、３２ブロックデコーダ１１、３３、３７ワードデコーダ１２、３８ブロックデコーダ回路群１３、３９ワードデコーダ回路群１４、４０配線部１５メモリセル領域内のメモリセルブロック１６メモリセル部最小単位４１、４２直列接続されたＮＡＮＤ型メモリセル部

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 17/18 G11C 11/408 G11C 11/413 G11C 16/06

Claims

(57)【特許請求の範囲】

【請求項１】複数のメインデコーダ部選択信号を入力と
し、選択時に出力をアクティブとする論理回路と、入力したブロック選択信号を前記論理回路の出力がアク
ティブ時にメモリセル領域のブロックを選択するブロッ
クセルのゲートに伝達するＣＭＯＳ型の第１のトランス
ファゲートと、前記論理回路の出力を制御入力とし前記
第１のトランスファゲートの出力と接地間に接続された
放電用のスイッチトランジスタと、を備えたブロックデ
コーダ回路と、入力したセル選択信号を前記論理回路の出力がアクテイ
ブ時にメモリセル領域のメモリセルのゲートに伝達する
ＣＭＯＳ型の第２のトランスファゲートと、前記論理回路出力の反転信号を制御入力とし電源と前記
第２のトランスファゲートの出力との間に接続された充
電用のスイッチトランジスタと、前記第２のトランスフ
ァゲートの出力を入力としメモリセルのゲートを駆動す
るインバータ回路と、を備えたワードデコーダ回路と、を含むことを特徴とするＸメインデコーダ回路。
【請求項２】複数のメインデコーダ部選択信号を入力と
し、選択時に出力に“Ｌｏｗ”レベルが出力される論理
回路と、該論理回路の出力が入力された第１のインバータ回路
と、ドレインがブロック選択信号線に、ゲートが前記第１の
インバータの出力に、ソースがブロックセル選択線に接
続された第１のＮチャネル型ＭＯＳトランジスタおよび
前記第１のＮチャネル型ＭＯＳトランジスタとドレイン
とソースが共通に接続され、ゲートが前記論理回路の出
力に接続された第１のＰチャネル型ＭＯＳトランジスタ
と、ドレインが前記ブロックセル選択線に、ゲートが前
記論理回路の出力に、ソースが接地に接続された第２の
Ｎチャネル型ＭＯＳトランジスタとから構成されるブロ
ックデコーダ回路と、ドレインがセル選択信号線に、ゲートが前記第１のイン
バータ回路の出力に、ソースが第１の節点に接続された
第３のＮチャネル型ＭＯＳトランジスタおよび前記第３
のＮチャネル型ＭＯＳトランジスタとドレインとソース
が共通に接続され、ゲートが前記論理回路の出力に接続
された第２のＰチャネル型ＭＯＳトランジスタと、電源
と前記第１の節点の間に接続され、ゲートが前記第１の
インバータ回路の出力に接続された第３のＰチャネル型
ＭＯＳトランジスタと、前記第１の節点を入力とする第
２のインバータ回路と、から構成され、該第２のインバ
ータの出力がセル選択線に接続されるワードデコーダ回
路と、を備え、前記ブロックセル選択線がメモリセル領域のブロックを
選択するブロックセルのゲートに接続され、前記セル選
択線が前記メモリセル領域のメモリセルのゲートに接続
され前記メモリセル領域内の特定のメモリセルを選択す
る、ことを特徴とするＸメインデコーダ回路。
【請求項３】第１、第２、…、第ｎのブロック選択信号
線と、第１、第２、…、第ｍのセル選択信号線と、複数
のメインデコーダ部選択信号とを入力とし、選択時に出
力に“Ｌｏｗ”レベルが出力される論理回路と、該論理回路の出力が入力された第１のインバータ回路
と、ドレインが第１の入力節点に、ゲートが前記第１のイン
バータの出力に、ソースが第１の出力節点に接続された
第１のＮチャネル型ＭＯＳトランジスタおよび前記第１
のＮチャネル型ＭＯＳトランジスタとドレインとソース
が共通に接続されゲートが前記論理回路の出力に接続さ
れた第１のＰチャネル型ＭＯＳトランジスタと、ドレイ
ンが前記第１の出力節点に、ゲートが前記論理回路の出
力に、ソースが接地に接続された第２のＮチャネル型Ｍ
ＯＳトランジスタとから構成されるブロックデコーダ回
路がｎ個配列され、該ｎ個配列されたブロックデコーダ
回路のおのおのの第１の入力節点が順に前記第１、第
２、…、第ｎのブロック選択信号線に接続され、前記ｎ
個配列されたブロックデコーダ回路のおのおのの第１の
出力節点が順に第１、第２、…、第ｎのブロックセル選
択線に接続されて構成されるブロックデコーダ回路群
と、ドレインが第２の入力節点に、ゲートが前記第１のイン
バータの出力に、ソースが第１の節点に接続された第３
のＮチャネル型ＭＯＳトランジスタ及び前記第３のＮチ
ャネル型ＭＯＳトランジスタとドレインとソースが共通
に接続され、ゲートが前記論理回路の出力に接続された
第２のＰチャネル型ＭＯＳトランジスタと、電源と前記
第１の節点の間に接続され、ゲートが前記第１のインバ
ータの出力に接続された第３のＰチャネル型ＭＯＳトラ
ンジスタと、前記第１の節点を入力とする第２のインバ
ータとから構成され、該第２のインバータ回路の出力を
第２の出力節点とするワードデコーダ回路がｍ個配列さ
れ、該ｍ個配列されたワードデコーダ回路のおのおのの
第２の入力節点が順に前記第１、第２、…、第ｍのセル
選択信号線に接続され、前記ｍ個配列されたワードデコ
ーダ回路のおのおのの第２の出力節点が順に第１、第
２、…、第ｍのメモリセル選択線に接続されて構成され
るワードデコーダ回路群と、を備え、直列に接続された複数のブロックセルと直列に接続され
た複数のメモリセルを直列接続して成るメモリセルブロ
ックにおいて、前記第１、第２、…、第ｎのブロックセル選択線が各々
の前記直列に接続された複数のブロックセルのゲートに
順次接続され、前記第１、第２、…、第ｍのセル選択線
が各々の前記直列に接続された複数のメモリセルのゲー
トに順次接続されてなる、ことを特徴とするＸメインデコーダ回路。