DE69834120T2

DE69834120T2 - Blockdekodierter wortleitungstreiber mit positiver und negativer spannungsbetriebsart unter verwendung von mos-transistoren mit vier anschlüssen

Info

Publication number: DE69834120T2
Application number: DE69834120T
Authority: DE
Inventors: Tzeng-Huei Shiau; Yu-Shen Lin; Ray-Lin Fremont Wan
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 1998-06-04
Filing date: 1998-06-04
Publication date: 2006-10-12
Anticipated expiration: 2018-06-05
Also published as: EP1002320A4; DE69834120D1; EP1002320B1; EP1002320A1; JP2002517879A; WO1999063543A1

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf Wortleitungstreiber, die in Speicherarrays verwendet werden, welche in der Lage sind, die Wortleitungen sowohl mit positiven als auch mit negativen Spannungen zu treiben bzw. anzusteuern, und genauer gesagt auf Speichereinrichtungen mit Floating Gate, bei welchen während eines Löschbetriebs eine negative Spannung an den Wortleitungen angelegt wird und während eines Lese-Betriebs und eines Programmier-Betriebs eine positive Spannung an den einzelnen Wortleitungen angelegt wird.
Beschreibung des verwandten Standes der Technik
Bei nicht-flüchtigen Halbleiterspeichereinrichtungen, die auf Speicherzellen mit Floating Gate beruhen, wie zum Beispiel denjenigen, die als Flash-EEPROM bekannt sind, werden positive und negative Spannungen verwendet, um Daten aus dem nicht-flüchtigen Speicher-Array zu lesen und in dieses zu schreiben. Das Schreiben von Daten in das nicht-flüchtige Speicher-Array von Einrichtungen mit Floating Gate umfasst Vorgänge, die als der Programmier- und der Lösch-Betrieb bekannt sind. Der Lösch-Betrieb umfasst das Einstellen eines gesamten Arrays oder zumindest eines Sektors eines Arrays in einen einzigen Zustand, in welchem entweder sämtliche Zellen in dem Array (oder Sektor) einen niedrigen Schwellwert haben oder alle Zellen in dem Array (oder Sektor) einen hohen Schwellwert haben. Ob der gelöschte Zustand ein Zustand mit hohem Schwellwert ist, in welchem das Floating Gate der Zelle geladen ist, oder ein niedriger Schwellwertzustand ist, in welchem das Floating Gate entladen ist, hängt von der speziellen Implementierung des Flash-Speichers ab. Der Programmier-Betrieb umfasst das Laden oder Entladen der Floating Gates individuell adressierter Zellen in dem Array, um bezüglich des gelöschten Zustands den entgegengesetzten Schwellwert bereitzustellen.
Es ist wohlbekannt, daß es zum Entladen des Floating Gates vorteilhaft ist, an der Wortleitung der zu entladenden Zelle eine negative Spannung anzulegen. Dies trägt dazu bei, Elektronen aus dem Floating Gate in die Source-/Drain- oder Kanalbereiche der Zellen zu treiben, die typischerweise auf ein positives Niveau vorgespannt sind, um die Elektronen anzuziehen. Eine Schaltung zum Anlegen einer negativen Spannung an einer Wortleitung ist jedoch mit einigen Schwierigkeiten verbunden.
Wortleitungstreiber müssen in der Lage sein, während eines normalen Lese-Betriebs für die Einrichtung in Reaktion auf decodierte Adressen eine positive Spannung an ausgewählten Wortleitungen anzulegen. Es hat sich im Stand der Technik als schwierig herausgestellt, einen Wortleitungstreiber mit einer einfachen Schaltung auszustatten, welche auch eine negative Spannung an ausgewählten Wortleitungen anlegen kann. Bekannte Systeme zum Anlegen negativer Spannungen an den Wortleitungen setzen die Decodierfunktion, welche den Wortleitungstreiber treibt, außer Kraft, was es unmöglich macht, wahlweise negative Spannungen an individuelle Wortleitungen anzulegen. Siehe beispielsweise die europäische Patentanmeldung 92 112 727.0 mit dem Titel "NON-VOLATILE SEMI-CONDUCTOR MEMORY DEVICE HAVING ROW DECODER" mit den Erfindern Atsumi, et al. (Veröffentlichungs-Nr. 0 525 678 A2 und europäische Patentanmeldung 92 830 115.9 mit dem Titel "DECODER CIRCUIT CAPABLE OF TRANSFERRING POSITIVE AND NEGATIVE VOLTAGES", mit dem Erfinder Gastaldi (Veröffentlichungs-Nr.: 0 559 995 A1). In diesen beiden europäischen Patentanmeldungen wird ein Wortleitungstreiber offenbart, der eine positive Spannung für ausgewählte Wortleitungen für normale Vorgänge im Lesebetrieb bereitstellt, jedoch die Auswahlfunktion des Decoders während eines Löschbetriebs übergeht, um eine negative Spannung an allen Wortleitungen anzulegen. Da die Decodierfunktion aufgehoben bzw. ausgeschaltet wird, werden negative Wortleitungsspannungen an die Schaltung für alle Zellen angelegt, auch während eines Sektorlöschens. Dies führt zu einer Störung von Zellen, die nicht gelöscht werden.
In alternativen Systemen sind getrennte Treiber, einer für positive Spannung und einer für negative Spannung an entgegengesetzten Enden der Wortleitung verwendet worden, die jeweils mit dem Decodierschaltkreis verbunden worden. Beispielsweise beschreiben Arakawa in dem US-Patent-Nr. 5,136,541 mit dem Titel "PROGRAMMABLE READ ONLY MEMORY USING STACKED-GATE CELL ERASABLE BY HOLE INJECTION" und Arakawa in dem US-Patent-Nr. 5,253,200 mit dem Titel "ELECTRICALLY ERASABLE AND PROGRAMMABLE READ ONLY MEMORY USING STACKED-GATE CELL" ein System zum Treiben einer Wortleitung mit einer positiven und einer negativen Spannung auf der Basis der Verwendung getrennter Treiber (siehe Beispielsweise 3 des Patents 5,136,541 von Arakawa).
Das US-Patent-Nr. 5,331,480 mit dem Titel "METHOD AND APPARATUS FOR EPROM NEGATIVE VOLTAGE WORDLINE DECODING" mit dem Erfinder Schreck, beschreibt ein System, in welchem jede Wortleitung eine unabhängige Ladungspumpe für negative Spannung hat, um das Decodieren in einem negativen und einem positiven Spannungszustand bereitzustellen. Wenn jedoch eine einzelne negative Spannungsquelle mit einer Mehrzahl von Wortleitungstreibern verbunden wird, werden alle Wortleitungen gleichzeitig negativ angesteuert. Demnach ist der Schaltkreis von Schreck in großen Speichersystemen unpraktisch, wegen des Aufwandes und der Komplexität bei der Wiederholung großer Anzahlen von Ladungspumpen auf einem einzelnen Chip.
Venkatesh et al., "A55 ns 0.35 μm 5 V-only 16M Flash Memory with Deep-Power-Down," 1996, IEEE International Solid-State Circuits Conference, Paper JP 2.7, pp. 44–45 offenbart einen Wortleitungstreiber für positive und negative Spannungen (1(a)) und erwähnt ein Sektorlöschen. Es wird jedoch nicht das Decodieren der Wortleitungen während des Löschens diskutiert. Siehe auch US-Patent-Nr. 5,521,867 (4) mit dem Titel "ADJUSTABLE THRESHOLD VOLTAGE CONVERSION CIRCUIT" mit den Erfindern Chen et al.
Die WO 96/23 307, auf welcher der Oberbegriff des Anspruchs 1 beruht, offenbart ein Flash-EEPROM Array, welches Speicherzellen aufweist, die in Blöcken angeordnet sind. Wortleitungen sind mit Speicherzellen in dem Array verbunden. Ein Wortleitungstreiber enthält einen Trei berschaltkreis und einen Auswahlschaltkreis, der mit Spannungsquellen verbunden ist. Eine Anzahl derartiger Treiberschaltkreise ist vorgesehen, wobei jeder mit einer Wortleitung verbunden ist. Die Treiberschaltkreise steuern zugehörige Wortleitungen mit einer Spannung an, die durch die Auswahlschaltung bereitgestellt wird. Die Auswahlschaltung führt eine vorbestimmte Spannung an alle Treiber zu, je nach dem betreffenden Betriebszustand. Im Lösch-Betrieb wird V_POS und Masse an alle Treiberschaltkreise zugeführt. Die Treiberschaltkreise wählen dann auf der Basis von Signalen, die von einem Decoder empfangen wurden, die an die Wortleitungen anzulegende, geeignete Spannung aus. Um die Treiberschaltkreise in die Lage zu versetzen, eine negative Spannung anzulegen, ist eine Isolierschaltung vorgesehen, um den Decoder gegenüber diesen negativen Spannungen zu isolieren.
Es ist wünschenswert, einen vereinfachten Wortleitungstreiber bereitzustellen, der in der Lage ist, während eines Programmier-Betriebs in einer Einrichtung mit Floating Gate oder ansonsten in der Wortleitung in einem Speicher-Array wahlweise positive oder negative Spannungen an einer Wortleitung anzulegen. Es ist weiterhin wünschenswert, daß der Treiber ein kleines Layout hat und Löschoperationen auf Sektorniveau unterstützt, bei welchen die Wortleitungen von Speicherzellen in dem zu löschenden Block mit negativen Spannungen angesteuert werden.
ZUSAMMENFASSUNG DER ERFINDUNG
Aspekte der vorliegenden Erfindung werden in den beigefügten Ansprüchen dargelegt.
Ausführungsformen der vorliegenden Erfindung stellen ein kompaktes Wortleitungstreiber- und Decodersystem bereit, in welchem die negative Versorgungsspannung, die von den Wortleitungstreibern während der Löschvorgänge auf Sektor- oder Chipniveau verwendet wird, getrennt von der Decodierung der Eingänge der einzelnen bzw. individuellen Wortleitungstreiber decodiert wird. Dies ermöglicht die Verwendung von Wortleitungstreibern, die ein kleines Layout haben aber dennoch die Fähigkeit zu decodieren behalten. bei einer Treiberfähigkeit auf Sektorniveau mit negativer Spannung. Die Wortleitungstreiber umfassen Transistoren mit Dreifachwell, die für die Implementierung von Schaltkreisen mit hoher negativer Spannung auf einem integrierten Schaltkreis dieser Art erforderlich sind. Die Transistoren mit Dreifachwell einer Mehrzahl von Wortleitungstreibern sind in einem gemeinsam verwendeten Well ausgebildet und unabhängig von der Source und Drain der Transistoren vorgespannt. Dementsprechend wird unter Verwendung des Wortleitungstreibers der vorliegenden Erfindung ein integrierter Speicherschaltkreis mit einem kompakten Layout eines Arrays und damit mit verminderten Kosten bereitgestellt.
Demnach können Ausführungsformen der vorliegenden Erfindung gekennzeichnet werden als ein integrierter Speicherschaltkreis, der ein Array aus Speicherzellen aufweist, die in einer Mehrzahl von Segmenten angeordnet sind. Ein Satz von Wortleitungen ist mit den Speicherzellen in dem Array verbunden. Eine Wortleitungstreiberschaltung ist mit dem Satz von Wortleitungen verbunden. Die Treiberschaltung für die Wortleitungen enthält eine erste Quelle einer Spannungsversorgung, eine zweite Quelle einer Spannungsversorgung, eine dritte Quelle einer Spannungsversorgung und einen Satz von Wortleitungstreibern. Die Wortleitungstreiber sind mit den ersten, zweiten und dritten Versorgungsspannungsquellen verbunden, und treiben wahlweise Wortleitungen in dem Satz von Wortleitungen mit einer Wortleitungsspannung entweder von der ersten Versorgungsspannungsquelle oder der zweiten Versorgungsspannungsquelle in Reaktion auf Adreßsignale, welche die entsprechenden Treiber identifizieren. Die individuellen Treiber sind mit Sätzen einschließlich einer oder mehrerer Wortleitungen verbunden. Die zweite Versorgungsspannungsquelle enthält einen Satz von zweiten Versorgungsspannungsauswählern. Jeder zweite Versorgungsspannungsauswähler in dem Satz ist mit einem Teilsatz des Satzes von Treibern verbunden. Jeder Teilsatz von Treibern ist mit einem entsprechenden Segment in dem Array verbunden. Die zweiten Versorgungsspannungsauswähler wählen während eines Löschbetriebs in Reaktion auf Adreßsignale, welche die entsprechenden Segmente identifizieren, eine negative Versorgungsspannung zum Löschen oder eine Versorgungsspannung zum Verhindern des Löschens aus. Die ausgewählte negative Versorgungsspannung zum Löschen oder die Versorgungsspannung zum Verhindern des Löschens wird an Teilsätzen des Satzes von Treibern angelegt, die mit dem entsprechenden Segment jeweils einzeln, das heißt Segment für Segment verbunden sind. Der Teilsatz von Treibern enthält einen gemeinsam verwendeten Well für Transistoren mit Dreifachwell in den entsprechenden Treibern. Dies ermöglicht Löschvorgänge mit einer kompakten Auslegung der Wortleitungstreiber auf Segmentniveau, wobei ein Segment ein Block oder Sektor des Arrays ist, der mit mehr als einem Wortleitungstreiber, wie zum Beispiel 16 Wortleitungstreibern, verbunden ist. Die dritte Versorgungsspannungsquelle enthält einen Satz von dritten Versorgungsspannungsauswählern. Jeder dritte Versorgungsspannungsauswähler in dem Satz ist mit einem oder mehreren der Teilsätze des Satzes von Treibern verbunden. Die dritten Versorgungsspannungsauswähler wählen während eines Löschbetriebs in Reaktion auf Adreßsignale, welche die entsprechenden Segmente identifizieren, eine negative Vorspannung für den gemeinsam verwendeten Well eines Teilsatzes von Treibern aus. Gemäß einer Ausführungsform der Erfindung enthält die Wortleitungsschaltung eine Logik, die bewirkt, daß die Treiber während des Löschbetriebs für alle Wortleitungen in dem Satz von Wortleitungen die zweite Versorgungsspannungsquelle auswählen. In einer Ausführungsform setzt sich eine solche Logik über die Adreßsignale hinweg, welche die entsprechenden Treiber während des Löschbetriebs in der Logik, welche die Eingänge der Treiber versorgt, identifizieren.
Gemäß einer anderen Ausführungsform der Erfindung weisen die Wortleitungstreiber jeweils einen Invertierer auf, der einen Eingang hat, welcher in Reaktion auf Adreßsignale getrieben wird, die den entsprechenden Treiber identifizieren, wobei ein erster Versorgungsanschluß mit der ersten Versorgungsspannungsquelle verbunden ist, ein zweiter Versorgungsanschluß mit der zweiten Versorgungsspannungsquelle verbunden ist, ein dritter Versorgungsanschluß mit der dritten Versorgungsspannungsquelle verbunden ist und ein Ausgang mit einer oder mehreren Wortleitungen in dem Satz von Wortleitungen verbunden ist. Außerdem ist ein Rückkopplungsschaltkreis darin enthalten, der zwischen den Ausgang und den Eingang des Invertierers geschaltet ist.
In einer Ausführungsform weist der Invertierer einen p-Kanal MOS-Transistor in Reihe mit einem n-Kanal MOS-Transistor mit vier Anschlüssen und Dreifachwell auf. Die n-Kanal MOS-Transistoren in den Invertierern in Teilsätzen der Mehrzahl von Wortleitungstreibern sind in gemein sam verwendeten p-Wells angeordnet. Die Source jedes n-Kanal MOS-Transistors ist mit der zweiten Versorgungsspannungsquelle verbunden und unterstützt das Übertragen der hohen negativen Spannung auf die Wortleitung. Der gemeinsam verwendete p-Well jedes n-Kanal MOS-Transistors ist mit der dritten Versorgungsspannungsquelle verbunden, die so wirkt, daß sie den p-Well in einem umgekehrt vorgespannten Zustand bezüglich der Quelle des n-Kanal MOS-Transistors für den Teilsatz hält. Demnach verwenden mehrere n-Kanal MOS-Transistoren denselben p-Well und die dritte Versorgungsspannungsquelle wirkt so, daß sie den gemeinsam verwendeten p-Well in einem umgekehrt vorgespannten Zustand bezüglich der Sources aller n-Kanal MOS-Transistoren hält, die den p-Well gemeinsam verwenden. Die Source des p-Kanal MOS-Transistors ist mit der ersten Versorgungsspannungsquelle verbunden und unterstützt das Anlegen positiver Spannungen an der Wortleitung während der Lese- und Programmierbetriebe. Gemäß einem anderen Aspekt weist der Rückkopplungsschaltkreis einen p-Kanal MOS-Transistor auf, dessen Source mit dem ersten VersorgungsAnschluß verbunden ist, dessen Gate mit dem Ausgang des Treibers verbunden ist und dessen Drain mit dem Eingang des Treibers verbunden ist.
Eine weitere Ausführungsform der Erfindung weist eine Flash-Speichereinrichtung auf, die ein Array aus Speicherzellen mit Floating Gate aufweisen. Eine Steuerlogik auf der Einrichtung stellt einen Lese-Betrieb, einen Programmier-Betrieb und einen Lösch-Betrieb bereit. Eine Wortleitungstreiberschaltung, wie sie oben beschrieben wurde, ist in der Einrichtung enthalten. Die Wortleitungstreiberschaltung enthält eine Segmentdecoderlogik, die mit den Treibern in dem Satz von Treibern verbunden ist. Die Segmentdecoderlogik bewirkt, daß die Eingänge der Treiber in Reaktion auf Adreßsignale eingestellt werden, welche die Treiber während des Lesebetriebs identifizieren, so daß sie eine Versorgungsspannung zum Lesen an die adressierten Wortleitungen zuführen. In dem Löschbetrieb bewirkt die Decoderlogik, daß die Eingänge zu den Treibern unabhängig von den Adreßsignalen versorgt werden und die zweiten Versorgungsspannungsauswähler wählen eine negative Versorgungsspannung zum Löschen oder die Spannung zum Verhindern des Löschens in Reaktion auf Adreßsignale aus, welche die entsprechenden Segmente kennzeichnen bzw. identifizieren.
In einer bevorzugten Speicherarchitektur mit Floating Gate hat die negative Versorgungsspannung zum Löschen einen Wert im Bereich von –5 V bis –10 V, wie zum Beispiel –8 V, während die Versorgungsspannung zum Verhindern des Löschens einen Wert in dem Bereich von +3 V bis –3 V hat und vorzugsweise etwa Massepotential. Die Zellen in dem Array sind im übrigen in diesem Zustand so vorgespannt, daß sie in den Speicherzellen mit Floating Gate in dem Segment, welches gelöscht wird, ein Fowler-Nordheim-Tunneln induzieren.
Alternativ können die Ausführungsformen der vorliegenden Erfindung gekennzeichnet werden als ein Wortleitungstreiber in einem Satz von Wortleitungstreibern. Der Wortleitungstreiber gemäß diesem Aspekt weist eine erste Versorgungsspannungsquelle, eine zweite Versorgungsspannungsquelle und eine dritte Versorgungsspannungsquelle auf. Die zweiten und dritten Versorgungsspannungsquellen enthalten jeweils einen Versorgungsspannungsauswähler, welcher eine negative Spannung oder eine Versorgungsspannung zum Verhindern als eine Versorgungsspannung in Re aktion auf ein Versorgungsauswahlsignal auswählt. Eine Decodierlogik, die auf Adreßsignale, welche den Treiber identifizieren, und auf ein Betriebsartsignal reagiert, arbeitet so, daß sie einen Decodierlogikausgangswert in Reaktion auf die Adreßsignale zuführt, wenn das Betriebsartsignal in einem ersten Zustand ist, und nicht auf die Adreßsignale reagiert, wenn das Betriebsartsignal in einem zweiten Zustand ist. Eine Versorgungsauswahllogik reagiert auf Adreßsignale, welche eine Mehrzahl von Wortleitungstreibern in dem Satz von Wortleitungen identifizieren, wie zum Beispiel eine Mehrzahl von Wortleitungstreibern, welche einem Segment des zu löschenden Speichers entsprechen. Die Versorgungsauswahllogik führt das Versorgungsauswahlsignal ohne Reaktion auf die Adreßsignale zu, wenn das Betriebsartsignal in einem ersten Zustand ist, und führt dieses Signal in Reaktion auf die Adreßsignale zu, wenn das Betriebsartsignal in dem zweiten Zustand ist. Der Treiber enthält weiterhin einen Invertierer, dessen Eingang mit dem Ausgang der Decodierlogik verbunden ist, wobei ein erster Versorgungsanschluß mit der ersten Versorgungsspannungsquelle verbunden ist, ein zweiter Versorgungsanschluß mit der zweiten Versorgungsspannungsquelle verbunden ist, um die zweite Versorgungsspannung aufzunehmen, ein dritter Versorgungsanschluß mit der dritten Versorgungsspannungsquelle verbunden ist, um die dritte Versorgungssparnungsquelle aufzunehmen, und ein Ausgang mit einer Wortleitung verbunden ist. Ein Rückkopplungsschaltkreis ist zwischen den Ausgang und den Eingang des Invertierers geschaltet. Gemäß bevorzugten Aspekten sind der Invertierer und der Rückkopplungsschaltkreis so implementiert, wie es oben erläutert wurde.
Dementsprechend stellen Ausführungsformen der vorliegenden Erfindung einen Satz von Wortleitungstreibern für einen Speicher bereit, der in Form einer Mehrzahl von Segmenten organisiert ist und n-Kanal MOS-Transistoren mit vier Anschlüssen und Dreifachwell enthält. Die Wortleitungstreiber in einem gegebenen Segment verwenden dieselbe zweite Versorgungsspannungsquelle gemeinsam, die in der Lage ist, eine negative Spannung anzulegen. Demnach hat jedes Segment seine eigene zweite Versorgungsspannungsquelle. Unter dieser Anordnung erfahren die Wortleitungstreiber innerhalb eines Segments entweder eine negative Spannung an dem zweiten Versorgungsanschluß oder eine Verhinderungsspannung, wie zum Beispiel Masse an dem zweiten Versorgungsanschluß. Nach diesem Ansatz werden ein vereinfachter Wortleitungstreiber und eine kompakte Gesamtarchitektur des Arrays erzielt.
Dementsprechend stellen Ausführungsformen der vorliegenden Erfindung einen kompakten, decodierten Wortleitungstreiber bereit, der in einer Flash-Speichereinrichtung verwendet werden kann, um positive und negative Decodierbetriebszustände bereitzustellen. Das System ist klein, arbeitet mit hoher Effizienz und beseitigt die komplexe Schaltung von Systemen nach dem Stand der Technik.
Andere Aspekte und Vorteile von Ausführungsformen der vorliegenden Erfindung kann man bei Betrachtung der Figuren, der genauen Beschreibung und der folgenden Ansprüche erkennen.
KURZBESCHREIBUNG DER FIGUREN
1 ist ein schematisches Diagramm einer Flash-EEPROM Einrichtung einschließlich eines Decoders mit Wortleitungstreibern mit positiver und blockdecodierter negativer Spannung gemäß einer Ausführungsform der vorliegenden Erfindung.
2 ist eine Darstellung eines Flash-EEPROM Arrays für die Verwendung in der Einrichtung nach 1.
3 ist ein schematisches Diagramm eines Wortleitungstreibers gemäß einer Ausführungsform der vorliegenden Erfindung.
4 veranschaulicht einen isolierten n-Kanal Transistor, der in dem Treiber nach 3 verwendet wird.
5 veranschaulicht einen Versorgungsspannungsauswähler für das Auswählen zwischen einer negativen Spannung und Massespannung oder einer anderen Spannung auf Verhinderungsniveau.
6 veranschaulicht ein Layout des Wortleitungsdecodiersystems gemäß einer Ausführungsform der vorliegenden Erfindung.
GENAUE BESCHREIBUNG
Eine genaue Beschreibung bevorzugter Ausführungsformen der vorliegenden Erfindung wird unter Bezug auf die 1 bis 6 bereitgestellt.
In 1 ist eine Flash-Einrichtung dargestellt, welche ein Floating Gate-Transistor-Array 100 umfaßt, das eine Mehrzahl von Sektoren hat, die unabhängig gelöscht werden können, und die so implementiert werden können, wie in 2 dargestellt. Mit dem Array verbunden ist ein Decoder 101, der Wortleitungstreiber für positive und blockdecodierte negative Spannung hat unter Verwendung von n-Kanal MOS-Transistoren mit vier Anschlüssen und Dreifachwell mit gemeinsam verwendeten p-Wells. Ein Betriebsartsteuerschaltkreis 106 ist mit dem Generator 108 für negative Spannung, dem Generator 109 für positive Spannung und Spaltendecodern und virtuellen Massendecodern 105 verbunden, um einen Lese-Betrieb RD, einen Programmier-Betrieb PGM und einen Lösch-Betrieb RES für die Flash-Einrichtung bereitzustellen. Ein Generator 108 für negative Spannung und ein Generator 109 für positive Spannung sind ebenfalls mit dem Decoder verbunden.
Spalten- und virtuelle Massedecoder 105 sind mit den Bitleitungen in dem Array verbunden, wie dargestellt, sowie mit dem Generator 108 für negative Spannung und dem Generator 109 für positive Spannung. Schließlich sind Abfrageverstärker 107 und Strukturen 103 zur Eingabe von Programmierdaten mit den Spalten- und virtuellen Massedecoder 105 für die Verwendung beim Programmieren und Lesen des Arrays verbunden.
2 veranschaulicht eine Ausführungsform eines Flash-Speicherarrays, das mit dem System nach 1 verwendet werden könnte. 2 zeigt zwei Paare von Spalten des Arrays, wobei jedes Paar von Spalten Flash-Zeilen in einer Drain-Source-Drain-Konfiguration enthält.
Demnach enthält das erste Paar 120 von Spalten eine erste Drain-Diffusionsleitung 121, eine Source-Diffusionsleitung 122 und eine zweite Drain-Diffusionsleitung 123.
Wortleitungen WL0 bis WL63 liegen jeweils über den Floating Gates einer Zelle in einem ersten Paar von Spalten und einer Zelle in dem zweiten Paar von Spalten. Wie in der Figur dargestellt, enthält ein erstes Paar 120 von Spalten eine Spalte, welche die Zellen 124, 125, 126 und 127 umfaßt. Nicht dargestellt sind Zellen, die mit den Wortleitungen WL2 bis WL61 verbunden sind. Die zweite aus dem Paar 120 von Spalten enthält die Zellen 128, 129, 130 und 131. Entlang derselben Spalte des Arrays ist ein zweites Paar 135 von Spalten dargestellt. Es hat eine ähnliche Architektur wie das Paar 120 von Spalten mit Ausnahme der Tatsache, daß es spiegelbildlich hierzu ausgelegt ist.
Wie man also erkennen kann, umfaßt der Transistor in der ersten aus dem Paar von Spalten, wie zum Beispiel in der Zelle 125, eine Drain in der Drain-Diffusionsleitung 121 und eine Source in der Source-Diffusionsleitung 122. Ein Floating Gate liegt über dem Kanalbereich zwischen der ersten Drain-Diffusionsleitung 121 und der Source-Diffusionsleitung 122. Die Wortleitung WL1 liegt über dem Floating Gate der Zellen 125, um eine Flash-Zelle bereitzustellen.
Das Spaltenpaar 120 und das Spaltenpaar 135 verwenden eine virtuelle Massediffusion 136 des Arrays (ARVSS) gemeinsam. Demnach ist die Source-Diffusionsleitung 122 des Spaltenpaars 120 mit der Massediffusion 136 verbunden. In ähnlicher Weise ist die Source-Diffusionsleitung 137 des Spaltenpaars 135 mit der Massediffusion 136 verbunden.
Wie oben erwähnt, verwendet jedes Paar von Spalten aus Zellen eine einzelne metallische Leitung gemeinsam. Demnach sind ein rechter Blockauswahltransistor 138 und ein linker Blockauswahltransistor 139 vorgesehen. Der Transistor 139 umfaßt eine Source in der Drain-Diffusionsleitung 121, eine mit einem Metallkontakt 140 verbundene Drain und ein Gate, das mit dem Steuersignal BLTR1 auf Leitung 141 verbunden ist. In ähnlicher Weise umfaßt der rechte Auswahltransistor 138 eine Source in der Drain-Diffusionsleitung 123, eine Drain, die mit dem Metallkontakt 140 verbunden ist, und ein Gate, das mit dem Steuersignal BLTR0 auf Leitung 142 verbunden ist. Demnach stellt die Auswahlschaltung einschließlich der Transistoren 138, 139 eine wahlweise Verbindung der ersten Drain-Diffusionsleitung 121 und einer zweiten Drain-Diffusionsleitung 123 mit der Metalleitung 143 (MTBL0) durch den Metallkontakt 140 bereit. Wie man erkennen kann, umfasst das Spaltenpaar 135 einen linken Auswahltransistor 144 und einen rechten Auswahltransistor 145, die in ähnlicher Weise mit einem Metallkontakt 146 verbunden sind. Der Kontakt 146 ist mit derselben Metalleitung 143 verbunden, wie der Kontakt 140, der mit dem Spaltenpaar 120 verbunden ist. Die Metalleitung kann mit einer zusätzlichen Auswahlschaltung durch mehr als zwei Spalten von Zellen gemeinsam verwendet werden.
Spaltenpaare sind horizontal und vertikal angeordnet, um ein Array aus Flash-Zellen bereitzustellen, welches M-Wortleitungen und zwei N-Spalten aufweist. Das Array erfordert nur N- metallische Bitleitungen, die jeweils durch die Auswahlschaltung mit einem Paar von Flash-Zellen verbunden sind, wie oben beschrieben wurde.
Auch wenn die Figur nur vier Teilblöcke 120, 135, 150 und 151 zeigt, die mit zwei metallischen Bitleitungen 143 und 152 (MTBL0–MTBL1) verbunden sind, kann das Array in horizontaler Richtung und vertikaler Richtung je nach Erfordernis wiederholt werden, um ein Flash-Speicherarray in großen Maßstab bereitzustellen. Die Spaltenpaare 120 und 150, die eine Wortleitung gemeinsam verwenden, wiederholen sich also in horizontaler Richtung, um einen Sektor des Arrays bereitzustellen. Selbstverständlich ist die in 2 dargestellte Array-Architektur nur ein Beispiel der Arten nicht-flüchtiger Speicher-Architekturen, mit welchen die vorliegende Erfindung verwendet werden kann. Eine Vielfalt anderer Architekturen ist ebenfalls für segmentweise Löschvorgänge geeignet und würde von der vorliegenden Erfindung profitieren.
3 veranschaulicht eine bevorzugte Ausführungsform des Wortleitungstreibers gemäß der vorliegenden Erfindung. Der Wortleitungstreiber umfaßt eine erste Versorgungsspannungsquelle (wie zum Beispiel den Generator 109 für positive Spannung nach 1), die mit dem AVX-Anschluß 300 verbunden ist. Eine zweite Versorgungsspannungsquelle ist mit einem Anschluß 301 verbunden, welcher eine hohe Spannung V_SS des Spannungstreibers HVDRVSS zuführt. Die zweite Versorgungsspannungsquelle umfaßt einen Versorgungsspannungsauswähler 302, der eine negative Spannung NVPP von dem Anschluß 303 oder eine Verhinderungsversorgungsspannung HVDRGND am Anschluß 304 als Ausgang in Reaktion auf ein Versorgungsauswahlsignal auf Leitung 315 auswählt. In einem bevorzugten System beträgt der Wert von NVPP etwa –8 V und fällt typischerweise in den Bereich von –5 V bis –10 V. Der Wert von HVDRGND beträgt vorzugsweise Massepotential oder 0 V. Eine dritte Versorgungsspannungsquelle ist mit dem Anschluß 318 verbunden, der eine hohe Spannung HVDRPWI des Spannungstreibers zuführt.
Eine positive Versorgungsspannung AVW wird auf Leitung 305 an dem Auswähler 302 angelegt. Diese positive Versorgungsspannung AVW (dieselbe wie AVX während des Löschbetriebs, etwa 3 V) wird während des Betriebs des Auswählers 302 kontrolliert bzw. geregelt, wie unten erläutert wird. Die Spannung HVDRVSS auf Leitung 301 wird von einer Mehrzahl von Treiberschaltkreisen 306 gemeinsam verwendet, wie es durch den Pfeil 317 angedeutet wird. Die Spannung HVDRPWI wird ebenfalls von einer Mehrzahl von Treiberschaltkreisen 306 gemeinsam verwendet, wie es durch den Pfeil 320 angezeigt wird.
Der Kerntreiberschaltkreis 306 enthält einen Invertierer, der aus Transistoren MP3 und MT0 besteht, deren Gates mit einem Eingang am Knoten 307 und deren Drains mit einer Wortleitung oder einem Satz von Wortleitungen 308 verbunden sind. Der Treiberschaltkreis 306 umfaßt auch eine Rückkopplung, die durch den p-Kanaltransistor MP0 bereitgestellt wird, dessen Gate mit dem Ausgang 308, dessen Drain mit dem Eingang 307 und dessen Source mit dem Versorgungsanschluß 300 verbunden ist. Die n-Wells der p-Kanaltransistoren MP0 und MP3 sind beide mit dem AVX-Versorgungsanschluß 300 verbunden.
Der n-Kanaltransistor MT0 besteht aus einem Transistor mit Dreifachwell, der wie gemäß Darstellung in 4 implementiert ist. Diese Struktur wird nachstehend beschrieben. Der tiefe n- Well ist auf das Versorgungspotential V_DD vorgespannt, welches typischerweise 5 V ± 10% beträgt und dient dazu, den n-Kanaltransistor während Vorgängen bzw. Operationen mit negativer Spannung von dem p-artigen Substrat zu isolieren. In einigen Ausführungsformen ist die Versorgungsspannung V_DD geringer oder höher, je nach dem wie es zu einer speziellen Implementierung paßt. Der p-Well ist auf das Versorgungspotential HVDRPWI vorgespannt, das so eingestellt ist, daß es den p-Well in einem umgekehrt vorgespannten Zustand bezüglich der Source 403 hält. Der Treiberschaltkreis 306 umfaßt auch einen "Halter-"Transistor MN2, der aus einem n-Kanaltransistor besteht, dessen Source mit dem Eingang 307, dessen Drain mit dem Versorgungsanschluß V_DD und dessen Eingang mit einem Steuersignal XDHW auf Leitung 309 verbunden ist. Dieses Steuersignal XDHW auf Leitung 309 wird während Vorgängen mit negativer Spannung so gesteuert bzw. so kontrolliert, wie unten erläutert.
Außerdem ist ein n-Kanaltransistor MN1 in einer Durchlaß-Konfiguration zwischen den Eingang 307 und die weitere Decodierlogik geschaltet, welche durch das NAND-Gatter 310 repräsentiert wird. Der n-Kanaltransistor MN1 ist mit seinem Gate an das Signal XR auf Leitung 312 angeschlossen, das durch die Wortleitungsdecodierlogik zugeführt wird. Die Source des Transistors MN1 ist mit dem Ausgang des NAND-Gatters 310 verbunden. Die Eingänge des NAND-Gatters umfassen die Signale XP, XPL2 und XPL3, die von Adreßsignalen abgeleitet werden. Diese Signale in Kombination mit dem Decodiersignal XR auf Leitung 312 dienen dazu, den speziellen Treiberschaltkreis 306 zu identifizieren. Ein weiterer Eingang zu dem NAND-Gatter 310 weist ein Betriebsartsignal ERASE B auf, welches während des Löschbetriebs niedrig bzw. "low" ist. Demnach werden während des Löschbetriebs die von den Adreßsignalen abgeleiteten Signale außer Kraft und der Eingang auf 307 des Wortleitungsschaltkreises 306 wird auf einen logischen Wert 1 getrieben, wenn XR hoch bzw. "high" ist.
Demnach wird der Eingang auf Leitung 307 in Reaktion auf Adreßsignale, die einen bestimmten Treiber identifizieren, während der Lese- und Programmierbetriebsarten getrieben bzw. angesteuert. Die Adreßsignale werden jedoch während des Löschbetriebs übergangen bzw. außer Kraft gesetzt und der Treiberschaltkreis 306 empfängt einen logischen Wert 1 für alle Wortleitungen in einem Satz von Wortleitungen, die mit diesem Decodiersystem verbunden sind. Das Signal XR ist in diesem Beispiel auf allen Treibern "high". Andererseits wird das Versorgungsausfallsignal auf Leitung 315 an dem Eingang zu dem Versorgungsspannungssektor 302 durch das NAND-Gatter 311 getrieben bzw. angesteuert. Die Eingänge zu dem NAND-Gatter 311 umfassen die Signale XPL2 und XPL3, die von den Adreßsignalen und dem Löschbetriebssignal ERASE abgeleitet wurden. Während des Löschbetriebs ist das Signal ERASE high, was es ermöglicht, daß der Ausgang des NAND-Gatters 311 durch die Adreßsignale XPL2 und XPL3 gesteuert wird, die ein bestimmtes Segment des Arrays identifizieren. Diese Signale XPL2 und XPL3 sind dieselben Signale XPL2 und XPL3, die an dem Eingang des NAND-Gatters 310 angelegt werden, was jeden der Wortleitungstreiberschaltkreise 306 in dem ausgewählten Segment ansteuert.
In einer anderen, alternativen Auslegung der Logik, ist das NAND-Gatter 310 zu einem NAND-Gatter mit drei Eingängen vereinfacht, wobei das Steuersignal ERASE B als Eingang entfernt ist. Das Signal XR wird in Reaktion auf ERASE B oder dessen äquivalent so gesteuert, daß es die Treiber von dem Gate 310 trennt, während XDHB auf ein Niveau getrieben wird, das eine logische Eins an dem Knoten 307 anlegt, ohne den Knoten 307 während des Löschbetriebs auf ein Niveau zu treiben, daß AVX übersteigt.
Dementsprechend arbeitet der Wortleitungstreiber während des Lese- und Programmierbetriebes derart, daß er eine positive Spannung von der Versorgung AVX oder Masse anlegt, als Ergebnis der Tatsache, daß der spezielle Wortleitungsschaltkreis 306 durch das Wortleitungsdecodiersystem aktiviert wurde. Während des Löschens werden über den n-Kanaltransistor MT0 mit Dreifachwell eine negative Spannung oder Masse an der Wortleitung angelegt. Die Betriebszustände des Wortleitungstreiberschaltkreises 306 sind in der folgenden Tabelle 1 dargestellt:
Das US-Patent 5,463,586 beschreibt einen geeigneten Versorgungsspannungsauswähler für die positive Spannung AVX. Eine breite Vielfalt von Implementierungen derartiger Versorgungsspannungsauswähler ist für die Verwendung gemäß der vorliegenden Erfindung geeignet. Während des Löschbetriebs wird das Steuersignal XDHB von V_DD nach 0 V umgeschaltet, um die Verbindung zwischen dem Anschluß AVX auf Leitung 300 und der Versorgungsspannung V_DD zu unterbrechen. Alternativ wird XDHB auf ein Niveau getrieben bzw. angesteuert, das verhindert, daß der Knoten 307 AVX übersteigt, wie oben erwähnt.
Es versteht sich, daß die Wortleitungstreiberschaltkreise 306, die dieselben XPL2 und XPL3, jedoch unterschiedliche XP und XR haben, denselben Versorgungsspannungsauswähler 306 gemeinsam verwenden. Im Ergebnis werden die Wortleitungstreiber in einem Segment des Speicherarrays mit Floating Gates gemeinsam auf die negative Spannung umgeschaltet.
Eine Beschreibung des n-Kanal MOS-Transistors MT0 mit Dreifachwell ist in 4 veranschaulicht. Der Versorgungsspannungsauswähler 302 ist in einer bevorzugten Ausführungsform in 5 dargestellt und das modifizierte Wortleitungsdecodiersystem gemäß der vorliegenden Erfindung ist in 6 dargestellt.
Die Struktur für einen n-Kanaltransistor mit Dreifachwell, wie zum Beispiel MT0, ist in 4 dargestellt. Insbesondere besteht der Transistor aus einem Gate-Anschluß 400 über einem Kanalbereich 401, der zwischen Diffusionsbereichen 402 und 403 vom n-Typ ausgebildet ist, die als Drain bzw. Source des Transistors arbeiten. Die Diffusionsbereiche 402 und 403 vom n-Typ sind in dem isolierten p-Typ-Well implementiert. Der p-Typ-Well hat einen Kontakt an dem Punkt 405, welcher mit dem HVDRPWI-Wert auf Leitung 318 verbunden ist. Der p-Typ-Well 404 wird von einer Mehrzahl von Transistoren gemeinsam verwendet.
Der gemeinsam verwendete p-Typ-Well 404 ist seinerseits in einem n-Typ-Well 406 ausgebildet, der einen Kontakt 407 zu einer positiven Versorgungsspannung V_DD hat. Der n-Typ-Well 406 ist seinerseits in einem p-Typ-Substrat 408 ausgebildet. Die Struktur stellt einen p-n-Übergang bereit, der schematisch durch das Diodensymbol 409 zwischen dem p-Well 404 und dem n-Well 406 wiedergegeben wird. Wenn an dem p-Well 404 negative Spannungen angelegt werden, wird dieser Übergang umgekehrt vorgespannt, was den n-Well von der negativen Spannung isoliert. In ähnlicher Weise wird ein p-n-Übergang, der durch das Diodensymbol 410 wiedergegeben wird, zwischen dem p-Typ-Substrat und dem n-Well 406 gebildet. Durch Vorspannen des n-Wells 406 mit einer positiven Spannung wird dieser Übergang 410 umgekehrt vorgespannt, was die gesamte Struktur gegenüber dem Substrat isoliert.
5 veranschaulicht den Versorgungsspannungsauswähler 302 nach 3 in einer bevorzugten Ausführungsform. Eine ähnliche Schaltung kann für den Auswähler 319 verwendet werden. Der Versorgungsspannungsauswähler empfängt einen Versorgungseingangswert AVW auf Leitung 500 und ein Auswahlsignal EMB auf Leitung 501, eine negative Spannung NVPP auf Leitung 502 und eine Massespannung HVDRGND auf Leitung 503. Der Schaltkreis arbeitet so, daß er zwischen der negativen Spannung 502 und der Massespannung 503 auswählt für die Versorgung bzw. Zufuhr an einem Ausgang 504, der dem Signal HVDRVSS auf Leitung 301 nach 3 entspricht. Der Versorgungsauswähler umfaßt einen p-Kanal MOS-Transistor MP1, dessen Source und n-Well mit dem Versorgungsanschluß 500, dessen Gate mit der Leitung 501 und dessen Drain mit dem Knoten 510 verbunden sind. Der p-Kanal MOS-Transistor MP2 ist mit seiner Source und dem n-Well mit dem Knoten 500 verbunden, sein Gate ist mit dem Ausgang eines Invertierers 511 verbunden, dessen Eingang mit dem Knoten 501 verbunden ist. Die Drain des Transistors MP2 ist mit dem Knoten 512 verbunden. Ein n-Kanal MOS-Transistor MT3 mit Dreifachwell ist mit seinem Gate an den Knoten 512 angeschlossen, seine Drain ist an den Knoten 510 angeschlossen und seine Source und der p-Well sind mit dem Anschluß 502 verbunden, an welchem die negative Spannung angelegt wird. Der tiefe n-Well ist mit dem Versorgungsanschluß V_DD verbunden. Die Drain des Dreifachwell Transistors MT4 ist mit dem Knoten 512 verbunden, sein Gate ist mit dem Knoten 510 verbunden und seine Source ist mit dem Knoten 502 verbunden. Außerdem ist der p-Well des Transistors MT4 auch mit dem Knoten 502 verbunden. Der tiefe n-Well des Transistors MT4 ist mit dem Versorgungsanschluß V_DD verbunden.
Der Knoten 512 ist mit der Source des Dreifachwell Transistors MT1 verbunden, dessen Gate auf Leitung 513 mit einem Massepotential verbunden ist und dessen Drain mit dem Ausgangskno ten 504 verbunden ist. Der p-Well des Transistors MT1 mit Dreifachwell ist mit dem Knoten 502 verbunden, während der tiefe n-Well mit dem Versorgungsanschluß V_DD verbunden ist. Das Gate des Dreifachwell Transistors MT2 ist mit dem Knoten 512 verbunden. Seine Source ist mit dem Masseanschluß 503 verbunden, sein p-Well ist mit dem Knoten 502 verbunden und sein tiefer n-Well ist mit dem positiven Versorgungsanschluß V_DD verbunden. Die Drain des Transistors MT2 ist mit dem Ausgangsknoten 504 verbunden.
Im Betrieb, wenn das Auswahlsignal ENB auf Leitung 501 low ist, wird der Knoten 512 über den Transistor MT4 auf die negative Spannung NVPP getrieben. Diese negative Spannung, die typischerweise –8 V beträgt, wird demnach über den Transistor MT1 an dem Knoten 504 angelegt und der Transistor MT2 wird abgeschaltet. Der Transistor MT2 dient dazu, die negative Spannung am Knoten 504 von dem Massepotential am Knoten 503 zu isolieren.
Wenn das Eingangssignal ENB auf Leitung 501 auf die Versorgungsspannung V_DD getrieben wird, wird der Knoten 512 auf den AVW-Wert (typischerweise 3 V) getrieben. Der AVW-Wert schaltet den Transistor MT2 ein und bewirkt, daß der Transistor MT1 sich abschaltet. Dies führt das Massepotential auf Leitung 503 an den Ausgang auf dem Knoten 504, während der Knoten 504 von der Spannung am Knoten 512 isoliert wird.
6 veranschaulicht das Wortleitungsdecodiersystem einschließlich des Versorgungsspannungsauswählers der vorliegenden Erfindung. Das Wortleitungsdecodiersystem nach 6 entspricht dem Decodiersystem für ein Segment des Arrays, welches 16 Wortleitungen einschließlich der Wortleitungen WLL0 bis WLL7 auf der linken Seite und die Wortleitungen WLR0 bis WLR7 auf der rechten Seite umfaßt. Jede der Wortleitungen wird durch einen Wortleitungstreiberschaltkreis 306 getrieben bzw. angesteuert, wie er in 3 beschrieben wurde. Die Eingänge zu den Treiberschaltkreisen 306 der Wortleitung umfassen die Werte AVX, XDHB. Außerdem empfängt jeder der Treiber 306 eine Eingangsgröße von dem Decodiersystem, welche in dem System auf der linken Seite mit XRL0–XRL7 und mit XRR0 bis XRR7 auf der rechten Seite gekennzeichnet ist.
Der Eingang bzw. die Eingangsgröße zu jedem der Wortleitungsschaltkreise wird an dem Ausgang des NAND-Gatters 310 zugeführt. Welches dem NAND-Gatter nach 3 entspricht. Die Wortleitungsschaltkreise empfangen auch das HVDRVSS-Signal des Ausgangs des Wortleitungsauswählers 302.
Gemäß dieser Ausführungsform ist das XP-Signal eines von vier XP-Signalen (XP10–XP13), die in Reaktion auf Adreßsignale erzeugt werden. Das XBL2-Signal ist eines von vier (XBK20–XBL23) und das XBL3-Signal ist eines von acht (XBL30–XBL37). Das XBL2-Signal und das XBL3-Signal, welche an dem Eingang des NAND-Gatters 311 zugeführt werden, sind dieselben, wie diejenigen, welche an dem Eingang des NAND-Gattes 310 für ein einzelnes Segment des Arrays angelegt werden.
Dementsprechend ist eine effiziente, kompakte Wortleitungstreiberschaltung bereitgestellt worden, welche den Vorgang eines Segmentlöschens für Speichereinrichtungen mit Floating Gate, wie zum Beispiel Flash-Speicher, unterstützt. Der Schaltkreis reduziert das Layout und die Komple xität, die für eine negative Spannungsdecodierung erforderlich sind und reduziert insgesamt die Kosten integrierter Schaltkreise, welche dieses Merkmal verwenden.
Die vorstehende Beschreibung einer bevorzugten Ausführungsform der Erfindung ist nur für Zwecke der veranschaulichenden Beschreibung präsentiert worden. Sie soll weder erschöpfend sein noch die Erfindung auf die speziell offenbarten Formen beschränken. Offensichtlich liegen viele Modifikationen und Variationen für Fachleute auf diesem Gebiet auf der Hand. Der Schutzumfang der Erfindung soll durch die folgenden Ansprüche und deren Äquivalente definiert werden.

Claims

Wortleitungstreiberschaltkreis für eine Anordnung (Array) (100) von Speicherzellen (124–131), die in einer Mehrzahl von Segmenten (120, 135, 150, 151) angeordnet sind, wobei ein Satz von Wortleitungen (WL0-63, WLO'-63') mit den Speicherzellen in dem Array verbunden ist und wobei der Wortleitungstreiberschaltkreis mit dem Satz von Wortleitungen verbunden ist, wobei der Wortleitungstreiberschaltkreis aufweist: Eine erste Versorgungsspannungsquelle (109), eine zweite Versorgungsspannungsquelle (108), eine dritte Versorgungsspannungsquelle und einen Satz von Wortleitungstreibern (306), der mit den ersten, zweiten und dritten Versorgungsspannungsquellen verbunden ist, wobei die Treiber in dem Satz von Treibern in der Weise betreibbar sind, daß sie wahlweise Wortleitungen in dem Satz von Wortleitungen mit einer Wortleitungsspannung (AVX; HVDRVSS) aus der ersten Versorgungsspannungsquelle oder der zweiten Versorgungsspannungsquelle treibt, und zwar in Reaktion auf Adreßsignale, welche die jeweiligen Treiber identifizieren, wobei die Treiber in dem Satz von Treibern im MOS-Transistoren (MTO) mit Dreifach-Wells (mit Dreifach-Gruben) in einem oder mehreren Isolations-Wells (Isolationsgruben) hat, welche mit der dritten Versorgungsspannungsquelle verbunden sind, wobei die zweite Versorgungsspannungsquelle einen Satz von Versorgungsspannungsauswählern (302) umfaßt, die mit Teilsätzen einschließlich eines oder mehrerer Treiber des Satzes von Treibern für entsprechende Segmente des Arrays verbunden sind, und wobei die dritte Versorgungsspannungsquelle in der Weise betreibbar ist, daß sie eine Vorspannung (HVDRPWI) an dem Isolations-Well für eine Mehrzahl von Teilsätzen anlegt, um jeden Kanal der MOS-Transistoren mit Dreifach-Well von jeder Source zu isolieren, dadurch gekennzeichnet, daß die Isolations-Wells geteilte bzw. gemeinsam verwendete Isolations-Wells sind und daß der Satz von Versorgungsspannungsauswählern in Reaktion auf Adreßsignale, welche die jeweiligen Segmente des Arrays identifizieren, in der Weise betreibbar ist, daß er eine negative Löschversorgungsspannung (NVPP) oder eine Löschverhinderungsversorgungsspannung (HVDRGND) auswählt, die an den jeweiligen Teilsätzen des Satzes von Treibern während eines Löschbetriebs anzulegen sind.
Wortleitungstreiberschaltkreis nach Anspruch 1, wobei die zweite Versorgungsspannungsquelle einen Versorgungsspannungsauswähler aufweist, welcher die negative Spannung oder die verhindernde Versorgungsspannung als die zweite Versorgungsspannung in Reaktion auf das Versorgungsauswahlsignal auswählt, wobei die dritte Versorgungsspannungsquelle einen Versorgungsspannungsauswähler enthält, welcher eine negative Vorspannung, die gleich oder niedriger ist als die zweite Versorgungsspannung, als eine dritte Versorgungsspannung auswählt, wobei der Wortleitungstreiberschaltkreis weiterhin aufweist: Eine Decodierlogik, die auf die Adreßsignale reagiert, welche den Treiber und ein Betriebsartsignal kennzeichnen, um einen Decodierlogikausgangswert in Reaktion auf die Adreßsignale zu liefern, wenn das Betriebsartsignal sich in einem ersten Zustand befindet, und nicht auf die Adreßsignale zu reagieren, wenn sich das Betriebsartsignal in einem zweiten Zustand befindet, eine Versorgungsauswahllogik, welche auf Adreßsignale reagiert, die eine Mehrzahl von Wortleitungstreibern in dem Satz von Wortleitungstreibern identifizieren, um das Versorgungsauswahlsignal ohne Reaktion auf die Adreßsignale zuzuführen, wenn das Betriebsartsignal sich in dem ersten Zustand befindet, und das Versorgungsauswahlsignal in Reaktion auf die Adreßsignale zuzuführen, wenn das Betriebsartsignal sich in dem zweiten Zustand befindet, wobei die Treiber in dem Satz von Treibern aufweisen: Einen Invertierer (MP3, MT0), mit einem Eingang, welcher mit dem Ausgang der Decodierlogik verbunden ist, einem ersten Versorgungsanschluß, der mit der ersten Versorgungsspannungsquelle verbunden ist, einem zweiten Versorgungsanschluß, der mit der zweiten Versorgungsspannungsquelle verbunden ist, um die zweite Versorgungsspannung zu empfangen, einen dritten Versorgungsspannungsanschluß, der mit der dritten Versorgungsspannungsquelle verbunden ist, und einen mit einer Wortleitung verbundenen Ausgang, und einen Rückkopplungsschaltkreis (MP0), der zwischen den Ausgang und den Eingang des Invertierers geschaltet ist.
Wortleitungstreiberschaltkreis nach Anspruch 2, wobei der Invertierer einen P-Kanal-MOS-Transistor (MP3) in einem Substrat aufweist, welcher eine Source hat, die mit dem ersten Versorgungsanschluß verbunden ist, ein Gate, welches mit dem Eingang und eine Drain, welche mit dem Ausgang des Treibers verbunden ist, einen n-Kanal-MOS-Transistor (MT0) in dem Substrat, welcher eine Source hat, die mit dem zweiten Versorgungsanschluß verbunden ist, ein Gate hat, welches mit dem Eingang und eine Drain hat, welche mit dem Ausgang des Treibers verbunden ist, und einen p-Well hat, der mit dem dritten Versorgungsanschluß verbunden und in einem tiefen Well vom n-Typ eingesetzt ist, der zum Isolieren des p-Wells von dem Substrat vorgespannt ist.
Wortleitungstreiberschaltkreis nach Anspruch 3, wobei der Rückkopplungsschaltkreis aufweist: Einen p-Kanal-MOS-Transistor (MP0) in einem Substrat, welcher eine Source hat, die mit dem ersten Versorgungsanschluß verbunden ist, ein Gate hat, welches mit dem Ausgang und eine Drain hat, welche mit dem Eingang des Treibers verbunden ist.
Wortleitungstreiberschaltkreis nach Anspruch 2, wobei die negative Spannung einen Wert in dem Bereich von minus 5 bis minus 10 Volt hat.
Wortleitungstreiberschaltkreis nach Anspruch 2, wobei die negative Spannung einen Wert in dem Bereich von minus 5 bis minus 10 Volt hat und die Verhinderungsspannung einen Wert in dem Bereich von minus 3 bis plus 3 Volt hat.
Integrierter Schaltkreisspeicher, welcher aufweist: Ein Array (100) aus Speicherzellen (124–131), die in einer Mehrzahl von Segmenten (120, 135, 150, 151) angeordnet sind, einen Satz von Wortleitungen (WL0-63, WL0'-63'), die mit Speicherzellen in dem Array verbunden ist, und den Wortleitungstreiberschaltkreis nach Anspruch 1.
Integrierter Schaltkreisspeicher nach Anspruch 7, wobei das Array ein Array aus Speicherzellen mit potentialfreiem Gate (Floating Gate) aufweist, wobei der Integrierte Schaltkreis weiterhin aufweist: Eine Steuerlogik (106), die mit dem Array verbunden ist und die so betreibbar ist, daß sie einen Lesebetrieb, einen Programmierbetrieb und einen Löschbetrieb bereitstellt, und wobei der Wortleitungstreiberschaltkreis mit der Steuerlogik verbunden ist, wobei die Treiber in dem Satz von Treibern in der Weise betreibbar sind, daß sie wahlweise Wortleitungen in dem Satz von Wortleitungen mit einer Wortleitungsspannung aus der ersten Versorgungsspannungsquelle oder der zweiten Versorgungsspannungsquelle in Reaktion auf Adreßsignale treiben, welche die jeweiligen Treiber in dem Lesebetrieb und in dem Programmierbetrieb kennzeichnen.
Integrierter Schaltkreisspeicher nach Anspruch 7 oder 8, wobei der Wortleitungstreiberschaltkreis eine Logik enthält, die bewirkt, daß die Treiber in dem Satz von Treibern während des Löschbetriebs für alle Wortleitungen in dem Satz von Wortleitungen die zweite Versorgungsspannungsquelle auswählen.
Integrierter Schaltkreisspeicher nach Anspruch 9, wobei der Wortleitungstreiberschaltkreis eine Logik enthält, welche die Adreßsignale, welche die entsprechenden Treiber während des Löschbetriebes kennzeichnen, überschreibt.
Integrierter Schaltkreisspeicher nach Anspruch 7 oder 8, wobei die Treiber in dem Satz von Treibern aufweisen: Einen Invertierer (MP3, MT0), der einen Ausgang hat, welcher in Reaktion auf Adreßsignale, welche den Treiber identifizieren, angesteuert wird, wobei ein erster Versorgungsanschluß mit der ersten Versorgungsspannungsquelle verbunden ist, ein zweiter Versorgungsanschluß mit der zweiten Versorgungsspannungsquelle verbunden ist, ein dritter Versorgungsanschluß mit der dritten Versorgungsspannungsquelle verbunden ist, und ein Ausgang mit einer Wortleitung in dem Satz von Wortleitungen verbunden ist, und einen Rückkopplungsschaltkreis (MP0), der zwischen den Ausgang und den Eingang des Invertierers geschaltet ist.
Integrierter Schaltkreisspeicher nach Anspruch 11, wobei der Invertierer aufweist: Einen p-Kanal-MOS-Transistor (MP3) in einem Substrat und mit einer Source, die mit dem ersten Versorgungsanschluß verbunden ist, einem Gate, welches mit dem Eingang, und einer Drain, die mit dem Ausgang des Treibers verbunden ist, einen n-Kanal-MOS-Transistor (MT0) in dem Substrat, mit einer Source, die mit den zweiten Versorgungsanschluß verbunden ist, einem Gate, welches mit dem Eingang und einer Drain, die mit dem Ausgang des Treibers verbunden ist.
Integrierter Schaltkreisspeicher nach Anspruch 12, wobei der Rückkopplungsschaltkreis aufweist: Einen p-Kanal MOS-Transistor (MP0) in einem Substrat und mit einer Source, die mit dem ersten Versorgungsanschluß verbunden ist, einem Gate, welches mit dem Ausgang, und einer Drain, welche mit dem Eingang des Treibers verbunden ist.
Integrierter Schaltkreisspeicher nach Anspruch 7 oder 8, wobei die negative Löschversorgungsspannung einen Wert in dem Bereich von minus 5 bis minus 10 Volt hat.
Integrierter Schaltkreisspeicher nach Anspruch 7 oder 8, wobei die negative Löschversorgungsspannung einen Wert in dem Bereich von minus 5 bis minus 10 Volt hat und wobei die Löschverhinderungsversorgungsspannung einen Wert in dem Bereich von minus 3 bis plus 3 Volt hat.
Integrierter Schaltkreisspeicher nach Anspruch 7, wobei der Wortleitungstreiberschaltkreis eine Segmentdecoderlogik enthält, welche mit Treibern in dem Satz von Treibern verbunden sind, wobei die Segmentdecoderlogik einen Lesemodus hat, in welchem Eingaben in die Treiber des Satzes in Reaktion auf die Adreßsignale zugeführt werden, welche die Treiber identifizieren, und in welchem der Versorgungsspannungsauswähler, welcher mit dem Segment verbunden ist, eine Leseversorgungsspannung auswählt, und einen Segmentlöschbetrieb hat, in welchem Eingaben in die Treiber der Teilsätze des Satzes von Treibern für entsprechende Segmente in Reaktion auf ein Löschbetriebssignal zugeführt werden und die Versorgungsspannungsauswähler, welche mit den entsprechenden Segmenten verbunden sind, die negative Löschversorgungsspannung oder die Löschverhinderungsversorgungsspannung in Reaktion auf Adreßsignale auswählen, welche die entsprechenden Segmente identifizieren.
Integrierter Schaltkreisspeicher nach Anspruch 8, wobei die Wortleitungstreiberschaltung eine Segmentdecoderlogik enthält, welche mit Treibern in dem Satz von Treibern verbunden ist, wobei die Segmentdecoderlogik bewirkt, daß Eingaben in die Treiber in dem Satz in Reaktion auf die Adreßsignale zugeführt werden, welche die Treiber identifizieren, so daß die Treiber in dem Lesebetrieb eine Leseversorgungsspannung auswählen, und welche bewirkt, daß Eingaben in die Treiber in den Teilsätzen des Satzes von Treibern für entsprechende Segmente in dem Löschbetrieb unabhängig von den Adreßsignalen zugeführt werden, und daß die Versorgungsspannungsauswähler, welche mit den entsprechenden Segmenten verbunden sind, die negative Löschversorgungsspannung oder die Löschverhinderungsversorgungsspannung in Reaktion auf Adreßsignale auswählen, welche die entsprechenden Segmente in dem Löschbetrieb identifizieren.