JP2006107713A

JP2006107713A - 不揮発性メモリ装置の行デコーダ回路

Info

Publication number: JP2006107713A
Application number: JP2005278627A
Authority: JP
Inventors: Jin-Sung Park; 鎭城朴; Myong-Jae Kim; 明載金; Seung-Keun Lee; 昇根李
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-10-07
Filing date: 2005-09-26
Publication date: 2006-04-20
Also published as: US20060077717A1; KR100645046B1; CN100593820C; US7286411B2; CN1758370A; KR20060031174A

Abstract

【課題】不揮発性メモリ装置の行デコーダ回路を提供する。
【解決手段】ここに開示される不揮発性メモリ装置は、第１電圧と制御ノードとの間に連結され、第２電圧によって制御される第１トランジスタと、第１電圧と制御ノードとの間に連結され、第３電圧によって制御される第２トランジスタと、制御ノードの電圧に応答してワードラインを駆動するワードラインドライバとを含む。第２電圧は消去動作時接地電圧に設定され、第３電圧は消去動作時電源電圧に設定される。
【選択図】図２

Description

本発明は半導体メモリ装置に係り、さらに具体的には不揮発性メモリ装置の行デコーダ回路に関する。

よく知られているように、半導体メモリ装置には行と列のマトリックス形態に配列されるメモリセルが提供される。任意のメモリセルにデータを書き込み、または任意のメモリセルからデータを読み出すためには行および列が選択されなければならない。行を選択するための回路（以下、行デコーダ回路という）と列を選択するための回路がメモリ装置内に具備されなければならない。メモリ容量の増加に応じて行／列に連結されるメモリセルの数が増加するようになる。すなわち、行／列のローディングが増加するので、行／列を駆動するのに必要な時間がアクセス時間の増加をもたらす。このような問題を解決するために多様な技術が提案されてきた。そのような技術のうちの一つが階層的な行／列構造（ｈｉｅｒａｒｃｈｉｃａｌｒｏｗ／ｃｏｌｕｍｎｓｔｒｕｃｔｕｒｅ）である。階層的なワードライン構造を有する行デコーダ回路が特許文献１に記載されており、この出願の参照として含まれる。

図１は従来技術による不揮発性メモリ装置の行デコーダ回路を示す回路図である。図１に示した行デコーダ回路は上述の特許文献１に記載されている。図１に示した行デコーダ回路１０は一つのグローバルワードラインＧＷＬに対応するローカルデコーダ回路である。残りのグローバルワードラインに対応するローカルデコーダ回路も等しく構成されることはこの分野の通常の知識を習得した者などに自明である。消去動作時、図１に示したローカルデコーダ回路１０の動作は次のようになる。

消去動作時ワードラインＷＬ０−ＷＬｉには約−１０Ｖの消去電圧が供給されなければならない。このために、選択信号ＳＳ、ＧＷＬはローレベルに維持される間、Ｖｐｘ電圧は０Ｖであり、Ｖｐｇａｔｅ電圧は−２Ｖであり、Ｖｅｘ電圧は−１０Ｖに各々設定される。このようなバイアス条件によると、ＮＤ１ノードはＰＭＯＳトランジスタ１１を通じてＯＶに設定される。これはワードラインＷＬ０−ＷＬｉがＮＭＯＳトランジスタ１２_０−１２_ｉを通じて各々Ｖｅｘ電圧に設定される。すなわち、消去動作時ワードラインＷＬ０−ＷＬｉは各々−１０Ｖに駆動され、ワードラインＷＬ０−ＷＬｉに連結されたメモリセルがこの分野によく知られた方式に従って消去される。

上述のように、従来技術によるローカルデコーダ回路１０には消去動作時−２Ｖの電圧Ｖｐｇａｔｅが供給されなければならない。これは、−２Ｖの電圧を生成する専用ポンプだけではなく、そのようなポンプを制御するための回路が不揮発性メモリ装置に要求されることを意味する。
韓国特許出願公開第２００４−１５９０１号明細書

本発明の目的は、チップ面積を減らすことができる不揮発性メモリ装置の行デコーダ回路を提供することにある。

上述の目的を達成するために本発明の特徴によると、読み出し、プログラム、および消去モードで動作可能な不揮発性メモリ装置の行デコーダ回路は、第１電圧と制御ノードとの間に連結され、第２電圧によって制御される第１トランジスタと、第１電圧と制御ノードとの間に連結され、第３電圧によって制御される第２トランジスタと、前記制御ノードの電圧に応答してワードラインを駆動するワードラインドライバとを含み、消去動作の間、前記第２電圧は接地電圧に設定され、前記第３電圧は電源電圧に設定される。

この実施形態において、前記消去動作を除いた残りの動作では前記第３電圧が前記接地電圧に設定される。

この実施形態において、前記読み出しおよびプログラム動作時、選択信号に応答して前記制御ノードを前記接地電圧および前記電源電圧のうちのいずれか一つに連結するスイッチをさらに含み、前記スイッチは直列連結された第１スイッチトランジスタおよび第２スイッチトランジスタを含み、直列連結された第３スイッチトランジスタおよび第４スイッチトランジスタを含む。

この実施形態において、前記第１トランジスタはＰＭＯＳトランジスタであり、前記第２トランジスタはＮＭＯＳトランジスタである。

この実施形態において、前記第１電圧は前記消去動作時、接地電圧、プログラム動作時１０Ｖ、および読み出し動作時５Ｖに各々設定される。

この実施形態において、前記第２電圧は前記読み出し動作時前記接地電圧に、そして前記プログラム動作時前記第１電圧より低い電圧に設定される。

上述の目的を達成するために本発明のまた他の特徴によると、不揮発性メモリ装置の行デコーダ回路を動作させる方法は、第１電圧および制御ノードとの間に連結された第１トランジスタを第２電圧で制御する段階と、前記第１電圧および前記制御ノードとの間に連結された第２トランジスタを第３電圧で制御する段階と、前記制御電圧に応答してワードラインを駆動する段階とを含む。

この実施形態において、消去動作の間、前記第２電圧を接地電圧に設定する段階と、前記第３電圧を電源電圧に設定する段階とを含み、読み出しおよびプログラム動作の間、選択信号に応答して電源電圧と接地電圧のうちのいずれか一つに前記制御ノードを連結する段階を含み、前記消去動作を除いた残りの動作の間前記第３電圧を接地電圧に設定する段階を含む。

この実施形態において、消去動作、プログラム動作、および読み出し動作の間前記第１電圧を接地電圧、１０Ｖ、および１５Ｖに各々設定する段階を含む。

この実施形態において、読み出し動作の間前記第２電圧を接地電圧に設定する段階と、プログラム動作の間前記第１電圧より低い電圧に前記第２電圧を設定する段階とを含む。

消去動作時に使用される−２Ｖの電圧を生成する専用ポンプおよび専用ポンプを制御するための回路を除去することでチップ面積を減らすことが可能である。

本発明の例示的な実施形態が参照の図に基づいて以下詳細に説明される。

図２は本発明の第１実施形態による不揮発性メモリ装置の行デコーダ回路を示す回路図である。

図２を参照すると、本発明の第１実施形態による不揮発性メモリ装置の行デコーダ回路１００はＰＭＯＳトランジスタ１０１、ＮＭＯＳトランジスタ１０２、１０３、１０４、および複数個のワードラインドライバＤＲＶ０−ＤＲＶｉを含む。ＰＭＯＳトランジスタ１０１はＶｐｘ電圧と制御ノードとしてのＮＤ１０ノードの間に連結され、Ｖｐｇａｔｅ電圧によって制御される。ＮＭＯＳトランジスタ１０２はＶｐｘ電圧とＮＤ１０ノードとの間に連結され、Ｖｅｘｅｎ電圧によって制御される。ＮＭＯＳトランジスタ１０３、１０４はＮＤ１０ノードと接地電圧との間に直列連結され、選択信号ＳＳ、ＧＷＬによって各々制御される。ワードラインドライバＤＲＶ０はＰＭＯＳトランジスタ１０５とＮＭＯＳトランジスタ１０６、１０７とを含む。ＰＭＯＳトランジスタ１０５は選択信号ＰＷＬ０とワードラインＷＬ０との間に連結され、ＮＤ１０ノードの電圧によって制御される。ＮＭＯＳトランジスタ１０６はワードラインＷＬ０とＶｅｘ電圧との間に連結され、ＮＤ１０ノードの電圧によって制御される。ＮＭＯＳトランジスタ１０７はワードラインＷＬ０とＶｅｘ電圧との間に連結され、反転された選択信号ｎＰＷＬ０によって制御される。残りのワードラインドライバＤＲＶ１−ＤＲＶｉの各々の構成要素はドライバＤＲＶ０と同様の構成であり、同じ参照符号として表記する。

この実施形態において、図２に示したＭＯＳトランジスタはこの分野でよく知られた高電圧トランジスタで構成される。選択信号ＧＷＬはグローバルワードラインのうちの一つを選択するためのアドレス情報に従ってグローバルデコーダ回路（図示しない）によって生成された信号である。階層的な行構造によると、図２に示したように、一つのグローバルワードラインはｉ個のワードラインに対応する。選択信号ＳＳはバンクを構成するセクタを選択するためのアドレス情報に従ってセクタ選択回路（図示しない）によって生成された信号である。選択信号ＰＷＬ０−ＰＷＬｉ、ｎＰＷＬ０−ｎＰＷＬｉはワードラインＷＬ０−ＷＬｉのうちの少なくとも一つを選択するためのアドレス情報に従ってセクタ選択回路によって生成された信号である。

各動作モードによる行デコーダ回路のバイアス条件は次のとおりである。

本発明の第１実施形態による行デコーダ回路の動作が図２および表１に基づいて以下詳細に説明される。

消去動作時、表１に示したように、ＶｐｘおよびＶｐｇａｔｅ電圧は０Ｖに設定され、Ｖｅｘｅｎ電圧は電源電圧ＶＣＣに設定され、Ｖｅｘ電圧は−１０Ｖに設定される。このような電圧条件によると、選択信号ＳＳ、ＧＷＬに関係なしにＮＤ１０ノードにはＶｅｘｅｎ電圧によって制御されるＮＭＯＳトランジスタ１０２を通じてＶｐｘ電圧すなわち、０Ｖの電圧が印加される。ＮＤ１０ノードに０Ｖの電圧が印加されることによって、ワードラインドライバＤＲＶ０−ＤＲＶｉの各々のＮＭＯＳトランジスタ１０６を通じてワードラインにはＶｅｘ電圧−１０Ｖが印加される。従来技術による行デコーダ回路と異なって、表１に示したように、消去動作が実行される間、ＰＭＯＳトランジスタ１０１のゲートには−２Ｖではなく、０ＶのＶｐｇａｔｅ電圧が印加される。これは消去動作時−２Ｖを生成するための専用ポンプおよび専用ポンプを制御するための回路が要求されないことを意味する。したがって、ただ一つのＮＭＯＳトランジスタ１０２を追加することによって、−２Ｖを生成するための専用ポンプおよび専用ポンプを制御するための回路を除去することが可能であり、その結果、チップ面積を減らすことが可能である。

読み出しおよびプログラム動作時、選択信号ＳＳ、ＧＷＬ、ＰＷＬ０が活性化されると仮定すれば、活性化された選択信号ＳＳ、ＧＷＬは電源電圧ＶＣＣのハイレベルを有し、活性化された選択信号ＰＷＬ０はＶｐｘ電圧を有する。非活性化された選択信号ＰＷＬ１−ＰＷＬｉは接地電圧のローレベルを有する。このようなバイアス条件によると、ＮＤ１０ノードにはＮＭＯＳトランジスタ１０３、１０４を通じて接地電圧が印加される。ワードラインドライバＤＲＶ０のＰＭＯＳトランジスタ１０５を通じてワードラインＷＬ０には選択信号ＰＷＬ０の電圧すなわち、Ｖｐｘ電圧（読み出し動作時５Ｖ、プログラム動作時１０Ｖ）が印加される。これに反して、非選択されたワードラインＷＬ１−ＷＬｉには反転された選択信号ｎＰＷＬ１−ｎＰＷＬｉによって各々制御されるＮＭＯＳトランジスタ１０７を通じてＶｅｘ電圧である接地電圧が印加される。

図３は本発明の第２実施形態による不揮発性メモリ装置の行デコーダ回路を示す回路図である。

図３を参照すると、本発明の第２実施形態による不揮発性メモリ装置の行デコーダ回路２００はＮＤ２０ノードが読み出し動作とプログラム動作によって独立的に制御されるように構成されているという点において、図２に示したものと区別されることができる。ＮＯＲフラッシュメモリ装置のような不揮発性メモリ装置は読み出し動作の間書き込み動作が実行されるＲＷＷ動作モードを支援する。ＲＷＷ動作モードは上述の特許文献１に詳細に説明されているので、それに対する説明は省略される。

本発明の第２実施形態による不揮発性メモリ装置の行デコーダ回路２００はＰＭＯＳトランジスタ２０１、ＮＭＯＳトランジスタ２０２、２０３Ｒ、２０３Ｗ、２０４Ｒ、２０４Ｗ、および複数個のワードラインドライバＤＲＶ０−ＤＲＶｉを含む。ＰＭＯＳトランジスタ２０１はＶｐｘ電圧とＮＤ２０ノードとの間に連結され、Ｖｐｇａｔｅ電圧によって制御される。ＮＭＯＳトランジスタ２０２はＶｐｘ電圧とＮＤ２０ノードとの間に連結され、Ｖｅｘｅｎ電圧によって制御される。ＮＭＯＳトランジスタ２０３Ｒ、２０４ＲはＮＤ２０ノードと接地電圧との間に直列連結され、選択信号ＳＳ＿Ｒ、ＧＷＬ＿Ｒによって各々制御される。ＮＭＯＳトランジスタ２０３Ｗ、２０４ＷはＮＤ２０ノードと接地電圧との間に直列連結され、選択信号ＳＳ＿Ｗ、ＧＷＬ＿Ｗによって各々制御される。ワードラインドライバＤＲＶ０はＰＭＯＳトランジスタ２０５とＮＭＯＳトランジスタ２０６、２０７とを含む。ＰＭＯＳトランジスタ２０５は選択信号ＰＷＬ０とワードラインＷＬ０との間に連結され、ＮＤ２０ノードの電圧によって制御される。ＮＭＯＳトランジスタ２０６はワードラインＷＬ０とＶｅｘ電圧との間に連結され、ＮＤ２０ノードの電圧によって制御される。ＮＭＯＳトランジスタ２０７はワードラインＷＬ０とＶｅｘ電圧との間に連結され、反転された選択信号ｎＰＷＬ０によって制御される。残りのワードラインドライバＤＲＶ１−ＤＲＶｉの各々の構成要素はドライバＤＲＶ０と同様の構成であり、同じ参照符号として表記する。

各動作モードによる入力電圧Ｖｐｘ、Ｖｐｇａｔｅ、Ｖｅｘｅｎ、Ｖｅｘは表１に示したものと同一である。以下、本発明の第２実施形態による行デコーダ回路の動作が図３および表１に基づいて以下詳細に説明される。

消去動作時、表１に示したように、ＶｐｘおよびＶｐｇａｔｅ電圧は０Ｖに設定され、Ｖｅｘｅｎ電圧は電源電圧ＶＣＣに設定され、Ｖｅｘ電圧は−１０Ｖに設定される。このような電圧条件によると、選択信号ＳＳ＿Ｒ、ＳＳ＿Ｗ、ＧＷＬ＿Ｒ、ＧＷＬ＿Ｗに関係なしにＮＤ２０ノードにはＶｅｘｅｎ電圧によって制御されるＮＭＯＳトランジスタ２０２を通じてＶｐｘ電圧すなわち、０Ｖの電圧が印加される。ＮＤ２０ノードに０Ｖの電圧が印加されることによって、ワードラインドライバＤＲＶ０−ＤＲＶｉの各々のＮＭＯＳトランジスタ２０６を通じてワードラインにはＶｅｘ電圧−１０Ｖが印加される。従来技術による行デコーダ回路と異なって、表１に示したように、消去動作が実行される間、ＰＭＯトランジスタ２０１のゲートには−２Ｖではなく、０ＶのＶｐｇａｔｅ電圧が印加される。これは消去動作時−２Ｖを生成するための専用ポンプおよび専用ポンプを制御するための回路が要求されないことを意味する。したがって、−２Ｖを生成するための専用ポンプおよび専用ポンプを制御するための回路を除去することが可能であり、その結果、チップ面積を減らすことが可能である。

読み出し動作時、選択信号ＳＳ＿Ｒ、ＧＷＬ＿Ｒ、ＰＷＬ０が活性化されると仮定すれば、活性化された選択信号ＳＳ＿Ｒ、ＧＷＬ＿Ｒは電源電圧ＶＣＣのハイレベルを有し、活性化された選択信号ＰＷＬ０はＶｐｘ電圧を有する。非活性化された選択信号ＰＷＬ１−ＰＷＬｉは接地電圧のローレベルを有する。このようなバイアス条件によると、ＮＤ２０ノードにはＮＭＯＳトランジスタ２０３Ｒ、２０４Ｒを通じて接地電圧が印加される。読み出し動作時、ＮＭＯＳトランジスタ２０３Ｗ、２０４Ｗはローレベルの選択信号ＳＳ＿Ｗ、ＧＷＬ＿Ｗによってターンオフされる。ワードラインドライバＤＲＶ０のＰＭＯＳトランジスタ２０５を通じてワードラインＷＬ０には選択信号ＰＷＬ０の電圧すなわち、Ｖｐｘ電圧５Ｖが印加される。これに反して、非選択されたワードラインＷＬ１−ＷＬｉには反転された選択信号ｎＰＷＬ１−ｎＰＷＬｉによって各々制御されるＮＭＯＳトランジスタ２０７を通じてＶｅｘ電圧である接地電圧が印加される。

プログラム動作時、選択信号ＳＳ＿Ｗ、ＧＷＬ＿Ｗ、ＰＷＬ０が活性化されると仮定すれば、活性化された選択信号ＳＳ＿Ｗ、ＧＷＬ＿Ｗは電源電圧ＶＣＣのハイレベルを有し、活性化された選択信号ＰＷＬ０はＶｐｘ電圧を有する。非活性化された選択信号ＰＷＬ１−ＰＷＬｉは接地電圧のローレベルを有する。このようなバイアス条件によると、ＮＤ２０ノードにはＮＭＯＳトランジスタ２０３Ｗ、２０４Ｗを通じて接地電圧が印加される。プログラム動作時、ＮＭＯＳトランジスタ２０３Ｒ、２０４Ｒはローレベルの選択信号ＳＳ＿Ｒ、ＧＷＬ＿Ｒによってターンオフされる。ワードラインドライバＤＲＶ０のＰＭＯＳトランジスタ２０５を通じてワードラインＷＬ０には選択信号ＰＷＬ０の電圧すなわち、Ｖｐｘ電圧１０Ｖが印加される。これに反して、非選択されたワードラインＷＬ１−ＷＬｉには反転された選択信号ｎＰＷＬ１−ｎＰＷＬｉによって各々制御されるＮＭＯＳトランジスタ２０７を通じてＶｅｘ電圧である接地電圧が印加される。

図４は本発明の第３実施形態による不揮発性メモリ装置の行デコーダ回路を示す回路図である。

図４を参照すると、本発明の第２実施形態による不揮発性メモリ装置の行デコーダ回路３００はＰＭＯＳトランジスタ３０１、ＮＭＯＳトランジスタ３０２、３０３、３０４、および複数個のワードラインドライバＤＲＶ０−ＤＲＶｉを含む。ＰＭＯＳトランジスタ３０１はＶｐｘ電圧とＮＤ３０ノードとの間に連結され、Ｖｐｇａｔｅ電圧によって制御される。ＮＭＯＳトランジスタ３０２はＶｐｘ電圧とＮＤ３０ノードとの間に連結され、Ｖｅｘｅｎ電圧によって制御される。ＮＭＯＳトランジスタ３０３はＮＤ２０ノードと選択信号ラインＧＷＬ＿Ｒとの間に連結され、選択信号ＳＳ＿Ｒによって制御される。ＮＭＯＳトランジスタ３０４はＮＤ２０ノードと選択信号ラインＧＷＬ＿Ｗとの間に連結され、選択信号ＳＳ＿Ｗによって制御される。ワードラインドライバＤＲＶ０はＰＭＯＳトランジスタ３０５とＮＭＯＳトランジスタ３０６、３０７とを含む。ＰＭＯＳトランジスタ３０５は選択信号ＰＷＬ０とワードラインＷＬ０との間に連結され、ＮＤ３０ノードの電圧によって制御される。ＮＭＯＳトランジスタ３０６はワードラインＷＬ０とＶｅｘ電圧との間に連結され、ＮＤ３０ノードの電圧によって制御される。ＮＭＯＳトランジスタ３０７はワードラインＷＬ０とＶｅｘ電圧との間に連結され、反転された選択信号ｎＰＷＬ０によって制御される。残りのワードラインドライバＤＲＶ１−ＤＲＶｉの各々の構成要素はドライバＤＲＶ０と同様の構成であり、同じ参照符号として表記する。

各動作モードによる入力電圧Ｖｐｘ、Ｖｐｇａｔｅ、Ｖｅｘｅｎ、Ｖｅｘは表１に示したものと同一である。以下、本発明の第３実施形態による行デコーダ回路の動作が図４および表１に基づいて以下詳細に説明される。

消去動作時、表１に示したように、ＶｐｘおよびＶｐｇａｔｅ電圧は０Ｖに設定され、Ｖｅｘｅｎ電圧は電源電圧ＶＣＣに設定され、Ｖｅｘ電圧は−１０Ｖに設定される。このような電圧条件によると、選択信号ＳＳ＿Ｒ、ＳＳ＿Ｗ、ＧＷＬ＿Ｒ、ＧＷＬ＿Ｗに関係なしにＮＤ３０ノードにはＶｅｘｅｎ電圧によって制御されるＮＭＯＳトランジスタ２０２を通じてＶｐｘ電圧すなわち、０Ｖの電圧が印加される。ＮＤ３０ノードに０Ｖの電圧が印加されることによって、ワードラインドライバＤＲＶ０−ＤＲＶｉの各々のＮＭＯＳトランジスタ３０６を通じてワードラインにはＶｅｘ電圧−１０Ｖが印加される。従来技術による行デコーダ回路と異なって、表１に示したように、消去動作が実行される間、ＰＭＯＳトランジスタ３０１のゲートには−２Ｖではなく、０ＶのＶｐｇａｔｅ電圧が印加される。これは消去動作時−２Ｖを生成するための専用ポンプおよび専用ポンプを制御するための回路が要求されないことを意味する。したがって、−２Ｖを生成するための専用ポンプおよび専用ポンプを制御するための回路を除去することが可能であり、その結果、チップ面積を減らすことが可能である。

読み出し動作時、選択信号ＳＳ＿Ｒ、ＧＷＬ＿Ｒ、ＰＷＬ０が活性化されると仮定すれば、活性化された選択信号ＳＳ＿Ｒ、ＧＷＬ＿Ｒは電源電圧ＶＣＣのハイレベルと接地電圧のローレベルとを有し、活性化された選択信号ＰＷＬ０はＶｐｘ電圧を有する。非活性化された選択信号ＰＷＬ１−ＰＷＬｉは接地電圧のローレベルを有する。このようなバイアス条件によると、ＮＤ３０ノードは、ＮＭＯＳトランジスタ３０３を接地電圧を有する選択信号ラインＧＷＬ＿Ｒに連結する。読み出し動作時、ＮＭＯＳトランジスタ３０４はローレベルの選択信号ＳＳ＿Ｗによってターンオフされる。ワードラインドライバＤＲＶ０のＰＭＯＳトランジスタ３０５を通じてワードラインＷＬ０には選択信号ＰＷＬ０の電圧すなわち、Ｖｐｘ電圧５Ｖが印加される。これに反して、非選択されたワードラインＷＬ１−ＷＬｉには反転された選択信号ｎＰＷＬ１−ｎＰＷＬｉによって各々制御されるＮＭＯＳトランジスタ３０７を通じてＶｅｘ電圧である接地電圧が印加される。

プログラム動作時、選択信号ＳＳ＿Ｗ、ＧＷＬ＿Ｗ、ＰＷＬ０が活性化されると仮定すれば、活性化された選択信号ＳＳ＿Ｗ、ＧＷＬ＿Ｗは電源電圧ＶＣＣのハイレベルおよび接地電圧のローレベルを有し、活性化された選択信号ＰＷＬ０はＶｐｘ電圧を有する。非活性化された選択信号ＰＷＬ１−ＰＷＬｉは接地電圧のローレベルを有する。このようなバイアス条件によると、ＮＤ３０ノードはＮＭＯＳトランジスタ３０４を通じて接地電圧を有する選択信号ラインＧＷＬ＿Ｗに連結される。プログラム動作時、ＮＭＯＳトランジスタ３０３はローレベルの選択信号ＳＳ＿Ｒによってターンオフされる。ワードラインドライバＤＲＶ０のＰＭＯＳトランジスタ３０５を通じてワードラインＷＬ０には選択信号ＰＷＬ０の電圧すなわち、Ｖｐｘ電圧１０Ｖが印加される。これに反して、非選択されたワードラインＷＬ１−ＷＬｉには反転された選択信号ｎＰＷＬ１−ｎＰＷＬｉによって各々制御されるＮＭＯＳトランジスタ３０７を通じてＶｅｘ電圧である接地電圧が印加される。

以上では、本発明による回路の構成および動作を上述の説明および図面によって示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない範囲内で多様な変化および変更が可能であることはもちろんである。

従来技術による不揮発性メモリ装置の行デコーダ回路を示す回路図である。本発明の第１実施形態による不揮発性メモリ装置の行デコーダ回路を示す回路図である。本発明の第２実施形態による不揮発性メモリ装置の行デコーダ回路を示す回路図である。本発明の第３実施形態による不揮発性メモリ装置の行デコーダ回路を示す回路図である。

符号の説明

１００行デコーダ回路
１０１、１０５ＰＭＯＳトランジスタ
１０２、１０３、１０４、１０６、１０７ＮＭＯＳトランジスタ

Claims

読み出し、プログラム、および消去モードで動作可能な不揮発性メモリ装置の行デコーダ回路において、
第１電圧と制御ノードとの間に連結され、第２電圧によって制御される第１トランジスタと、
第１電圧と制御ノードとの間に連結され、第３電圧によって制御される第２トランジスタと、
前記制御ノードの電圧に応答してワードラインを駆動するワードラインドライバとを含むことを特徴とする不揮発性メモリ装置の行デコーダ回路。
前記消去動作の間、
前記第２電圧は接地電圧に設定され、前記第３電圧は電源電圧に設定されることを特徴とする請求項１に記載の不揮発性メモリ装置の行デコーダ回路。
前記消去動作を除外した残りの動作では前記第３電圧が前記接地電圧に設定されることを特徴とする請求項１に記載の不揮発性メモリ装置の行デコーダ回路。
前記読み出しおよびプログラム動作時、選択信号に応答して前記制御ノードを前記接地電圧および前記電源電圧のうちのいずれか一つに連結するスイッチをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置の行デコーダ回路。
前記スイッチは直列連結された第１スイッチトランジスタおよび第２スイッチトランジスタを含むことを特徴とする請求項４に記載の不揮発性メモリ装置の行デコーダ回路。
前記スイッチは直列連結された第３スイッチトランジスタおよび第４スイッチトランジスタを含むことを特徴とする請求項４に記載の不揮発性メモリ装置の行デコーダ回路。
前記第１トランジスタはＰＭＯＳトランジスタであり、前記第２トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１に記載の不揮発性メモリ装置の行デコーダ回路。
前記第１電圧は前記消去動作時、接地電圧、プログラム動作時１０Ｖ、および読み出し動作時５Ｖに各々設定されることを特徴とする請求項１に記載の不揮発性メモリ装置の行デコーダ回路。
前記第２電圧は前記読み出し動作時前記接地電圧に、そして前記プログラム動作時前記第１電圧より低い電圧に設定されることを特徴とする請求項１に記載の不揮発性メモリ装置の行デコーダ回路。
不揮発性メモリ装置の行デコーダ回路を動作させる方法において、
第１電圧および制御ノードとの間に連結された第１トランジスタを第２電圧で制御する段階と、
前記第１電圧および前記制御ノードとの間に連結された第２トランジスタを第３電圧で制御する段階と、
前記制御電圧に応答してワードラインを駆動する段階とを含むことを特徴とする方法。
消去動作の間、
前記第２電圧を接地電圧に設定する段階と、
前記第３電圧を電源電圧に設定する段階とを含むことを特徴とする請求項１０に記載の方法。
読み出しおよびプログラム動作の間、
選択信号に応答して電源電圧と接地電圧のうちのいずれか一つに前記制御ノードを連結する段階を含むことを特徴とする請求項１０に記載の方法。
前記消去動作を除外した残りの動作の間前記第３電圧を接地電圧に設定する段階を含むことを特徴とする請求項１０に記載の方法。
消去動作、プログラム動作、および読み出し動作の間前記第１電圧を接地電圧、１０Ｖ、および１５Ｖに各々設定する段階を含むことを特徴とする請求項１０に記載の方法。
読み出し動作の間前記第２電圧を接地電圧に設定する段階と、
プログラム動作の間前記第１電圧より低い電圧に前記第２電圧を設定する段階とを含むことを特徴とする請求項１０に記載の方法。