DE19706537C2 - Halbleiter-Schaltungsanordnung - Google Patents

Halbleiter-Schaltungsanordnung

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Description

Die Erfindung bezieht sich auf eine Halbleiter-Schaltungsan­ ordnung mit einem über ein Eingangssteuersignal steuerbaren Inverter und einem dem Inverter nachgeschalteten und von die­ sem angesteuerten Transfertransistor, an dessen einem Elek­ trodenanschluß eine zu schaltende Arbeitsspannung anliegt, wobei der Inverter und der Transfertransistor als integrierte Halbleiterschaltungselemente in einem Halbleitersubstrat mit einem vorbestimmten ersten Leitfähigkeitstyp ausgebildet sind.
Insbesondere bei den Ansteuerungsteilen für Fowler-Nordheim löschbare Flashspeicher ist es in integrierten Schaltungsan­ wendungen erforderlich, negative (Hoch-)Spannungen zu schal­ ten bzw. wegzuschalten. Die schaltungstechnische Realisierung mit Standard-CMOS-Schaltkreisen ist relativ aufwendig, da in CMOS-Technik üblicherweise nur positive Spannungen geschaltet werden.
Aus der US 5 396 459 ist die Verwendung eines Tripple-Well- Transistors mit einer Doppelwannenstruktur zur Vermeidung ei­ nes Leckstromes an das Substrat bei einem EEPROM für den Fall, dass eine negative Spannung an den Drain-Anschluss des Tripple-Well-Transistors angelegt wird, bekannt geworden.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der gattungsgemäßen Art zur Verfügung zu stellen, mit welcher ausgehend von einer Standard-CMOS-Schal­ tungstechnik auch negative Spannungen, insbesondere negative Hochspannungen mit betragsmäßigen Werten von größer als die Versorgungsspannung geschaltet werden können.
Diese Aufgabe wird durch eine Halbleiter-Schaltungsanordnung nach Anspruch 1 gelöst.
Erfindungsgemäß ist vorgesehen, dass der Transfertransistor durch einen innerhalb einer in dem Halbleitersubstrat einge­ betteten äußeren Wanne eines zweiten, gegenüber dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps ausge­ bildeten Tripple-Well-Feldeffekttransistor mit einem der äu­ ßeren Wanne vom zweiten Leitfähigkeitstyp zugeordneten Wan­ nen-Anschluss und einem einer inneren Wanne des Transfertran­ sistors zugeordneten Bulk-Anschluss ausgebildet ist, welcher Bulk-Anschluss gegenüber dem Halbleitersubstrat vom ersten Leitfähigkeitstyp elektrisch isoliert ist.
Bei der bevorzugten Ausführungsform der Erfindung ist das Halbleitersubstrat vom positiven Leitungstyp. Selbstverständ­ lich kann die Erfindung genauso gut bei Substraten vom n-lei­ tenden Typ angewendet werden, wobei in diesem Fall die Leit­ fähigkeitstypen der im Substrat auszubildenden Schichten bzw. Wannen zu vertauschen sind.
Bei der erfindungsgemäßen Schaltungsanordnung wird das Pro­ blem, mit Standard-CMOS-Schaltungen auch negative Spannungen zu schalten, mit Hilfe von sogenannten Tripple-Well-n-Kanal- Transistoren gelöst. Ein derartiger n-Kanal-Transistor ist in eine zusätzliche, innerhalb des Substrates vorgesehene Hoch­ spannungs-(HV)-n-Wanne eingebaut. Damit ergibt sich die Mög­ lichkeit, den der inneren HV-p-Wanne des n-Kanal-Transistors zugeordneten Bulk-Anschluss vom p-Halbleitersubstrat zu iso­ lieren. Mit diesem Bauelement kann dem Schaltungsentwickler ein n-Kanal-Transistor zur Verfügung gestellt werden, der an seinem Bulkknoten (HV-p-Wanne) negatives Potential führen kann. Ein solcher Tripple-Well-n-Kanal-Transistor dient bei der erfindungsgemäßen Halbleiter-Schaltungsanordnung als Transfertransistor, über den die Arbeitsspannungen von nega­ tiv nach positiv geschaltet werden. In Abhängigkeit des Substratsteuerfaktors des Transfertransistors bzw. der dem Transfertransistor zugeordneten Steuertransistoren können ty­ pischerweise die am Negativanschluss des Transfertransistors erlaubten Potentiale in dem Bereich von etwa -17 Volt bis etwa Vdd -1,5 V (hierbei bezeichnet Vdd die Versorgungsspan­ nung, die vorzugsweise etwa +5 V beträgt) liegen. Der Gate­ anschluss des Transfertransistors wird über einen Inverter angesteuert, welcher bei einer bevorzugten Ausführungsform aus einem HV-p-MOS-Transistor und einem Tripple-Well-n-Kanal- Transistor besteht. Der Inverter wird über ein zweiwertiges Eingangssteuersignal gesteuert, so dass die erfindungsgemäße Schaltungsanordnung mit lediglich einem Logiksignal zum Schalten einer (analogen) negativen Hochspannung angesteuert werden kann.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Weitere Einzelheiten ergeben sich aus der nachfolgenden Be­ schreibung eines Ausführungsbeispiels anhand der Zeichnung. Es zeigt:
Fig. 1 eine schematische Schnittansicht eines Hochvolt- Tripple-Well-n-Kanal-Transistors; und
Fig. 2 ein Schaltbild gemäß einem bevorzugten Ausführungs­ beispiel der erfindungsgemäßen Halbleiter-Schaltungs­ anordnung mit zwei Hochvolt-Tripple-Well-n-Kanal- Transistoren.
Das in der Zeichnung dargestellte Ausführungsbeispiel umfasst eine Halbleiter-Schaltungsanordnung 1 mit einem HV-(Hoch­ volt)-n-Kanal-MOS-Transfer-Transistor 2, der gemäß Fig. 1 durch einen sogenannten Tripple-Well-Feldeffekttransistor mit einer im p-Halbleitersubstrat 9 ausgebildeten äußeren n-Wanne 10 und einer in der äußeren Wanne 10 vollständig eingebette­ ten inneren p-Wanne 11, in welcher ein n+-leitender Bereich 12a für den Sourceanschluss 3 (erster Elektrodenanschluss) und ein n+-leitender Bereich 12b für den Drainanschluss 4 (zweiter Elektrodenanschluss), sowie ein separater p+-lei­ tender Bereich 16 für den Bulk-Anschluss 5 ausgebildet sind. Ein der äußeren Wanne 10 zugeordneter n+-leitender Bereich 15 bildet den Wannenanschluss 6, der bei der Schaltungsanordnung nach Fig. 2 elektrisch mit dem Sourceanschluss 3 fest ver­ schaltet ist. Der Bulk-Anschluss 5 ist mit einer Versorgungs­ spannung Vdd von vorzugsweise etwa +5 V verbunden. An dem Sourceanschluss 3 des Transfertransistors 2 liegt eine Ar­ beitsspannung von typischerweise -17 V bis etwa +3,5 V (entsprechend Vdd -1,5 V) an. An dem Drainanschluss 4 wird die Arbeitsspannung an einen Ausgang 8 abgegeben.
Der dem p+-leitenden Halbleiterbereich 16 zugeordnete Bulk- Anschluss 5 ist durch die äußere n-Wanne 10 elektrisch vom wiederum p-leitenden Halbleitersubstrat 9 getrennt. Damit kann in einer CMOS-Schaltungsanordnung mit positiver Schal­ tungslogik ein n-Kanaltransistor zur Verfügung gestellt wer­ den, der an seinem Bulk-Knoten (HV-p-Wanne) negatives Poten­ tial führen kann.
Der den Kanal 13 steuernde Gateanschluss 14 des Transfertan­ sistors 2 wird durch einen Inverter 17 bestehend aus einem HV-p-Kanal-MOS-Transistor 19 und einem Tripple-Well-n-Kanal- Transistor 18, die entsprechend dem Schaltbild nach Fig. 2 parallel geschaltet sind, angesteuert, wobei der Inverter 17 über ein den Gateanschlüssen 28, 29 der MOS-Transistoren 18, 19 zugeordnetes Eingangssteuersignal 20 mit zwei Betriebszu­ ständen "Ein" und "Aus" angesteuert wird. Der p-Kanal-Tran­ sistor 19 ist als an sich bekannter Hochspannungs-HV-MOS- Transistor ausgebildet, dessen Drain- 25 und Bulk-Anschluss 26 mit der Versorgungsspannung Vdd verbunden sind, und dessen Sourceanschluss 27 über den Verbindungsknoten 30 mit dem Ga­ teanschluss 14 des Transfertransistors 2 verbunden ist. Der zweite, komplementär gestaltete Transistor 18 des Inverters 17 ist als Tripple-Well-n-Kanal-Transistor ausgebildet und besitzt eine dem Transistor 2 entsprechende Ausbildung nach Fig. 1 mit einer in dem Substrat 9 geformten äußeren n-Wan­ ne, welcher ein mit der Versorgungsspannung Vdd verbundener Wannenanschluss 22 zugeordnet ist, und dessen innere p-Wanne über einen Bulk-Anschluss 23 verfügt, der mit dem Sourcean­ schluss 24 elektrisch verbunden ist. Der Drain-Anschluss 21 des Transistors 18 ist mit dem Verbindungsknoten 30 und damit mit dem Sourceanschluss 27 des Transistors 19 und dem Gatean­ schluss 14 des Transfertransistors 2 gekoppelt.
Im Folgenden wird die Betriebsweise der erfindungsgemäßen Schaltungsanordnung erläutert. Die Schaltungsanordnung be­ sitzt die beiden Betriebsfälle "Ein" und "Aus", wobei in bei­ den Fällen immer zuerst das Eingangssteuersignal 20 am Ein­ gang des Inverters angelegt sein muss, und erst daran an­ schließend die negative Arbeitsspannung am Eingang 7 einge­ stellt werden kann (vorher sollte die am Eingang 7 liegende Arbeitsspannung am Besten einen Wert von 0 V haben). Dies be­ deutet mit anderen Worten, dass zuerst der Schalter einge­ stellt wird, und zeitlich erst danach die Arbeitsspannung über den Schalter geschickt (oder weggeschaltet) wird.
Beim Betriebszustand "Aus" der Schaltungsanordnung wird an den Eingang 20 des Inverters 17 ein Eingangssteuersignal mit dem Wert der Versorgungsspannung Vdd angelegt. In diesem Fall leitet der Transistor 18 und verbindet das Gate 14 des Tran­ sistors 2 mit dessen Sourceanschluss 3. Damit ist der Transi­ stor 2 gesperrt, unabhängig von dem Wert des Potentiales am Anschluss 7, solange dieses nicht größer ist wie ca. Vdd -1,5 V (in Abhängigkeit des Substratsteuerfaktors der Tran­ sistoren 2 bzw. 18).
Im Betriebszustand "Ein" wird am Eingang des Inverters 17 ein Eingangssteuersignal 20 von 0 V (Vss) angelegt. In diesem Fall sperrt der Transistor 18, der Transistor 19 leitet, und das Gate des Transistors 2 wird auf die Versorgungsspannung Vdd geschaltet. Damit ist der Transistor 2 geöffnet, solange das Potential am Anschluss 7 nicht größer als etwa Vdd -1,5 V wird (wiederum in Abhängigkeit des Substratsteuerfak­ tors der Transistoren 2 und 18).

Claims (6)

1. Halbleiter-Schaltungsanordnung mit einem über ein Ein­ gangssteuersignal steuerbaren Inverter (17) und einem dem In­ verter (17) nachgeschalteten und von diesem angesteuerten Transfertransistor (2), an dessen einem Elektrodenanschluss (Source 3) eine zu schaltende Arbeitsspannung anliegt, wobei gilt:
  • - der Inverter (17) und der Transfertransistor (2) sind als integrierte Halbleiterschaltungselemente in einem Halbleiter­ substrat (9) mit einem vorbestimmten ersten Leitfähigkeitstyp (p) ausgebildet,
  • - der Transfertransistor (2) ist durch einen innerhalb einer in dem Halbleitersubstrat (9) eingebetteten äußeren Wanne (10) eines zweiten, gegenüber dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps (n) ausgebildeten Tripp­ le-Well-Feldeffekttransistor mit einem der äußeren Wanne (10) vom zweiten Leitfähigkeitstyp (n) zugeordneten Wannenan­ schluss (5, 15) und einem einer inneren Wanne (11) zugeordne­ ten Bulk-Anschluss (6, 16) ausgebildet, welcher Bulk-An­ schluss (6, 16) gegenüber dem Halbleitersubstrat (9) vom er­ sten Leitfähigkeitstyp elektrisch isoliert ist,
  • - der Inverter (17) weist wenigstens zwei komplementäre, par­ allel mit einem Verbindungsknoten (30) geschaltete p- und n- Kanal-Feldeffekttransistoren (18, 19) auf, deren Gate-An­ schlüsse (28, 29) mit dem Eingangssteuersignal (20) beauf­ schlagt sind, und deren Verbindungsknoten (30) mit dem Gate­ anschluss (14) des Transfertransistors (2) gekoppelt ist, und
  • - einer (18) der wenigstens zwei Feldeffekttransistoren des Inverters (17) ist gleichfalls durch einen innerhalb einer in dem Halbleitersubstrat (9) eingebetteten weiteren äußeren Wanne (10) ausgebildeten Tripple-Well-Feldeffekttransistor (18) ausgebildet, dessen der inneren Wanne (11) zugeordneter Bulk-Anschluss (22) gegenüber dem Halbleitersubstrat (9) elektrisch isoliert ist.
2. Halbleiter-Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass der Wannenanschluss (15) der äußeren Wanne (10) des ei­ nen und/oder des weiteren Tripple-Well-Feldeffekttransistors (2, 18) mit einer Versorgungsspannung (Vdd) verbunden ist.
3. Halbleiter-Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der der inneren Wanne (11) zugeordnete Bulk-Anschluss (16) des einen und/oder des weiteren Tripple-Well-Feldeffekt­ transistors (2, 18) mit einem Elektrodenanschluss (Source 3, 24) des betreffenden Tripple-Well-Feldeffekttransistors (2, 18) verbunden ist.
4. Halbleiter-Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das Halbleitersubstrat (9) p-leitend ist, die im Halb­ leitersubstrat (9) eingebettete äußere Wanne (10) des Tripp­ le-Well-Kanal-Feldeffekttransistors (2, 18) n-leitend und die innere Wanne (11) wiederum p-leitend ist.
5. Halbleiter-Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Transfertransistor einen Hochvolt-(HV-)MOS-Typ (2) darstellt, wobei die zu schaltende Arbeitsspannung etwa -17 V bis etwa zum Wert der um 1,5 Volt verminderten Versor­ gungsspannung (Vdd -1,5 V) beträgt.
6. Halbleiter-Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Transfertransistor (2) und der eine Invertertransi­ stor (18) jeweils einen n-Kanal-Tripple-Well-Feldeffekttran­ sistor und der weitere Invertertransistor (19) einen p-Kanal- HV-MOS-Transistor darstellt.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396459A (en) * 1992-02-24 1995-03-07 Sony Corporation Single transistor flash electrically programmable memory cell in which a negative voltage is applied to the nonselected word line

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960000723B1 (ko) * 1991-02-15 1996-01-11 닛본덴기 가부시끼가이샤 Eeprom
JP2835215B2 (ja) * 1991-07-25 1998-12-14 株式会社東芝 不揮発性半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396459A (en) * 1992-02-24 1995-03-07 Sony Corporation Single transistor flash electrically programmable memory cell in which a negative voltage is applied to the nonselected word line

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