WO1998037582A1 - Halbleiter-schaltungsanordnung - Google Patents

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Definitions

  • the invention relates to a semiconductor circuit arrangement with an inverter which can be controlled via an input control signal and a transfer transistor connected downstream and driven by the latter, to whose one electrode connection a working voltage to be switched is present, the inverter and the transfer transistor being integrated as semiconductor circuit elements in a semiconductor substrate a predetermined first conductivity type are formed.
  • the present invention is based on the object of providing a circuit arrangement of the generic type, with which, starting from a standard CMOS circuit technology, negative voltages, in particular negative high voltages with absolute values greater than the supply voltage, can be switched.
  • the transfer transistor has one of the externally formed triple well field effects transistors within an outer trough embedded in the semiconductor substrate and of a second conductivity type opposite to the first conductivity type. Outer well of the second conductivity type assigned to the well connection and a bulk connection assigned to an inner well of the transfer transistor, which bulk connection is electrically insulated from the semiconductor substrate of the first conductivity type.
  • the semiconductor substrate is of the positive conductivity type.
  • the invention can equally well be applied to substrates of the n-type, in which case the conductivity types of the layers or wells to be formed in the substrate have to be interchanged.
  • the problem of switching negative voltages with standard CMOS circuits is solved with the help of so-called triple-well n-channel transistors.
  • Such an n-channel transistor is installed in an additional high-voltage (HV) n well provided within the substrate. This results in the possibility of isolating the bulk connection assigned to the inner HV-p well of the n-channel transistor from the p-type semiconductor substrate.
  • the circuit developer can be provided with an n-channel transistor, which can have negative potential at its bulk node (HV-p well).
  • such a triple-well n-channel transistor serves as a transfer transistor, via which the working voltages are switched from negative to positive.
  • the potentials allowed at the negative connection of the transfer transistor can typically be in the range from about - 17 volts to about Vdd - 1.5 V (here Vdd denotes the supply voltage, which is preferably about + 5 V is).
  • the gate connection of the transfer transistor is controlled via an inverter, which in a preferred embodiment consists of an HV-p-MOS transistor and a triple-well n-channel Transistor exists.
  • the inverter is controlled via a two-value input control signal, so that the circuit arrangement according to the invention can be controlled with only one logic signal for switching an (analog) negative high voltage.
  • FIG. 1 shows a schematic sectional view of a high-voltage triple-well n-channel transistor
  • Figure 2 is a circuit diagram according to a preferred embodiment of the semiconductor circuit arrangement according to the invention with two high-voltage triple-well n-channel transistors.
  • the exemplary embodiment shown in the drawing comprises a semiconductor circuit arrangement 1 with an HV (high-voltage) n-channel MOS transfer transistor 2, which according to FIG. 1 has a so-called triple-well field-effect transistor with one in the p-type semiconductor substrate 9 formed outer n-well 10 and an inner p-well 11 completely embedded in the outer well 10, in which an n + -conducting area 12a for the source connection 3 (first electrode connection) and an n + -conducting area 12b for the drain connection 4 (second electrode connection), and a separate p + -conducting region 16 are formed for the bulk connection 5.
  • An n + -conducting region 15 assigned to the outer trough 10 forms the trough connection 6, which in the circuit arrangement according to FIG.
  • the bulk connection 5 is connected to a supply voltage Vdd of preferably approximately + 5 V.
  • Vdd supply voltage
  • the source terminal 3 of the transfer transistor 2 has a working voltage of typically - 17 V to approximately + 3.5 V (corresponding to Vdd - 1.5 V). The working voltage is output to an output 8 at the drain connection 4.
  • the bulk connection 5 assigned to the p + -conducting semiconductor region 16 is electrically separated from the in turn p-type semiconductor substrate 9 by the outer n-well 10.
  • an n-channel transistor can be made available in a CMOS circuit arrangement with positive circuit logic, which can carry negative potential at its bulk node (HV-p well).
  • the gate connection 14 of the transfer transistor 2 which controls the channel 13 is formed by an inverter 17 consisting of an HV p-channel MOS transistor 19 and a triple-well n-channel transistor 18, which corresponds to the circuit diagram according to FIG are connected in parallel, the inverter 17 being driven via an input control signal 20 assigned to the gate connections 28, 29 of the MOS transistors 18, 19 and having two operating states “on” and “off”.
  • the p-channel transistor 19 is designed as a known high-voltage HV-MOS transistor, whose drain 25 and bulk connection 26 are connected to the supply voltage Vdd, and its source connection 27 via the connection node 30 to the Ga - Connection 14 of the transfer transistor 2 is connected.
  • the second, complementarily designed transistor 18 of the inverter 17 is designed as a triple-well n-channel transistor and has a configuration according to FIG. 1 corresponding to the transistor 2 with an outer n-well formed in the substrate 9, which has a assigned to the supply voltage Vdd of connected tub connections 22, and the inner p-tub has a bulk connection 23 which is electrically connected to the source connection 24.
  • the drain connection 21 of the transistor 18 is coupled to the connection node 30 and thus to the source connection 27 of the transistor 19 and the gate connection 14 of the transfer transistor 2. The mode of operation of the circuit arrangement according to the invention is explained below.
  • the circuit arrangement has the two operating cases “on” and “off”, in both cases the input control signal 20 must always be applied to the input of the inverter first, and only then can the negative working voltage at input 7 be set (previously, that at the input should be 7 lying working voltage is best to have a value of 0 V). In other words, this means that the switch is set first, and only then is the working voltage sent (or disconnected) via the switch.
  • an input control signal 20 of 0 V (Vss) is applied to the input of the inverter 17.
  • the transistor 18 blocks, the transistor 19 conducts, and the gate of the transistor 2 is switched to the supply voltage Vdd transistor 2 is opened as long as the potential at terminal 7 is not greater than approximately Vdd

Abstract

Die Erfindung bezieht sich auf eine Halbleiter-Schaltungsanordnung mit einem über ein Eingangssteuersignal steuerbaren Inverter (17) und einem dem Inverter (17) nachgeschalteten und von diesem angesteuerten Transfertransistor (2), an dessen einem Elektrodenanschluss (Source 3) eine zu schaltende Arbeitsspannung anliegt, wobei Inverter (17) und Transfertransistor (2) als integrierte Halbleiterschaltungselemente in einem Halbleitersubstrat (9) mit einem vorbestimmten ersten Leitfähigkeitstyp (p) ausgebildet sind. Der Transfertransistor (2) ist durch einen innerhalb einer in dem Halbleitersubstrat (9) eingebetteten äußeren Wanne (10) eines zweiten, gegenüber dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps (n) ausgebildeten Tripple-Well-Feldeffekttransistor mit einem der äußeren Wanne (10) vom zweiten Leitfähigkeitstyp (n) zugeordneten Wannenanschluss (5, 15) und einem einer inneren Wanne (11) zugeordneten Bulk-Anschluss (5, 16) ausgebildet, welcher Bulk-Anschluss (5, 16) gegenüber dem Halbleitersubstrat (9) vom ersten Leitfähigkeitstyp elektrisch isoliert ist.

Description

Beschreibung
Bezeichnung der Erfindung: Halbleiter-Schaltungsanordnung
Die Erfindung bezieht sich auf eine Halbleiter-Schaltungsanordnung mit einem über ein Eingangssteuersignal steuerbaren Inverter und einem dem Inverter nachgeschalteten und von diesem angesteuerten Transfertransistor, an dessen einem Elektrodenanschluß eine zu schaltende ArbeitsSpannung anliegt, wobei der Inverter und der Transfertransistor als integrierte Halbleiterschaltungselemente in einem Halbleitersubstrat mit einem vorbestimmten ersten Leitfähigkeitstyp ausgebildet sind.
Insbesondere bei den Ansteuerungsteilen für Fowler-Nordheim löschbare Flashspeicher ist es in integrierten Schaltungsanwendungen erforderlich, negative (Hoch-) Spannungen zu schalten bzw. wegzuschalten. Die schaltungεtechnische Realisierung mit Standard-CMOS-Schaltkreisen ist relativ aufwendig, da in CMOS-Technik üblicherweise nur positive Spannungen geschaltet werden .
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der gattungsgemäßen Art zur Verfügung zu stellen, mit welcher ausgehend von einer Standard-CMOS-Schal- tungstechnik auch negative Spannungen, insbesondere negative Hochspannungen mit betragsmäßigen Werten von größer als die VersorgungsSpannung geschaltet werden können.
Diese Aufgabe wird durch eine Halbleiter-Schaltungsanordnung nach Anspruch 1 gelöst .
Erfindungsgemäß ist vorgesehen, dass der Transfertransistor durch einen innerhalb einer in dem Halbleitersubstrat eingebetteten äußeren Wanne eines zweiten, gegenüber dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps ausgebildeten Tripple-Well-Feldeffekttransistor mit einem der äu- ßeren Wanne vom zweiten Leitfähigkeitstyp zugeordneten Wan- nen-Anschluss und einem einer inneren Wanne des Transfertransistors zugeordneten Bulk-Anschluss ausgebildet ist, welcher Bulk-Anschluss gegenüber dem Halbleitersubstrat vom ersten Leitfahigkeitstyp elektrisch isoliert ist.
Bei der bevorzugten Ausführungsform der Erfindung ist das Halbleitersubstrat vom positiven Leitungstyp. Selbstverständlich kann die Erfindung genauso gut bei Substraten vom n-lei- tenden Typ angewendet werden, wobei in diesem Fall die Leitfähigkeitstypen der im Substrat auszubildenden Schichten bzw. Wannen zu vertauschen sind.
Bei der erfindungsgemäßen Schaltungsanordnung wird das Problem, mit Standard-CMOS-Schaltungen auch negative Spannungen zu schalten, mit Hilfe von sogenannten Tripple-Well-n-Kanal- Transistoren gelöst. Ein derartiger n-Kanal-Transistor ist in eine zusätzliche, innerhalb des Substrates vorgesehene Hoch- spannungs- (HV) -n-Wanne eingebaut. Damit ergibt sich die Möglichkeit, den der inneren HV-p-Wanne des n-Kanal-Transistors zugeordneten Bulk-Anschluss vom p-Halbleitersubstrat zu isolieren. Mit diesem Bauelement kann dem Schaltungsentwickler ein n-Kanal-Transistor zur Verfügung gestellt werden, der an seinem Bulkknoten (HV-p-Wanne) negatives Potential führen kann. Ein solcher Tripple-Well-n-Kanal-Transistor dient bei der erfindungsgemäßen Halbleiter-Schaltungsanordnung als Transfertransistor, über den die ArbeitsSpannungen von negativ nach positiv geschaltet werden. In Abhängigkeit des Substratsteuerfaktors des Transfertransistors bzw. der dem Transfertransistor zugeordneten Steuertransistoren können typischerweise die am Negativanschluss des Transfertransistors erlaubten Potentiale in dem Bereich von etwa - 17 Volt bis etwa Vdd - 1,5 V (hierbei bezeichnet Vdd die Versorgungsspannung, die vorzugsweise etwa + 5 V beträgt) liegen. Der Gate- anschluss des Transfertransistors wird über einen Inverter angesteuert, welcher bei einer bevorzugten Ausführungsform aus einem HV-p-MOS-Transistor und einem Tripple-Well-n-Kanal- Transistor besteht. Der Inverter wird über ein zweiwertiges Eingangssteuersignal gesteuert, so dass die erfindungsgemäße Schaltungsanordnung mit lediglich einem Logiksignal zum Schalten einer (analogen) negativen Hochspannung angesteuert werden kann.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Weitere Einzelheiten ergeben sich aus der nachfolgenden Beschreibung eines Ausführungsbeispiels anhand der Zeichnung. Es zeigt :
Figur 1 eine schematische Schnittansicht eines Hochvol - Tripple-Well-n-Kanal-Transistors; und
Figur 2 ein Schaltbild gemäß einem bevorzugten Ausfuhrungsbeispiel der erfindungsgemäßen Halbleiter-Schaltungsanordnung mit zwei Hochvolt-Tripple-Well-n-Kanal- Transistoren.
Das in der Zeichnung dargestellte Ausführungsbeispiel umfasst eine Halbleiter-Schaltungsanordnung 1 mit einem HV- (Hochvolt) -n-Kanal-MOS-Transfer-Transistor 2, der gemäß Figur 1 durch einen sogenannten Tripple-Well-Feldeffekttransistor mit einer im p-Halbleitersubstrat 9 ausgebildeten äußeren n-Wanne 10 und einer in der äußeren Wanne 10 vollständig eingebetteten inneren p-Wanne 11, in welcher ein n+-leitender Bereich 12a für den Sourceanschluss 3 (erster Elektrodenanschlusε) und ein n+-leitender Bereich 12b für den Drainanschluss 4 (zweiter Elektrodenanschluss) , sowie ein separater p+-lei- tender Bereich 16 für den Bulk-Anεchluss 5 ausgebildet sind. Ein der äußeren Wanne 10 zugeordneter n+-leitender Bereich 15 bildet den Wannenanschluss 6, der bei der Schaltungsanordnung nach Figur 2 elektrisch mit dem Sourceanschluss 3 fest verschaltet ist. Der Bulk-Anschluss 5 ist mit einer Versorgungsspannung Vdd von vorzugsweise etwa + 5 V verbunden. An dem Sourceanschluss 3 des Transfertransistors 2 liegt eine Arbeitsspannung von typischerweise - 17 V bis etwa + 3,5 V (entsprechend Vdd - 1,5 V) an. An dem Drainanschluss 4 wird die ArbeitsSpannung an einen Ausgang 8 abgegeben.
Der dem p+-leitenden Halbleiterbereich 16 zugeordnete Bulk- Anschluss 5 ist durch die äußere n-Wanne 10 elektrisch vom wiederum p-leitenden Halbleitersubstrat 9 getrennt. Damit kann in einer CMOS-Schaltungsanordnung mit positiver Schaltungslogik ein n-Kanaltransistor zur Verfügung gestellt werden, der an seinem Bulk-Knoten (HV-p-Wanne) negatives Potential führen kann.
Der den Kanal 13 steuernde Gateanschluss 14 des Transfertan- sistors 2 wird durch einen Inverter 17 bestehend aus einem HV-p-Kanal-MOS-Transistor 19 und einem Tripple-Well-n-Kanal- Transistor 18, die entsprechend dem Schaltbild nach Figur 2 parallel geschaltet sind, angesteuert, wobei der Inverter 17 über ein den Gateanschlüssen 28, 29 der MOS-Transistoren 18, 19 zugeordnetes Eingangssteuersignal 20 mit zwei Betriebszu- ständen „Ein" und „Aus" angesteuert wird. Der p-Kanal-Tran- sistor 19 ist als an sich bekannter Hochspannungε-HV-MOS- Tranεiεtor auεgebildet, dessen Drain- 25 und Bulk-Anschluss 26 mit der Versorgungsεpannung Vdd verbunden sind, und dessen Sourceanschluss 27 über den Verbindungsknoten 30 mit dem Ga- teanεchluss 14 deε Transfertransiεtorε 2 verbunden iεt. Der zweite, komplementär gestaltete Transiεtor 18 des Inverters 17 ist als Tripple-Well-n-Kanal-Transistor ausgebildet und besitzt eine dem Tranεiεtor 2 entεprechende Ausbildung nach Figur l mit einer in dem Substrat 9 geformten äußeren n-Wan- ne, welcher ein mit der Versorgungsspannung Vdd verbundener Wannenanschluεs 22 zugeordnet ist, und dessen innere p-Wanne über einen Bulk-Anschluss 23 verfügt, der mit dem Sourceanschluss 24 elektrisch verbunden ist. Der Drain-Anschluss 21 des Transistors 18 ist mit dem Verbindungsknoten 30 und damit mit dem Sourceanschluss 27 des Transistors 19 und dem Gateanschluss 14 des Transfertransistors 2 gekoppelt. Im Folgenden wird die Betriebsweiεe der erfindungsgemäßen Schaltungsanordnung erläutert. Die Schaltungsanordnung besitzt die beiden Betriebsfälle „Ein" und „Aus", wobei in beiden Fällen immer zuerst das Eingangssteuersignal 20 am Eingang des Inverters angelegt sein musε, und erst daran anschließend die negative ArbeitsSpannung am Eingang 7 eingestellt werden kann (vorher sollte die am Eingang 7 liegende ArbeitsSpannung am Besten einen Wert von 0 V haben) . Dies bedeutet mit anderen Worten, dass zuerst der Schalter eingestellt wird, und zeitlich erst danach die ArbeitsSpannung über den Schalter geschickt (oder weggeschaltet) wird.
Beim Betriebszustand „Aus" der Schaltungsanordnung wird an den Eingang 20 des Inverters 17 ein Eingangssteuersignal mit dem Wert der VersorgungsSpannung Vdd angelegt. In diesem Fall leitet der Transistor 18 und verbindet das Gate 14 des Transistors 2 mit desεen Sourceanschluss 3. Damit ist der Transistor 2 gesperrt, unabhängig von dem Wert des Potentiales am Anschluss 7, εolange dieses nicht größer ist wie ca. Vdd
- 1,5 V (in Abhängigkeit des Subεtratεteuerfaktors der Transistoren 2 bzw. 18) .
Im Betriebszustand „Ein" wird am Eingang des Inverters 17 ein Eingangssteuersignal 20 von 0 V (Vss) angelegt. In diesem Fall sperrt der Transistor 18, der Transistor 19 leitet, und das Gate des Transistors 2 wird auf die VersorgungsSpannung Vdd geschaltet. Damit ist der Transistor 2 geöffnet, solange das Potential am Anschluss 7 nicht größer als etwa Vdd
- 1,5 V wird (wiederum in Abhängigkeit des Substratεteuerfak- torε der Transistoren 2 und 18) .

Claims

Patentansprüche
1. Halbleiter-Schaltungsanordnung mit einem über ein Ein- gangssteuersignal steuerbaren Inverter (17) und einem dem Inverter (17) nachgeschalteten und von diesem angesteuerten Transfertransistor (2) , an dessen einem Elektrodenanschluss (Source 3) eine zu schaltende ArbeitsSpannung anliegt, wobei Inverter (17) und Transfertransistor (2) als integrierte Halbleiterschaltungselemente in einem Halbleitersubstrat (9) mit einem vorbestimmten ersten Leitfähigkeitstyp (p) ausgebildet sind, dadurch g e k e n n z e i c h n e t, dass der Transfertransistor (2) durch einen innerhalb einer in dem Halbleitersubstrat (9) eingebetteten äußeren Wanne (10) eines zweiten, gegenüber dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps (n) ausgebildeten Tripp- le-Well-Feldeffekttranεiεtor mit einem der äußeren Wanne (10) vom zweiten Leitfähigkeitεtyp (n) zugeordneten Wannenanschluss (5, 15) und einem einer inneren Wanne (11) zugeordneten Bulk-Anschluss (5, 16) ausgebildet ist, welcher Bulk-Anschluss (5, 16) gegenüber dem Halbleitersubstrat (9) vom ersten Leitfähigkeitstyp elektrisch isoliert ist.
2. Halbleiter-Schaltungsanordnung nach Anspruch 1, dadurch g e k e n n z e i c h n e t, dass der Inverter (17) wenigεtenε zwei komplementäre, parallel mit einem Verbindungεknoten (30) geschaltete p- und n- Kanal-Feldeffekttransiεtoren (18, 19) aufweist, deren Gate- Anschlüsεe (28, 29) mit dem Eingangεsteuersignal (20) beaufschlagt sind, und deren Verbindungsknoten (30) mit dem Gate- anschluss (14) des Transfertransistors (2) gekoppelt ist.
3. Halbleiter-Schaltungsanordnung nach Anspruch 2, dadurch g e k e n n z e i c h n e t, dasε einer (18) der wenigstens zwei Feldeffekttransistoren des Inverters (17) gleichfalls durch einen innerhalb einer in dem Halbleitersubstrat (9) eingebetteten weiteren äußeren Wanne (10) ausgebildeten Tripple-Well-Feldeffekttransistor (18) ausgebildet ist, desεen der inneren Wanne (11) zugeordneter Bulk-Anεchluεs (22) gegenüber dem Halbleitersubstrat (9) elektrisch isoliert ist.
4. Halbleiter-Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch g e k e n n z e i c h n e t, dass der Wannenanschluss (15) der äußeren Wanne (10) des einen und/oder des weiteren Tripple-Well-Feldeffekttransistorε (2, 18) mit einer Verεorgungεspannung (Vdd) verbunden ist.
5. Halbleiter-Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch g e k e n n z e i c h n e t, dass der der inneren Wanne (11) zugeordnete Bulk-Anschluss (16) des einen und/oder des weiteren Tripple-Well-Feldeffekttransistorε (2, 18) mit einem Elektrodenεchluεε (Source 3, 24) des betreffenden Tripple-Well-Feldeffekttransistors (2, 18) verbunden ist.
6. Halbleiter-Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch g e k e n n z e i c h n e t, dass das Halbleitersubstrat (9) p-leitend ist, die im Halb- leiterεubεtrat (9) eingebettete äußere Wanne (10) des Tripp- le-Well-Kanal-Feldeffekttransistors (2, 18) n-leitend und die innere Wanne (11) wiederum p-leitend ist.
7. Halbleiter-Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch g e k e n n z e i c h n e t, dasε der Transfertransistor einen Hochvolt- (HV-) MOS-Typ (2) darstellt, wobei die zu schaltende Arbeit spannung etwa - 17 V bis etwa zum Wert der um 1,5 Volt verminderten Versorgungsspannung (Vdd - 1,5 V) beträgt.
8. Halbleiter-Schaltungsanordnung nach einem der Ansprüche 1 bis 7, dadurch g e k e n n z e i c h n e t, dasε der Transfertranεistor (2) und der eine Invertertransistor (18) jeweils einen n-Kanal-Tripple-Well-Feldeffekttran- sistor und der weitere Invertertransistor (19) einen p-Kanal- HV-MOS-Transistor darstellt.
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