JPS61295655A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61295655A JPS61295655A JP60138635A JP13863585A JPS61295655A JP S61295655 A JPS61295655 A JP S61295655A JP 60138635 A JP60138635 A JP 60138635A JP 13863585 A JP13863585 A JP 13863585A JP S61295655 A JPS61295655 A JP S61295655A
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- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 abstract description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＥＰＲＯＭやＥＥＰＲＯＭのようなメモリ素子
を同一基板上に形成した半導体集積回路装置に関するも
のである。このような半導体集積回路装置は例えばｌチ
ップコントローラなどとして使用されるのに適する。
を同一基板上に形成した半導体集積回路装置に関するも
のである。このような半導体集積回路装置は例えばｌチ
ップコントローラなどとして使用されるのに適する。
（従来技術）
ＥＰＲＯＭ又はＥＥＰＲＯＭをＭＯＳトランジスタ又は
０ＭＯ３とともに同一基板上に形成したものが知られて
いる０例えばＥＰＲＯＭ内蔵のＣＰＵがある。
０ＭＯ３とともに同一基板上に形成したものが知られて
いる０例えばＥＰＲＯＭ内蔵のＣＰＵがある。
そのような半導体集積回路装置では、例えば外部回路と
してアナログ回路を接続する場合にはＡＤコンバータや
ＤＡコンバータなどのインターフェイスを必要とし、ま
た例えば外部回路として大電力回路を接続する場合には
駆動用のトランジスタなどのインターフェイスを必要と
する欠点がある。
してアナログ回路を接続する場合にはＡＤコンバータや
ＤＡコンバータなどのインターフェイスを必要とし、ま
た例えば外部回路として大電力回路を接続する場合には
駆動用のトランジスタなどのインターフェイスを必要と
する欠点がある。
（目的）
本発明は書込み及び消去が可能なメモリ機能をもつ半導
体集積回路装置において、外部回路との接続を容易にす
ることを目的とするものである。
体集積回路装置において、外部回路との接続を容易にす
ることを目的とするものである。
（構成）
本発明の半導体集積回路装置は、同一基板上にバイポー
ラトランジスタ、ＭＯＳトランジスタ、並びに書込み及
び消去が可能なメモリ素子を形成したものである。
ラトランジスタ、ＭＯＳトランジスタ、並びに書込み及
び消去が可能なメモリ素子を形成したものである。
書込み及び消去が可能なメモリ素子は、ＦＡＭ○Ｓのよ
うなＥＰＲＯＭ、又はＭＮＯＳのようなＥＥＰＲＯＭで
ある。ＭＯＳトランジスタにはＮチャネル型（ＮＭＯＳ
トランジスタ）、Ｐチャネル型（ＰＭＯＳトランジスタ
）の他にＣＭＯＳも含まれ、これらは演算に適する。バ
イポーラトランジスタにはＮＰＮ型とＰＮＰ型があり、
これらは大電力特性やアナログ特性が優れている。
うなＥＰＲＯＭ、又はＭＮＯＳのようなＥＥＰＲＯＭで
ある。ＭＯＳトランジスタにはＮチャネル型（ＮＭＯＳ
トランジスタ）、Ｐチャネル型（ＰＭＯＳトランジスタ
）の他にＣＭＯＳも含まれ、これらは演算に適する。バ
イポーラトランジスタにはＮＰＮ型とＰＮＰ型があり、
これらは大電力特性やアナログ特性が優れている。
以下、実施例について具体的に説明する。
第１図及び第２図は一実施例において１チツプ内に形成
される各素子を示す断面図である。ただし、メタル配線
などは図示を省略しである。
される各素子を示す断面図である。ただし、メタル配線
などは図示を省略しである。
第１図にはＮＰＮバイポーラトランジスタ１０とＥＦＲ
ＯＭとしてのＦＡＭＯ８２０とが示され。
ＯＭとしてのＦＡＭＯ８２０とが示され。
第２図にはＣＭＯＳを構成するＮＭＯＳトランジスタ３
０とＰＭＯ８）−ランジスタ４０とが示されている。
０とＰＭＯ８）−ランジスタ４０とが示されている。
２はＰ型シリコン基板、４はＮ型エピタキシャル層、６
は分離領域、８は酸化膜である。
は分離領域、８は酸化膜である。
バイポーラトランジスタ１０において、１２はＰウェル
のベース、１４はＮ型拡散領域のエミッタ、１６はコレ
クタのコンタクト領域である。
のベース、１４はＮ型拡散領域のエミッタ、１６はコレ
クタのコンタクト領域である。
ＦＡＭＯＳ２０においてはＰウェル２１中にＮ型拡散領
域のソース２２とドレイン２３が形成され、そのチャネ
ル領域上にはゲート酸化膜２４を介して第１のポリシリ
コン膜にてなるフローティングゲート２５が形成され、
さらにその上に層間酸化膜２６を介して第２のポリシリ
コン膜にてなるコントロールゲート２７が形成されてい
る。
域のソース２２とドレイン２３が形成され、そのチャネ
ル領域上にはゲート酸化膜２４を介して第１のポリシリ
コン膜にてなるフローティングゲート２５が形成され、
さらにその上に層間酸化膜２６を介して第２のポリシリ
コン膜にてなるコントロールゲート２７が形成されてい
る。
ＮＭＯＳトランジスタ３０においては、Ｐウェル３１中
にＮ型拡散領域のソース３２とドレイン３３が形成され
ており、そのチャネル領域上にはゲート酸化膜３４を介
してゲート電極（図示略）が形成される。３５はＰウェ
ル３１のコンタクト領域である。
にＮ型拡散領域のソース３２とドレイン３３が形成され
ており、そのチャネル領域上にはゲート酸化膜３４を介
してゲート電極（図示略）が形成される。３５はＰウェ
ル３１のコンタクト領域である。
ＰＭＯＳトランジスタ４０においては、Ｎ型エピタキシ
ャル層４中にＰ型拡散領域のソース４１とドレイン４２
が形成されており、そのチャネル領域上にはゲート酸化
膜４３を介してゲート電極（図示略）が形成される。４
４はＮ型エピタキシャル層４のコンタクト領域である。
ャル層４中にＰ型拡散領域のソース４１とドレイン４２
が形成されており、そのチャネル領域上にはゲート酸化
膜４３を介してゲート電極（図示略）が形成される。４
４はＮ型エピタキシャル層４のコンタクト領域である。
次に本実施例の製造工程について説明する６（１）Ｐ型
シリコン基板２上にＮ型エピタキシャル層４を形成した
後、Ｐ型分離領域６を形成する。
シリコン基板２上にＮ型エピタキシャル層４を形成した
後、Ｐ型分離領域６を形成する。
（２）Ｐ型不純物の拡散によりＦＡＭＯ３２０のＰウェ
ル２１とＮＭｏ５トランジスタ３０のＰウェル３１を同
時に形成する。
ル２１とＮＭｏ５トランジスタ３０のＰウェル３１を同
時に形成する。
（３）Ｐ型不純物の拡散により、バイポーラトランジス
タ１０のベース１２、ＮＭＯＳトランジスタのＰウェル
のコンタクト３５、及びＰＭＯＳトランジスタ４０のソ
ース４１．ドレイン４２を同時に形成する。
タ１０のベース１２、ＮＭＯＳトランジスタのＰウェル
のコンタクト３５、及びＰＭＯＳトランジスタ４０のソ
ース４１．ドレイン４２を同時に形成する。
（４）Ｎ型不純物の拡散により、バイポーラ１〜ランジ
スタ１０のエミッタ１４、コレクタコンタクト１６．Ｆ
ＡＭＯ８２０のソース２２、ドレイン２３、ＮＭＯ８）
−ランジスタ３０のソース３２゜ドレイン３３．及びＰ
、ＭＯＳトランジスタ４０のＮ型エピタキシャル層のコ
ンタクト４４を同時に形成する。
スタ１０のエミッタ１４、コレクタコンタクト１６．Ｆ
ＡＭＯ８２０のソース２２、ドレイン２３、ＮＭＯ８）
−ランジスタ３０のソース３２゜ドレイン３３．及びＰ
、ＭＯＳトランジスタ４０のＮ型エピタキシャル層のコ
ンタクト４４を同時に形成する。
（５）その後、通常の工程によりゲート酸化膜２４．３
４．４３を形成し、ＦＡＭＯ８２０のフローティングゲ
ート２５１層間酸化膜２６．コントロールゲート２７を
形成する。その後、酸化膜８、ゲート電極、メタル配線
を形成し、パッジベージ目ン膜を形成する。
４．４３を形成し、ＦＡＭＯ８２０のフローティングゲ
ート２５１層間酸化膜２６．コントロールゲート２７を
形成する。その後、酸化膜８、ゲート電極、メタル配線
を形成し、パッジベージ目ン膜を形成する。
（効果）
本発明の半導体集積回路装置は、バイポーラトランジス
タ、ＭＯＳトランジスタ、並びに書込み及び消去が可能
なメモリ素子を同一チップ内に形成しているため１次の
ような効果を実現することができる。
タ、ＭＯＳトランジスタ、並びに書込み及び消去が可能
なメモリ素子を同一チップ内に形成しているため１次の
ような効果を実現することができる。
（１）バイポーラトランジスタ回路を用いて、光センサ
などのアナログ回路と直結することができる。
などのアナログ回路と直結することができる。
（２）ＭＯＳトランジスタ回路を用いて、入力に応じた
処理を高速に行ない、また１種々の演算を行なうことが
できる。
処理を高速に行ない、また１種々の演算を行なうことが
できる。
（３）演算や処理を実行するプログラムをＥＰＲＯＭや
Ｅ Ｅ Ｐ ＲＯＭのメモリ素子を用いて容易に変更す
ることができる。
Ｅ Ｅ Ｐ ＲＯＭのメモリ素子を用いて容易に変更す
ることができる。
（４）演算結果に従い、バイポーラトランジスタ回路を
用いて大電力やリニア特性を要求される外部装置を駆動
することができる。
用いて大電力やリニア特性を要求される外部装置を駆動
することができる。
第１図及び第２図は一実施例を示す部分断面図である。
ただし、ハツチングは省略しである。
１０・・・・・・バイポーラトランジスタ。
２０・・・・・・ＦＡＭＯ５，
３０・・・・・・ＮＭＯＳトランジスタ、４０・・・・
・・ＰＭＯＳトランジスタ。
・・ＰＭＯＳトランジスタ。
Claims (1)
- （１）同一基板上にバイポーラトランジスタ、ＭＯＳト
ランジスタ、並びに書込み及び消去が可能なメモリ素子
を形成したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138635A JPS61295655A (ja) | 1985-06-24 | 1985-06-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138635A JPS61295655A (ja) | 1985-06-24 | 1985-06-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61295655A true JPS61295655A (ja) | 1986-12-26 |
Family
ID=15226651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60138635A Pending JPS61295655A (ja) | 1985-06-24 | 1985-06-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61295655A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528784A (ja) * | 1991-07-25 | 1993-02-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1985
- 1985-06-24 JP JP60138635A patent/JPS61295655A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528784A (ja) * | 1991-07-25 | 1993-02-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
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