JPS5979493A - Ｅｐｒｏｍ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、ＭＯＳＦＥＴ　（絶縁ケート型電界すノ果
１−ランシスク）で構成されたＥＰＲＯＭ（エレクトリ
カリ・プログラマブル・リーｌ゛・オンリー・メモリ）
装置に関する。

ＦＡＭＯ３（）ｌ、１−ティ７ク・アバランシュインジ
ェクションＭＯ３ＦＥＴ）のような半導体素子を記憶素
子（メモリセル）とするＩＦ、　ｌ）　ＲＯＭ装置が公
知である。。

従来のＥ　ｌ）　ＲＯＭ装置においては、その読め出し
動作の高速化を図るため、メモリセルからの読み出し信
月振’ｌ’ｆｌを小ざくするレベルリミノタ１１羽略が
設けられている。

ずなわら、第１図に示すようなＭ　ＯＳ　ＦＥ　Ｔ回路
によ−って、中間レベル（約２ホル１−）を形成し２て
、メモリアレイからの読め出し信冒振幅をセンスアンプ
の動作に必要最小なレールとして、ハーイレベル／ロウ
レヘル相Ｕ−の遷移Ｉｈ間を速＜スルモのである。

ところで、本騨発明考は、上記ＩＥ　Ｐ　ＲＯＭ装置の
周辺回路をＣＭＯ３（相補型ＭＯ５）回路によって構成
することにより、その低消費電力化を図ることを考えた
。この場合、１・記バイアス回路には常時電流が流れる
ものであるので、上記ＣＭＯ３回路化にあたって、その
消費電流が無視できないばかりか、半導体基板に電流を
たれ流すものであるのでＣＭ　ＯＳ回路にラソチア、プ
を７４Ｅしさせる危険性が１１もくなってしまう。

この発明の目的は、低消費電力化を図ったＥＰＲ０１ｖ
ｌ装置を提供することにある。

この発明の他の目的は、以下の説明及び図面から明ら力
４こなるであろう。

以下、この発明を実施例とともに詳細すこ説明する。

第２図には、この発明の一実施例の回路１λＩが示され
ている。

同図の各回路素子は、公知のＭＯ３半導体集積回Ｍ／；
の製造技術によって、シリコンのような半導体栽４＃　
、、ｌ二において形成される。

このＩＥ　Ｐ　ＲＯＭ装置は、図示しない外部端子から
（Ｊ（給されるアドレス信号を受けるアドレス八ソファ
を通して形成された相補アドレス信号がアｔしノスデ」
−ダＸ−ＤＣＲ，Ｙ−ＤＣＲに入力される。

アドレスデコーダＸ　−Ｄ　ＣＲは、その相補アドレス
信号に従ったメモリアレイＭ−ΔＲＹのワード線Ｗの選
択信号を形成する。

アドレスデコーダＹ　−Ｄ　ＣＲは、その相補アドレス
信号に従ったメモリアレイＭ　−Ａ　ＲＹのデータ線り
の選択信号を形成する。

一ヒ記メモリアレイＭ−ＡＲＹは、その代表として示さ
れている複数のＦＡＭＯ３ｌランシスタ（不揮発性メモ
リ素子・・Ｍ　ＯＳ　Ｆ　Ｅ　ｉ’　Ｑ　Ｉ〜Ｑ６）と
、ワード線Ｗ１’、Ｗ２及びデータ線Ｄ１へ・Ｄｎとに
より構成されている。

に記メモリアレイＭ−ＡＲＹにおいて、同し行に配置さ
れたＦＡＭＯ３ｌ−ランシスタＱ１〜Ｑ３（Ｑ４〜Ｑ６
）のコンｌ−１：Ｊ−ルケー１−は、それぞれ対応する
ワード線Ｗｌ　　（Ｗ２）に接続され、同し列に配置さ
れたＦΔＭＯＳトランジスタＱｌ。

Ｑ３〜Ｑ３．Ｑ６のドレインは、それぞれ対応゛」るデ
ータ線Ｄ１〜Ｄｎに接続されている。

そして、上記ＦＡＭＯ５Ｉ−ランジスタの共通ソース線
（／Ｓは、ディプレッション型Ｍ　ＯＳ　Ｆ　Ｅ　ＴＱ
ＩＯを介して接地されている。また、上記各データ線１
．）　Ｉ　”・Ｉ）　ｎは、カラム（列）選択スイッチ
Ｍ　ＯＳ　Ｆ　Ｉ兄ＴＱ７〜Ｑ９を介して、共通データ
線ＣＤに接続されている。

この共通データ線ＣＤには、書込み用のデータ人力ハン
ファＬ−）　Ｉ　Ｂの出力端子が接続される。また、次
に説明するレベルリミノク回路と、このレベルリミノタ
回路に設けられた増’ｍ　Ｍ　ＯＳ　Ｆ　Ｅ　”「Ｑｌ
８を通してた出力信号を受りるセンスアンプＳＡと、ご
のセンスアンプＳＡの増幅出力を受りるデータ出カバソ
ファＤＯＢとが設りられている。

この実施例では、上記アドレスデコーダＸ、Ｙ−Ｌ）Ｃ
Ｉ？、ｐンスアンプＳＡ、データ入力、出力ハノファＤ
ＩＢ、ＤＯＢ等の周辺回路が公知のＣＭＯ８回路によっ
て構成されている。

そして、十記レベルリミッタ回路は、その／ｌ！Ｈ２電
流を小さくするために次のような回路構成とされる。

直列形態のディプレッション型ＭＯ５ＦＥＴＱ１１、Ｑ
ｌ　２　（Ｑｌ　４．Ｑｌ　５）は、そのコンダクタン
ス比により、電源電圧Ｖｃｃを分圧して所定の中間レベ
ルを形成する。そして、ト記的列形態のＭＯ３ＦＥＴＱ
Ｉ　１．Ｑｌ　２　（Ｑｌ　４．、Ｑｌ　５）には、バ
マノースイノチとしてのｐチャンネルＭＯ３ＦＥＴＱＩ
　３　（Ｑｌ　６）を介して電源電圧Ｖｃｃが供給され
る。このＭＯ３ＦＥ′「ＱＩ　３　（Ｑｌ６）のケーｌ
−には、特に開眼されないが、読め出し選択動作時にロ
ウレベルとなるチップ選択信号ｃｅが印加されている。

」−記ＭＯ３ＦＥＴＱＩ　１．Ｑｌ　２で形成された中
間レベルは、リミッタ用ＭＯ３ＦＥＴＱＩ７及び増幅用
ＭＯ３ＦＥＴＱＩ’８のケートに印加される。これらの
ＭＯＳ　Ｆ　Ｅｌ”Ｑ　１７及びＭ　ＯＳ　Ｆ　ＩＦ。

ＴＱＩＯのソースば、共に」１記共通データ線ＣＤに接
続される。そして、１−記ＭＯ５Ｆ）ＥＴＱ１７のトレ
インは、電源電圧Ｖｃ、ｃに接続され、上記ＭＯ３ＦＥ
”「Ｑｌ８のト”レインは、負荷ＭＯ３ＦＥＴＱ１９を
介して電源電圧Ｖｃｃに接続される。

また、上記ＭＯ３ＦＥＴＱＩ　４．Ｑｌ　５で形成され
た中間レベルば、ＭＯ３ＦＥＴＱ２０のゲーＩ−に印加
される。このＭＯ３ＦＥＴＱ２０の゛ノースは接地され
、そのドレインは一ヒ記共通データ線Ｃ１，）に接続さ
れている。

したがゲこ、メモリセルの記憶情報の読み出し時におい
て、アドレスデコーダＸ−ＤＣＲ，Ｙ−１）　ＣＲによ
って選択されたメモリセルには、上記ＭＯＳ　Ｆ　ｒｕ
ＴＱ　Ｉ　７を介してバイアス電圧が与えられる。選択
されたメモリセルは、書込みデータに従って、ワード線
選択レベルに対して、高いしきい値電圧か又は低いしき
い値電圧を持つものである。

選択されたメモリセルがワード線選択レベルにかかわら
ずにオフ状態にされている場合、共通テータ李泉ＣＬＩ
は、ＭＯ３ＦＥＴＱ１７によって圧子９的ハイレー・ル
にされる。

一方、選択されたメモリセルがワード線選択レベルに、
Ｌってオン状態にされている場合、共通データｉＱ　Ｃ
Ｉ）は、比較的ハイレベルにされる。

この場合、共通データ線ＣＤのノ＼イレベルは、ＭＯ３
ＦＥＴＱＩ　７のケー　１・電圧が上記ＭＯ３Ｆ　　　
’ＥＴＱＩ　１．Ｑｌ　２の」ンダクタンス比に従つ°
ζ、比較的低くされていることによって、比較的低いレ
ベルにされる。

共通データ線ＣＤのし」ウレベルは、ＭＯＳ　Ｆｒ−Ｃ
ＴＱ１７及びＭ　ＯＳ　ＦＥ　ＴＱ　ｌ　８とメモリセ
ルを構成するＭＯＳＦＥＴとの１十法比を適当に設定す
ることによって比較的高いレベルにされる。

このような共通データ線ＣＤのハイＬ・ヘルと１゛１ウ
レヘルとを制限すると、この共通データ線ＣＤ等に信号
変化速度を制限するｄ遊′Ｒ−量等の容田が存在するに
かかわらずに、読’ｊ出しの高速化を図ることができる
。ずなわら、複数のメモリセルからのデータを次々に読
め出すような場合において共通データ線ＣＩ）の一方の
し・ヘルが他方のレベルへ変化させられるまでの時間を
短くすることができる。

なお、」１記増幅用のＭＯ３ＦＥＴＱ１８は、ゲー１−
と接地型ソース入力の増ＩＩＩＪａ動作を行い、次段の
差動増幅回路で構成されたセンスアンプＳΔにその出力
を伝える。そして、このセンスアンプＳＡの出力は、テ
ータ出カバソファＤ　Ｏ１３を介して外部端子Ｖｏｕｔ
から送出される。

上記センスアンプＳＡの基準電圧Ｖｒも上記パワースイ
ッチＭＯＳ　Ｆ　ＥＴが設けられたＭＯ３ＦするＴＱＩ
　１．に１１２のような電圧分圧回Ｍ３によって形成さ
れる。

この実施例では、上記中間レベルを形成するＭＯＳ　Ｆ
ｆヱ’Ｉ’ＱＩ　１．Ｑｌ　２及びＱｌ、１．Ｑｌ５並
びにセンスアンプＳＡの基準電圧Ｖｒを形成する回１ｔ
’／Ｇ　ｌには、パワースイッチＭＯ３ＦＥＴが設番Ｊ
られており、その動作時にしか直流電流を流さないので
、に記周辺回路を０Ｍ０３回路で構成した場合でも、そ
の低消費電力性を招なうことにならない。

ずなわら、　通常、ＲＯＭは、上記のようなメモリアレ
イが複数設けられることによって複数ピノ１−からなる
データを読み出すので、上記中間レベルを形成する回路
は、それと同数組だけ必要になるので、Ｉ三ｌ）　ＲＯ
Ｍ装置全体から見れば、これらの中間レベル発／−１：
、回路で消ひされる直流電流は大きな値になる。この実
施例では、［−記直流電流を大幅に小さくできるので、
その低消費電力化を図ることができる。

また、これに４４１’って０Ｍ０３回路でのラノチア７
プの危険性を低くすることもできる。

この発明は、前記実施例に限定されない。

」１記中間しベルを形成するＭ　ＯＳ　Ｆ　Ｅ　Ｔ回路
は、例えば第３図に示すように、エンハンスノント型Ｍ
Ｏ３ＦＥＴＱ２］、Ｑ２２により構成するもの等種々の
変形を採ることができるものである。

そして、そのバマ２−スイッチＭＯ３ＦＥＴＱ２３等を
制ｊ「１１するタイミング信−υφは、−１：８ピチノ
ゾ選択信男ｃｅの他、例えばアドレス信列の変化を検出
するエツジトリガ回路により、読め出しアクーｌ！スが
なされたことを検出して動作状態にされるもの等種々の
変形を採ることができる。

さらに、ＥＰＲＯＭ装置にお＆Ｊるその周辺回路の具体
的回路構成は、ＣＭＯ５１戸ノ路であることを前提とし
て種々の実施形態を採る、二とかできるものである。

【図面の簡単な説明】

第１図は、（）Ｌ来のｌＥＰＲＯＭ装置におりる中間し
・−・ルを形成するＭ　ＯＳ　Ｆ　Ｅ　Ｔ回路の−・例
を示す回路図、 第２図は、この発明の一実施例を示す回路図、第；（図
は、その中間レベルを形成するＭＯ３Ｆ＋５　Ｔ回路の
他の一実施例を示す回路図である。 Ｘ　　Ｉ）Ｃ１ぐ、Ｙ−ＤＣＲ・・アドレステ゛二Ｊ−
ダ、Ｍ−△ＲＹ・・メモリアレイ、ＳＡ・・センスアン
プ、ｉ）　＋　１３・・データ入カハノファ、Ｉ）　０
１３・・データ出力ハノファ

Claims (1)

1. 【特許請求の範囲】 １、不揮発Ｉ１１半導体記憶素子をメモリセルとするメ
   モリアし・イと、ＣＭＯ３回路により構成された１ｙ１
   辺回路と、所定の中間電位のバイアス電圧を形成するバ
   イアス回路とを含め、上記バイアス回路は、その−ｌン
   ダクタンス比により上記バイアス電圧を形成するＭ　Ｏ
   Ｓ　Ｆ　Ｅ　Ｔ回路と、その動作タイミング偵冒−を受
   り、上記ＭＯ３ＦＥ’ｒ回路に電圧供給を行うパ【ノー
   スイッチＭ　ＯＳ　Ｆ　Ｆ、　”「とテ構成されるもの
   であることを特徴とするＥＦＲＯＭ装置。 ２．１記バイアス回路は、センスアンプＳＡの人力読Ｊ
   ）出しレベルの振幅を制限するレベルリミ。 夕動作に用いられるものであることを特徴とする特許請
   求の範囲第１項記載のＥ　Ｐ　Ｒ０Ｍ装置。